JPH11231847A - Liquid crystal display controller - Google Patents
Liquid crystal display controllerInfo
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- JPH11231847A JPH11231847A JP10328057A JP32805798A JPH11231847A JP H11231847 A JPH11231847 A JP H11231847A JP 10328057 A JP10328057 A JP 10328057A JP 32805798 A JP32805798 A JP 32805798A JP H11231847 A JPH11231847 A JP H11231847A
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- controller
- pixel
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- frame
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Landscapes
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Indicating Measured Values (AREA)
- Liquid Crystal (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、液晶ディスプレイ
（ＬＣＤ：liquid crystal display）コントローラに関
し、特に、メモリ量の減少を必要とするＬＣＤコントロ
ーラに関するものである。[0001] 1. Field of the Invention [0002] The present invention relates to a liquid crystal display (LCD) controller, and more particularly, to an LCD controller that requires a reduction in memory.
【０００２】[0002]
【従来の技術】ＬＣＤは、画像素子即ち画素のマトリク
スを有する。各画素は、対応する電圧レベルの印加によ
り不透明状態または透明状態に切り替えることができ、
そして画素の各々に電圧レベルを選択的に印加すること
により、情報をディスプレイ上に提示する。2. Description of the Related Art LCDs have a matrix of picture elements or pixels. Each pixel can be switched to an opaque state or a transparent state by applying a corresponding voltage level,
The information is then presented on a display by selectively applying a voltage level to each of the pixels.
【０００３】画素を不透明状態と透明状態との間で切り
替える周波数を様々に変化させることによって、画素は
不透明状態と透明状態との間で「グレー」の選択的濃淡
を有するような表現が可能であることがわかっている。[0003] By varying the frequency at which a pixel switches between an opaque state and a transparent state, it is possible to represent the pixel as having a selective shade of "gray" between the opaque state and the transparent state. I know there is.
【０００４】Ｎレベルのグレー・スケール・ディスプレ
イにおいて、Ｎは、不透明状態から透明状態までの異な
る濃淡の数即ちレベルの数を示す。従来より、各画素毎
にグレー・レベルを示す情報は、ＬＣＤコントローラ内
に位置する画素バッファとして知られるメモリ内に格納
されている。二進系システムでは、画素バッファは、表
示がＮ階調のグレー・レベルを有するためには、画素毎
にｌｏｇ2Ｎビットを格納しなければならない。例え
ば、４階調のグレー・レベルが必要な場合、画素バッフ
ァは、画素当たり２桁の二進数即ち２ビットを格納する
必要があり、１６階調のグレー・レベルが必要な場合、
画素バッファは画素当たり４ビットを格納する。その結
果、グレー・レベル数が多くなる程、画素バッファに必
要なメモリ量が多くなる。In an N-level gray scale display, N indicates the number of different shades or levels from opaque to transparent. Conventionally, information indicating the gray level for each pixel is stored in a memory known as a pixel buffer located in the LCD controller. In a binary system, the pixel buffer must store log 2 N bits per pixel in order for the display to have N gray levels. For example, if four gray levels are required, the pixel buffer must store two digits or two bits per pixel, and if sixteen gray levels are required,
The pixel buffer stores 4 bits per pixel. As a result, the greater the number of gray levels, the more memory required for the pixel buffer.
【０００５】[0005]
【発明が解決しようとする課題】したがって、本発明
は、表示すべきグレー・レベル数に実質的に比例してメ
モリの必要量が増大しない、ＬＣＤコントローラを提供
しようとするものである。Accordingly, the present invention seeks to provide an LCD controller in which the memory requirement does not increase substantially in proportion to the number of gray levels to be displayed.
【０００６】[0006]
【課題を解決するための手段】即ち、一態様において、
本発明は、フレーム・コントローラおよびディスプレイ
・データ・バッファを備えたディスプレイ・コントロー
ラを提供する。フレーム・コントローラは、画素強度デ
ータ入力と、同期入力と、切り替えデータ出力とを有
し、ディスプレイ・データ・バッファは、フレーム・コ
ントローラの切り替えデータ出力に結合されたデータ入
力と、出力とを有する。Means for Solving the Problems That is, in one aspect,
The present invention provides a display controller having a frame controller and a display data buffer. The frame controller has a pixel intensity data input, a synchronization input, and a switching data output, and the display data buffer has a data input and an output coupled to the switching data output of the frame controller.
【０００７】[0007]
【発明の実施の形態】これより本発明の実施例を、図面
を参照しながら、一例として更に詳細に説明する。Embodiments of the present invention will now be described in more detail by way of example with reference to the drawings.
【０００８】図１において、液晶ディスプレイ（ＬＣ
Ｄ）コントローラ１０は、中央演算装置（ＣＰＵ）１２
から情報を受信する。この情報には、ディスプレイ２５
上における表示用情報、およびどのようにこの表示用情
報を表示すべきかについての情報が含まれる。表示用情
報は、ディスプレイ・モジュール２３のディスプレイ２
５上のどの画像素子（画素）をＯＮとし、どの画素をＯ
ＦＦとするか、およびいつこの情報をディスプレイに供
給するかを示し、情報は、「黒」および「白」のみで表
示される。表示用情報をどのように表示すべきかについ
ての情報が、選択された周波数を示す画素強度データを
含み、この周波数で各画素をＯＮおよびＯＦＦに切り替
える場合、選択された「グレー」レベル即ちトーンを有
する特定の画素を表示することができる。In FIG. 1, a liquid crystal display (LC)
D) The controller 10 includes a central processing unit (CPU) 12
Receive information from. This information includes the display 25
Included is the display information above and information on how to display this display information. The display information is displayed on the display 2 of the display module 23.
5 which image element (pixel) is turned ON and which pixel is O
FF and when to supply this information to the display, the information is displayed in "black" and "white" only. The information about how the display information should be displayed includes pixel intensity data indicating the selected frequency, and when switching each pixel ON and OFF at this frequency, the selected "gray" level or tone is Can be displayed.
【０００９】ＬＣＤコントローラ１０は、アドレス・バ
ス１８およびデータ・バス２１を通じて、ＣＰＵ１２お
よびメモリ１６に結合されている。メモリ・コントロー
ラ１４が、メモリ１６とＣＰＵ１２との間に結合され、
ＣＰＵ１２によるメモリ１６へのアクセスを制御する。
また、ＬＣＤコントローラ１０は、ディスプレイ・モジ
ュール２３にも結合されている。ディスプレイ・モジュ
ール２３上には、画素のマトリクスを備えたディスプレ
イ２５を有する。[0009] LCD controller 10 is coupled to CPU 12 and memory 16 via address bus 18 and data bus 21. A memory controller 14 is coupled between the memory 16 and the CPU 12,
The CPU 12 controls access to the memory 16.
LCD controller 10 is also coupled to display module 23. On the display module 23 is a display 25 with a matrix of pixels.
【００１０】ＬＣＤコントローラ１０は、アドレス・バ
ス１８およびデータ・バス２１に結合され、出力をダイ
レクト・メモリ・アクセス（ＤＭＡ：direct memory ac
cess）コントローラ３３に供給する、制御レジスタ３１
を含む。制御レジスタ３１は、ＣＰＵ１２への制御情報
およびＣＰＵ１２からの制御情報を受信し、格納し、か
つ供給し、制御情報はＬＣＤコントローラ１０の動作を
決定する。The LCD controller 10 is coupled to an address bus 18 and a data bus 21 and outputs its output to a direct memory access (DMA).
cess) Control register 31 to be supplied to controller 33
including. The control register 31 receives, stores, and supplies control information to and from the CPU 12, where the control information determines the operation of the LCD controller 10.
【００１１】また、ＤＭＡコントローラ３３は、アドレ
ス・バス１８およびデータ・バス２１にも結合されてお
り、出力をスクリーン・パンニング回路(screen pannin
g circuit)３５に供給するように結合されている。ＤＭ
Ａコントローラ３３は、メモリ１６からＬＣＤコントロ
ーラ１０へのデータの転送を制御する。また、ＤＭＡコ
ントローラ３３は、制御レジスタ３１からの制御情報を
受信するように結合された入力を有し、この制御情報が
ＤＭＡコントローラ３３の動作を決定する。また、ＤＭ
Ａコントローラ３３は、ロー・データ信号を受信する入
力，およびバッファ・フル信号を受信する入力も有す
る。ロー・データ信号の受信時に、ＤＭＡコントローラ
３３は、より多くのデータをメモリ１６からＬＣＤコン
トローラ１０に転送し、バッファ・フル信号の受信時
に、ＤＭＡコントローラ３３は、メモリからＬＣＤコン
トローラ１０へのデータ転送を停止する。The DMA controller 33 is also coupled to the address bus 18 and the data bus 21, and outputs its output to a screen panning circuit.
g circuit) 35. DM
The A controller 33 controls the transfer of data from the memory 16 to the LCD controller 10. DMA controller 33 also has an input coupled to receive control information from control register 31, which control information determines the operation of DMA controller 33. Also, DM
A controller 33 also has an input for receiving a low data signal and an input for receiving a buffer full signal. Upon receiving a low data signal, the DMA controller 33 transfers more data from the memory 16 to the LCD controller 10, and upon receiving a buffer full signal, the DMA controller 33 transfers data from the memory to the LCD controller 10. To stop.
【００１２】スクリーン・パンニング回路３５は、ディ
スプレイ２５上に表示されている情報を、ある画素数だ
け、水平方向にシフトする。ここで、画素数は、制御レ
ジスタ３１内にプログラムされている。スクリーン・パ
ンニング回路３５は、フレーム・レート・コントローラ
３７に結合された出力を有する。The screen panning circuit 35 horizontally shifts information displayed on the display 25 by a certain number of pixels. Here, the number of pixels is programmed in the control register 31. Screen panning circuit 35 has an output coupled to frame rate controller 37.
【００１３】フレーム・レート・コントローラ３７は、
フレーム同期信号（図２における３２）、および画素強
度データを含む情報をメモリ１６から受信し、ディスプ
レイ２５上の画素の切り替え即ちＯＮ／ＯＦＦ周波数を
制御することによって、画素強度データにしたがって画
素を表示する。The frame rate controller 37
The information including the frame synchronization signal (32 in FIG. 2) and the pixel intensity data is received from the memory 16 and the pixels are displayed according to the pixel intensity data by controlling the switching of the pixels on the display 25, that is, the ON / OFF frequency. I do.
【００１４】フレーム・レート・コントローラ３７は、
出力をカーソル・ロジック回路３９に供給し、カーソル
・ロジック回路３９は、出力を画素バッファ４１に供給
する。カーソル・ロジック回路３９は、ディスプレイ２
５上に表示されている情報にカーソルを追加するもので
あり、予め規定されたカーソル・ビットマップを有する
画素のオーバーレイ即ち論理処理によって実施される。The frame rate controller 37 includes:
The output is supplied to a cursor logic circuit 39, which supplies the output to a pixel buffer 41. The cursor logic circuit 39 is connected to the display 2
5 to add a cursor to the information displayed on it, and is implemented by overlaying or logically processing pixels having a predefined cursor bitmap.
【００１５】画素バッファ４１は先入れ先出し（ＦＩＦ
Ｏ：first-in-first-out）構造であり、ディスプレイ２
５上に表示される情報を保持する。画素バッファ４１の
出力から供給される情報は、ディスプレイ２５上の画素
の各々に対するＯＮ／ＯＦＦ切り替え情報のみである。
画素バッファ４１内にビットを格納する格納位置の数
は、ディスプレイ２５上の画素数と等しくすることがで
きる。典型的に、画素バッファ４１内の格納位置の数
は、ディスプレイ２５上の画素数よりも少なく、ＤＭＡ
コントローラ３１の制御の下で、メモリ１６からフレー
ム・レート・コントローラ３７に数回の画素強度データ
の転送が行われ、ディスプレイ２５上の全ての画素に切
り替えデータを供給する。データ転送の周波数によって
必要とされるデータ・トラフィックの量および画素バッ
ファ４１のサイズに基づいて、トレード・オフが行われ
る。The pixel buffer 41 has a first-in first-out (FIF)
O: first-in-first-out) structure and display 2
5 holds the information displayed on it. The information supplied from the output of the pixel buffer 41 is only ON / OFF switching information for each of the pixels on the display 25.
The number of storage locations for storing bits in the pixel buffer 41 can be equal to the number of pixels on the display 25. Typically, the number of storage locations in pixel buffer 41 is less than the number of pixels on display 25, and
Under the control of the controller 31, the pixel intensity data is transferred several times from the memory 16 to the frame rate controller 37, and the switching data is supplied to all the pixels on the display 25. Trade-offs are made based on the amount of data traffic required by the frequency of the data transfer and the size of the pixel buffer 41.
【００１６】画素バッファ４１は、ロー・データ信号を
供給する出力，およびバッファ・フル信号をＤＭＡコン
トローラ３３に供給する出力を有する。画素バッファ
は、画素バッファ４１内の切り替えデータが所定レベル
未満の場合、ロー・データ信号を供給する。例えば、所
定レベルが、４データ・ワードの容量を有する画素バッ
ファに対して２データ・ワードである場合、画素バッフ
ァ内に２データ・ワード以下しか残っていない場合に画
素バッファはロー・データ信号を発生する。画素バッフ
ァ内に４データ・ワードがある場合、画素バッファは、
メモリ１６からフレーム・レート・コントローラ３７へ
のデータ転送を停止する。The pixel buffer 41 has an output for supplying a low data signal and an output for supplying a buffer full signal to the DMA controller 33. The pixel buffer supplies a low data signal when the switching data in the pixel buffer 41 is less than a predetermined level. For example, if the predetermined level is two data words for a pixel buffer having a capacity of four data words, the pixel buffer will output a low data signal if less than two data words remain in the pixel buffer. Occur. If there are 4 data words in the pixel buffer, the pixel buffer
The data transfer from the memory 16 to the frame rate controller 37 is stopped.
【００１７】画素バッファ４１の出力は、ＬＣＤインタ
ーフェース４２に供給される。ＬＣＤインターフェース
４２は、ディスプレイ・データが制御信号、データ・バ
スの幅およびディスプレイ・モジュール２３の極性に一
致するように、ディスプレイ・データをパックする。Ｌ
ＣＤインターフェース４２は、画素バッファ４１の出力
を、ディスプレイ２５上の画素を切り替えるのに適した
形態に変換し、変換した情報をディスプレイ・モジュー
ル２３に供給する。The output of the pixel buffer 41 is supplied to an LCD interface 42. The LCD interface 42 packs the display data such that the display data matches the control signals, the width of the data bus, and the polarity of the display module 23. L
The CD interface 42 converts the output of the pixel buffer 41 into a form suitable for switching pixels on the display 25, and supplies the converted information to the display module 23.
【００１８】図２における簡略ブロック図を用いて、４
レベル・グレー・スケール・ディスプレイ用ＬＣＤコン
トローラ１０の動作について説明する。４レベル・グレ
ー・スケール・ディスプレイでは、ディスプレイ（図１
における２５）上の画素４５は、４つの強度レベルの内
１つを有することができる。画素の４つの完全なスクリ
ーンをそれぞれフレーム５０，５０Ａ，５０Ｂ，５０Ｃ
と称することにする。これらは、フレーム同期信号にし
たがって順次表示される。Referring to the simplified block diagram of FIG.
An operation of the level gray scale display LCD controller 10 will be described. For a four level gray scale display, the display (Figure 1
The pixel 45 on 25) can have one of four intensity levels. 4 complete screens of pixels in frames 50, 50A, 50B, 50C respectively
I will call it. These are sequentially displayed according to the frame synchronization signal.
【００１９】４つのフレーム５０，５０Ａ，５０Ｂ，５
０Ｃの内、画素４５がＯＮに切り替えられるフレームの
数によって、ディスプレイ（図１における２５）上のこ
れらの画素の強度が決定される。４つのフレーム５０，
５０Ａ，５０Ｂ，５０Ｃの全てにおいてＯＮに切り替え
られた場合、画素は最高の強度を有する。４つのフレー
ム５０，５０Ａ，５０Ｂ，５０Ｃの内２つに１つにおい
て画素がＯＮに切り替えられた場合、強度は低下する。
４つのフレーム５０，５０Ａ，５０Ｂ，５０Ｃの内３つ
に１つの画素がＯＮに切り替えられた場合、画素の強度
は更に低下する。４つのフレーム５０，５０Ａ，５０
Ｂ，５０Ｃの全てにおいて画素がオフに切り替えられた
場合、画素の強度は最低となる。Four frames 50, 50A, 50B, 5
The number of frames in pixel C where pixel 45 is switched ON determines the intensity of these pixels on the display (25 in FIG. 1). Four frames 50,
When switched ON in all of 50A, 50B, 50C, the pixel has the highest intensity. If a pixel is switched on in one out of two of the four frames 50, 50A, 50B, 50C, the intensity decreases.
If one of the four frames 50, 50A, 50B, 50C has one pixel switched on, the pixel intensity is further reduced. Four frames 50, 50A, 50
When the pixel is switched off in all of B and 50C, the intensity of the pixel becomes the lowest.
【００２０】画素４５の各々について４強度レベルの各
々を選択するためには、２桁の二進数即ち２ビットが必
要となる。したがって、４つの画素４５の行４７に対し
ては８ビットが必要となり、これらは、メモリ１６内に
ディスプレイ強度データ６０として格納される。To select each of the four intensity levels for each of the pixels 45, a two digit binary number or two bits are required. Thus, eight bits are required for a row 47 of four pixels 45, which are stored in memory 16 as display intensity data 60.
【００２１】８ビットは、４対の２ビットを構成し、各
対が、ディスプレイ（図１における２５）の最上行４７
における４つの画素４５の各々に対応する。The 8 bits make up 4 pairs of 2 bits, each pair being the top row 47 of the display (25 in FIG. 1).
Corresponds to each of the four pixels 45.
【００２２】画素バッファ４１は、各画素４５毎に１ビ
ット４２を格納するので、画素バッファ４１は、ディス
プレイ（図１における２５）の最上行４７における４つ
の画素４５に対して、４ビットを格納する。画素バッフ
ァ４１内の各ビット４２は、ディスプレイ（図１におけ
る２５）の最上行４７における対応する画素４５の切り
替えステータスを表す。画素バッファ４１内のビット４
２が１（二進）の場合、ディスプレイ（図１における２
５）上の対応する画素はＯＮに切り替えられ、ビット４
２が０（二進）の場合、その画素はＯＦＦに切り替えら
れる。Since the pixel buffer 41 stores one bit 42 for each pixel 45, the pixel buffer 41 stores four bits for the four pixels 45 in the top row 47 of the display (25 in FIG. 1). I do. Each bit 42 in the pixel buffer 41 represents the switching status of the corresponding pixel 45 in the top row 47 of the display (25 in FIG. 1). Bit 4 in pixel buffer 41
When 2 is 1 (binary), the display (2 in FIG. 1)
5) The corresponding pixel above is switched ON and bit 4
If 2 is 0 (binary), the pixel is switched off.
【００２３】したがって、本発明による画素バッファ
は、画素毎に１ビットのみを格納すればよいという利点
がある。その結果、画素バッファ内に格納されるビット
の総数は、ディスプレイ上の画素数に等しくなり、表示
されるグレー・レベルの数には無関係となる。Therefore, the pixel buffer according to the present invention has the advantage that only one bit needs to be stored for each pixel. As a result, the total number of bits stored in the pixel buffer is equal to the number of pixels on the display and is independent of the number of gray levels displayed.
【００２４】ＤＭＡコントローラ３３は、画素バッファ
４１から受信するロー・データ信号およびバッファ・フ
ル信号に応じて、ディスプレイ強度データ６０を、メモ
リ１６からフレーム・レート・コントローラ３７に転送
する。フレーム同期信号３２によって与えられるフレー
ム同期周波数において、フレーム・レート・コントロー
ラ３７は、画素バッファ４１にディスプレイ・データ・
ビット４２を４回順次ロードする。これは、画素バッフ
ァ４１の内容，および破線で示し４１Ａ，４１Ｂ，４１
Ｃと記した画素バッファ４１の後続の内容によって示さ
れる。The DMA controller 33 transfers the display intensity data 60 from the memory 16 to the frame rate controller 37 according to the low data signal and the buffer full signal received from the pixel buffer 41. At the frame synchronization frequency provided by the frame synchronization signal 32, the frame rate controller 37 stores the display data
Bit 42 is sequentially loaded four times. This is indicated by the contents of the pixel buffer 41 and the broken lines 41A, 41B and 41.
This is indicated by the subsequent contents of the pixel buffer 41 labeled C.
【００２５】フレーム５０は、画素バッファ４１の内容
にしたがって切り替えらた、最上行４７内の画素４５を
示す。対応するフレーム５０Ａ，５０Ｂ，５０Ｃは、破
線で示し４１Ａ，４１Ｂ，４１Ｃと記した画素バッファ
４１の後続の内容にしたがって切り替えられた、最上行
４７内の画素４５を示す。The frame 50 shows the pixels 45 in the top row 47 switched according to the contents of the pixel buffer 41. The corresponding frames 50A, 50B, 50C show the pixels 45 in the top row 47 that have been switched according to the subsequent contents of the pixel buffer 41, indicated by dashed lines and designated 41A, 41B, 41C.
【００２６】動作において、ディスプレイ強度データ６
０の最初の２ビットが１１（二進）であり、最も高い強
度レベルを示すとフレーム・レート・コントローラ３７
が判定した場合、４つのフレーム５０，５０Ａ，５０
Ｂ，５０Ｃの各々に対して、画素バッファ４１内の最初
のビット位置に１（二進）を格納する。同様に、ディス
プレイ強度データ６０の次の２ビットが１０（二進）で
あり、より低い強度レベルを示す場合、フレーム・レー
ト・コントローラ３７は、４つのフレーム５０，５０
Ａ，５０Ｂ，５０Ｃの内交互の各フレーム５０Ａ，５０
Ｃに対して、画素バッファ４１内の２番目のビット位置
に１（二進）を格納する。 更に、ディスプレイ強度デ
ータ６０の第３の２ビット集合が０１（二進）であり、
更に低い強度レベルを示す場合、フレーム・レート・コ
ントローラ３７は、４つのフレーム５０，５０Ａ，５０
Ｂ，５０Ｃの１つ、フレーム５０に対して、画素バッフ
ァ４１内の３番目のビット位置に１（二進）を格納す
る。加えて、ディスプレイ強度データ６０の最後の２ビ
ット集合が００（二進）であり、最も低い強度レベルを
示す場合、フレーム・レート・コントローラ３７は、４
つのフレーム５０，５０Ａ，５０Ｂ，５０Ｃのいずれに
おいても、画素バッファ４１内の４番目のビットをセッ
トしない。In operation, display intensity data 6
If the first two bits of 0 are 11 (binary), indicating the highest intensity level, the frame rate controller 37
, Four frames 50, 50A, 50
For each of B and 50C, 1 (binary) is stored at the first bit position in the pixel buffer 41. Similarly, if the next two bits of the display intensity data 60 are 10 (binary), indicating a lower intensity level, the frame rate controller 37 outputs four frames 50,50.
A, 50B, and 50C alternate frames 50A and 50C, respectively.
For C, 1 (binary) is stored in the second bit position in the pixel buffer 41. Further, the third two-bit set of the display intensity data 60 is 01 (binary),
If indicating a lower intensity level, the frame rate controller 37 determines that the four frames 50, 50A, 50
For one of B and 50C, frame 50, 1 (binary) is stored at the third bit position in pixel buffer 41. In addition, if the last two bit set of the display intensity data 60 is 00 (binary), indicating the lowest intensity level, the frame rate controller 37
In any one of the frames 50, 50A, 50B, and 50C, the fourth bit in the pixel buffer 41 is not set.
【００２７】このように、上述のＬＣＤコントローラ
は、固定量でありしかも制限された量のメモリを用い
て、ディスプレイ上に「グレー」レベルを与えるという
利点を有する。これは、ディスプレイ上の画素の各々に
ついて、１つの切り替えデータ・ビットのみを格納する
ことによって行われる。Thus, the LCD controller described above has the advantage of providing a "gray" level on the display using a fixed and limited amount of memory. This is done by storing only one switch data bit for each pixel on the display.
【００２８】したがって、本発明は、前述のように、メ
モリの必要量が比較的一定であり、表示すべきグレー・
レベルの数に実質的に無関係なＬＣＤコントローラを提
供するものである。Thus, the present invention, as described above, requires a relatively constant amount of memory and a gray scale to be displayed.
It provides an LCD controller that is substantially independent of the number of levels.
【図１】ＬＣＤコントローラのブロック図。FIG. 1 is a block diagram of an LCD controller.
【図２】図１のＬＣＤコントローラの簡略ブロック図。FIG. 2 is a simplified block diagram of the LCD controller of FIG.
１０ 液晶ディスプレイ（ＬＣＤ）コントローラ １２ 中央演算装置（ＣＰＵ） １４ メモリ・コントローラ １６ メモリ １８ アドレス・バス ２１ データ・バス ２３ ディスプレイ・モジュール ２５ ディスプレイ ３１ 制御レジスタ ３２ フレーム同期信号 ３３ メモリ・アクセス（ＤＭＡ）コントローラ ３５ スクリーン・パンニング回路 ３７ フレーム・レート・コントローラ ３９ カーソル・ロジック回路 ４１ 画素バッファ ４２ ＬＣＤインターフェース ４５ 画素 ４７ 行 ５０，５０Ａ，５０Ｂ，５０Ｃ フレーム ６０ ディスプレイ強度データ Reference Signs List 10 liquid crystal display (LCD) controller 12 central processing unit (CPU) 14 memory controller 16 memory 18 address bus 21 data bus 23 display module 25 display 31 control register 32 frame synchronization signal 33 memory access (DMA) controller 35 Screen panning circuit 37 Frame rate controller 39 Cursor logic circuit 41 Pixel buffer 42 LCD interface 45 Pixel 47 Row 50, 50A, 50B, 50C Frame 60 Display intensity data
Claims (10)
レーム・コントローラであって：画素強度データ入力；
同期入力；および切り替えデータ出力；を有するフレー
ム・コントローラ；ならびにディスプレイ・データ・バ
ッファであって：前記フレーム・コントローラの前記切
り替えデータ出力に結合されたデータ入力；および出
力；を有するディスプレイ・データ・バッファ；から成
ることを特徴とするディスプレイ・コントローラ。1. A display controller: a frame controller: pixel intensity data input;
A frame controller having a synchronization input; and a switching data output; and a display data buffer having: a data input coupled to the switching data output of the frame controller; and an output. A display controller comprising:
レイ上の少なくとも１つの画素の前記画素強度データを
受信し、フレーム同期信号を受信し、前記ディスプレイ
上の前記少なくとも１つの画素を切り替える切り替えデ
ータを与えるフレーム・コントローラ手段を備えること
を特徴とする請求項１記載のディスプレイ・コントロー
ラ。2. The frame controller receives the pixel intensity data of at least one pixel on a display, receives a frame synchronization signal, and provides switching data for switching the at least one pixel on the display. The display controller according to claim 1, further comprising controller means.
前記ディスプレイ上の前記少なくとも１つの画素に対す
る前記切り替えデータを受信し、前記フレーム同期信号
に応じて、前記切り替えデータを内部に格納するディス
プレイ・データ・バッファ手段を備えることを特徴とす
る請求項２記載のディスプレイ・コントローラ。3. The display data buffer of claim 1, wherein:
3. A display data buffer means for receiving the switching data for the at least one pixel on the display and storing the switching data therein in response to the frame synchronization signal. Display controller.
上の前記少なくとも１つの画素に対して、所定数の画素
表示強度の１つを選択することを特徴とする請求項２記
載のディスプレイ・コントローラ。4. The display controller of claim 2, wherein said pixel intensity data selects one of a predetermined number of pixel display intensities for said at least one pixel on said display.
度データがＮビットから成る場合、２Nで与えられるこ
とを特徴とする請求項４記載のディスプレイ・コントロ
ーラ。5. The display controller according to claim 4, wherein said predetermined number of pixel display intensities is given by 2 N when said pixel intensity data comprises N bits.
素表示強度に比例する周波数を有することを特徴とする
請求項４記載のディスプレイ・コントローラ。6. The display controller according to claim 4, wherein said frame synchronization signal has a frequency proportional to said predetermined number of pixel display intensities.
前記画素強度データを受信し、前記画素強度データを前
記フレーム・コントローラに供給するダイレクト・メモ
リ・アクセス（ＤＭＡ）コントローラを更に備えること
を特徴とする請求項１記載のディスプレイ・コントロー
ラ。7. A system coupled to the frame controller,
The display controller of claim 1, further comprising a direct memory access (DMA) controller that receives the pixel intensity data and supplies the pixel intensity data to the frame controller.
ディスプレイ・コントローラの動作を制御する制御情報
を受信し、該制御情報の少なくともいくつかを前記ＤＭ
Ａコントローラに供給し、前記フレーム・コントローラ
への画素強度データの転送を制御する制御レジスタを備
えることを特徴とする請求項６記載のディスプレイ・コ
ントローラ。8. A control unit coupled to the DMA controller for receiving control information for controlling operation of the display controller, and transmitting at least some of the control information to the DM controller.
7. The display controller according to claim 6, further comprising a control register supplied to the A controller and controlling transfer of pixel intensity data to the frame controller.
における方法であって： ａ）ディスプレイ上の少なくとも１つの画素に対する画
素強度データ，およびフレーム同期信号を受信する段
階； ｂ）前記画素強度データに応じて、一連の切り替えデー
タ・ビットを発生する段階；および ｃ）前記フレーム同期信号に応じて、前記一連の切り替
えデータ・ビットを格納する段階； から成ることを特徴とする方法。9. A method in a liquid crystal display (LCD) controller, comprising: a) receiving pixel intensity data for at least one pixel on a display, and a frame synchronization signal; b) responding to the pixel intensity data. Generating a series of switching data bits; and c) storing the series of switching data bits in response to the frame synchronization signal.
ディスプレイ上の少なくとも１つの画素の画素強度デー
タ，およびフレーム同期信号を受信し、切り替えデータ
を供給し、前記ディスプレイ上の前記少なくとも１つの
画素を切り替えるフレーム・コントローラ手段；および
前記フレーム・コントローラ手段に結合され、前記ディ
スプレイ上の前記少なくとも１つの画素に対する前記切
り替えデータを受信し、前記フレーム同期信号に応じ
て、前記切り替えデータを内部に格納するディスプレイ
・データ・バッファ手段；から成ることを特徴とするデ
ィスプレイ・コントローラ。10. A display controller, comprising:
Frame controller means for receiving pixel intensity data of at least one pixel on a display and a frame synchronization signal, providing switching data, and switching the at least one pixel on the display; and coupled to the frame controller means And display data buffer means for receiving the switching data for the at least one pixel on the display and storing the switching data therein in response to the frame synchronization signal. ·controller.
Applications Claiming Priority (2)
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Family Applications (1)
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