JPH11225180A

JPH11225180A - ディジタル信号受信装置

Info

Publication number: JPH11225180A
Application number: JP10026947A
Authority: JP
Inventors: Hiroaki Ozeki; 浩明尾関; Yuichi Watanabe; 裕一渡辺
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-02-09
Filing date: 1998-02-09
Publication date: 1999-08-17

Abstract

(57)【要約】【課題】ディジタル伝送機器に使用するディジタル信
号受信装置において、ビット誤り率の良化を図る。【解決手段】たとえ、入力端子１に入力される受信周
波数の誤差が生じたとしても、複素乗算器９の出力から
周波数誤差検出回路１２が周波数誤差を検出し、その結
果に基づき基準発振器１６の周波数を制御することによ
り局部発振器１４の周波数を制御し、入力端子１に入力
される受信信号の周波数誤差を吸収する。これによりビ
ット誤り率特性の優れたディジタル信号受信装置が提供
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル伝送機
器に使用されるディジタル信号受信装置に関するもので
ある。

【０００２】

【従来の技術】以下、従来のディジタル信号受信装置に
ついて説明する。従来のディジタル信号受信装置の例と
して、衛星を通じて伝送されてきたＱＰＳＫ変調信号を
受信するディジタル信号受信装置がある。図６にこのデ
ィジタル信号受信装置のブロック図を示す。以下、図面
を参照しながら説明する。

【０００３】図６において、パラボラアンテナで１２Ｇ
Ｈｚ帯から１ＧＨｚ帯に周波数変換された受信信号は、
入力端子１に入力され、直交検波器２で局部発振器１４
の信号を用いて直交検波され直交する信号（以下、ＩＱ
信号という）に変換される。局部発振器１４の周波数は
フェーズロックループ回路（以下、ＰＬＬ回路という）
１５で基準発振器１６の発振周波数を基に作られる。直
交検波器２の出力はローパスフィルタ３及びローパスフ
ィルタ４で帯域制限されて、アナログ・ディジタル変換
器（以下、ＡＤコンバータという）５、ＡＤコンバータ
６でクロック再生回路２０の信号を基にディジタル信号
に変換され、複素乗算器２３で周波数誤差検出回路１２
の出力信号を用いて周波数残留誤差が吸収され、ロール
オフフィルタ７、ロールオフフィルタ８で符号間干渉を
起こさないよう周波数帯域制限が行われる。次に複素乗
算器９でキャリア再生回路１１の出力を基にキャリア再
生された後、データ検出回路１０でデータの検出が行わ
れ、出力端子２１よりクロック、出力端子２２よりデー
タとして出力される。

【０００４】なおここでＡＤコンバータ５、ＡＤコンバ
ータ６、複素乗算器２３、ロールオフフィルタ７、ロー
ルオフフィルタ８、複素乗算器９、データ検出回路１
０、クロック再生回路２０、キャリア再生回路１１、周
波数誤差検出回路１２は一般にＬＳＩで構成され、図６
中では符号２４で表す。

【０００５】なお、これに類する技術として、例えばテ
レビジョン学会技術報告、ＩＴＥＪＴechnical Ｒeport
Ｖol．１６，Ｎo５２．pp１９〜２４．ＣＥ’９２−４
８、ＢＳＣ′９２−３１，ＢＦＯ′９２−２４（Ａug．
１９９２）がある。

【０００６】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の構成では、衛星を通じて伝送されてきた信号
がパラボラアンテナで周波数変換される際に、ある程度
の周波数誤差が発生する。一方、局部発振器１４から出
力される発振周波数は受信周波数誤差と独立に生成され
ていたので、これを複素乗算器２３のみで合わせるに
は、周波数誤差吸収用の複素乗算器２３の演算ビット数
を十分に大きくしないと正確に周波数誤差を吸収させる
ことができなかった。その結果、ビット誤り率を悪化さ
せてしまうという問題点があった。

【０００７】本発明は、このような問題を解決するもの
で良好なビット誤り率を実現するディジタル信号受信装
置を提供することを目的としたものである。

【０００８】

【課題を解決するための手段】この目的を達成するため
に本発明のディジタル信号受信装置は、基準発振信号を
周波数誤差検出回路の出力で制御する構成としたもので
ある。

【０００９】これにより、良好なビット誤り率特性を持
つディジタル信号受信装置を得ることができる。

【００１０】

【発明の実施の形態】本発明の請求項１に記載の発明
は、ディジタル変調された信号が入力される入力端子
と、この入力端子に入力された信号と局部発振器の出力
信号を用いて直交検波する直交検波器と、この直交検波
器の出力が供給されるアナログ・ディジタル変換器と、
このアナログ・ディジタル変換器の出力が供給される複
素乗算器と、この複素乗算器の出力が供給されるデータ
検出回路と、このデータ検出回路の出力が接続された出
力端子と、前記複素乗算器の出力に接続されるとともに
前記アナログ・ディジタル変換器に入力された信号の周
波数誤差を検出する周波数誤差検出回路と、前記局部発
振器の出力信号と基準発振信号とを比較して前記局部発
振器の発振周波数を制御するフェーズロックループ回路
とを備え、前記基準発振信号を前記周波数誤差検出回路
の出力で制御するディジタル信号受信装置であり、基準
発振信号が周波数誤差検出回路の出力で制御されるの
で、直交検波器で周波数誤差が吸収され、良好なビット
誤り率特性を持つディジタル信号受信装置を得ることが
できる。

【００１１】また、直交検波器で周波数誤差が吸収され
るので、従来のようにビット数の大きな周波数誤差吸収
用の複素乗算器が不要となり小型化と低価格化に寄与す
ることができる。

【００１２】本発明の請求項２に記載の発明は、複素乗
算器の出力に接続されたクロック再生回路と周波数誤差
検出回路の出力から基準発振信号を生成することを特徴
とした請求項１に記載のディジタル信号受信装置であ
り、基準発振信号がクロック再生回路と周波数誤差検出
回路から生成されるため、基準発振器を別途必要するこ
となく簡単な構成で良好なビット誤り率特性を持つディ
ジタル信号受信装置を得ることができる。

【００１３】本発明の請求項３に記載の発明は、入力端
子に入力される信号の信号周波数が予め定められた値以
上変化した場合には、周波数誤差検出回路の出力値を書
き換えることにより局部発振器の周波数を変える請求項
１に記載のディジタル信号受信装置であり、局部発振器
の周波数を書き換えるので、入力端子に入力される信号
の信号周波数が予め定められた値以上変化した場合にも
正しく選局ができる。

【００１４】本発明の請求項４に記載の発明は、入力端
子に入力される信号の周波数に基づいて周波数誤差検出
回路の出力値を書き換える請求項３に記載のディジタル
信号受信装置であり、選局処理の高速化が図れるので、
選局スピードが速くなる。

【００１５】本発明の請求項５に記載の発明は、基準発
振信号の周波数可変範囲により決定される局部発振器の
出力周波数範囲以上に入力端子に入力される信号の周波
数が変化した場合には、フェーズロックループ回路のカ
ウンタ値を変えることを特徴とした請求項３に記載のデ
ィジタル信号受信装置であり、入力端子に入力される周
波数の大幅な変化にも対応ができる。

【００１６】本発明の請求項６に記載の発明は、基準発
振信号の周波数を周波数誤差補正回路で読みとり、基準
発振信号の周波数誤差を補正する請求項１に記載のディ
ジタル信号受信装置であり、基準発振信号の周波数を周
波数誤差補正回路で読みとり、基準発振信号の周波数誤
差を補正するため基準発振器の精度が従来より悪くても
受信可能となるため基準発振器の調整が不要になる。

【００１７】本発明の請求項７に記載の発明は、周波数
誤差補正回路の出力で周波数誤差検出回路の出力値を補
正することを特徴とする請求項６に記載のディジタル信
号受信装置であり、周波数誤差補正回路の出力で周波数
誤差検出回路の出力値を補正するため正確な周波数補正
が可能になる。

【００１８】本発明の請求項８に記載の発明は、周波数
誤差補正回路の出力でフェーズロックループ回路のカウ
ンタ値を変える請求項６に記載のディジタル信号受信装
置であり、フェーズロックループ回路のカウンタ値を変
えて補正するため大きな周波数誤差まで補正することが
可能になる。

【００１９】以下、本発明の実施の形態について、図面
を用いて説明する。（実施の形態１）図１は、本発明の実施の形態１による
ディジタル信号受信装置のブロック図である。

【００２０】図１において、実施の形態１におけるディ
ジタル信号受信装置は、ディジタル変調信号が入力され
る入力端子１と、この入力端子１に接続された直交検波
器２と、この直交検波器２の一方の出力に接続されたロ
ーパスフィルタ３と、このローパスフィルタ３の出力に
接続されたＡＤコンバータ５と、このＡＤコンバータ５
の出力に接続されたロールオフフィルタ７と、前記直交
検波器２の他方の出力に接続されたローパスフィルタ４
と、このローパスフィルタ４の出力に接続されたＡＤコ
ンバータ６と、このＡＤコンバータ６の出力に接続され
たロールオフフィルタ８と、このロールオフフィルタ８
及び前記ロールオフフィルタ７の出力にそれぞれ接続さ
れた複素乗算器９と、この複素乗算器９の出力に接続さ
れたデータ検出回路１０と、このデータ検出回路１０の
一方の出力に接続されたクロック出力端子２１と、デー
タ検出回路１０の他方の出力に接続されたデータ出力端
子２２と、前記複素乗算器９の一方の出力と他方の出力
にそれぞれ接続されるとともに前記ＡＤコンバータ５お
よびＡＤコンバータ６にその出力が接続されてクロック
を供給するクロック再生回路２０と、前記複素乗算器９
のそれぞれの出力に接続されるとともにその出力が複素
乗算器９の入力に接続されたキャリア再生回路１１と、
前記複素乗算器９のそれぞれの出力に接続された周波数
誤差検出回路１２と、この周波数誤差検出回路１２の出
力に接続されたディジタル・アナログ変換器（以下、Ｄ
Ａコンバータという）１３と、このＤＡコンバータ１３
の出力が接続された基準発振器１６と、局部発振器１４
の出力がループ接続されるとともに前記基準発振器１６
の出力が比較入力に接続されるフェーズロックループ回
路（以下ＰＬＬという）１５とで構成されている。また
前記局部発振器１４の出力は直交検波器２の入力に接続
されている。

【００２１】この直交検波器２は、入力端子１からの信
号が一方の入力に接続されるとともに他方の入力には局
部発振器１４の出力が９０度移相器１９を介して接続さ
れた第１の混合器１７と、入力端子１からの信号が一方
の入力に接続されるとともに他方の入力には局部発振器
１４の出力が直接接続された第２の混合器１８から構成
されている。そして、第１の混合器１７の出力はローパ
スフィルタ３に接続されている。また、第２の混合器１
８の出力は、ローパスフィルタ４に接続されている。

【００２２】このように構成されたディジタル信号受信
装置において、以下にその動作を説明する。ディジタル
変調された受信信号が入力端子１に入力されるとともに
上記受信信号の中心周波数と同じ周波数の信号を局部発
振器１４から直交検波器２に入力することによってベー
スバンドの直交する信号に変換される。

【００２３】受信信号は、パラボラアンテナで１２ＧＨ
ｚ帯から１ＧＨｚ帯に周波数変換する際に周波数がずれ
て誤差が発生するので、それをもとに戻す必要がある。
即ち、パラボラアンテナ内の局部発振器の周波数が高い
ため入力端子１に入力される周波数にズレが生じやす
い。

【００２４】以下、例として受信周波数が９５０ＭＨｚ
から９５１ＭＨｚにずれた場合を説明する。

【００２５】今、ＦＲＥＦを基準発振器１６の発振周波
数、Ｎを自然数、ＡをＮより小さい自然数、Ｒを自然数
とすると、局部発振器１４の発振周波数ＦＬＯは（数
１）で与えられる。

【００２６】

【数１】

【００２７】今、基準発振器１６の発振周波数が４ＭＨ
ｚの時、受信信号の中心周波数が９５０ＭＨｚの場合、
Ｎ，Ａ，Ｒは（数２）、（数３）、（数４）で与えられ
る。

【００２８】

【数２】

【００２９】

【数３】

【００３０】

【数４】

【００３１】次に、入力端子１に入力される受信信号の
中心周波数が９５０ＭＨｚから９５１ＭＨｚに変動した
場合、周波数誤差検出回路１２は周波数が上昇したこと
を検出し、ＤＡコンバータ１３を介し基準発振器１６の
周波数を上昇させるよう制御を行う。（数１）より基準
発振器１６の発振周波数は（数５）のようになる。

【００３２】

【数５】

【００３３】以上のように、ＰＬＬ１５のＮ，Ａ，Ｒの
値を一定にしたまま基準発振器１６の発振周波数を制御
して、受信周波数誤差を吸収することが可能となる。

【００３４】その結果、周波数誤差吸収用の複素乗算器
２３（図６）なしに良好なビット誤り率特性を有するデ
ィジタル信号受信装置が実現できる。また、この複素乗
算器２３が不要の分、小型化と低価格化が図れる。

【００３５】（実施の形態２）図２は、本発明の実施の
形態２によるディジタル信号受信装置のブロック図であ
る。

【００３６】図２において、本発明の実施の形態２によ
るディジタル信号受信装置は、図１に示した実施の形態
１の構成要素に加え、基準発振器１６の代わりに周波数
誤差検出回路１２とクロック再生回路２０の出力が接続
されたカウンタ２５を設け、このカウンタ２５の出力を
ＰＬＬ１５の他方の入力に直接接続したものである。

【００３７】このことにより、カウンタ２５が基準発振
器１６の代わりをするものである。このように構成され
たディジタル信号受信装置において、ディジタル変調さ
れた受信信号が入力端子１に入力され、上記、受信信号
の中心周波数と同じ周波数の信号を局部発振器１４の出
力から直交検波器２に入力することによってベースバン
ドの直交する信号に変換される。

【００３８】この場合も実施の形態１と同様になる。す
なわちカウンタ２５から出力される基準発振周波数をＦ
ＲＥＦ、Ｎを自然数、ＡをＮより小さい自然数、Ｒを自
然数とすると、局部発振器１４の生成周波数ＦＬＯは
（数１）で与えられる。

【００３９】今、基準発振信号としてのカウンタ２５の
出力周波数が４ＭＨｚの場合で、受信信号の中心周波数
が９５０ＭＨｚの時、実施の形態１と同様にＮ，Ａ，Ｒ
は（数２）、（数３）、（数４）で与えられる。

【００４０】次に、受信信号の中心周波数が９５０ＭＨ
ｚから９５１ＭＨｚに変動した場合、周波数誤差検出回
路１２は周波数が上昇したことを検出し、カウンタ２５
の生成周波数を上昇させるよう制御を行う。（数１）よ
りカウンタ２５の生成周波数は（数５）のようになる。

【００４１】以上のように、ＰＬＬ１５のＮ，Ａ，Ｒの
値を一定にしたままでカウンタ２５の生成周波数を制御
することにより、入力端子１に入力されるディジタル信
号の周波数誤差を吸収することが可能となる。

【００４２】その結果、周波数誤差吸収用の複素乗算器
２３（図６）や、基準発振器１６なしに良好なビット誤
り率特性を持つディジタル信号受信装置が実現できる。

【００４３】図３は、本発明の実施の形態１あるいは実
施の形態２によるディジタル信号受信装置の基準発振器
１６あるいはカウンタ２５の制御電圧と出力周波数の関
係図である。

【００４４】なお、以降カウンタ２５も基準発振器１６
に含め基準発振器１６として説明する。

【００４５】図３（ａ）の３１は基準発振器１６の制御
電圧と発振周波数の一例を示している。図３（ｂ）は局
部発振器１４の周波数可変範囲を示している。以下、９
５０ＭＨｚを受信した場合を説明する。即ち、Ｎ，Ａ，
Ｒの値を（数２）、（数３）、（数４）の値に設定した
場合である。この場合基準発振器１６の制御電圧を３Ｖ
から９Ｖまで変化させると図３（ａ）に示すように基準
発振器１６の可変範囲は３２ＫＨｚ（１６ＫＨｚ＋１６
ＫＨｚ）になる。また制御電圧を６Ｖとした場合、基準
発振器１６の発振周波数は４ＭＨｚとなる。次に制御電
圧を９Ｖとした場合基準発振器１６の発振周波数は４Ｍ
Ｈｚ＋１６ＫＨｚとなり、（数１）により局部発振器１
４の発振周波数は、９５０ＭＨｚ＋３．８ＭＨｚとな
る。また制御電圧を３Ｖとした場合、基準発振器１６の
発振周波数は４ＭＨｚ−１６ＫＨｚとなるので、（数
１）により局部発振器１４の発振周波数は９５０ＭＨｚ
−３．８ＭＨｚとなる。即ち、基準発振器１６の制御電
圧と局部発振器１４の発振周波数変化範囲は図３（ｂ）
の４５の点線で示したようになる。同様に２１５０ＭＨ
ｚを受信した場合は、基準発振器１６の制御電圧と局部
発振器１４の発振周波数可変範囲は、図３（ｂ）の４４
の実線で示したようになる。

【００４６】図３（ｂ）で示した実線は２１５０ＭＨｚ
を受信した場合の可変範囲を示している。

【００４７】入力端子１に入力される信号は、パラボラ
アンテナで周波数変換される際、公称周波数から周波数
ずれを生じてしまうことがある。例えば、９５０ＭＨｚ
の公称周波数に対し９５５ＭＨｚになったりすることが
あり、ディジタル信号受信装置としては、たとえ公称周
波数から多少の周波数ずれが生じたとしても受信できる
ことが必要である。

【００４８】例えば、公称周波数が２１５０ＭＨｚで未
知の周波数ずれがある信号を受信する場合、まず、最初
の選局時、制御電圧を６Ｖとし２１５０ＭＨｚからの離
調周波数は０ＭＨｚとする（図３（ｂ）の３２）。入力
されたディジタル変調信号のシンボルレートをｆｓとす
ると、例えばＱＰＳＫの場合では周波数誤差検出回路１
２の周波数誤差検出範囲は（数６）に示すように、±ｆ
ｓ／８になる。

【００４９】

【数６】

【００５０】したがって、上記３２の状態で同期が確立
しない場合ｆｓ／８離れた周波数点３３になるよう周波
数誤差検出回路１２の値を強制的に書き換えＤＡコンバ
ータ１３の出力電圧を４３で表せる電圧にして同期を試
みる。

【００５１】同様な処理で３４，３５，３６の点につい
て上記の強制書き換えを実施する。プラス側の移動点が
点３５のように周波数と制御電圧が９Ｖの時の周波数差
がｆｓ／８より小さくなり、かつマイナス側への移動点
は点３６のように周波数と制御電圧が３Ｖの時の周波数
差がｆｓ／８より小さくなった後、ＰＬＬ１５のデータ
を書き換え＋８．６ＭＨｚ周波数をシフトさせる。すな
わちこの点が３７である。そして同様の周波数誤差検出
回路１２の値を強制的に書き換えを行う。それでも同期
しない場合、ＰＬＬ１５のデータを書き換え−８．６Ｍ
Ｈｚ周波数をシフトさせる。すなわちこの点が３８であ
る。このようにして同様の周波数誤差検出回路１２の値
を強制的に書き換えを行う。以下同様の操作を繰り返
す。

【００５２】公称周波数９５０ＭＨｚを受信した場合も
同様に点、３２，３９，４０，４１，４２・・・の順序
で処理を行う。

【００５３】なお、変調方式が８値ＰＳＫの場合は周波
数誤差検出回路１２の周波数誤差検出範囲は（数７）に
示すように±ｆｓ／１６になる。

【００５４】

【数７】

【００５５】（実施の形態３）図４は、本発明の実施の
形態３によるディジタル信号受信装置のブロック図であ
り、図５はその説明である。

【００５６】図４において、本発明の実施の形態３によ
るディジタル信号受信装置は、実施の形態１で示した図
１の構成要素に周波数誤差補正回路５０を加えた構成で
ある。この周波数誤差補正回路５０は、基準発振器１６
の出力に接続されており、この基準発振器１６の発振周
波数に基づいて、周波数誤差検出回路１２の出力値やＰ
ＬＬ回路１５のカウンタ値を書き換えるようになってい
る。

【００５７】例えば、基準発振器１６の理想性能は図５
（ａ）に示すように、特性６０で表される。しかし実際
には、構成素子のばらつきにより６１のようにオフセッ
トが加わった形になる場合が多い。いま、ＤＡコンバー
タ１３の出力電圧を６Ｖにすることにより、周波数誤差
５ＫＨｚを周波数誤差補正回路５０で検出し、電圧６２
だけ低い電圧となるようにＤＡコンバータ１３の出力電
圧を制御するよう周波数誤差検出回路１２を制御するこ
とにより、等価的に６０の特性を得ることができる。

【００５８】図５（ｂ）６４は基準発振器１６の特性が
６０の場合であって、６３は基準発振器１６が６１の場
合の局部発振器１４の特性を示している。

【００５９】いま、電圧６２だけ低い電圧の場合に、Ｄ
Ａコンバータ１３の出力電圧を周波数誤差検出回路１２
で制御する代わりに、周波数誤差補正回路５０によっ
て、Ａ，Ｎ，Ｒを（数８）、（数９）、（数１０）のよ
うに設定することにより、特性６４に十分等しい、特性
６５を得ることができる。

【００６０】

【数８】

【００６１】

【数９】

【００６２】

【数１０】

【００６３】以上のようにして、周波数誤差補正回路５
０で周波数誤差を補正することにより、基準発振器１６
の精度が従来より悪くても動作が可能になる。すなわ
ち、基準発振器１６の調整が不要になる。

【００６４】

【発明の効果】以上のように本発明によれば、基準発振
器の周波数を周波数誤差検出回路の出力で制御されるの
で、直交検波器で周波数誤差が吸収され良好なビット誤
り率特性を持つディジタル信号受信装置を実現すること
ができる。また直交検波器で周波数誤差が吸収されるの
で、従来のように周波数誤差吸収用の複素乗算器が不要
となり、ディジタル信号受信装置の小型化と低価格化が
実現できるという効果もある。

【図面の簡単な説明】

【図１】本発明の実施の形態１によるディジタル信号受
信装置のブロック図

【図２】本発明の実施の形態２によるディジタル信号受
信装置のブロック図

【図３】（ａ）本発明の実施の形態１および２によるデ
ィジタル信号受信装置の基準発振器の制御電圧と出力周
波数の関係図（ｂ）同基準発振器の制御電圧と局部発振器の周波数可
変範囲の関係図

【図４】本発明の実施の形態３によるディジタル信号受
信装置のブロック図

【図５】（ａ）本発明の実施の形態３によるディジタル
信号受信装置の基準発振器の制御電圧と出力周波数の関
係図（ｂ）同基準発振器の制御電圧と局部発振器の周波数可
変範囲の関係図

【図６】従来のディジタル信号受信装置のブロック図

【符号の説明】

１入力端子２直交検波器５ＡＤコンバータ６ＡＤコンバータ９複素乗算器１０データ検出回路１２周波数誤差検出回路１３ＤＡコンバータ１４局部発振器１５ＰＬＬ１６基準発振器２０クロック再生回路２１クロック出力端子２２データ出力端子

Claims

【特許請求の範囲】

【請求項１】ディジタル変調された信号が入力される
入力端子と、この入力端子に入力された信号と局部発振
器の出力信号を用いて直交検波する直交検波器と、この
直交検波器の出力が供給されるアナログ・ディジタル変
換器と、このアナログ・ディジタル変換器の出力が供給
される複素乗算器と、この複素乗算器の出力が供給され
るデータ検出回路と、このデータ検出回路の出力が接続
された出力端子と、前記複素乗算器の出力に接続される
とともに前記アナログ・ディジタル変換器に入力された
信号の周波数誤差を検出する周波数誤差検出回路と、前
記局部発振器の出力信号と基準発振信号とを比較して前
記局部発振器の発振周波数を制御するフェーズロックル
ープ回路とを備え、前記基準発振信号を前記周波数誤差
検出回路の出力で制御するディジタル信号受信装置。
【請求項２】複素乗算器の出力に接続されたクロック
再生回路と周波数誤差検出回路の出力から基準発振信号
を生成することを特徴とした請求項１に記載のディジタ
ル信号受信装置。
【請求項３】入力端子に入力される信号の信号周波数
が予め定められた値以上変化した場合には、周波数誤差
検出回路の出力値を書き換えることにより局部発振器の
周波数を変える請求項１に記載のディジタル信号受信装
置。
【請求項４】入力端子に入力される信号の周波数に基
づいて周波数誤差検出回路の出力値を書き換える請求項
３に記載のディジタル信号受信装置。
【請求項５】基準発振信号の周波数可変範囲により決
定される局部発振器の出力周波数範囲以上に入力端子に
入力される信号の周波数が変化した場合には、フェーズ
ロックループ回路のカウンタ値を変えることを特徴とし
た請求項３に記載のディジタル信号受信装置。
【請求項６】基準発振信号の周波数を周波数誤差補正
回路で読みとり、基準発振信号の周波数誤差を補正する
請求項１に記載のディジタル信号受信装置。
【請求項７】周波数誤差補正回路の出力で周波数誤差
検出回路の出力値を補正することを特徴とする請求項６
に記載のディジタル信号受信装置。
【請求項８】周波数誤差補正回路の出力でフェーズロ
ックループ回路のカウンタ値を変える請求項６に記載の
ディジタル信号受信装置。