JPH11220479A - ピークセルレート監視回路 - Google Patents

Abstract

(57)【要約】 【課題】 回路規模を抑えるとともに、セル遅延変動許
容値の影響を、次のセル到着時の判定に反映させること
のできるピークセルレート監視回路を提供すること。 【解決手段】 伝送路を介して送られてくるセルの到着
時刻を掲示する単一の計時手段２と、計時手段２によっ
て計時された時刻情報と、前回送られてきたセルの到着
時刻に所定のピークセル間隔時間を加算した時間情報と
を比較する第一比較手段６と、第一比較手段６による比
較の結果、値の大きな時刻情報または時間情報を格納す
る情報格納手段４と、第一比較手段６による比較の結
果、時刻情報と時間情報との差情報を、所定のセル遅延
変動許容値と比較する第二比較手段８とを備え、第二比
較手段８による比較の結果、差情報がセル遅延変動許容
値を超えた場合に、違反判定を行うように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、非同期転送モード
伝送方式において使用量パラメータ制御を行うピークセ
ルレート監視回路に関する。

【０００２】

【従来の技術】非同期転送モード（ＡＴＭ：Asynchrono
us Transfer Mode）と呼ばれる時分割転送モードに対
し、従来から利用されている時分割伝送方式として代表
的なものに同期転送モード（ＳＴＭ：Synchronous Tran
sfer Mode ）がある。同期転送モードは、ユーザに対し
て特定のタイムスロットを割り当て、一定の間隔でデー
タを送出するデータ伝送方式である。

【０００３】このように、同期転送モードは、データを
一定間隔で伝送することから、伝送したいデータ量が一
時的に多くなった場合、対応することができず、サービ
スの品質劣化を引き起こすという欠点があった。また、
伝送すべきデータが一定量以下であれば、データ伝送に
同じ帯域幅を占有するため、伝送すべきデータが少ない
場合には、伝送路の使用効率が悪くなるという欠点もあ
った。

【０００４】これに対して、広帯域ＩＳＤＮ（Integrat
ed Services Digital Network ；サービス統合ディジタ
ル通信網）などには、前述の非同期転送モードによる時
分割伝送が用いられている。非同期転送モードは、ユー
ザに特定のタイムスロットを割り当てず、ユーザがセル
を必要とするときに必要な数だけ伝送することによっ
て、伝送路を効率良く利用できるようになっている。

【０００５】このため、データ伝送に使用する帯域幅
は、単位時間当たりにユーザが送出するセルの数で決定
する。すなわち、非同期転送モードでは、ユーザがある
時間内に送出するセルが多ければ帯域幅は広くなり、逆
にセルが少なければ、帯域幅は狭いことになる。したが
って、非同期転送モードでのデータ伝送では、ユーザが
利用する帯域幅は時間と共に変化する。

【０００６】また、非同期転送モードでのデータ伝送で
は、タイムスロットを割り当てないことからセルには宛
先情報が必要となる。すなわち、伝送すべきセルは、伝
送情報を含むペイロード部分に宛先情報などを含むヘッ
ダを付加した構成となっている。この宛先情報には、仮
想チャネル（Virtual Channel ）、および、仮想パス
（Virtual Path）、という概念を導入しており、仮想チ
ャネル、仮想パスを表す番号として、ＶＣＩ（Virtual
Channel Identifier）、ＶＰＩ（Virtual Path Identif
ier ）をセルのヘッダ内に書き込んでいる。

【０００７】ところで、一つの伝送路に時間的に帯域幅
の変化する仮想的伝送路を、より多く多重化すると、統
計多重化効果によって伝送路の利用効率が向上する。こ
こで、仮想的伝送路の多重化について詳しく説明する。
なお、以下の説明では仮想的伝送路を仮想チャネルと呼
んで説明するが、仮想チャネルと仮想パスとは概念的に
同じものなので、仮想チャネルおよびＶＣＩに関する記
述は、仮想パスおよびＶＰＩにそのまま読み替えてもか
まわない。

【０００８】個々の仮想チャネルの帯域幅の時間的変化
は独立であるため、多重化によって一時的に輻輳が起こ
ることがある。輻輳が起こると、セルの遅延が生じた
り、網でセルが廃棄されたりすることが、ある一定の確
率で発生する。そこで、セルの遅延を少なくし、セル廃
棄の確率を低減するためには個々の仮想チャネルのトラ
ヒック特性を考慮して多重化数を決定する必要がある。
非同期転送モードでは、トラヒック特性を表す主要なパ
ラメータとして、仮想チャネルごとにピークセルレート
（Peak Cell Rate）およびサステナブルセルレート（Su
stainable Cell Rate ）をユーザに申告させ、それに基
づいて多重化を行う。ここで、ピークセルレートおよび
サステナブルセルレートは、対象となる仮想チャネルに
許される最大のセル速度を表すものである。

【０００９】すなわち、ユーザが申告値通りにセルを送
出しなければ、通信の品質が保証されない。このため、
これらのパラメータを監視する機能が必要となる。詳し
くは、網においてユーザから受け取ったセルが、申告さ
れたピークセルレートやサステナブルセルレートに適合
しているかを検査し、違反していれば、そのセルを廃棄
する。このような処理は、使用量パラメータ制御（ＵＰ
Ｃ：Usage ParameterControl ）と呼ばれる。

【００１０】使用量パラメータ制御のうち、ピークセル
レートの監視には、該当する仮想チャネルのセルのピー
クセル間隔（ピークセルレートの逆数）と、セル遅延変
動（ＣＤＶ：Cell Delay Variation）許容値とを申告す
ることが、ＩＴＵ−Ｔにおいて勧告化されている。セル
が多重化装置や交換機を通過する際、生じる遅延は、一
定ではなく変動する。このことを遅延変動といい、この
変動によって一時的にピークセルレートを越えてしまう
ことがある。セル遅延変動許容値は、ピークセル間隔を
監視する際に、上流のトラヒック状態によって変動する
セルの遅延を、考慮するために設けられたマージン幅で
ある。

【００１１】図５は、使用量パラメータ制御を行う従来
のピークセルレート監視回路を示す。同図において、ピ
ークセルレート監視回路１０１は、加算器１０２と、ダ
ウンカウンタ１０３と、比較器１０４とを備えている。
加算器１０２は、あらかじめ設定された仮想チャネルの
ピークセル間隔の情報を含む信号と、ダウンカウンタ１
０３の出力信号とを加算し、ダウンカウンタ１０３の入
力信号として出力するものである。ダウンカウンタ１０
３は、所定の初期値（たとえば、“０”）を有し、入力
信号が入力されることにより、初期値を入力信号値に更
新する。そして、更新された値を一定時間間隔で減算し
ていき、その出力が“０”なったときに動作を停止す
る。また、その出力端を比較器１０４の一方入力端に接
続する。

【００１２】比較器１０４は、ダウンカウンタ１０３の
出力信号を一方入力端に入力するとともに、あらかじめ
設定された仮想チャネルのセル遅延変動許容値の情報を
含む信号を他方入力端に入力し、これらの信号を比較す
るものである。比較した結果、ダウンカウンタ１０３の
出力がセル遅延変動許容値よりも小さいとき、そのセル
は違反セルであるものとみなす。すなわち、セル遅延変
動許容値が“０”に近づいていくとき、セルの到着間隔
がピークセル間隔よりも短くなってくると、ダウンカウ
ンタ１０３の出力値が充分小さくなる前に、比較器１０
４による判定が行われて違反とみなされる。

【００１３】以下、図５に示す使用量パラメータ制御回
路１０１の動作例を簡単に説明する。まず、セル遅延変
動許容値がある程度の大きさの値を持ち、ピークセル間
隔よりも短い間隔でいくつものセルが到着した場合、ダ
ウンカウンタ１０３では、入力信号値を一定時間間隔で
減算していく。このダウンカウンタ１０３の出力は、比
較器１０４によってセル遅延変動許容値と比較され、セ
ル遅延変動許容値よりも大きな値であるうちは違反とみ
なされない。しかし、いくつかのセルが到着するうち
に、ピークセル間隔とセル到着間隔との差が徐々に小さ
くなって、この差がダウンカウンタ１０３に蓄積され
る。そして、ダウンカウンタ１０３の出力がセル遅延変
動許容値よりも小さくなると違反と判定することにな
る。

【００１４】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のピークセルレート監視回路にあっては、単一
のＶＣＩに対しての監視回路となっており、これを複数
のＶＣＩに展開した場合には、展開しようとする仮想チ
ャネルの数だけ、独立したダウンカウンタが必要とな
る。たとえば、ＮＴＴの比較的小規模な６．３１２Ｍｂ
ｐｓのセルリレーサービスを考えた場合、使用する仮想
チャネル数は１２０である。ここで、１つのダウンカウ
ンタに使用するフリップフロップ数を８個とした場合、
回路全体のフリップフロップ数は９６０もの数となり、
回路の大規模化を招く。実際の網では、さらに多くの仮
想チャネルを使用することもあり得るので、図５に示す
ような回路構成では、その回路は膨大な規模となってし
まうという問題点があった。

【００１５】このような問題点に対して、フリップフロ
ップ数を低減し、回路規模を小さくするために、ダウン
カウンタの代わりにタイマを用いる方式も提案されてい
る。ダウンカウンタの代わりにタイマを用いる方式で
は、各ＶＣＩごとにダウンカウンタを設けるのではな
く、回路内にタイマとして、ただ１つのカウンタを用意
し、該当ＶＣＩのセルが到着したときに、そのときのカ
ウンタの値とメモリから読み出したカウンタの値との時
間差を求め、この時間差をピークセル間隔と比較して違
反判定を行うものである。しかし、ダウンカウンタの代
わりにタイマを用いる方式ではセル遅延変動許容値の影
響を、次のセル到着時の判定に反映させることはできな
いという問題点があった。

【００１６】また、ダウンカウンタの代わりにタイマを
用いる方式では、単一のタイマとして実際に用いられる
のはカウンタであり、カウンタには、設計時に設定され
たカウント可能な最大値がある。すなわち、カウンタに
よってカウント可能な値を超える時間間隔は計時するこ
とができない。このため、到着するセル間隔がカウンタ
の周期よりも長い場合、正常な判定ができなくなるとい
う問題点があった。

【００１７】また、カウンタの出力値に対して、ピーク
セル間隔やセル遅延変動許容値を加減算する際に、オー
バーフローやアンダーフローが発生することがある。こ
のオーバーフローやアンダーフローに対して、適切な対
処を講じることなく、違反判定の材料とした場合、正し
い演算結果が得られず、誤判断を招くことになる。この
ため、オーバーフローやアンダーフローに対する処置が
必要である。

【００１８】本発明の課題は、上記問題点を解決するた
めになされたものであり、回路規模を抑えるとともに、
セル遅延変動許容値の影響を、次のセル到着時の判定に
反映させることを第１の目的とし、回路規模を抑えると
ともに、加減算を正確に行い、誤判断を防止することを
第２の目的とする。

【００１９】

【課題を解決するための手段】請求項１記載のピークセ
ルレート監視回路は、伝送路を介して送られてくるセル
の到着時刻を計時する単一の計時手段と、計時手段によ
って計時された時刻情報と、前回送られてきたセルの到
着時刻に所定のピークセル間隔時間を加算した時間情報
とを比較する第一比較手段と、第一比較手段による比較
の結果、値の大きな時刻情報または時間情報を格納する
情報格納手段と、第一比較手段による比較の結果、時刻
情報と時間情報との差情報を、所定のセル遅延変動許容
値と比較する第二比較手段とを備え、前記第二比較手段
による比較の結果、差情報がセル遅延変動許容値を超え
た場合に、違反判定を行うように構成している。

【００２０】請求項２記載のピークセルレート監視回路
は、伝送路を介して送られてくるセルの到着時刻を計時
する単一の計時手段と、計時手段によって計時された時
刻情報と、前回送られてきたセルの到着時刻に所定のピ
ークセル間隔時間を加算した時間情報とを比較する第一
比較手段と、第一比較手段による比較の結果、値の大き
な時刻情報または時間情報に、ピークセル間隔時間を加
算した情報を格納する情報格納手段と、第一比較手段に
よる比較の結果、時刻情報と時間情報との差情報を、所
定のセル遅延変動許容値と比較する第二比較手段とを備
え、前記第二比較手段による比較の結果、差情報がセル
遅延変動許容値を超えた場合に、違反判定を行うように
構成している。

【００２１】請求項３記載のピークセルレート監視回路
は、ピークセル間隔およびセル遅延変動許容値の最大値
の２倍以上となる周期を有し、伝送路を介して送られて
くるセルの到着時刻を計時する計時手段と、計時手段に
よって計時されたセルの到着時刻を各仮想チャネルまた
は仮想パスごとに記憶する記憶手段と、計時手段の最上
位から２番目のビット情報を各仮想チャネルまたは仮想
パスごとに保持する保持手段と、記憶手段に記憶された
前回送られてきたセル到着時刻から、現在時刻を減算す
る減算手段と、減算手段の減算結果に基づく符号を判定
する第一符号判定手段と、減算手段による演算結果に対
してピークセル間隔を加算する加算手段と、加算手段の
加算結果に基づく符号を判定する第二符号判定手段と、
加算手段による加算結果とセル遅延変動許容値とを比較
する比較手段とを備え、比較手段による比較結果および
第一符号判定手段、第二符号判定手段による判定結果に
基づいて、違反判定を行うように構成している。

【００２２】請求項４記載のピークセルレート監視回路
は、ピークセル間隔およびセル遅延変動許容値の最大値
の２倍以上となる周期を有する最小ビット数で構成さ
れ、伝送路を介して送られてくるセルの到着時刻を計時
する計時手段と、計時手段によって計時されたセルの到
着時刻を各仮想チャネルまたは仮想パスごとに記憶する
記憶手段と、計時手段の最上位から２番目のビット情報
を各仮想チャネルまたは仮想パスごとに保持する保持手
段と、記憶手段に記憶された前回送られてきたセル到着
時刻から、現在時刻を減算する減算手段と、減算手段の
減算結果に基づく符号を判定する第一符号判定手段と、
減算手段による演算結果に対してピークセル間隔を加算
する加算手段と、加算手段の加算結果に基づく符号を判
定する第二符号判定手段と、加算手段による加算結果と
セル遅延変動許容値とを比較する比較手段とを備え、比
較手段による比較結果および第一符号判定手段、第二符
号判定手段による判定結果に基づいて、違反判定を行う
ように構成している。この場合、請求項３または４記載
の発明における計時手段は、複数のフリップフロップ回
路から構成される単一のカウンタ装置によって構成する
ことが好ましい。

【００２３】

【発明の実施の形態】以下、図示した一実施形態に基づ
いて本発明を詳細に説明する。なお、本実施形態では、
各ＶＣＩごとにカウンタを用意するのではなく、カウン
タをタイマとして常に動作させておき、該当するＶＣＩ
のセルが到着したときに、メモリにカウンタ値を格納す
るというものである。また、同じＶＣＩの次のセルが到
着したときには、そのときのカウンタ値とメモリから読
み出したカウンタ値との差を求め、ピークセル間隔と比
較する。このように、カウンタとしては、カウンタ値に
対し、加減算をする必要があるため、通常のバイナリカ
ウンタを用いている。

【００２４】図１は、本実施形態におけるピークセルレ
ート監視回路の要部構成を示すブロック図である。同図
において、ピークセルレート監視回路１は、所定の値を
カウントすることでタイマとして機能するバイナリカウ
ンタ（計時手段）２と、バイナリカウンタ２からの出力
信号を一方入力端に入力し、後述する加算器５からの出
力を他方入力端に入力するセレクタ３と、セレクタ３の
出力を記憶保持するメモリ（情報格納手段）４と、メモ
リ４からの出力信号とピークセル間隔の情報を含む信号
とを加算する加算器５と、加算器５からの出力信号を一
方入力端に入力し、バイナリカウンタ２からの出力信号
を他方入力端に入力する比較器（第一比較手段）６と、
加算器５の出力信号とカウンタ２の出力信号との差を求
める減算器７と、減算器７の出力信号を一方入力端に入
力し、セル遅延変動許容値の情報を含む信号を他方入力
端に入力する比較器（第二比較手段）８とを備える。

【００２５】バイナリカウンタ２は、信号線３１を介し
てセレクタ３に、時間とともに変化する信号Ｔ（ｉ）を
出力する。セレクタ３は、制御線２１から出力される制
御信号に基づいて、値が大きな方の入力信号を選択し、
選択した信号Ｔｒ（ｉ）を、信号線３２を介してメモリ
４に出力する。さらに、メモリ４は、信号線３３を介し
て加算器５に、遅延信号Ｔｒ（ｉ−１）を出力する。加
算器５は、信号線３３を介してメモリ４から入力される
遅延信号Ｔｒ（ｉ−１）と、信号線３４を介して入力さ
れるピークセル間隔信号Ｔｐとを加算し、加算した信号
を、信号線３５を介して、セレクタ３、比較器６、減算
器７にそれぞれ出力する。

【００２６】比較器６は、信号線３１を介してバイナリ
カウンタ２から入力される信号Ｔ（ｉ）と、信号線３５
を介して加算器５から入力される加算信号とを比較し、
比較した結果、加算信号の方が大きいと判断したとき、
制御線２１を介してセレクタ３に制御信号を出力する。
減算器７は、信号線３１を介してカウンタ２から入力さ
れる信号Ｔ（ｉ）と、信号線３５を介して加算器５から
入力される加算信号との差を求め、信号線３６を介して
比較器８の一方入力端に出力する。比較器８は、この減
算器７の出力信号と、セル遅延変動許容値Ｔｃとを比較
して違反判定を行うものである。

【００２７】次に、上述の実施形態における違反判定の
動作を説明する。なお、以下の説明では、ある特定のＶ
ＣＩのセルについて、前述のように、セルが到着した時
点でのバイナリカウンタ２のカウンタ値がＴ（ｉ）、メ
モリ４から読み出したカウンタ値がＴｒ（ｉ−１）、ピ
ークセル間隔がＴｐである場合について説明する。

【００２８】セル遅延変動を考慮しない場合、 Ｔ（ｉ）−Ｔｒ（ｉ−１）≧Ｔｐ の条件式を満たすときに正常セルであると判断し、一
方、 Ｔ（ｉ）−Ｔｒ（ｉ−１）＜Ｔｐ の条件式をみたすときに違反セルであると判断する。
（条件１） また、セル遅延変動を考慮しない場合、次のセルが到着
したときの違反判定に用いるために、メモリ４にはＴ
（ｉ）を格納する。すなわち、Ｔｒ（ｉ）＝Ｔ（ｉ）と
する。

【００２９】本発明ではセル遅延変動を考慮し、かつ、
セル遅延変動の影響を後の違反判定に反映させることを
目的としているため、セル遅延変動を考慮する場合に、
セル遅延変動許容値をＴｃとすると、 Ｔ（ｉ）−Ｔｒ（ｉ−１）≧Ｔｐ−Ｔｃ の条件式を満たすときに正常セルであると判断し、一
方、 Ｔ（ｉ）−Ｔｒ（ｉ−１）＜Ｔｐ−Ｔｃ の条件式を満たすときに違反セルであると判断する。
（条件２） このとき、メモリ４に格納する値を、Ｔ（ｉ）とＴｒ
（ｉ−１）とのいずれか大きい方を選択することによ
り、セル遅延変動の影響を後の違反判定に反映させるこ
とができる。これら条件１および条件２は比較器８によ
って判断する。

【００３０】すなわち、 Ｔｒ（ｉ−１）＋Ｔｐ＜Ｔ（ｉ） であれば、Ｔｒ（ｉ）＝Ｔ（ｉ）とし、一方、 Ｔｒ（ｉ−１）＋Ｔｐ≧Ｔ（ｉ） であれば、Ｔｒ（ｉ）＝Ｔ（ｉ−１）＋Ｔｐとする。
（条件３）

【００３１】以下、前項の方式による具体例を説明す
る。たとえば、２つの前のセルが到着した時点で、Ｔｒ
（ｉ−３）＋Ｔｐ＜Ｔ（ｉ−２）、前のセルが到着した
時点までＴｒ（ｉ−２）＋Ｔｐ≧Ｔ（ｉ−１）だったと
すると、（条件３）により、 Ｔｒ（ｉ−２）＝Ｔ（ｉ−２） Ｔｒ（ｉ−１）＝Ｔｒ（ｉ−２）＋Ｔｐ となる。違反セルの条件は、（条件２）によって、 Ｔ（ｉ）−Ｔｒ（ｉ−１）＜Ｔｐ−Ｔｃ となるため、 Ｔ（ｉ）−Ｔ（ｉ−２）＜２Ｔｐ−Ｔｃ となり、２つ前のセル到着時刻におけるセルを違反セル
の判定に用いる形になる。これは、図５に示す従来方式
での違反判定とまったく同じ結果となり、ＩＴＵ−Ｔの
勧告に沿うものとなる。

【００３２】以上説明したように、本実施形態では、各
ＶＣＩごとにダウンカウンタを設けるのではなく、回路
内にタイマとして、ただ１つのカウンタを用意して、違
反判定を行う。これによって、単にダウンカウンタをタ
イマにする回路と比較して、回路規模を大幅に抑えるこ
とができる。また、セル遅延変動許容値の影響を、次の
セル到着時の判定に反映させることで、セル遅延変動許
容値の影響を、次のセル到着時の判定に反映させること
ができる。

【００３３】なお、図１に示す実施形態では、セレクタ
３によって選択された信号をメモリ４に格納した後に加
算器５に出力しているが、これに限らず、図２に示すよ
うに、セレクタ３からの信号を加算器５′に出力し、加
算器５′の出力をメモリ４′に格納するように構成して
も図１に示す回路と等価なものとなる。さらには、図１
および図２に示すものとは別の方法でも、加算器、減算
器、比較器などを適当に組み合わせて用いることで、
（条件２）および（条件３）を満たす回路を構成しても
構わない。

【００３４】図３は、他の実施形態におけるピークセル
レート監視回路の要部構成を示すブロック図である。同
図において、ピークセルレート監視回路１１は、所定の
値をカウントすることでタイマとして機能するバイナリ
カウンタ（計時手段）１２と、バイナリカウンタ１２か
らの出力信号を記憶するメモリ（記憶手段）１３および
レジスタ（保持手段）１４と、メモリ１３およびレジス
タ１４の出力信号からバイナリカウンタ１２の出力信号
を減算する減算器（減算手段）１５と、減算器１５の符
号を判定する符号判定器（第一符号判定手段）１６と、
減算器１５の出力にピークセル間隔の情報を含む信号を
加算する加算器（加算手段）１７と、加算器１７の符号
を判定する符号判定器（第二符号判定手段）１８と、加
算器１７およびセル遅延変動許容値を含む情報とを比較
する比較器（比較手段）１９とを備える。

【００３５】次に、上述の実施形態における違反判定の
動作を説明する。なお、以下の説明では、ある特定のＶ
ＣＩのセルについて、前述のように、セルが到着した時
点でのバイナリカウンタ１２のカウンタ値がＴ（ｉ）、
メモリ１４から読み出したカウンタ値がＴｒ（ｉ−
１）、ピークセル間隔がＴｐ、セル遅延変動許容値がＴ
ｃである場合について説明する。

【００３６】Ｔｒ（ｉ−１）−Ｔ（ｉ）＋Ｔｐ≦Ｔｃ の条件式を満たすときに正常セルであると判断し、一
方、 Ｔｒ（ｉ−１）−Ｔ（ｉ）＋Ｔｐ＞Ｔｃ の条件式をみたすときに違反セルであると判断する。
（条件１１） これら条件１１は、前述した条件１および条件２を変形
したものであり、比較器８によって判断する。

【００３７】また、セル遅延変動の影響を、後の違反判
定に反映させるため、メモリ１４に格納する値は、Ｔ
（ｉ）とＴｒ（ｉ−１）＋Ｔｐとのいずれか大きい方を
選択する。すなわち、Ｔｒ（ｉ−１）−Ｔ（ｉ）＋Ｔｐ
＜０のとき、Ｔｒ（ｉ）＝Ｔ（ｉ）とし、（条件１２−
１） Ｔｒ（ｉ−１）−Ｔ（ｉ）＋Ｔｐ≧０のとき、Ｔｒ
（ｉ）＝Ｔ（ｉ−１）＋Ｔｐとする。（条件１２−２）

【００３８】実際の回路では、バイナリカウンタ１２の
周期は有限である。このため、単純に（条件１１）のよ
うな比較を行った場合、実際にはバイナリカウンタ１２
が一巡して十分な時間が経過しているにも関わらず、違
反セルとみなされる可能性がある。このため、十分な時
間が経過した場合、使用量パラメータ制御判定を無効と
する、つまり、無条件で正常セルであると判定する必要
がある。

【００３９】ＲＡＭ（Random Access Memory）のような
一般的な半導体メモリを使用する場合、メモリ内に格納
されたカウント値は、ＶＣＩに対応するアドレスを入力
をしなければ参照できない。このため、カウンタ値が変
化するたびに参照できるようにするためには、メモリで
はなく、フリップフロップ等を用いたレジスタ１４に格
納する必要がある。これは、メモリから値を読んだり、
値を設定したりする場合、アドレスを入力する必要があ
り、通常のメモリの場合、１度に１つのアドレスに対す
る値しか参照することができず、他のアドレスに対する
値は見ることができない。すなわち、十分な時間が経過
したことを調べるためには、常にメモリ内の値とカウン
タ値とを比較しなければならない。

【００４０】カウンタの値が変化する間隔のように短時
間の間に、すべてのアドレスに対する値を参照する必要
がある。しかし、短時間にすべてのアドレス値を入力す
ることは非常に困難である。このため、同時にすべての
値を参照できるフリップフロップに格納するようにして
いる。ところが、すべてのカウンタ値をレジスタ１４に
格納するようにすると、回路規模が大きくなってしまう
ので、バイナリカウンタ１２の最上位ビット（ＭＳＢ：
Most Significant Bit）から２番目のビット（以下、Ｓ
ＭＳＢ：Second Most Significant Bit ）だけをＶＣＩ
ごとに格納する。

【００４１】セルが到着したときのＳＭＳＢをレジスタ
４に格納しておき、ＳＭＳＢが“０”→“１”→“０”
や“１”→“０”→“１”のように、いったん反転して
元に戻ったときに、十分に時間が経過したものと判断
し、使用量パラメータ制御判定を無効にする。このと
き、判定有効期間Ｔｖは一定ではなく、バイナリカウン
タ１２のビット数をｎとすると、セル到着直後から、２
n-2 ＜Ｔｖ≦２n-1 クロック経過するまでの範囲とな
る。すなわち、範囲が有効なときは、 ０＜Ｔ（ｉ）−Ｔ（ｉ−１）≦２n-1 の条件が成り立つ。（条件１３）

【００４２】実際の回路上で（条件１１）の判定を行う
場合、左辺の計算時にアンダーフローが発生すると、正
常な比較を行うことができない。そこで、（条件１１）
の比較を行う前に、左辺の符号判定を行う。符号判定
は、加算器または減算器出力の最上位ビット（ＭＳＢ）
の符号によって決定する。すなわち、ＭＳＢ＝“１”で
あれば負、ＭＳＢ＝“０”であれば正となる。このと
き、（条件１１）の左辺は、 −２n-1 ≦Ｔｒ（ｉ−１）−Ｔ（ｉ）＋Ｔｐ＜２n-1 の関係が成り立つ必要がある。（条件１４）

【００４３】一つ前のセルが到着したときに、（条件１
２−１）が成り立っていた場合、すなわち、Ｔｒ（ｉ−
１）＝Ｔ（ｉ−１）のとき、（条件１４）におけるＴｐ
は、（条件１３）の関係から、 Ｔｐ≦２n-1 の関係が成立すればよいことがわかる。（条件１５）

【００４４】また、（条件１５）の関係から、逆に考え
ると、一つ前のセルが到着したときに、（条件１２−
２）が成り立っていた場合、 Ｔｒ（ｉ−１）−Ｔ（ｉ）≧−２n-1 （条件１６−１） Ｔｒ（ｉ−１）−Ｔ（ｉ）＜０ （条件１６−２） の関係が必要となる。ここで、（条件１６−２）が成立
することは、（条件１２−２）から明らかである。ま
た、（条件１６−２）が成立しないときはアンダーフロ
ーが発生しないため、（条件１１）の左辺の符号判定を
省いて判断するだけでよい。

【００４５】（条件１６−２）の判定には、最上位ビッ
ト（ＭＳＢ）による符号判定を用いるが、正しく判定す
るためには、（条件１６−１）と共に、 Ｔｒ（ｉ−１）−Ｔ（ｉ）＜２n-1 （条件１７） の関係が必要となる。（条件１７）は、（条件１１）の
左辺の計算において、Ｔｐを加算することによるオーバ
ーフローを防止するための条件でもある。

【００４６】次に、（条件１７）が成立するための条件
について説明する。一つ前のセルが到着したときに（条
件１２−２）が成立していた場合、（条件１１）および
（条件１２−２）より、 Ｔｒ（ｉ−２）−Ｔ（ｉ−１）＋Ｔｐ≦Ｔｃ Ｔｒ（ｉ−１）＝Ｔ（ｉ−２）＋Ｔｐ が成立し、 Ｔｒ（ｉ−１）−Ｔ（ｉ−１）≦Ｔｃ となる。また、（条件１３）より０＜Ｔ（ｉ）−Ｔ（ｉ
−１）であるから、 Ｔｒ（ｉ−１）−Ｔ（ｉ）＜Ｔｃ が成立する。（条件１８）

【００４７】ここで、（条件１７）と（条件１８）とを
比較すると、Ｔｃの条件として、 Ｔｃ≦２n-1 の関係が必要となることがわかる。（条件１９） すなわち、（条件１５）と（条件１９）との関係から、
バイナリカウンタ１２の周期を、ＴｐおよびＴｃの最大
値の２倍以上となる最小のｎを、バイナリカウンタ２の
ビット数とすれば、バイナリカウンタ２に必要なフリッ
プフロップの数を必要最小限に抑えることができる。

【００４８】図４は、本実施例のピークセルレート監視
回路において、判定が有効である場合の処理の流れを示
すものである。まず、該当するＶＣＩのセルが到着する
と（ステップＳ１０１）、そのときのセル到着時刻をＴ
（ｉ）とする（ステップＳ１０２）。つぎに、Ｔｒ（ｉ
−１）−Ｔ（ｉ）の計算を行い、その結果が負であるか
否かを判定する（ステップＳ１０３）。ここでは、最上
位ビット（ＭＳＢ）を参照することによって、前述した
（条件１６−２）の符号判定を行う。

【００４９】ステップＳ１０３の判断処理において、符
号が負である場合（ステップＳ１０３；Ｙ）、つづい
て、Ｔｒ（ｉ−１）−Ｔ（ｉ）＋Ｔｐの計算を行い、そ
の結果が負であるか否かを判定する（ステップＳ１０
４）。ステップＳ１０４の判断処理において符号が負で
ある場合（ステップＳ１０４；Ｙ）、Ｔｒ（ｉ）にＴ
（ｉ）を代入し（ステップＳ１０５）、正常セルとして
の処理を行うとともに（ステップＳ１０６）、変数ｉを
インクリメントし（ステップＳ１０７）、つぎのＶＣＩ
セルの到着を待つため、ステップＳ１０１の処理に戻
る。

【００５０】一方、ステップＳ１０３の判断処理におい
て、符号が負でない場合（ステップＳ１０３；Ｎ）、お
よび、ステップ１０４の判断処理において、符号が負で
ない場合（ステップＳ１０４；Ｎ）、Ｔｒ（ｉ−１）−
Ｔ（ｉ）＋Ｔｐの値がＴｃ以下であるか否かの判定を行
う（ステップＳ１０８）。そして、ステップＳ１０８の
判断処理において、Ｔｒ（ｉ−１）−Ｔ（ｉ）＋Ｔｐの
値がＴｃ以下である場合（ステップＳ１０８；Ｙ）、Ｔ
ｒ（ｉ）にＴ（ｉ−１）＋Ｔｐを代入し（ステップＳ１
０９）、ステップＳ１０６の処理に進む。

【００５１】一方、ステップＳ１０８の判断処理におい
て、Ｔｒ（ｉ−１）−Ｔ（ｉ）＋Ｔｐの値がＴｃの値よ
りも大きい場合（ステップＳ１０８；Ｎ）、当該セルを
違反セルであるものとして違反セル処理を行い（ステッ
プＳ１１０）、つぎのＶＣＩセルの到着を待つため、ス
テップＳ１０１の処理に戻る。

【００５２】以上説明したように、本実施形態では、各
ＶＣＩごとにダウンカウンタを設けるのではなく、回路
内にタイマとして、ただ１つのカウンタを用意して、違
反判定を行うことで、回路規模を大幅に抑えることがで
きる。また、長時間にわたってＶＣＩセルが到着しない
場合、違反判定を無効にすることで、タイマを必要最小
現の規模のカウンタで構成することができる。また、違
反判定前に、２段階の符号判定を行うことで、加減算時
におけるオーバーフローやアンダーフローの発生に伴う
誤判定を防止することができる。

【００５３】

【発明の効果】以上の説明から明らかなように、本発明
によれば、計時手段を単一構成とすることで、回路規模
を抑えることができ、また、セル遅延変動許容値の影響
を、次のセル到着時の違反判定に反映することで、ピー
クセルレートを厳密に監視することができる。さらに、
加減算処理時にオーバーフローやアンダーフローを確実
に演算に反映させることで、違反判定の際の誤判断を防
止することができる。

【図面の簡単な説明】

【図１】本実施形態におけるピークセルレート監視回路
の要部構成を示すブロック図である。

【図２】図１に代わる他の実施形態におけるピークセル
レート監視回路の要部構成を示すブロック図である。

【図３】本実施形態におけるピークセルレート監視回路
の要部構成を示すブロック図である。

【図４】本実施例のピークセルレート監視回路の判定が
有効である場合の処理の流れを示す流れ図である。

【図５】使用量パラメータ制御を行う従来のピークセル
レート監視回路を示すブロック図である。

【符号の説明】

１ ピークセルレート監視回路 ２ カウンタ（計時手段） ３ セレクタ ４ メモリ（情報格納手段） ５ 加算器 ６ 比較器（第一比較手段） ７ 減算器 ８ 比較器（第二比較手段） １１ ピークセルレート監視回路 １２ バイナリカウンタ（計時手段） １３ メモリ（記憶手段） １４ レジスタ（保持手段） １５ 減算器（減算手段） １６ 符号判定器（第一符号判定手段） １７ 加算器（加算手段） １８ 符号判定器（第二符号判定手段） １９ 比較器（比較手段） １０１ ピークセルレート監視回路 １０２ 加算器 １０３ ダウンカウンタ １０４ 比較器

Claims (5)

【特許請求の範囲】
1. 【請求項１】伝送路を介して送られてくるセルの到着時
   刻を計時する単一の計時手段と、 計時手段によって計時された時刻情報と、前回送られて
   きたセルの到着時刻に所定のピークセル間隔時間を加算
   した時間情報とを比較する第一比較手段と、 第一比較手段による比較の結果、値の大きな時刻情報ま
   たは時間情報を格納する情報格納手段と、 第一比較手段による比較の結果、時刻情報と時間情報と
   の差情報を、所定のセル遅延変動許容値と比較する第二
   比較手段と、を備え、 前記第二比較手段による比較の結果、差情報がセル遅延
   変動許容値を超えた場合に、違反判定を行うことを特徴
   とするピークセルレート監視回路。
2. 【請求項２】伝送路を介して送られてくるセルの到着時
   刻を計時する単一の計時手段と、 計時手段によって計時された時刻情報と、前回送られて
   きたセルの到着時刻に所定のピークセル間隔時間を加算
   した時間情報とを比較する第一比較手段と、 第一比較手段による比較の結果、値の大きな時刻情報ま
   たは時間情報に、ピークセル間隔時間を加算した情報を
   格納する情報格納手段と、 第一比較手段による比較の結果、時刻情報と時間情報と
   の差情報を、所定のセル遅延変動許容値と比較する第二
   比較手段と、を備え、 前記第二比較手段による比較の結果、差情報がセル遅延
   変動許容値を超えた場合に、違反判定を行うことを特徴
   とするピークセルレート監視回路。
3. 【請求項３】ピークセル間隔およびセル遅延変動許容値
   の最大値の２倍以上となる周期を有し、伝送路を介して
   送られてくるセルの到着時刻を計時する計時手段と、 計時手段によって計時されたセルの到着時刻を各仮想チ
   ャネルまたは仮想パスごとに記憶する記憶手段と、 計時手段の最上位から２番目のビット情報を各仮想チャ
   ネルまたは仮想パスごとに保持する保持手段と、 記憶手段に記憶された前回送られてきたセル到着時刻か
   ら、現在時刻を減算する減算手段と、 減算手段の減算結果に基づく符号を判定する第一符号判
   定手段と、 減算手段による演算結果に対してピークセル間隔を加算
   する加算手段と、 加算手段の加算結果に基づく符号を判定する第二符号判
   定手段と、 加算手段による加算結果とセル遅延変動許容値とを比較
   する比較手段と、を備え、 比較手段による比較結果および第一符号判定手段、第二
   符号判定手段による判定結果に基づいて、違反判定を行
   うことを特徴とするピークセルレート監視回路。
4. 【請求項４】ピークセル間隔およびセル遅延変動許容値
   の最大値の２倍以上となる周期を有する最小ビット数で
   構成され、伝送路を介して送られてくるセルの到着時刻
   を計時する計時手段と、 計時手段によって計時されたセルの到着時刻を各仮想チ
   ャネルまたは仮想パスごとに記憶する記憶手段と、 計時手段の最上位から２番目のビット情報を各仮想チャ
   ネルまたは仮想パスごとに保持する保持手段と、 記憶手段に記憶された前回送られてきたセル到着時刻か
   ら、現在時刻を減算する減算手段と、 減算手段の減算結果に基づく符号を判定する第一符号判
   定手段と、 減算手段による演算結果に対してピークセル間隔を加算
   する加算手段と、 加算手段の加算結果に基づく符号を判定する第二符号判
   定手段と、 加算手段による加算結果とセル遅延変動許容値とを比較
   する比較手段と、を備え、 比較手段による比較結果および第一符号判定手段、第二
   符号判定手段による判定結果に基づいて、違反判定を行
   うことを特徴とするピークセルレート監視回路。
5. 【請求項５】前記計時手段は、複数のフリップフロップ
   回路から構成される、単一のカウンタ装置であることを
   特徴とする請求項３または４記載のピークセルレート監
   視回路。