JPH11218566A - 半導体試験装置 - Google Patents

Abstract

(57)【要約】 【課題】ＤＵＴのミスコードを的確に特定可能とする半
導体試験装置を提供する。 【解決手段】被試験デバイスであるＤ／Ａ変換器のミス
コードを解析する半導体試験装置において、デジタル試
験パターン発生器からの試験コードデータをＤＵＴへ印
加し、ＤＵＴが出力するアナログ電圧をＡ／Ｄ変換する
手段を具備し、Ａ／Ｄ変換手段が出力するコードデータ
に対応して所定上下リミットデータ幅を付与した上限期
待値データと下限期待値データの期待値データをＤＵＴ
からの出力タイミングに同期して発生する手段を具備
し、Ａ／Ｄ変換手段が出力するコードデータが、上限期
待値データと下限期待値データの範囲を外れたことを検
出する手段を具備し、範囲外検出手段からの検出信号を
受けた都度、試験開始からの時刻情報と共にフェイルメ
モリへ格納するフェイル格納手段を具備する半導体試験
装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、被試験デバイス
であるＡ／Ｄ変換器、あるいはＤ／Ａ変換器の不良モー
ドのひとつであるミスコード、特にスパークル・エラー
が解析可能な半導体試験装置に関する。

【０００２】

【従来の技術】データレートが５０ＭＨｚ以上もの高速
動作をするＡ／Ｄ変換器、Ｄ／Ａ変換器、あるいはＤＵ
Ｔの変換速度上限若しくは上限前後の変換においては、
間欠的に発生する変換ミスが生じる場合がある。変換不
良モードのひとつとしてはミスコード（ミシング・コー
ド：missing cordとも言われる）がある。またミスコー
ドの一種であるスパークル・エラーがある。このスパー
クル・エラーは、データレートのクロックに同期して変
換が行われるが、何らかの理由でデバイスの精度誤差で
ある±１ＬＳＢをはるかに超える突飛なコードデータあ
るいは出力電圧が出力される変換エラーをいう。

【０００３】この不良解析を行う場合の従来の被試験デ
バイス（ＤＵＴ）がＡ／Ｄ変換器の場合の測定構成を図
６に示す。構成は、アナログ波形発生器２００と、格納
メモリ４１０と、ＣＰＵ４２０で成る。

【０００４】アナログ波形発生器２００は、高純度の正
弦波信号をＤＵＴへ印加する。格納メモリ４１０は、Ｄ
ＵＴが高速のデータレートでＡ／Ｄ変換した測定データ
を所定時間の間、連続的に格納する大容量のメモリであ
る。

【０００５】ＣＰＵ４２０は、前記格納メモリ４１０に
格納されている測定データを読み出して演算処理してミ
スコードの発生頻度を解析する。判定方法例としては、
格納メモリ４１０からの連続する測定データを受けて期
待値となる正弦波のコードデータを生成し、これから図
６（ｂ）に示すように、上限、下限のテンプレートを当
てはめ、このウィンドウ内を逸脱した測定データをミス
コードとして得る解析方法である。他の方法としては、
測定データをＦＦＴ処理して周波数ドメインの解析によ
るＳＮＲ試験（信号対ノイズ試験）で行う解析方法もあ
る。

【０００６】

【発明が解決しようとする課題】上述従来の試験構成で
は、まれにしか発生しないＤＵＴのミスコード、特にス
パークル・エラーの検出の為には膨大な測定データの収
集が必要となる。この為、ＤＵＴの評価に時間がかか
り、またどのような入力条件や入力タイミングのときに
ミスコードが発生し易いかの評価が実用上困難である。
これらの為ＤＵＴの性能限界前後のサンプリング用クロ
ックを変化させたりして評価を試みている。しかしなが
ら、より性能の良いあるいは歩留まりの良いデバイスに
改善しようとしても、ＤＵＴのミスコード原因が的確に
見出せない為に、評価解析が困難な場合がある。これら
の為にテスト時間が多くかかり、テストコストがかかる
という実用上の難点があった。そこで、本発明が解決し
ようとする課題は、ＤＵＴのミスコードを的確に特定可
能とする半導体試験装置を提供することである。

【０００７】

【課題を解決するための手段】第１に、上記課題を解決
するために、本発明の構成では、被試験デバイスである
Ｄ／Ａ変換器のミスコードを解析する半導体試験装置に
おいて、デジタル試験パターン発生器３００からの試験
コードデータ３００dをＤＵＴへ印加し、ＤＵＴが出力
するアナログ電圧Ｖ２をＡ／Ｄ変換する手段を具備し、
Ａ／Ｄ変換手段が出力するコードデータ３４dに対応し
て所定上下リミットデータ幅を付与した上限期待値デー
タ５０upと下限期待値データ５０lowの期待値データを
ＤＵＴからの出力タイミングに同期して発生する手段を
具備し、Ａ／Ｄ変換手段が出力するコードデータ３４d
が、上限期待値データ５０upと下限期待値データ５０lo
wの範囲を外れたことを検出する手段を具備し、範囲外
検出手段からの検出信号を受けた都度、試験開始からの
時刻情報と共にフェイルメモリ６８へ格納するフェイル
格納手段を具備することを特徴とする半導体試験装置で
ある。上記発明によれば、ＤＵＴであるＤ／Ａ変換器の
ミスコード、特にスパークル・エラー発生要因を的確に
特定可能とする半導体試験装置が実現できる。

【０００８】第４図は、本発明に係る解決手段を示して
いる。第２に、上記課題を解決するために、本発明の構
成では、被試験デバイスであるＤ／Ａ変換器のミスコー
ドを解析する半導体試験装置において、デジタル試験パ
ターン発生器３００からの試験コードデータ３００dを
ＤＵＴへ印加し、ＤＵＴがクロックｃｌｋ毎にＤ／Ａ変
換して出力するアナログ電圧Ｖ２の信号を受けて、所定
タイミングのクロック信号２０clkでＡ／Ｄ変換したコ
ードデータ３４dを連続的に出力するＡ／Ｄ変換器３４
を具備し、デジタル試験パターン発生器３００からのク
ロック信号３００clkと比較開始用のスタート信号３０
０sttを受けて、ＤＵＴが出力するアナログ電圧Ｖ２の
出力タイミングに同期する同期クロック信号２０clk及
び比較開始用の比較スタート信号２０sttを発生するサ
ンプリングクロック発生器２０を具備し、サンプリング
クロック発生器２０からの信号を受けて、クロック単位
にＤＵＴから出力されるアナログ電圧Ｖ２をＡ／Ｄ変換
したコードデータ３４dが正常値としたとき、正常値に
対して正の所定値を加算付与した上限期待値データ５０
upと、正常値に対して負の所定値を加算付与した下限期
待値データ５０lowを発生する期待値パターン発生器５
０を具備し、Ａ／Ｄ変換器３４が出力するコードデータ
３４dを一方の比較入力端に受けて、期待値パターン発
生器５０からの上限期待値データ５０upを他方の比較入
力端に受けて、両者を比較し、コードデータ３４dが上
限期待値データ５０upより大きい場合に第１のフェイル
信号４１fを出力する第１の比較器４１を具備し、Ａ／
Ｄ変換器３４が出力するコードデータ３４dを一方の比
較入力端に受けて、期待値パターン発生器５０からの下
限期待値データ５０lowを他方の比較入力端に受けて、
両者を比較し、コードデータ３４dが下限期待値データ
５０lowより小さい場合に第２のフェイル信号４２fを出
力する第２の比較器４２を具備し、サンプリングクロッ
ク発生器２０からの比較スタート信号２０sttを受けて
フェイルカウンタをリセット初期化し、第１の比較器４
１からの第１のフェイル信号４１f、あるいは第２の比
較器４２からの第２のフェイル信号４２fを受けて、フ
ェイル回数を計数するフェイルカウンタ６６を具備し、
サンプリングクロック発生器２０からの比較スタート信
号２０sttを受けてカウンタをリセット初期化し、以後
サンプリングクロック発生器２０からの同期クロック信
号２０clkで計数した時刻データ２６dを出力する時刻デ
ータ発生カウンタ２６を具備し、第１のフェイル信号４
１f、あるいは第２のフェイル信号４２fが発生した都
度、フェイルカウンタ６６のカウント値の出力信号６６
faをフェイルメモリのデータ格納用のアドレスとして使
用して、時刻データ発生カウンタ２６からの時刻データ
２６dをフェイル位置情報のデータとして格納するフェ
イルメモリ６８を具備することを特徴とする半導体試験
装置がある。

【０００９】第３に、上記課題を解決するために、本発
明の構成では、被試験デバイスであるＡ／Ｄ変換器のミ
スコードを解析する半導体試験装置において、アナログ
波形発生器２００からの試験信号２００vをＤＵＴへ印
加し、ＤＵＴから出力されるコードデータＤ１に対応す
る所定上下リミットデータ幅を付与した上限期待値デー
タ５０upと下限期待値データ５０lowの期待値データを
ＤＵＴの出力と同期して発生する手段を具備し、ＤＵＴ
から出力されるコードデータＤ１が、上限期待値データ
５０upと下限期待値データ５０lowの範囲を外れたこと
を検出する手段を具備し、範囲外検出手段からの検出信
号を受けた都度、試験開始からの時刻情報と共にフェイ
ルメモリ６８へ格納するフェイル格納手段を具備するこ
とを特徴とする半導体試験装置がある。上記発明によれ
ば、ＤＵＴであるＡ／Ｄ変換器のミスコード、特にスパ
ークル・エラー発生要因を的確に特定可能とする半導体
試験装置が実現できる。

【００１０】第５図は、本発明に係る解決手段を示して
いる。第４に、上記課題を解決するために、本発明の構
成では、被試験デバイスであるＡ／Ｄ変換器のミスコー
ドを解析する半導体試験装置において、アナログ波形発
生器２００からの試験信号２００vをＤＵＴへ印加し、
ＤＵＴがＡ／Ｄ変換して連続的に出力するコードデータ
Ｄ１を受けて、所定の同期タイミングのクロックでリタ
イミングしたコードデータ３２dを出力するラッチレジ
スタ３２を具備し、アナログ波形発生器２００からのク
ロック信号３００clkと比較開始用のスタート信号３０
０sttを受けて、ＤＵＴが出力するコードデータＤ１の
出力タイミングに同期する同期クロック信号２０clk及
び比較開始用の比較スタート信号２０sttを発生するサ
ンプリングクロック発生器２０を具備し、サンプリング
クロック発生器２０からの信号を受けて、クロック単位
にＤＵＴから出力されるコードデータＤ１が正常値とし
たとき、正常値に対して正の所定値を加算付与した上限
期待値データ５０upと、正常値に対して負の所定値を加
算付与した下限期待値データ５０lowを発生する期待値
パターン発生器５０を具備し、ラッチレジスタ３２が出
力するコードデータ３２dを一方の比較入力端に受け
て、期待値パターン発生器５０からの上限期待値データ
５０upを他方の比較入力端に受けて、両者を比較し、コ
ードデータ３２dが上限期待値データ５０upより大きい
場合に第１のフェイル信号４１fを出力する第１の比較
器４１を具備し、ラッチレジスタ３２が出力するコード
データ３２dを一方の比較入力端に受けて、期待値パタ
ーン発生器５０からの下限期待値データ５０lowを他方
の比較入力端に受けて、両者を比較し、コードデータ３
４dが下限期待値データ５０lowより小さい場合に第２の
フェイル信号４２fを出力する第２の比較器４２を具備
し、サンプリングクロック発生器２０からの比較スター
ト信号２０sttを受けてフェイルカウンタをリセット初
期化し、第１の比較器４１からの第１のフェイル信号４
１f、あるいは第２の比較器４２からの第２のフェイル
信号４２fを受けて、フェイル回数を計数するフェイル
カウンタ６６を具備し、サンプリングクロック発生器２
０からの比較スタート信号２０sttを受けてカウンタを
リセット初期化し、以後サンプリングクロック発生器２
０からの同期クロック信号２０clkで計数した時刻デー
タ２６dを出力する時刻データ発生カウンタ２６を具備
し、第１のフェイル信号４１f、あるいは第２のフェイ
ル信号４２fが発生した都度、フェイルカウンタ６６の
カウント値の出力信号６６faをフェイルメモリのデータ
格納用のアドレスとして使用して、時刻データ発生カウ
ンタ２６からの時刻データ２６dをフェイル位置情報の
データとして格納するフェイルメモリ６８を具備するこ
とを特徴とする半導体試験装置がある。

【００１１】第１図は、本発明に係る解決手段を示して
いる。第５に、上記課題を解決するために、本発明の構
成では、第１のＤＵＴであるＡ／Ｄ変換器（ＤＵＴ
１）、あるいは第２のＤＵＴであるＤ／Ａ変換器（ＤＵ
Ｔ２）の両方のＤＵＴに対するミスコードを解析する半
導体試験装置において、第２のＤＵＴであるＤ／Ａ変換
器（ＤＵＴ２）を試験する上述構成手段に加え、第１の
ＤＵＴであるＡ／Ｄ変換器（ＤＵＴ１）へ試験信号２０
０vを印加するアナログ波形発生器２００を具備し、第
１のＤＵＴであるＡ／Ｄ変換器（ＤＵＴ１）が出力する
コードデータＤ１を受けて、所定の同期タイミングのク
ロックでリタイミングしたコードデータ３２dを出力す
るラッチレジスタ３２を具備し、第２のＤＵＴであるＤ
／Ａ変換器（ＤＵＴ２）が出力するアナログ電圧Ｖ２を
Ａ／Ｄ変換器３４でＡ／Ｄ変換したコードデータ３４d
と、第１のＤＵＴであるＡ／Ｄ変換器（ＤＵＴ１）が出
力するコードデータＤ１を受けて、何れかに切替えて第
１の比較器４１及び第２の比較器４２の入力端へ供給す
る２入力１出力型のセレクタ３６とを具備してＡ／Ｄ変
換器あるいはＤ／Ａ変換器の両方を試験可能とすること
を特徴とする半導体試験装置がある。

【００１２】尚、期待値パターン発生器５０からの上限
期待値データ５０upと下限期待値データ５０lowを比較
入力端に各々受けて、両者を比較し、上限期待値データ
５０upが下限期待値データ５０lowより小さいかあるい
は等しい場合にステータス情報４３dとして出力する第
３の比較器４３を具備し、第３の比較器４３のステータ
ス情報４３dを受けて、第１のフェイル信号４１f、ある
いは第２のフェイル信号４２fが発生した都度、時刻デ
ータ発生カウンタ２６からの時刻データ２６dと共に格
納するフェイルメモリ６８とすることを特徴とする上述
半導体試験装置がある。

【００１３】第２（ａ）図は、期待値パターン発生器の
具体構成を示している。即ち、期待値パターン発生器５
０は、第１に、アナログ波形発生器２００がＤＵＴへ印
加する試験信号２００vを受けて、制御可能なリファレ
ンス電圧Ｖ1、Ｖ2により、上限リミット幅値が所定に付
与されるようにしてＡ／Ｄした変換データを上限期待値
データ５０upとして発生出力する第１のＡ／Ｄ変換器５
１aを具備し、第２に、アナログ波形発生器２００がＤ
ＵＴへ印加する試験信号２００vを受けて、制御可能な
リファレンス電圧Ｖ3、Ｖ4により、下限リミット幅値が
所定に付与されるようにしてＡ／Ｄした変換データを下
限期待値データ５０lowとして発生出力する第２のＡ／
Ｄ変換器５１bとを備える。

【００１４】第２（ｂ）図は、期待値パターン発生器の
具体構成を示している。即ち、期待値パターン発生器５
０は、アナログ波形発生器２００がＤＵＴへ印加する試
験信号２００vを受けて、所定にＡ／Ｄ変換するＡ／Ｄ
変換器５２を具備し、Ａ／Ｄ変換器５２が変換出力する
コードデータ５２dを受けて、所定のリミット値を加算
付与した上限期待値データ５０upを出力する加算手段５
３aを具備し、Ａ／Ｄ変換器５２が変換出力するコード
データ５２dを受けて、所定のリミット値を減算付与し
た下限期待値データ５０lowを出力する減算手段５３bと
を備える。

【００１５】第２（ｃ）図は、期待値パターン発生器５
０の具体構成を示している。即ち、期待値パターン発生
器５０は、サンプリングクロック発生器２０からの比較
スタート信号２０sttを受けて、クロック信号２０clkで
計数開始するアドレスカウンタ５６を具備し、予め上限
及び下限の期待値データを格納しておき、前記アドレス
カウンタ５６からの計数値をアドレスとして用い、この
アドレスの読出しデータを各々上限期待値データ５０up
と下限期待値データ５０lowとして発生出力するパター
ンメモリ５７とを備える。

【００１６】第３（ａ）図は、期待値パターン発生器と
デジタル試験パターン発生器の具体構成を示している。
即ち、ＤＵＴへ印加する試験コードデータ３００dと共
に、上限期待値パターン３００upと下限期待値パターン
３００lowを発生する手段を備えるデジタル試験パター
ン発生器３００を具備し、デジタル試験パターン発生器
３００からの上限期待値パターン３００upと下限期待値
パターン３００lowを受けて、ラッチレジスタ５８a、５
８bで各々リタイミングした後の上限期待値データ５０u
pと下限期待値データ５０lowを出力する期待値パターン
発生器５０とを備える。

【００１７】第３（ｂ）図は、期待値パターン発生器の
具体構成を示している。即ち、ＤＵＴに印加するコード
データあるいは波形がサイン波形即ち基本波成分に相当
する場合における期待値パターン発生器５０としては、
第１に、ＤＵＴがＡ／Ｄ変換器の場合は、ＤＵＴが出力
するコードデータＤ１をリタイミングしたコードデータ
３２dを受け、第２に、ＤＵＴがＤ／Ａ変換器の場合
は、ＤＵＴが出力するアナログ電圧Ｖ２の信号をＡ／Ｄ
変換器３４を介して変換したコードデータ３４dを受け
て、例えばパイプライン処理により高速にデジタルフィ
ルタ処理して基本波成分以外のスパイクノイズを除去し
た基本波成分のデータを出力するデジタルフィルタ５９
cを具備し、基本波成分のデータを受けて、所定のリミ
ット値を加算付与した上限期待値データ５０upを出力す
る加算手段５９aを具備し、基本波成分のデータを受け
て、所定のリミット値を減算付与した下限期待値データ
５０lowを出力する減算手段５９bとを備える。

【００１８】

【発明の実施の形態】以下に本発明の実施の形態を実施
例と共に図面を参照して詳細に説明する。

【００１９】図４は、本発明の一実施例を示すブロック
図である。この場合のＤＵＴはＤ／Ａ変換器である。発
明に係る装置構成は、デジタル試験パターン発生器３０
０と、ミスコード解析器１００で成る。

【００２０】デジタル試験パターン発生器３００は、Ｄ
ＵＴへクロックｃｌｋを与え、これに同期した試験コー
ドデータ３００dを発生してＤＵＴへ印加する。またミ
スコード解析器１００へ前記信号に同期させる為のクロ
ック信号３００clkと比較開始用のスタート信号３００s
ttを供給する。尚、デジタル試験パターン発生器とし
て、半導体試験装置が備えているパターン発生器を用い
ても良い。

【００２１】ミスコード解析器１００の内部構成は、Ａ
／Ｄ変換器３４と、期待値パターン発生器５０と、比較
器４１、４２，４３と、フェイルカウンタ６６と、フェ
イルメモリ６８と、サンプリングクロック発生器２０と
で成る。

【００２２】サンプリングクロック発生器２０は、デジ
タル試験パターン発生器３００からのクロック信号３０
０clkを受けて、ＤＵＴが出力するアナログ電圧Ｖ２の
出力タイミングに同期した同期クロック信号２０clkを
ミスコード解析器１００内部の各所へ発生する。この為
出力するクロック信号のタイミングを調整する例えば可
変遅延手段を備えている。またクロック信号３００clk
は単一ではなく各部が必要とする所望タイミングのクロ
ック信号を個別に発生供給するクロック信号の総称とす
る。またデジタル試験パターン発生器３００からの比較
開始用のスタート信号３００sttを受けて、内部の各所
へ開始用の比較スタート信号２０sttを発生供給する。

【００２３】Ａ／Ｄ変換器３４は、ＤＵＴがクロックｃ
ｌｋ毎にＤ／Ａ変換して出力するアナログ電圧Ｖ２の電
圧信号を受けて、これに同期した所定タイミングのクロ
ック信号２０clkでＡ／Ｄ変換したコードデータ３４dを
連続的に出力する。

【００２４】期待値パターン発生器５０は、サンプリン
グクロック発生器２０からのクロック信号３００clk、
比較スタート信号２０sttを受けて、上記Ａ／Ｄ変換器
３４からのコードデータ３４dに対応するように、比較
スタート信号２０sttを起点としてＤＵＴに同期して発
生し、かつ正常値に対して正の所定値を加算付与した上
限期待値データ５０upと、正常値に対して負の所定値を
加算付与した下限期待値データ５０lowを連続的に発生
出力する。

【００２５】比較器４１は、Ａ／Ｄ変換器３４からの連
続するコードデータ３４dと、これに同期した期待値パ
ターン発生器５０からの上限期待値データ５０upを比較
し、コードデータ３４dが上限期待値データ５０upより
大きい場合にフェイル信号４１fを出力するものであ
り、例えばボロー信号を出力するデジタル減算器を使用
する。

【００２６】比較器４２は、Ａ／Ｄ変換器３４からの連
続するコードデータ３４dと、これに同期した期待値パ
ターン発生器５０からの下限期待値データ５０lowを比
較し、コードデータ３４dが下限期待値データ５０lowよ
り小さい場合にフェイル信号４２fを出力する。

【００２７】比較器４３は、オプション回路であり、所
望により備えてもよい。これは、期待値パターン発生器
５０が発生する上限期待値データ５０upと下限期待値デ
ータ５０lowの正当性をチェックするものであって、両
データを比較して、もしも上限期待値データ５０upが下
限期待値データ５０lowより等しいか小さい場合は期待
値データが不良であることを通知するステータス情報４
３dとしてフェイルメモリ６８へ供給する。

【００２８】ＯＲゲート４５は、上記フェイル信号４１
fとフェイル信号４２fをＯＲ加算した信号をフェイルカ
ウンタ６６とフェイルメモリ６８へ供給する。

【００２９】フェイルカウンタ６６は、サンプリングク
ロック発生器２０からの比較スタート信号２０sttでフ
ェイルカウンタをリセットし、上記ＯＲゲート４５から
のフェイル信号を受けて、フェイルの発生回数を計数す
る。この発生回数の出力信号６６faの値はアドレス情報
としてフェイルメモリ６８へ供給する。

【００３０】時刻データ発生カウンタ２６は、サンプリ
ングクロック発生器２０からの比較スタート信号２０st
tを受けて時計カウンタをリセットし、以後サンプリン
グクロック発生器２０からのクロック信号２０clkを計
数して時刻情報とする。この出力である時刻データ２６
dをフェイルメモリ６８へ供給する。尚、デジタル試験
パターン発生器３００は、通常、同一試験コードデータ
３００d群を繰返し発生するので、これに対応して時刻
データ２６dの中で下位所定ビットのみをフェイルメモ
リ６８へ供給するようにしても良い。

【００３１】フェイルメモリ６８は、フェイル信号が発
生の都度、フェイルカウンタ６６からの出力信号６６fa
をフェイルメモリのデータ格納用のアドレスとして受
け、時刻データ発生カウンタ２６からの時刻データ２６
dをフェイル位置情報のデータとして格納する。尚、所
望により、フェイル発生時点のコードデータ３４dをフ
ェイルメモリに格納するように構成して解析情報として
利用できるようにしても良い。

【００３２】上記一連の測定が終了した後、ＣＰＵがフ
ェイルメモリ６８の内容を読み出す。これにより、フェ
イル発生時点の各時刻データ２６dから、デジタル試験
パターン発生器３００がどの波形タイミングを出力して
いるときにミスコードが発生しているかの評価解析が容
易にかつ正確に特定できる大きな利点が得られる。従っ
て、当該ＤＵＴのミスコードを生じ易いＬＳＩ内部の回
路解析に有効な情報が得られることとなる結果、例え
ば、マージン裕度の向上や、より高性能なデバイス、あ
るいは歩留まりの良いデバイスに改善することが一層的
確に行える。

【００３３】次に、図５の装置構成は、ＤＵＴがＡ／Ｄ
変換器の場合のブロック図である。この構成では、ＤＵ
Ｔに対応してデジタル試験パターン発生器３００の代わ
りにアナログ波形発生器２００を備え、更に、ＤＵＴの
出力はデジタルのコードデータＤ１であるからして、ミ
スコード解析器１００の内部構成において、上述図４の
構成におけるＡ／Ｄ変換器３４を削除し、代わりにリタ
イミング用のラッチレジスタ３２を備えてコードデータ
Ｄ１を受ける。その他は上述同様の構成要素で成る。ま
た動作及び効果については、上述同様であるので説明を
省略し、アナログ波形発生器２００についてのみ説明す
る。

【００３４】アナログ波形発生器２００は、ＤＵＴへク
ロックｃｌｋを与え、これに同期したアナログ電圧信号
２００ｖを発生してＤＵＴへ印加する。また、上述同様
に、ミスコード解析器１００へＤＵＴの出力信号と同期
させる為のクロック信号３００clkと比較開始用のスタ
ート信号３００sttを供給する。尚、アナログ波形発生
器としては、上述したデジタル試験パターン発生器３０
０とＤ／Ａ変換器を備え、デジタル試験パターン発生器
３００が出力する試験コードデータ３００dを受けてＤ
／Ａ変換器でＤ／Ａ変換したアナログ電圧信号２００ｖ
を発生する構成としても良い。

【００３５】次に、図１の装置構成は、ＤＵＴとしてＤ
／Ａ変換器、及びＡ／Ｄ変換器の両方に対応した場合の
ブロック図である。この構成は、デジタル試験パターン
発生器３００と、アナログ波形発生器２００と、ミスコ
ード解析器１００で成る。ミスコード解析器１００の内
部構成は、ＤＵＴであるＡ／Ｄ変換器（ＤＵＴ１）から
出力されるコードデータＤ１を受けるラッチレジスタ３
２と、ＤＵＴであるＤ／Ａ変換器（ＤＵＴ２）から出力
されるアナログ電圧Ｖ２を受けてＡ／Ｄ変換するＡ／Ｄ
変換器３４と、前記両コードデータ３２d、３４dを受け
て、何れかに切替えて比較器４１、４２へ供給する２入
力１出力型のセレクタ３６とを備え、他は上述同様の構
成要素で成る。そして、試験対象となるＤＵＴ側のコー
ドデータを出力するようにセレクタ３６を選択制御して
使用に供する。尚、この選択制御に連動してサンプリン
グクロック発生器２０入力端のクロック信号３００clk
とスタート信号３００sttは、対応するデジタル試験パ
ターン発生器３００あるいはアナログ波形発生器２００
から受けるようにすることは言うまでもない。上述構成
の場合はＡ／Ｄ変換器あるいはＤ／Ａ変換器の両方が試
験可能な装置構成を実現できる。

【００３６】次に、上述で使用される期待値パターン発
生器５０の具体的な内部構成例を図２、図３を参照して
説明する。図２（ａ）に示す期待値パターン発生器５０
は、２つのＡ／Ｄ変換器５１a、５１bを用いて期待値を
発生する構成例である。即ち、Ａ／Ｄ変換器５１aは、
アナログ波形発生器２００がＤＵＴへ印加する試験信号
２００vを受けて、外部から設定制御可能なリファレン
ス電圧Ｖ1、Ｖ2を変えることにより、上限リミット幅値
が所定に付与されたコードデータにＡ／Ｄ変換した上限
期待値データ５０upを発生出力する。同様に、Ａ／Ｄ変
換器５１bは、アナログ波形発生器２００がＤＵＴへ印
加する試験信号２００vを受けて、外部から設定制御可
能なリファレンス電圧Ｖ3、Ｖ4変えることにより、下限
リミット幅値が所定に付与されたコードデータにＡ／Ｄ
変換した下限期待値データ５０lowを発生出力する。

【００３７】図２（ｂ）に示す期待値パターン発生器５
０は、１つのＡ／Ｄ変換器５２と、加算手段５３aと、
減算手段５３bを用いて期待値を発生する構成例であ
る。即ち、Ａ／Ｄ変換器５２は、アナログ波形発生器２
００がＤＵＴへ印加する試験信号２００vを受けて、所
定にＡ／Ｄ変換したコードデータ５２dを出力する。加
算手段５３aは、これを受け、リミット値を受けて加算
した上限期待値データ５０upを出力する。減算手段５３
bは、上記コードデータ５２dを受け、リミット値を受け
て減算した下限期待値データ５０lowを出力する。

【００３８】図２（ｃ）に示す期待値パターン発生器５
０は、アドレスカウンタ５６と、パターンメモリ５７を
用いて期待値を発生する構成例である。即ち、アドレス
カウンタ５６はサンプリングクロック発生器２０からの
比較スタート信号２０sttを受けて、クロック信号２０c
lkで計数開始する。パターンメモリ５７は、デジタル試
験パターン発生器３００あるいはアナログ波形発生器２
００が発生するコードデータ３００dあるいは試験信号
２００vに対応して、予め、上限及び下限の期待値デー
タを格納しておき、前記アドレスカウンタ５６からの計
数値をアドレスとして用い、このアドレスの読出しデー
タを各々上限期待値データ５０upと下限期待値データ５
０lowとして発生出力する。

【００３９】図３（ａ）に示す期待値パターン発生器５
０は、デジタル試験パターン発生器３００内に上限期待
値パターン３００upと下限期待値パターン３００lowの
発生手段を備えるデジタル試験パターン発生器３００
と、ミスコード解析器１００側に２つのラッチレジスタ
５８a、５８bを用いて期待値を発生出力する構成例であ
る。

【００４０】図３（ｂ）に示す期待値パターン発生器５
０は、ＤＵＴからの信号を受けて、デジタルフィルタ５
９cと、加算手段５９aと、減算手段５９bを用いて期待
値を発生する構成例である。即ち、デジタルフィルタ５
９cは、ＤＵＴが出力するコードデータＤ１、あるいは
Ａ／Ｄ変換器３４を介したコードデータ３４dを受け
て、例えばパイプライン処理により高速にデジタルフィ
ルタ処理をして基本波成分以外のスパイクノイズを除去
した基本波成分としたデータを出力、あるいは連続する
前後のデータから例えばスパークル・エラーに相当する
突出したデータを見出し、突出部分をフィルタ除去した
データを出力する。加算手段５９aは、これを受け、リ
ミット値を加算した上限期待値データ５０upを出力す
る。減算手段５９bは、上記基本波成分のデータを受
け、リミット値を減算した下限期待値データ５０lowを
出力する。尚、この場合に出力する上・下限期待値デー
タは数クロック時間の遅れを生じるので、比較器４１，
４２入力端での同期をとる為にＤＵＴ側のコードデータ
をシフトレジスタやＦＩＦＯ等の同期遅延手段を挿入し
て設ける。

【００４１】

【発明の効果】本発明は、上述の説明内容から、下記に
記載される効果を奏する。上述実施の形態に説明したよ
うに本発明は、ＤＵＴからの出力信号に同期して上限及
び下限の期待値データを発生させ、同期して比較する手
段を備えることにより、デジタル試験パターン発生器３
００あるいはアナログ波形発生器２００がどの波形タイ
ミングを出力しているときにＤＵＴがミスコードを発生
するかが特定可能となる結果、ＤＵＴのミスコードに係
る評価解析が容易にかつ的確にできる大きな利点が得ら
れる。この評価解析は、ＤＵＴであるＡ／Ｄ変換器又は
Ｄ／Ａ変換器のチップ内部におけるミスコードを生じ易
い回路部位の特定に有効な情報が得られる結果、ＤＵＴ
のマージン裕度の向上や、より高性能なデバイス、ある
いは歩留まりの良いデバイスに改善することが可能とな
る。従って本発明の技術的効果は大であり、産業上の経
済効果も大である。

【図面の簡単な説明】

【図１】本発明の、Ｄ／Ａ変換器、及びＡ／Ｄ変換器の
両方のミスコードを解析するブロック図である。

【図２】本発明の、期待値パターン発生器５０の構成例
である。

【図３】本発明の、期待値パターン発生器５０の構成例
である。

【図４】本発明の、Ｄ／Ａ変換器のミスコードを解析す
るブロック図である。

【図５】本発明の、Ａ／Ｄ変換器のミスコードを解析す
るブロック図である。

【図６】従来の、Ａ／Ｄ変換器のミスコードを解析する
ブロック図と、ミスコードの説明図である。

【符号の説明】

２０ サンプリングクロック発生器 ２６ 時刻データ発生カウンタ ３２，５８a，５８b ラッチレジスタ ３４，５１a，５１b，５２ Ａ／Ｄ変換器 ３６ セレクタ ４１，４２，４３ 比較器 ４５ ＯＲゲート ５０ 期待値パターン発生器 ５３a，５９a 加算手段 ５３b，５９b 減算手段 ５６ アドレスカウンタ ５７ パターンメモリ ５９c デジタルフィルタ ６６ フェイルカウンタ ６８ フェイルメモリ １００ ミスコード解析器 ２００ アナログ波形発生器 ３００ デジタル試験パターン発生器 ４１０ 格納メモリ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 被試験デバイス（ＤＵＴ）であるＤ／Ａ
   変換器のミスコードを解析する半導体試験装置におい
   て、 デジタル試験パターン発生器からの試験コードデータを
   ＤＵＴへ印加し、該ＤＵＴが出力するアナログ電圧をＡ
   ／Ｄ変換する手段と、 該Ａ／Ｄ変換手段が出力するコードデータに対応して所
   定上下リミットデータ幅を付与した上限期待値データと
   下限期待値データの期待値データをＤＵＴからの出力タ
   イミングに同期して発生する手段と、 該Ａ／Ｄ変換手段が出力するコードデータが、該上限期
   待値データと下限期待値データの範囲を外れたことを検
   出する手段と、 該範囲外検出手段からの検出信号を受けた都度、試験開
   始からの時刻情報と共にフェイルメモリへ格納するフェ
   イル格納手段と、 を具備していることを特徴とする半導体試験装置。
2. 【請求項２】 被試験デバイス（ＤＵＴ）であるＤ／Ａ
   変換器のミスコードを解析する半導体試験装置におい
   て、 デジタル試験パターン発生器からの試験コードデータを
   ＤＵＴへ印加し、該ＤＵＴがＤ／Ａ変換して出力するア
   ナログ電圧の信号を受けて、所定タイミングのクロック
   信号でＡ／Ｄ変換したコードデータを出力するＡ／Ｄ変
   換器と、 デジタル試験パターン発生器からのクロック信号と比較
   開始用のスタート信号を受けて、該ＤＵＴが出力するア
   ナログ電圧の出力タイミングに同期する同期クロック信
   号及び比較開始用の比較スタート信号を発生するサンプ
   リングクロック発生器と、 該サンプリングクロック発生器からの信号を受けて、ク
   ロック単位にＤＵＴから出力されるアナログ電圧をＡ／
   Ｄ変換したコードデータが正常値としたとき、該正常値
   に対して正の所定値を加算付与した上限期待値データ
   と、該正常値に対して負の所定値を加算付与した下限期
   待値データを発生する期待値パターン発生器と、 該Ａ／Ｄ変換器が出力するコードデータを一方の比較入
   力端に受けて、該期待値パターン発生器からの上限期待
   値データを他方の比較入力端に受けて、両者を比較し、
   該コードデータが該上限期待値データより大きい場合に
   第１のフェイル信号を出力する第１の比較器と、 該Ａ／Ｄ変換器が出力するコードデータを一方の比較入
   力端に受けて、該期待値パターン発生器からの下限期待
   値データを他方の比較入力端に受けて、両者を比較し、
   該コードデータが該下限期待値データより小さい場合に
   第２のフェイル信号を出力する第２の比較器と、 該サンプリングクロック発生器からの比較スタート信号
   を受けてフェイルカウンタをリセット初期化し、該第１
   の比較器からの第１のフェイル信号、あるいは該第２の
   比較器からの第２のフェイル信号を受けて、フェイル回
   数を計数するフェイルカウンタと、 該サンプリングクロック発生器からの比較スタート信号
   を受けてカウンタをリセット初期化し、以後該サンプリ
   ングクロック発生器からの同期クロック信号で計数した
   時刻データを出力する時刻データ発生カウンタと、 該第１のフェイル信号、あるいは該第２のフェイル信号
   が発生した都度、該フェイルカウンタのカウント値をフ
   ェイルメモリのアドレスとして使用して、該時刻データ
   発生カウンタからの時刻データを格納するフェイルメモ
   リと、 を具備していることを特徴とする半導体試験装置。
3. 【請求項３】 被試験デバイスであるＡ／Ｄ変換器のミ
   スコードを解析する半導体試験装置において、 アナログ波形発生器からの試験信号をＤＵＴへ印加し、
   該ＤＵＴから出力されるコードデータに対応する所定上
   下リミットデータ幅を付与した上限期待値データと下限
   期待値データの期待値データをＤＵＴの出力と同期して
   発生する手段と、 該ＤＵＴから出力されるコードデータが、該上限期待値
   データと下限期待値データの範囲を外れたことを検出す
   る手段と、 該範囲外検出手段からの検出信号を受けた都度、試験開
   始からの時刻情報と共にフェイルメモリへ格納するフェ
   イル格納手段と、 を具備していることを特徴とする半導体試験装置。
4. 【請求項４】 被試験デバイス（ＤＵＴ）であるＡ／Ｄ
   変換器のミスコードを解析する半導体試験装置におい
   て、 アナログ波形発生器からの試験信号をＤＵＴへ印加し、
   該ＤＵＴがＡ／Ｄ変換して出力するコードデータを受け
   て、所定の同期タイミングのクロックでリタイミングし
   たコードデータを出力するラッチレジスタと、 アナログ波形発生器からのクロック信号と比較開始用の
   スタート信号を受けて、該ＤＵＴが出力するコードデー
   タの出力タイミングに同期する同期クロック信号及び比
   較開始用の比較スタート信号を発生するサンプリングク
   ロック発生器と、 該サンプリングクロック発生器からの信号を受けて、ク
   ロック単位にＤＵＴから出力されるコードデータが正常
   値としたとき、該正常値に対して正の所定値を加算付与
   した上限期待値データと、該正常値に対して負の所定値
   を加算付与した下限期待値データを発生する期待値パタ
   ーン発生器と、 該ラッチレジスタが出力するコードデータを一方の比較
   入力端に受けて、該期待値パターン発生器からの上限期
   待値データを他方の比較入力端に受けて、両者を比較
   し、該コードデータが該上限期待値データより大きい場
   合に第１のフェイル信号を出力する第１の比較器と、 該ラッチレジスタが出力するコードデータを一方の比較
   入力端に受けて、該期待値パターン発生器からの下限期
   待値データを他方の比較入力端に受けて、両者を比較
   し、該コードデータが該下限期待値データより小さい場
   合に第２のフェイル信号を出力する第２の比較器と、 該サンプリングクロック発生器からの比較スタート信号
   を受けてフェイルカウンタをリセット初期化し、該第１
   の比較器からの第１のフェイル信号、あるいは該第２の
   比較器からの第２のフェイル信号を受けて、フェイル回
   数を計数するフェイルカウンタと、 該サンプリングクロック発生器からの比較スタート信号
   を受けてカウンタをリセット初期化し、以後該サンプリ
   ングクロック発生器からの同期クロック信号で計数した
   時刻データを出力する時刻データ発生カウンタと、 該第１のフェイル信号、あるいは該第２のフェイル信号
   が発生した都度、該フェイルカウンタのカウント値をフ
   ェイルメモリのアドレスとして使用して、該時刻データ
   発生カウンタからの時刻データを格納するフェイルメモ
   リと、 を具備していることを特徴とする半導体試験装置。
5. 【請求項５】 第１のＤＵＴであるＡ／Ｄ変換器、ある
   いは第２のＤＵＴであるＤ／Ａ変換器の両方のＤＵＴに
   対するミスコードを解析する半導体試験装置において、 第２のＤＵＴであるＤ／Ａ変換器を試験する請求項２記
   載の構成手段に加え、 第１のＤＵＴであるＡ／Ｄ変換器へ試験信号を印加する
   アナログ波形発生器と、 第１のＤＵＴであるＡ／Ｄ変換器が出力するコードデー
   タを受けて、所定の同期タイミングのクロックでリタイ
   ミングしたコードデータを出力するラッチレジスタと、 第２のＤＵＴであるＤ／Ａ変換器が出力するアナログ電
   圧をＡ／Ｄ変換器でＡ／Ｄ変換したコードデータと、第
   １のＤＵＴであるＡ／Ｄ変換器が出力するコードデータ
   を受けて、何れかに切替えて第１の比較器及び第２の比
   較器の入力端へ供給するセレクタとを具備してＡ／Ｄ変
   換器あるいはＤ／Ａ変換器の両方を試験可能とすること
   を特徴とする半導体試験装置。
6. 【請求項６】 期待値パターン発生器からの上限期待値
   データと下限期待値データを比較入力端に各々受けて、
   両者を比較し、該上限期待値データが該下限期待値デー
   タより小さいかあるいは等しい場合にステータス情報と
   して出力する第３の比較器と、 該第３の比較器のステータス情報を受けて、第１のフェ
   イル信号、あるいは第２のフェイル信号が発生した都
   度、時刻データ発生カウンタからの時刻データと共に格
   納するフェイルメモリとすることを特徴とする請求項
   ２、４又は５記載の半導体試験装置。