JPH11214937A - 半導体回路 - Google Patents
半導体回路Info
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- JPH11214937A JPH11214937A JP10015502A JP1550298A JPH11214937A JP H11214937 A JPH11214937 A JP H11214937A JP 10015502 A JP10015502 A JP 10015502A JP 1550298 A JP1550298 A JP 1550298A JP H11214937 A JPH11214937 A JP H11214937A
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Abstract
(57)【要約】
【課題】 ＭＭＩＣにおいて低電圧電源にて駆動し得る
半導体回路のバイアス回路を提供すること、更には出力
特性の改善しうるバイアス回路の提供を目的とする。 【解決手段】 パワーアンプモノリシック・マイクロ波
・集積回路において、入力信号の供給されるＡ級以外の
増幅動作を行うＮＰＮバイポーラトランジスタのベース
に、ラテラル構造ＰＮＰトランジスのコレクタを接続
し、更に、前記ラテラル構造ＰＮＰトランジスタのベー
スにＮＰＮトランジスタ又はオペアンプの出力側を追加
し、更には前記ラテラル構造ＰＮＰトランジスタと、前
記ＮＰＮトランジスタ又はオペアンプとの間に負帰還回
路を有し、前記ＮＰＮトランジスタ又はオペアンプの入
力側に利得制御用信号を入力する。
半導体回路のバイアス回路を提供すること、更には出力
特性の改善しうるバイアス回路の提供を目的とする。 【解決手段】 パワーアンプモノリシック・マイクロ波
・集積回路において、入力信号の供給されるＡ級以外の
増幅動作を行うＮＰＮバイポーラトランジスタのベース
に、ラテラル構造ＰＮＰトランジスのコレクタを接続
し、更に、前記ラテラル構造ＰＮＰトランジスタのベー
スにＮＰＮトランジスタ又はオペアンプの出力側を追加
し、更には前記ラテラル構造ＰＮＰトランジスタと、前
記ＮＰＮトランジスタ又はオペアンプとの間に負帰還回
路を有し、前記ＮＰＮトランジスタ又はオペアンプの入
力側に利得制御用信号を入力する。
Description
【０００１】
【発明の属する技術分野】本発明は、高周波増幅回路の
バイアス回路、特にパワーアンプモノリシック・マイク
ロ波・集積回路（以下ＭＭＩＣという）に好適なバイア
ス回路に関するものである。
バイアス回路、特にパワーアンプモノリシック・マイク
ロ波・集積回路（以下ＭＭＩＣという）に好適なバイア
ス回路に関するものである。
【０００２】
【従来の技術】一般に、バイポーラトランジスタはＰＮ
Ｐ型よりもＮＰＮ型のほうが周波数特性がよいために、
マイクロ波をはじめとする高周波増幅回路にはもっぱら
ＮＰＮ型トランジスタが用いられている。
Ｐ型よりもＮＰＮ型のほうが周波数特性がよいために、
マイクロ波をはじめとする高周波増幅回路にはもっぱら
ＮＰＮ型トランジスタが用いられている。
【０００３】ＭＭＩＣにおいて、バイポーラトランジス
タにＡＢ級、Ｂ級、Ｃ級等の、Ａ級以外の増幅動作をさ
せる場合、入力信号電力が大きい程そのトランジスタの
ベース電圧は低くなろうとする。その理由は次のように
説明される。
タにＡＢ級、Ｂ級、Ｃ級等の、Ａ級以外の増幅動作をさ
せる場合、入力信号電力が大きい程そのトランジスタの
ベース電圧は低くなろうとする。その理由は次のように
説明される。
【０００４】今、仮に通常用いられるエミッタ接地増幅
回路において増幅用のトランジスタがＢ級動作をしてい
たとする。増幅用のトランジスタのベース・エミッタ間
はＰＮ接合のダイオード構造となっているために、入力
信号の電圧が正電圧の瞬間、即ちベース・エミッタ間の
立ち上がり電圧よりも高い瞬間はベースに信号電流が流
れるが、負電圧の瞬間、即ちベース電圧が立ち上がり電
圧より低い瞬間はベースに信号電流が流れない。信号源
には出力インピーダンスが存在するので、信号電流が流
れることによって信号源出力電圧は低下する。従って、
入力信号が正電圧の瞬間と負電圧の瞬間の信号電圧の絶
対値を比較すると、正電圧の瞬間の方が電圧が低いこと
となる。ここで入力信号の平均電圧を考えると、これは
上記説明より明らかに０よりも負の方向に偏倚している
ことになる。これは、ベースの直流的な電圧を負方向へ
引き下げていることに他ならない。
回路において増幅用のトランジスタがＢ級動作をしてい
たとする。増幅用のトランジスタのベース・エミッタ間
はＰＮ接合のダイオード構造となっているために、入力
信号の電圧が正電圧の瞬間、即ちベース・エミッタ間の
立ち上がり電圧よりも高い瞬間はベースに信号電流が流
れるが、負電圧の瞬間、即ちベース電圧が立ち上がり電
圧より低い瞬間はベースに信号電流が流れない。信号源
には出力インピーダンスが存在するので、信号電流が流
れることによって信号源出力電圧は低下する。従って、
入力信号が正電圧の瞬間と負電圧の瞬間の信号電圧の絶
対値を比較すると、正電圧の瞬間の方が電圧が低いこと
となる。ここで入力信号の平均電圧を考えると、これは
上記説明より明らかに０よりも負の方向に偏倚している
ことになる。これは、ベースの直流的な電圧を負方向へ
引き下げていることに他ならない。
【０００５】このため、ベースには十分な電流を供給し
てベース電圧が下がらないように工夫しないと、十分な
出力電力や効率が得られない。このため、そのベース電
圧を安定化させるために、増幅用のトランジスタ１のベ
ースにバイアス供給用トランジスタ４のエミッタを接続
し、このバイアス供給用トランジスタ４のベース電圧を
電源Ｖｃｃの電圧と接地ＧＮＤの電圧間の抵抗分割（抵
抗１１及び１２）で与えたり、図６に示すように、この
抵抗分割に加えてダイオード５をバイアス供給用のトラ
ンジスタのベースと抵抗１２の間に設けて安定化するこ
とで、増幅用のトランジスタ１のベース電圧の安定化を
図っている。これは、ダイオードやトランジスタのベー
ス・エミッタ間のＰＮ接合の順方向定電圧特性を利用す
るものである。尚、この図６に示すように、抵抗１１の
入力側に利得制御回路が、増幅用のトランジスタ１の入
力側、出力側にそれぞれ入力整合回路、出力整合回路が
設けられている。
てベース電圧が下がらないように工夫しないと、十分な
出力電力や効率が得られない。このため、そのベース電
圧を安定化させるために、増幅用のトランジスタ１のベ
ースにバイアス供給用トランジスタ４のエミッタを接続
し、このバイアス供給用トランジスタ４のベース電圧を
電源Ｖｃｃの電圧と接地ＧＮＤの電圧間の抵抗分割（抵
抗１１及び１２）で与えたり、図６に示すように、この
抵抗分割に加えてダイオード５をバイアス供給用のトラ
ンジスタのベースと抵抗１２の間に設けて安定化するこ
とで、増幅用のトランジスタ１のベース電圧の安定化を
図っている。これは、ダイオードやトランジスタのベー
ス・エミッタ間のＰＮ接合の順方向定電圧特性を利用す
るものである。尚、この図６に示すように、抵抗１１の
入力側に利得制御回路が、増幅用のトランジスタ１の入
力側、出力側にそれぞれ入力整合回路、出力整合回路が
設けられている。
【０００６】
【発明が解決しようとする課題】ＧａＡｓＭＭＩＣの場
合、バイポーラトランジスタのベース・エミッタ間の立
ち上がり電圧は約１．３Ｖであるので、図６においてバ
イアス供給用のトランジスタ４、増幅用のバイポーラト
ランジスタ１の双方にベース電流を流すためには、バイ
アス供給用のトランジスタ４のベースはグランド（接
地）に対して少なくとも約２．６Ｖの電圧が必要とな
る。従って、増幅用のバイポーラトランジスタ１のベー
ス電圧を安定化して動作させるためには、電圧安定化ダ
イオード５にある程度電流を流すことが必要であるた
め、利得制御端子（利得制御回路の出力端子）には少な
くとも３．０Ｖ以上の電圧が必要である。
合、バイポーラトランジスタのベース・エミッタ間の立
ち上がり電圧は約１．３Ｖであるので、図６においてバ
イアス供給用のトランジスタ４、増幅用のバイポーラト
ランジスタ１の双方にベース電流を流すためには、バイ
アス供給用のトランジスタ４のベースはグランド（接
地）に対して少なくとも約２．６Ｖの電圧が必要とな
る。従って、増幅用のバイポーラトランジスタ１のベー
ス電圧を安定化して動作させるためには、電圧安定化ダ
イオード５にある程度電流を流すことが必要であるた
め、利得制御端子（利得制御回路の出力端子）には少な
くとも３．０Ｖ以上の電圧が必要である。
【０００７】一方、利得制御回路は、この増幅回路を搭
載する機器例えば携帯電話器のような移動端末のシステ
ムの規格に則り、十分精度よく出力電力を制御しなけれ
ばならず、このために十分に精度の高い定電圧電源を必
要とする。通常、利得制御回路の出力部分はオペアンプ
のような回路構成になっており、そのため例えば最大
３．０Ｖの利得制御電圧を発生させるためにはおよそ
３．５Ｖ程度に安定化された利得制御回路用電源が必要
であり、さらに３．５Ｖの安定な電源を得るためには、
最低４Ｖ以上の電源電圧が必要になる。しかし、昨今の
移動端末の電源の低電圧化に伴い、４Ｖの電源電圧を用
いるのは困難になってきており、図６の回路形式では電
源電圧の低電圧化に対しおのずと限界が生ずる。
載する機器例えば携帯電話器のような移動端末のシステ
ムの規格に則り、十分精度よく出力電力を制御しなけれ
ばならず、このために十分に精度の高い定電圧電源を必
要とする。通常、利得制御回路の出力部分はオペアンプ
のような回路構成になっており、そのため例えば最大
３．０Ｖの利得制御電圧を発生させるためにはおよそ
３．５Ｖ程度に安定化された利得制御回路用電源が必要
であり、さらに３．５Ｖの安定な電源を得るためには、
最低４Ｖ以上の電源電圧が必要になる。しかし、昨今の
移動端末の電源の低電圧化に伴い、４Ｖの電源電圧を用
いるのは困難になってきており、図６の回路形式では電
源電圧の低電圧化に対しおのずと限界が生ずる。
【０００８】また、パワーアンプＧａＡｓＭＭＩＣの場
合、バイポーラトランジスタはマルチユニットで使用さ
れれことが多く、ユニット内トランジスタのバラツキに
よる偏った動作を防止するために、１ユニット当たり数
Ωのバラスト抵抗を入れた形でトランジスタを形成する
のが通常である。一方、増幅段トランジスタをＡ級以外
の動作点で動作させる場合、このトランジスタのベース
電圧の安定化がこの増幅段の出力や効率向上に非常に大
きく寄与する。図６の回路の場合、増幅段トランジスタ
１のベース電圧の安定度はバイアス供給用トランジスタ
４のベース・エミッタ間のダイオード特性を利用してい
るが、実際にはバイアス供給用トランジスタ４のバラス
ト抵抗をはじめとする内部抵抗の影響で、増幅段トラン
ジスタ１のベース電圧は、ベース電流の増加に従って下
降していくのでベース電流は十分流れず、結果としてコ
レクタ電流も十分流れないために、出力電力も頭打ちと
なり、効率も悪くなる。一般に、バイアス供給用トラン
ジスタ４はユニット数も小さいため、このバラスト抵抗
の影響も大きく、このことは問題をさらに悪い方向へと
導いている。
合、バイポーラトランジスタはマルチユニットで使用さ
れれことが多く、ユニット内トランジスタのバラツキに
よる偏った動作を防止するために、１ユニット当たり数
Ωのバラスト抵抗を入れた形でトランジスタを形成する
のが通常である。一方、増幅段トランジスタをＡ級以外
の動作点で動作させる場合、このトランジスタのベース
電圧の安定化がこの増幅段の出力や効率向上に非常に大
きく寄与する。図６の回路の場合、増幅段トランジスタ
１のベース電圧の安定度はバイアス供給用トランジスタ
４のベース・エミッタ間のダイオード特性を利用してい
るが、実際にはバイアス供給用トランジスタ４のバラス
ト抵抗をはじめとする内部抵抗の影響で、増幅段トラン
ジスタ１のベース電圧は、ベース電流の増加に従って下
降していくのでベース電流は十分流れず、結果としてコ
レクタ電流も十分流れないために、出力電力も頭打ちと
なり、効率も悪くなる。一般に、バイアス供給用トラン
ジスタ４はユニット数も小さいため、このバラスト抵抗
の影響も大きく、このことは問題をさらに悪い方向へと
導いている。
【０００９】本発明はこの問題を改善する、低電圧電源
にて駆動し得る半導体回路のバイアス回路を提供するこ
と、更には出力特性の改善しうるバイアス回路の提供を
目的とする。
にて駆動し得る半導体回路のバイアス回路を提供するこ
と、更には出力特性の改善しうるバイアス回路の提供を
目的とする。
【００１０】
【課題を解決するための手段】本発明の半導体回路は、
パワーアンプモノリシック・マイクロ波・集積回路にお
いて、入力信号の供給されるＡ級以外の増幅動作を行う
ＮＰＮバイポーラトランジスタのベースに、ラテラル構
造ＰＮＰトランジスのコレクタを接続し、該ＰＮＰトラ
ンジスタのベースに利得制御用信号を入力することによ
りＮＰＮトランジスタにバイアスを供給することを特徴
とする。
パワーアンプモノリシック・マイクロ波・集積回路にお
いて、入力信号の供給されるＡ級以外の増幅動作を行う
ＮＰＮバイポーラトランジスタのベースに、ラテラル構
造ＰＮＰトランジスのコレクタを接続し、該ＰＮＰトラ
ンジスタのベースに利得制御用信号を入力することによ
りＮＰＮトランジスタにバイアスを供給することを特徴
とする。
【００１１】本発明の半導体回路は、好ましくは、前記
ラテラル構造ＰＮＰトランジスタのベースに、ＮＰＮト
ランジスタのコレクタの出力側を接続し、該ＮＰＮトラ
ンジスタの入力側に利得制御用信号を入力することがで
きる。
ラテラル構造ＰＮＰトランジスタのベースに、ＮＰＮト
ランジスタのコレクタの出力側を接続し、該ＮＰＮトラ
ンジスタの入力側に利得制御用信号を入力することがで
きる。
【００１２】本発明の半導体回路は、好ましくは、前記
ラテラル構造ＰＮＰトランジスタのベースに、オペアン
プの出力側を接続し、該オペアンプの入力側に利得制御
用信号を入力することができる。
ラテラル構造ＰＮＰトランジスタのベースに、オペアン
プの出力側を接続し、該オペアンプの入力側に利得制御
用信号を入力することができる。
【００１３】本発明の半導体回路は、更に好ましくは、
前記ラテラル構造ＰＮＰトランジスタと、前記ＮＰＮト
ランジスタ又はオペアンプとの間に負帰還回路を有する
ことものとすることができる。
前記ラテラル構造ＰＮＰトランジスタと、前記ＮＰＮト
ランジスタ又はオペアンプとの間に負帰還回路を有する
ことものとすることができる。
【００１４】本発明の作用を以下に説明する。本発明の
半導体回路は、パワーアンプモノリシック・マイクロ波
・集積回路において入力の供給される電力増幅用のＮＰ
Ｎバイポーラトランジスタのベースに、そのＮＰＮバイ
ポーラトランジスタの同じ基板に集積されているラテラ
ル構造ＰＮＰトランジスを使用してバイアスを供給する
ことから、そのラテラル構造のＰＮＰトランジスタへの
電源電圧はＮＰＮトランジスタをバイアスに用いる場合
に比べて低くすることが可能であり、ひいては移動端末
の低電圧による駆動につながる。
半導体回路は、パワーアンプモノリシック・マイクロ波
・集積回路において入力の供給される電力増幅用のＮＰ
Ｎバイポーラトランジスタのベースに、そのＮＰＮバイ
ポーラトランジスタの同じ基板に集積されているラテラ
ル構造ＰＮＰトランジスを使用してバイアスを供給する
ことから、そのラテラル構造のＰＮＰトランジスタへの
電源電圧はＮＰＮトランジスタをバイアスに用いる場合
に比べて低くすることが可能であり、ひいては移動端末
の低電圧による駆動につながる。
【００１５】そして、本発明の半導体回路は、前記ラテ
ラル構造ＰＮＰトランジスタの前段に、その電流ゲイン
を補強するＮＰＮトランジスタやオペアンプを設けるこ
とにより、利得制御用信号の電流を低減することができ
る。
ラル構造ＰＮＰトランジスタの前段に、その電流ゲイン
を補強するＮＰＮトランジスタやオペアンプを設けるこ
とにより、利得制御用信号の電流を低減することができ
る。
【００１６】本発明の半導体回路は、前記ラテラル構造
ＰＮＰトランジスタと前記ＮＰＮトランジスタ又はオペ
アンプとの間に負帰還回路を有することにより、電力増
幅用のＮＰＮトランジスタのベース電圧を安定化し、増
幅特性を改善することができる。
ＰＮＰトランジスタと前記ＮＰＮトランジスタ又はオペ
アンプとの間に負帰還回路を有することにより、電力増
幅用のＮＰＮトランジスタのベース電圧を安定化し、増
幅特性を改善することができる。
【００１７】
【発明の実施の形態】本発明の半導体回路は、ＧａＡｓ
ＭＭＩＣにおいて、入力信号の供給される電力増幅用ト
ランジスタとしてエミッタ接地のＮＰＮバイポーラトラ
ンジスタを用い、その前段のバイアス供給用のトランジ
スタとしてＮＰＮトランジスタのベースにコレクタを接
続されるラテラル構造のＰＮＰトランジスタを用いモノ
リシック集積回路として構成する。ここで、バイアス供
給用トランジスタがＰＮＰ型のものであることによっ
て、これらを駆動する電源電圧の低電圧化を図ってい
る。ＧａＡｓＭＭＩＣにおいて、前記ＰＮＰトランジス
タのベース電圧はＮＰＮバイポーラトランジスタのベー
ス電圧とは無関係に、電源電圧から約−１．３Ｖとで
き、例えば電源電源が３．５Ｖの場合は２．２Ｖ付近に
設定することができる。即ち、３．０Ｖ以下の制御電圧
でも問題なく動作することができる。
ＭＭＩＣにおいて、入力信号の供給される電力増幅用ト
ランジスタとしてエミッタ接地のＮＰＮバイポーラトラ
ンジスタを用い、その前段のバイアス供給用のトランジ
スタとしてＮＰＮトランジスタのベースにコレクタを接
続されるラテラル構造のＰＮＰトランジスタを用いモノ
リシック集積回路として構成する。ここで、バイアス供
給用トランジスタがＰＮＰ型のものであることによっ
て、これらを駆動する電源電圧の低電圧化を図ってい
る。ＧａＡｓＭＭＩＣにおいて、前記ＰＮＰトランジス
タのベース電圧はＮＰＮバイポーラトランジスタのベー
ス電圧とは無関係に、電源電圧から約−１．３Ｖとで
き、例えば電源電源が３．５Ｖの場合は２．２Ｖ付近に
設定することができる。即ち、３．０Ｖ以下の制御電圧
でも問題なく動作することができる。
【００１８】ＧａＡｓＭＭＩＣ上にＮＰＮバイポーラト
ランジスタと同様の垂直構造をもつＰＮＰトランジスタ
を形成することはプロセス的には極めて困難であり、ま
たできたとしても、ウエハーのエピタキシヤル工程を大
幅に変更しなければならず、コスト面からみても実用化
からは程遠いものとなってしまう。そこで、本発明にお
いては、垂直構造のＮＰＮバイポーラトランジスタと略
々同様のプロセスで形成することのできるラテラル構造
のＰＮＰトランジスタを用いることで、外付けトランジ
スタではなく、１つのチップの中にＰＮＰトランジスタ
を形成するようにしたものである。
ランジスタと同様の垂直構造をもつＰＮＰトランジスタ
を形成することはプロセス的には極めて困難であり、ま
たできたとしても、ウエハーのエピタキシヤル工程を大
幅に変更しなければならず、コスト面からみても実用化
からは程遠いものとなってしまう。そこで、本発明にお
いては、垂直構造のＮＰＮバイポーラトランジスタと略
々同様のプロセスで形成することのできるラテラル構造
のＰＮＰトランジスタを用いることで、外付けトランジ
スタではなく、１つのチップの中にＰＮＰトランジスタ
を形成するようにしたものである。
【００１９】図５に示すように、ＧａＡｓ基板に於ける
垂直構造のＮＰＮバイポーラトランジスタを作成するた
めのエピタキシャルウエハーをエッチングすることによ
って、ＰＮＰトランジスタをも作成するものである。図
５（１）に示すように、ＧａＡｓ基板にＧａＡｓのＮ
層、Ｐ層及びＮ層をその順に形成した後、順次Ｎ層、Ｐ
層、Ｎ層をエッチングし、図５（２）において、その左
側に示すようにＧａＡｓの垂直構造ＮＰＮバイポーラト
ランジスタを作成し、その右側に示すようにＧａＡｓの
ラテラル構造ＰＮＰトランジスタを作成する。この図５
において、矢印で示すようにベースＢ、エミッタＥ、コ
レクタＣを引出す構成とする。ここで、コレクタ−エミ
ッタ間距離が大きいと、電流利得が小さく、例えば１以
下となってしまい、増幅素子として作用しなくなってし
まうため、ラテラル構造のＰＮＰトランジスタを形成す
る際に、コレクタ−エミッタ間距離をプロセス的に安定
な範囲で可能な限り小さくすることで、電流利得を少し
でも大きくするよう配慮することとする。
垂直構造のＮＰＮバイポーラトランジスタを作成するた
めのエピタキシャルウエハーをエッチングすることによ
って、ＰＮＰトランジスタをも作成するものである。図
５（１）に示すように、ＧａＡｓ基板にＧａＡｓのＮ
層、Ｐ層及びＮ層をその順に形成した後、順次Ｎ層、Ｐ
層、Ｎ層をエッチングし、図５（２）において、その左
側に示すようにＧａＡｓの垂直構造ＮＰＮバイポーラト
ランジスタを作成し、その右側に示すようにＧａＡｓの
ラテラル構造ＰＮＰトランジスタを作成する。この図５
において、矢印で示すようにベースＢ、エミッタＥ、コ
レクタＣを引出す構成とする。ここで、コレクタ−エミ
ッタ間距離が大きいと、電流利得が小さく、例えば１以
下となってしまい、増幅素子として作用しなくなってし
まうため、ラテラル構造のＰＮＰトランジスタを形成す
る際に、コレクタ−エミッタ間距離をプロセス的に安定
な範囲で可能な限り小さくすることで、電流利得を少し
でも大きくするよう配慮することとする。
【００２０】（実施の形態１）本発明の半導体回路の実
施の形態１について、その回路図を示す図１を参照し説
明する。エミッタを接地している前記の増幅用の垂直構
造のＮＰＮバイポーラトランジスタ（以下単にＮＰＮト
ランジスタという）１のベースに、前記ラテラル構造の
ＰＮＰバイポーラトランジスタ（以下単にＰＮＰトラン
ジスタという）２のコレクタを接続し、このＰＮＰトラ
ンジスタ２のエミッタを電源Ｖｃｃに接続している。こ
のＰＮＰトランジスタ２のベースは、抵抗６を介して利
得制御回路へ、抵抗７を介して電源Ｖｃｃへそれぞれ接
続している。このＮＰＮトランジスタ１のベース、コレ
クタに従来と同様に、入力整合回路、出力整合回路がそ
れぞれ接続している。
施の形態１について、その回路図を示す図１を参照し説
明する。エミッタを接地している前記の増幅用の垂直構
造のＮＰＮバイポーラトランジスタ（以下単にＮＰＮト
ランジスタという）１のベースに、前記ラテラル構造の
ＰＮＰバイポーラトランジスタ（以下単にＰＮＰトラン
ジスタという）２のコレクタを接続し、このＰＮＰトラ
ンジスタ２のエミッタを電源Ｖｃｃに接続している。こ
のＰＮＰトランジスタ２のベースは、抵抗６を介して利
得制御回路へ、抵抗７を介して電源Ｖｃｃへそれぞれ接
続している。このＮＰＮトランジスタ１のベース、コレ
クタに従来と同様に、入力整合回路、出力整合回路がそ
れぞれ接続している。
【００２１】増幅用のトランジスタ１は、ＡＢ級、Ｂ級
等のＡ級以外の動作をさせるために、アイドル電流が適
当になるようにバイアス抵抗６、７の抵抗値を決定す
る。ＰＮＰトランジスタ２のベース電圧は、ＮＰＮトラ
ンジスタ１のベース電圧とは無関係に、電源Ｖｃｃの電
圧から約−１．３Ｖの電圧、例えば電源Ｖｃｃの電圧が
３．５Ｖの場合は２．２Ｖ付近に設定する。即ち、利得
制御回路の制御電圧が３．０Ｖ以下の制御電圧でも問題
なく動作させることができ、しかもバイアス抵抗６、７
の調整により利得制御特性をある程度自由に設定でき
る。こうして、利得制御回路の出力（利得制御用電圧）
によりバイアス抵抗６、７に応じてＰＮＰトランジスタ
２が動作し、該トランジスタ２のコレクタ出力に応じて
ＮＰＮトランジスタのベースにバイアスが与えられ、入
力整合回路からの信号をＮＰＮトランジスタ１が増幅す
る。尚、ＮＰＮトランジスタ１のベース電圧の安定化の
ためには他のなんらかの方法を用いることとすることが
でき、この点は後述する。
等のＡ級以外の動作をさせるために、アイドル電流が適
当になるようにバイアス抵抗６、７の抵抗値を決定す
る。ＰＮＰトランジスタ２のベース電圧は、ＮＰＮトラ
ンジスタ１のベース電圧とは無関係に、電源Ｖｃｃの電
圧から約−１．３Ｖの電圧、例えば電源Ｖｃｃの電圧が
３．５Ｖの場合は２．２Ｖ付近に設定する。即ち、利得
制御回路の制御電圧が３．０Ｖ以下の制御電圧でも問題
なく動作させることができ、しかもバイアス抵抗６、７
の調整により利得制御特性をある程度自由に設定でき
る。こうして、利得制御回路の出力（利得制御用電圧）
によりバイアス抵抗６、７に応じてＰＮＰトランジスタ
２が動作し、該トランジスタ２のコレクタ出力に応じて
ＮＰＮトランジスタのベースにバイアスが与えられ、入
力整合回路からの信号をＮＰＮトランジスタ１が増幅す
る。尚、ＮＰＮトランジスタ１のベース電圧の安定化の
ためには他のなんらかの方法を用いることとすることが
でき、この点は後述する。
【００２２】（実施の形態２）本発明の半導体回路の実
施の形態２について、図２を参照し説明する。この実施
の形態２では、実施の形態１の回路に更に、ＮＰＮトラ
ンジスタ３をＰＮＰトランジスタ２の前段に追加した構
成としている。これは、ラテラル構造のＰＮＰトランジ
スタはコレクタ−エミッタ間距離が小さいほど電流利得
が大きいが、プロセス上この距離には限界があり、一般
に電流利得が小さいため、電流利得の大きい通常の垂直
構造のＮＰＮトランジスタ３を接続することで、ラテラ
ル構造のＰＮＰトランジスタ２の電流不足を補うもので
ある。尚、このＮＰＮトランジスタは、ＮＰＮトランジ
スタ１等と同じ１チップに設けられている。
施の形態２について、図２を参照し説明する。この実施
の形態２では、実施の形態１の回路に更に、ＮＰＮトラ
ンジスタ３をＰＮＰトランジスタ２の前段に追加した構
成としている。これは、ラテラル構造のＰＮＰトランジ
スタはコレクタ−エミッタ間距離が小さいほど電流利得
が大きいが、プロセス上この距離には限界があり、一般
に電流利得が小さいため、電流利得の大きい通常の垂直
構造のＮＰＮトランジスタ３を接続することで、ラテラ
ル構造のＰＮＰトランジスタ２の電流不足を補うもので
ある。尚、このＮＰＮトランジスタは、ＮＰＮトランジ
スタ１等と同じ１チップに設けられている。
【００２３】ここではＰＮＰトランジスタ２のベースと
電源Ｖｃｃとの間に抵抗８を挿入し、そのＰＮＰトラン
ジスタ２のベースをＮＰＮトランジスタ３のコレクタに
接続している。電源Ｖｃｃと利得制御回路との間にバイ
アス用抵抗７、６の直列回路を挿入し、その抵抗６、７
の接続点をＮＰＮトランジスタ３のベースに接続し、バ
イアスを与えるように構成している。ＮＰＮトランジス
タ３のエミッタは接地している。
電源Ｖｃｃとの間に抵抗８を挿入し、そのＰＮＰトラン
ジスタ２のベースをＮＰＮトランジスタ３のコレクタに
接続している。電源Ｖｃｃと利得制御回路との間にバイ
アス用抵抗７、６の直列回路を挿入し、その抵抗６、７
の接続点をＮＰＮトランジスタ３のベースに接続し、バ
イアスを与えるように構成している。ＮＰＮトランジス
タ３のエミッタは接地している。
【００２４】この構成においては、実施の形態１と同様
に、３．０Ｖ以下の利得制御回路の制御電圧でも問題な
くＮＰＮトランジスタの増幅動作をさせることができ
る。しかも、バイアス抵抗６、７、８の調整により利得
制御特性をある程度自由に設定できる。そして、実施の
形態１に比較して利得制御電流を小さくすることができ
る。尚、ＮＰＮトランジスタ１のベース電圧の安定化の
ためには他のなんらかの方法を用いることができ、この
点は実施の形態３において後述する。
に、３．０Ｖ以下の利得制御回路の制御電圧でも問題な
くＮＰＮトランジスタの増幅動作をさせることができ
る。しかも、バイアス抵抗６、７、８の調整により利得
制御特性をある程度自由に設定できる。そして、実施の
形態１に比較して利得制御電流を小さくすることができ
る。尚、ＮＰＮトランジスタ１のベース電圧の安定化の
ためには他のなんらかの方法を用いることができ、この
点は実施の形態３において後述する。
【００２５】（実施の形態３）本発明の実施の形態３に
ついて図３を参照し説明する。この実施の形態３は、実
施の形態２において負帰還抵抗９をＰＮＰトランジスタ
２のコレクタとＮＰＮトランジスタ３のエミッタとの間
にもうけ、ＮＰＮトランジスタ３のエミッタと接地との
間に抵抗１０を挿入する構成である。
ついて図３を参照し説明する。この実施の形態３は、実
施の形態２において負帰還抵抗９をＰＮＰトランジスタ
２のコレクタとＮＰＮトランジスタ３のエミッタとの間
にもうけ、ＮＰＮトランジスタ３のエミッタと接地との
間に抵抗１０を挿入する構成である。
【００２６】入力整合回路からの入力信号電力が大きく
なると、ＮＰＮトランジスタ１のベース電流が増加し、
それに従ってベース電圧は下がろうとする。これが、抵
抗９によって検出され、利得補足用であるＮＰＮトラン
ジスタ３のエミッタ電圧が下がる。すると、ＮＰＮトラ
ンジスタ３のベース電流は増加し、それに伴いＮＰＮト
ランジスタ３のコレクタ電流も増加する。すると、ＮＰ
Ｎトランジスタ３のコレクタ電圧が下がり、それによっ
てバイアス供給用ＰＮＰトランジスタ２のベース電圧が
下がる。すると、ＰＮＰトランジスタ２のベース電流が
増加し、それに伴いＰＮＰトランジスタ２のコレクタ電
流も増加し、従ってＮＰＮトランジスタ１のベース電圧
を上げる方向に動作し、結果的にＮＰＮトランジスタ１
のベース電圧は一定に保たれる。こうして、ＮＰＮトラ
ンジスタ１のベース電圧の安定化が図られる。
なると、ＮＰＮトランジスタ１のベース電流が増加し、
それに従ってベース電圧は下がろうとする。これが、抵
抗９によって検出され、利得補足用であるＮＰＮトラン
ジスタ３のエミッタ電圧が下がる。すると、ＮＰＮトラ
ンジスタ３のベース電流は増加し、それに伴いＮＰＮト
ランジスタ３のコレクタ電流も増加する。すると、ＮＰ
Ｎトランジスタ３のコレクタ電圧が下がり、それによっ
てバイアス供給用ＰＮＰトランジスタ２のベース電圧が
下がる。すると、ＰＮＰトランジスタ２のベース電流が
増加し、それに伴いＰＮＰトランジスタ２のコレクタ電
流も増加し、従ってＮＰＮトランジスタ１のベース電圧
を上げる方向に動作し、結果的にＮＰＮトランジスタ１
のベース電圧は一定に保たれる。こうして、ＮＰＮトラ
ンジスタ１のベース電圧の安定化が図られる。
【００２７】（実施の形態４）本発明の実施の形態４に
ついて図４を参照して説明する。この実施の形態４は、
実施の形態１の回路において、ＮＰＮトランジスタ１の
ベース電圧を安定化するために、オペアンプによる負帰
還回路を追加した構成としている。オペアンプは、その
−側入力を抵抗を介して利得制御回路に接続し、その＋
側入力をコンデンサを介し接地するとともに抵抗を介し
てＮＰＮトランジスタ１のベースとＰＮＰトランジスタ
２のコレクタとの接続点に接続し、さらにその出力を抵
抗を介してＰＮＰトランジスタ２のベースに接続してい
る。尚、オペアンプは入力側に差動段を含む増幅回路で
あって上記トランジスタの形成された１チップに形成す
ることが望ましい。
ついて図４を参照して説明する。この実施の形態４は、
実施の形態１の回路において、ＮＰＮトランジスタ１の
ベース電圧を安定化するために、オペアンプによる負帰
還回路を追加した構成としている。オペアンプは、その
−側入力を抵抗を介して利得制御回路に接続し、その＋
側入力をコンデンサを介し接地するとともに抵抗を介し
てＮＰＮトランジスタ１のベースとＰＮＰトランジスタ
２のコレクタとの接続点に接続し、さらにその出力を抵
抗を介してＰＮＰトランジスタ２のベースに接続してい
る。尚、オペアンプは入力側に差動段を含む増幅回路で
あって上記トランジスタの形成された１チップに形成す
ることが望ましい。
【００２８】増幅用のＮＰＮトランジスタ１のベース電
圧がさがると、オペアンプの＋入力の電圧が下がり、従
って、オペアンプの出力電圧が下がる。するとバイアス
供給用ＰＮＰトランジスタ２のベース電圧が下がり、こ
のＰＮＰトランジスタ２のコレクタ電流が増加する。バ
イアス供給用ＰＮＰトランジスタ２のコレクタ電流は増
幅用ＮＰＮトランジスタ１のベース電流に等しいために
（オペアンプの入力電流は小さいため無視する）、増幅
用ＮＰＮトランジスタ１のベース電圧は上がる。この帰
還動作により、増幅用ＮＰＮトランジスタ１のベース電
圧は一定に保たれる。ここで、オペアンプの＋入力と接
地の間に入っているコンデンサはオペアンプに高周波信
号が入り込むのを防ぐためのものである。
圧がさがると、オペアンプの＋入力の電圧が下がり、従
って、オペアンプの出力電圧が下がる。するとバイアス
供給用ＰＮＰトランジスタ２のベース電圧が下がり、こ
のＰＮＰトランジスタ２のコレクタ電流が増加する。バ
イアス供給用ＰＮＰトランジスタ２のコレクタ電流は増
幅用ＮＰＮトランジスタ１のベース電流に等しいために
（オペアンプの入力電流は小さいため無視する）、増幅
用ＮＰＮトランジスタ１のベース電圧は上がる。この帰
還動作により、増幅用ＮＰＮトランジスタ１のベース電
圧は一定に保たれる。ここで、オペアンプの＋入力と接
地の間に入っているコンデンサはオペアンプに高周波信
号が入り込むのを防ぐためのものである。
【００２９】図４に示すこの実施の形態４の回路と図６
に示す従来回路について、周波数１７５０ＭＨｚでシミ
ュレーションし、その結果の比較を図７から図１０に示
す。尚、このシミュレーションは両方の回路をＡＢ級動
作により行った。そして、利得制御電圧、即ち利得制御
回路の出力の値は、実施の形態４においては１．３Ｖ、
従来回路においては２．７Ｖとしている。このとき電源
Ｖｃｃの電圧は３．５Ｖとしている。また、これらの図
において、実施の形態４の特性、従来回路の特性はそれ
ぞれ実線、破線で示している。
に示す従来回路について、周波数１７５０ＭＨｚでシミ
ュレーションし、その結果の比較を図７から図１０に示
す。尚、このシミュレーションは両方の回路をＡＢ級動
作により行った。そして、利得制御電圧、即ち利得制御
回路の出力の値は、実施の形態４においては１．３Ｖ、
従来回路においては２．７Ｖとしている。このとき電源
Ｖｃｃの電圧は３．５Ｖとしている。また、これらの図
において、実施の形態４の特性、従来回路の特性はそれ
ぞれ実線、破線で示している。
【００３０】図７は、入力電力（横軸）に対する出力電
力（縦軸）を比較したものであり、実施の形態４は従来
回路に比べて入力電力がある程度以上で動作点がＡ級か
らＡＢ級に遷移しても出力電力が飽和しにくく、高出力
が可能である特長がある。図８は、入力電力（横軸）に
対する効率（縦軸）を比較したものであり、実施の形態
４では従来回路に比べて効率も若干高くなっている。図
９は、図１０は増幅用のＮＰＮトランジスタ１の入力電
力（横軸）に対するベース電圧（縦軸）とベース電流
（縦軸）を比較したものである。従来回路では、入力電
力の増加に伴いベース電圧が低下し、その結果ベース電
流も十分流れないのに対して、実施の形態４では入力電
力の増加によってベース電圧が低下せず、ベース電流も
十分流れていることがわかる。ＮＰＮトランジスタがＡ
級以外の動作をする際、出力電力飽和レベルや効率を上
げるためには、そのトランジスタのベース電圧を安定化
させ、ベース電流を十分供給する必要があるが、本実施
の形態はこの目的に適った回路であることがここからも
わかる。
力（縦軸）を比較したものであり、実施の形態４は従来
回路に比べて入力電力がある程度以上で動作点がＡ級か
らＡＢ級に遷移しても出力電力が飽和しにくく、高出力
が可能である特長がある。図８は、入力電力（横軸）に
対する効率（縦軸）を比較したものであり、実施の形態
４では従来回路に比べて効率も若干高くなっている。図
９は、図１０は増幅用のＮＰＮトランジスタ１の入力電
力（横軸）に対するベース電圧（縦軸）とベース電流
（縦軸）を比較したものである。従来回路では、入力電
力の増加に伴いベース電圧が低下し、その結果ベース電
流も十分流れないのに対して、実施の形態４では入力電
力の増加によってベース電圧が低下せず、ベース電流も
十分流れていることがわかる。ＮＰＮトランジスタがＡ
級以外の動作をする際、出力電力飽和レベルや効率を上
げるためには、そのトランジスタのベース電圧を安定化
させ、ベース電流を十分供給する必要があるが、本実施
の形態はこの目的に適った回路であることがここからも
わかる。
【００３１】また、このシュミレーションに用いた利得
制御電圧から、従来回路では２．７Ｖの利得制御電圧が
必要であるのに対し、実施の形態４では１．３Ｖの利得
制御電圧で従来回路を超える性能を出している。図１
１、図１２はそれぞれ利得制御電圧（横軸）に対する出
力電力（横軸）と効率（横軸）の特性を比較したもので
ある。実施の形態４においては利得制御電圧は従来回路
に比べて低電圧方向へ推移しており、最大出力、最大効
率の値も共に高いことがわかる。
制御電圧から、従来回路では２．７Ｖの利得制御電圧が
必要であるのに対し、実施の形態４では１．３Ｖの利得
制御電圧で従来回路を超える性能を出している。図１
１、図１２はそれぞれ利得制御電圧（横軸）に対する出
力電力（横軸）と効率（横軸）の特性を比較したもので
ある。実施の形態４においては利得制御電圧は従来回路
に比べて低電圧方向へ推移しており、最大出力、最大効
率の値も共に高いことがわかる。
【００３２】
【発明の効果】本発明の半導体回路は、ＭＭＩＣにおい
てＡＢ級、Ｂ級、Ｃ級等のＡ級以外の増幅動作を行うＮ
ＰＮバイポーラトランジスタのベースにラテラル構造の
ＰＮＰトランジスタを用いてバイアス電圧を供給するも
のであり、ＭＭＩＣ内部でＰＮＰトランジスタを構成す
ることで、パワーアンプＭＭＩＣの低電圧化、小型化に
大きく寄与する。そして、本発明の半導体回路は、ＮＰ
Ｎバイポーラトランジスタのベース電圧が安定化されて
おり、必要な出力を効率的に得ることができるのは勿論
のことである。特に、移動体通信の普及の鍵の一つとな
っている、移動端末の小型化、軽量化は、バッテリーの
小型化即ち回路電源の低電圧化にかかっているといって
も過言ではなく、高性能なリチウム２次電池の普及に伴
い、半導体デバイスのスペックも最低動作電圧３．５Ｖ
を保証する必要がでてきている状況にあり、移動端末機
内部で作り出すことのできる利得制御電圧はせいぜい最
大で２．２Ｖ程度あるので、これらの条件で動作するデ
バイス需要が今後増え続けると考えられ、本発明は、外
部にＰＮＰシリコントランジスタ等を付加することな
く、ＭＭＩＣ内部でＰＮＰトランジスタを構成すること
で、移動体端末のキーデバイスの一つであるパワーアン
プＭＭＩＣを提供することができる。また、ＧａＡｓＨ
ＢＴに代表されるＮＰＮバイポーラトランジスタに関す
るものであり、ＧａＡｓＦＥＴに比べて非常にチップの
小型化ができるため、この点からも端末特に移動端末の
小型化、軽量化に寄与する面が大きい。
てＡＢ級、Ｂ級、Ｃ級等のＡ級以外の増幅動作を行うＮ
ＰＮバイポーラトランジスタのベースにラテラル構造の
ＰＮＰトランジスタを用いてバイアス電圧を供給するも
のであり、ＭＭＩＣ内部でＰＮＰトランジスタを構成す
ることで、パワーアンプＭＭＩＣの低電圧化、小型化に
大きく寄与する。そして、本発明の半導体回路は、ＮＰ
Ｎバイポーラトランジスタのベース電圧が安定化されて
おり、必要な出力を効率的に得ることができるのは勿論
のことである。特に、移動体通信の普及の鍵の一つとな
っている、移動端末の小型化、軽量化は、バッテリーの
小型化即ち回路電源の低電圧化にかかっているといって
も過言ではなく、高性能なリチウム２次電池の普及に伴
い、半導体デバイスのスペックも最低動作電圧３．５Ｖ
を保証する必要がでてきている状況にあり、移動端末機
内部で作り出すことのできる利得制御電圧はせいぜい最
大で２．２Ｖ程度あるので、これらの条件で動作するデ
バイス需要が今後増え続けると考えられ、本発明は、外
部にＰＮＰシリコントランジスタ等を付加することな
く、ＭＭＩＣ内部でＰＮＰトランジスタを構成すること
で、移動体端末のキーデバイスの一つであるパワーアン
プＭＭＩＣを提供することができる。また、ＧａＡｓＨ
ＢＴに代表されるＮＰＮバイポーラトランジスタに関す
るものであり、ＧａＡｓＦＥＴに比べて非常にチップの
小型化ができるため、この点からも端末特に移動端末の
小型化、軽量化に寄与する面が大きい。
【図１】本発明の半導体回路の実施の形態１の構成を説
明する回路図である。
明する回路図である。
【図２】本発明の半導体回路の実施の形態２の構成を説
明する回路図である。
明する回路図である。
【図３】本発明の半導体回路の実施の形態３の構成を説
明する回路である。
明する回路である。
【図４】本発明の半導体回路の実施の形態４の構成を説
明する回路図である。
明する回路図である。
【図５】本発明の半導体回路に用いられるトランジスタ
の製造工程の概略を模式的に説明する断面図である。
の製造工程の概略を模式的に説明する断面図である。
【図６】従来の半導体回路を説明する回路図である。
【図７】本発明の実施形態４と従来回路の出力電力特性
を比較する特性図である。
を比較する特性図である。
【図８】本発明の実施形態４と従来回路の効率特性を比
較する特性図である。
較する特性図である。
【図９】本発明の実施形態４と従来回路のベース電圧特
性を比較する特性図である。
性を比較する特性図である。
【図１０】本発明の実施形態４と従来回路のベース電流
特性を比較する特性図である。
特性を比較する特性図である。
【図１１】本発明の実施形態４と従来回路の出力電力特
性を比較する特性図である。
性を比較する特性図である。
【図１２】本発明の実施形態４と従来回路の効率特性を
比較する特性図である。
比較する特性図である。
１ ＮＰＮバイポーラトランジス
タ ２ ＰＮＰバイポーラトランジス
タ ３ ＮＰＮバイポーラトランジス
タ
タ ２ ＰＮＰバイポーラトランジス
タ ３ ＮＰＮバイポーラトランジス
タ
Claims (4)
- 【請求項１】 パワーアンプモノリシック・マイクロ波
・集積回路において、入力信号の供給されるＡ級以外の
増幅動作を行うＮＰＮバイポーラトランジスタのベース
に、ラテラル構造のＰＮＰトランジスタのコレクタを接
続し、このＰＮＰトランジスタのベースに利得制御用信
号を入力することにより前記ＮＰＮバイポーラトランジ
スタにバイアスを供給することを特徴とする半導体回
路。 - 【請求項２】 前記ラテラル構造ＰＮＰトランジスタの
ベースに、ＮＰＮトランジスタの出力側を接続し、該Ｎ
ＰＮトランジスタの入力側に利得制御用信号を入力する
ことを特徴とする請求項１に記載の半導体回路。 - 【請求項３】 前記ラテラル構造ＰＮＰトランジスタの
ベースに、オペアンプの出力側を接続し、該オペアンプ
の入力側に利得制御用信号を入力することを特徴とする
請求項１に記載の半導体回路。 - 【請求項４】 前記ラテラル構造ＰＮＰトランジスタ
と、前記ＮＰＮトランジスタ又はオペアンプとの間に負
帰還回路を有することを特徴とする請求項２又は３に記
載の半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10015502A JPH11214937A (ja) | 1998-01-28 | 1998-01-28 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10015502A JPH11214937A (ja) | 1998-01-28 | 1998-01-28 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214937A true JPH11214937A (ja) | 1999-08-06 |
Family
ID=11890590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10015502A Pending JPH11214937A (ja) | 1998-01-28 | 1998-01-28 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11214937A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003347850A (ja) * | 2002-05-22 | 2003-12-05 | Kankoku Joho Tsushin Gakuen | 電力増幅器のバイアス制御回路 |
| JP2006517751A (ja) * | 2002-11-13 | 2006-07-27 | クゥアルコム・インコーポレイテッド | デシベル利得制御特性においてリニアを有する連続可変利得無線周波数ドライバ増幅器 |
| US7569910B2 (en) * | 2006-08-30 | 2009-08-04 | Silicon Storage Technology, Inc. | Multiple-transistor structure systems and methods in which portions of a first transistor and a second transistor are formed from the same layer |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6158304A (ja) * | 1984-08-17 | 1986-03-25 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | バイポーラトランジスタ無線周波数電力増幅器の作動方法および増幅器 |
| JPH02214320A (ja) * | 1988-12-08 | 1990-08-27 | Hewlett Packard Co <Hp> | 増幅器バイアス回路 |
| JPH08274557A (ja) * | 1995-03-21 | 1996-10-18 | Nokia Mobile Phones Ltd | Ｒｆ電力増幅器用のバイアス制御回路 |
| JPH1022752A (ja) * | 1996-07-01 | 1998-01-23 | Sony Corp | 増幅回路 |
-
1998
- 1998-01-28 JP JP10015502A patent/JPH11214937A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6158304A (ja) * | 1984-08-17 | 1986-03-25 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | バイポーラトランジスタ無線周波数電力増幅器の作動方法および増幅器 |
| JPH02214320A (ja) * | 1988-12-08 | 1990-08-27 | Hewlett Packard Co <Hp> | 増幅器バイアス回路 |
| JPH08274557A (ja) * | 1995-03-21 | 1996-10-18 | Nokia Mobile Phones Ltd | Ｒｆ電力増幅器用のバイアス制御回路 |
| JPH1022752A (ja) * | 1996-07-01 | 1998-01-23 | Sony Corp | 増幅回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003347850A (ja) * | 2002-05-22 | 2003-12-05 | Kankoku Joho Tsushin Gakuen | 電力増幅器のバイアス制御回路 |
| JP2006517751A (ja) * | 2002-11-13 | 2006-07-27 | クゥアルコム・インコーポレイテッド | デシベル利得制御特性においてリニアを有する連続可変利得無線周波数ドライバ増幅器 |
| JP2010273360A (ja) * | 2002-11-13 | 2010-12-02 | Qualcomm Inc | デシベル利得制御特性においてリニアを有する連続可変利得無線周波数ドライバ増幅器 |
| US7569910B2 (en) * | 2006-08-30 | 2009-08-04 | Silicon Storage Technology, Inc. | Multiple-transistor structure systems and methods in which portions of a first transistor and a second transistor are formed from the same layer |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040106 |