JPH11206118A - 同期整流回路およびフォワード型コンバータ電源 - Google Patents

Abstract

(57)【要約】 【課題】 無効電流をなくし、電源効率を高くする。 【解決手段】 同期整流回路１０１は、整流用ＦＥＴ５
と、転流用ＦＥＴ６と、モノステーブルマルチバイブレ
ータＩＣ１９によりＦＥＴ６を駆動する駆動手段１１０
と、ＦＥＴ３のターンオンとＦＥＴ６のターンオフのタ
イミングずれ量を検知しＦＥＴ６がＦＥＴ３のターンオ
ンの直前にターンオフするように駆動手段１１０を制御
する制御手段とを有する。制御手段は、ＦＥＴ３のスイ
ッチングタイミングを検知する第１の検知部１１１と、
ＦＥＴ３のターンオンに同期して駆動手段１１０にトリ
ガパルスを与えＦＥＴ６をターンオンさせる第１の制御
信号生成部１１２と、ＦＥＴ６のターンオフタイミング
を検知する第２の検知部１１３と、検知された上記のタ
イミングずれ量に応じた制御信号を駆動手段１１０に与
えＦＥＴ６のオン期間長を制御する第２の制御信号生成
部１１４とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フォワード型コン
バータ電源、およびフォワード型コンバータ電源等のス
イッチング電源に用いられる同期整流回路に関するもの
である。

【０００２】

【従来の技術】スイッチング電源の一種であるスイッチ
ング方式ＤＣ／ＤＣコンバータ電源には、フォワード型
とフリーホイール型があり、前者をフォワード型コンバ
ータ電源、後者をフリーホイール型コンバータ電源と称
する。スイッチング方式ＤＣ／ＤＣコンバータ電源は、
変換トランス（以下、主トランスと称する）を備え、１
次側（直流電圧が供給される側）と２次側（負荷に接続
する側）とを絶縁している。フォワード型コンバータ電
源は、数１０［Ｗ］クラスのスイッチング電源に最も頻
繁に用いられる。

【０００３】図４は従来のフォワード型コンバータ電源
の構成を示す回路図である。図４のフォワード型コンバ
ータ電源は、直流電圧の入力端子１と、主トランス２
と、外部のコントロールＩＣ２０１により駆動され、主
トランスの１次巻線２ａをスイッチングする主スイッチ
ＦＥＴ３と、主トランスの２次巻線２ｂに生成されたス
イッチング電圧を整流する同期整流回路１０３と、整流
電圧を平滑化する平滑回路１０２とを備えている。平滑
回路１０２は、チョークコイル７とコンデンサ８とを有
し、平滑化した電力を負荷接続端子９から負荷側に供給
する。同期整流回路１０３は、ゲート電極が２次巻線２
ｂのホット端子（図中の黒丸印側の端子）に接続され、
ソース電極がグランドに接続され、ドレイン電極が２次
巻線２ｂのコールド端子（図中の無印側の端子）に接続
された整流用ＦＥＴ５と、ゲート電極が２次巻線２ｂの
コールド端子に接続され、ソース電極がグランドに接続
され、ドレイン電極が２次巻線２ｂのホット端子に接続
された転流用ＦＥＴ４５とを有する。整流用ＦＥＴ５お
よび転流用ＦＥＴ４５には、ｐチャネルＦＥＴよりもオ
ン抵抗が低いｎチャネルＦＥＴが用いられる。なお、整
流用ＦＥＴ５および転流用ＦＥＴ４５のシンボル中にあ
るダイオードは、ソースに接続しているｐ型基板とｎ型
のドレインとによる寄生ダイオードを示す。整流用ＦＥ
Ｔ５は、主スイッチＦＥＴ３がオンしているときにオン
するＦＥＴであり、平滑回路１０２のチョークコイル７
（負荷側）にエネルギーを伝送して負荷に電力を供給す
る整流動作をするために設けられたものである。また、
転流用ＦＥＴ４５は、主スイッチＦＥＴ３がオフしてい
るときにオンするＦＥＴであり、チョークコイル７に蓄
えられたエネルギーにより負荷に電力を供給する転流動
作をするために設けられたものである。

【０００４】このように、フォワード型コンバータ電源
は、整流用ＦＥＴ５と転流用ＦＥＴ４５とを交互にオン
させ、主スイッチＦＥＴ３がオンしているときに主トラ
ンス２の１次側から２次側にエネルギーを伝送するもの
である。なお、フリーホイール型コンバータ電源は、転
流用ＦＥＴを設けずに、主スイッチＦＥＴ３がオフして
いるときに、整流用ＦＥＴをオンさせ、主トランスの１
次側から２次側にエネルギーを伝送するものである。

【０００５】

【発明が解決しようとする課題】しかしながら上記従来
の同期整流回路１０３においては、２次巻線２ｂの極性
が反転し、ホット端子がコールド端子よりも高電位にな
ったときに、転流用ＦＥＴ４５が瞬時にターンオフでき
ず、転流期間（転流動作の期間）が終わり整流期間（整
流動作の期間）に移行した瞬間に、２次巻線２ｂ→転流
用ＦＥＴ４５→整流用ＦＥＴ５（またはその内部寄生ダ
イオード）という経路で無効電流が流れてしまうという
問題があった。上記の無効電流は、数［ナノ秒］から数
１０［ナノ秒］持続し、電流値も数［Ａ］から１０
［Ａ］にも達するため、電源効率を悪化させるばかりで
なく、ノイズを発生させる。上記のＦＥＴのスイッチン
グ遅延は、主にゲート容量を充放電するのに時間がかか
ることによるものである。

【０００６】またもし仮に、転流期間の終了前の早い時
期に転流用ＦＥＴ４５をターンオフさせると、残された
転流期間において、転流用ＦＥＴ４５の内部寄生ダイオ
ードがオンし、転流動作が継続される。この内部寄生ダ
イオードは、ｐｎダイオードであるから逆回復時間が極
めて長く、転流期間が終わり整流期間に移行した瞬間に
瞬時にターンオフできず、２次巻線２ｂ→転流用ＦＥＴ
４５の内部寄生ダイオード→整流用ＦＥＴ５（またはそ
の内部寄生ダイオード）という経路で、上記と同様の無
効電流が流れてしまう。

【０００７】本発明はこのような従来の課題を解決する
ためになされたものであり、無効電流をなくし、電源効
率を上げることができる同期整流回路を提供することを
目的とするものである。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
めに本発明の同期整流回路は、主トランスの１次側に印
加する電圧を主スイッチによりスイッチングするスイッ
チング電源に用いられ、前記主トランスの２次側に誘起
された電圧を整流する同期整流回路において、ゲート電
極を前記主トランスの２次側ホット端子に接続し、ソー
ス電極をグランドに接続し、ドレイン電極を前記主トラ
ンスの２次側コールド端子に接続した整流用ＦＥＴと、
ソース電極をグランドに接続し、ドレイン電極を前記主
トランスの２次側ホット端子に接続した転流用ＦＥＴ
と、前記転流用ＦＥＴのゲート電極を駆動する駆動手段
と、前記主スイッチのターンオンタイミングに対する前
記転流用ＦＥＴのターンオフタイミングのずれ量を検知
し、前記転流用ＦＥＴが前記主スイッチのターンオンの
直前にターンオフするように前記駆動手段を制御する制
御手段とを有することを特徴とするものである。

【０００９】

【発明の実施の形態】実施の形態１ 図１は本発明の実施の形態１のフォワード型コンバータ
電源の構成を示す回路図である。図１のフォワード型コ
ンバータ電源は、外部から直流電圧が入力される電圧入
力端子１と、主トランス２と、主スイッチＦＥＴ３と、
本発明の同期整流回路１０１と、平滑回路１０２と、負
荷接続端子９とを有する。

【００１０】主トランス２は、１次巻線２ａと２次巻線
２ｂとを有する。１次巻線２ａのホット端子（図中の黒
丸印側の端子）は、電圧入力端子１に接続されている。
なお、以下の説明において、１次巻線２ａのホット端子
を１次側ホット端子２ａ−ｈ１次巻線２ａのコールド端
子（図中の無印側の端子）を１次側コールド端子２ａ−
ｃ、２次巻線２ｂのホット端子（図中の黒丸印側の端
子）を２次側ホット端子２ｂ−ｈ、２次巻線２ｂのコー
ルド端子（図中の無印側の端子）を２次側コールド端子
２ｂ−ｃと称する。また、主スイッチＦＥＴ３は、ゲー
ト電極Ａが外部に設けられたコントロールＩＣ２０１に
接続され、ドレイン電極が主トランス２の１次巻線２ａ
のコールド端子に接続され、ソース電極がグランドに接
続されたｎＭＯＳＦＥＴである。なお、主スイッチＦＥ
Ｔ３のシンボル中にあるダイオードは、ソースに接続し
ているｐ型基板とｎ型のドレインとによる寄生ダイオー
ドを示す。コントロールＩＣ２０１は、主スイッチＦＥ
Ｔ３のゲート電極Ａを駆動し、主スイッチＦＥＴ３をス
イッチング動作させる。主スイッチＦＥＴ３は、直流電
圧が印加された１次巻線２ａをスイッチングすることに
より（１次側コールド端子をグランドに接続し、またグ
ランドから開放することにより）、２次巻線２ｂにスイ
ッチング電圧を誘起させる。

【００１１】同期整流回路１０１は、主トランスの２次
巻線２ｂに誘起されたスイッチング電圧を整流するもの
であり、整流用ＦＥＴ５と、転流用ＦＥＴ６と、制御手
段と、駆動手段１１０とを有する。整流用ＦＥＴ５は、
ゲート電極Ｍが主トランス２の２次側ホット端子２ｂ−
ｈに接続され、ソース電極がグランドに接続され、ドレ
イン電極が２次側コールド端子２ｂ−ｃに接続されたｎ
ＭＯＳＦＥＴである。また、転流用ＦＥＴ６は、ソース
電極がグランドに接続され、ドレイン電極が２次側ホッ
ト端子２ｂ−ｈに接続されたｎＭＯＳＦＥＴである。な
お、整流用ＦＥＴ５および転流用ＦＥＴ６のシンボル中
にあるダイオードは、ソースに接続しているｐ型基板と
ｎ型のドレインとによる寄生ダイオードを示す。

【００１２】制御手段は、主スイッチＦＥＴ３のターン
オフタイミング、および主スイッチＦＥＴ３のターンオ
ンタイミングに対する転流用ＦＥＴ６のターンオフタイ
ミングのずれ量を検知し、転流用ＦＥＴ６が、主スイッ
チＦＥＴ３のターンオフをトリガとしてターンオンし、
主スイッチＦＥＴ３のターンオンの直前にターンオフす
るように駆動手段を制御するものであり、第１検知部１
１１と、第１の制御信号生成部１１２と、第２の検知部
１１３と、第２の制御信号生成部１１４とを有する。

【００１３】第１の検知部１１１は、スイッチＦＥＴ３
のスイッチングタイミングを検知し、このタイミングを
示す第１の検知信号を生成するものであり、ここではパ
ルストランス１０である。パルストランス１０は、１次
巻線１０ａと、２次巻線１０ｂとを有し、図中のノード
Ｃに第１の検知信号を生成する。パルストランス１０の
１次巻線１０ａのホット端子は主スイッチＦＥＴ３のゲ
ート電極Ａに接続され、１次巻線１０ａおよび２次巻線
１０ｂのコールド端子はグランドに接続され、２次巻線
１０ｂのホット端子はノードＣに接続されている。

【００１４】第１の制御信号生成部１１２は、第１の検
知信号に基づいて、転流用ＦＥＴ６をターンオンさせる
ための第１の制御信号を図中のノードＤに生成するもの
である。第１の制御信号生成部は、ここでは、ノードＣ
とＤの間に設けられたコンデンサ２５と、ノードＤとグ
ランドとの間に設けられた抵抗２６とにより構成される
ＣＲ微分回路である。

【００１５】第２の検知部１１３は、転流用ＦＥＴ６の
ターンオフタイミングを検知し、このタイミングを示す
第２の検知信号を図中のノードＨに生成するものであ
り、ここでは、ダイオード２１と、抵抗２２，２４と、
ｐｎｐ型バイポーラトランジスタ２３とを有する。ダイ
オード２１のアノード電極はノードＫ（バッファ２０の
出力端子）に接続され、カソード電極は転流用ＦＥＴ６
のゲート電極Ｇに接続されている。また、抵抗２２は、
ノードＫとゲート電極Ｇとの間に設けられている。ま
た、ｐｎｐトランジスタ２３のベース電極はノードＫに
接続され、エミッタ電極はゲート電極Ｇに接続され、コ
レクタ電極はノードＨに接続されるとともに抵抗２４を
介してグランドに接続されている。

【００１６】第２の制御信号生成部１１４は、第１およ
び第２の検知信号に基づいて、転流用ＦＥＴ６のオン期
間を調整するための第２の制御信号を図中の内部ノード
Ｅに生成するものであり、インバータ１１と、ｎｐｎ型
バイポーラトランジスタ１２と、抵抗１３，１５〜１７
と、コンデンサ１４，１８とを有する。抵抗１３は、図
中のノードＩと第２の検知信号が生成されるノードＨと
の間に設けられている。また、インバータ１１（ずれ検
知信号生成回路）は、ノードＣに接続する入力端子と、
図中のノードＩに接続されたオープンコレクタ型の出力
端子とを備え、第１の検知信号がＬｏｗレベルのときノ
ードＩを開放し、第１の検知信号がＨｉｇｈレベルのと
きノードＩをグランドに接続することにより、主スイッ
チＦＥＴ３のターンオンタイミングに対する転流用ＦＥ
Ｔ６のターンオフタイミングのずれ量に応じたずれ検知
信号をノードＩに生成する。すなわち、インバータ１１
は、第１の検知信号がＬｏｗレベルのときには（主スイ
ッチＦＥＴ３がオフであるときには）、第２の検知信号
をノードＩに伝送し、第１の検知信号がＨｉｇｈレベル
に変化すると（主スイッチＦＥＴ３がターンオンする
と）、ノードＩを強制的にグランド電位にする。なお、
ずれ検知信号生成回路は、インバータ１１ではなく、オ
ープンコレクタ型のエミッタ接地ｎｐｎ型バイポーラト
ランジスタでも良い。また、ｎｐｎトランジスタ１２の
ベース電極は、ずれ検知信号が生成されるノードＩに接
続され、エミッタ電極はグランドに接続され、コレクタ
電極はノードＪに接続されている。また、コンデンサ１
４はノードＪとグランドの間に設けられており、抵抗１
５はノードＪとノードＬとの間に設けられている。ま
た、抵抗１６は正電源ＶＤＤとノードＬとの間に設けら
れており、抵抗１７はノードＬと第２の制御信号が生成
されるノードＥとの間に設けられており、コンデンサ１
８はノードＥとグランドの間に設けられている。

【００１７】駆動手段１１０は、制御手段から入力され
た第１および第２の制御信号に従って、転流用ＦＥＴ６
のゲート電極Ｇを駆動するものであり、モノステーブル
マルチバイブレータＩＣ（モノマルチＩＣ）１９と、バ
ッファ２０とを有する。

【００１８】モノマルチＩＣ１９は、ディスチャージ端
子１９ａと、パルス幅制御端子１９ｂと、トリガ入力端
子１９ｃと、パルスの出力端子１９ｄとを備え、トリガ
入力端子１９ｃが所定のトリガレベルになると（トリガ
入力端子１９ｃに所定のトリガパルスが入力される
と）、ディスチャージ端子１９ａを開放するとともにパ
ルスの出力を開始し、パルス幅制御端子１９ｂが所定の
スレッシュホールドレベルに上昇変化すると、パルスの
出力を停止するとともに、ディスチャージ端子１９ａを
グランド電位にする。すなわち、モノマルチＩＣ１９
は、トリガ入力端子１９ｃが上記のトリガレベルに変化
してからパルス幅制御端子１９ｂが上記のスレッシュホ
ールドレベルに変化するまでの間、出力端子１９ｄにパ
ルスを出力する。ディスチャージ端子１９ａおよびパル
ス幅制御端子１９ｂは第２の制御信号が生成されるノー
ドＥに接続されており、トリガ入力端子１９ｃは第１の
制御信号が生成されるノードＤに接続されており、また
出力端子１９ｄはノードＦに接続されている。モノマル
チＩＣ１９によりノードＦに出力させるパルスを転流用
パルスと称し、またノードＦに生成される信号を転流用
パルス信号と称する。上記のトリガレベルは、ここでは
負の電圧レベルであり、第１の制御信号の負パルスが上
記のトリガパルスとなる。モノマルチＩＣ１９として
は、例えばＴＩ社製のＴＬＣ５５５を用いる。なお、モ
ノマルチＩＣ１９は、パルス幅を可変できるモノステー
ブルマルチバイブレータ回路であれば良い。また、バッ
ファ２０の入力端子はノードＦに接続され、バッファ２
０の出力端子はノードＫに接続されている。このバッフ
ァ２０は、第２の検知部のダイオード２１および抵抗２
２を介して転流用ＦＥＴ６のゲート電極Ｇを駆動する。

【００１９】平滑回路１０２は、同期整流回路１０１に
より整流された電圧を平滑化するものであり、チョーク
コイル７と、コンデンサ８とを有する。チョークコイル
７は、主トランス２の２次巻線２ｂのホット端子と負荷
接続端子９との間に設けられている。また、コンデンサ
８は、負荷接続端子９とグランドとの間に設けられてい
る。

【００２０】次に、図１に示す実施の形態１のフォワー
ド型コンバータ電源の動作を説明する。図２は図１のフ
ォワード型コンバータ電源における各部の動作波形図で
ある。図２において、（Ａ）は主スイッチＦＥＴ３のゲ
ート電極Ａ、（Ｂ）は主スイッチＦＥＴ３のドレイン電
極Ｂ（巻線２ａのコールド端子）、（Ｇ）は転流用ＦＥ
Ｔのゲート電極Ｇの各電圧波形である。また、（Ｃ）は
ノードＣの電圧波形（第１の検知信号）（Ｄ）はノード
Ｄの電圧波形（第１の制御信号）、（Ｅ）はノードＥの
電圧波形（第２の制御信号）、（Ｆ）はノードＦの電圧
波形（転流スイッチパルス）、（Ｈ）はノードＨの電圧
波形（第２の検知信号）、（Ｉ）はノードＩの電圧波形
（ずれ検知信号）、（Ｊ）はノードＪの電圧波形（コン
デンサ１４の端子間電圧波形）である。

【００２１】主スイッチＦＥＴ３のゲート電極Ａは、コ
ントロールＩＣ２０１によりＨｉｇｈレベル（以下、単
にＨｉｇｈと表記する）およびＬｏｗレベル（以下、単
Ｌｏｗと表記する）に交互に駆動される（図２（Ａ）参
照）。ゲート電極ＡがＬｏｗからＨｉｇｈに変化する
と、主スイッチＦＥＴ３はターンオンし、またゲート電
極ＡがＨｉｇｈからＬｏｗに変化すると、主スイッチＦ
ＥＴ３はターンオフする。主スイッチＦＥＴ３のスイッ
チングには、数１０［ナノ秒］の時間がかかり、ゲート
電極Ａの電圧波形の立ち上がりおよび立ち下がりが傾斜
する。主スイッチＦＥＴ３がオンしているときは、主ト
ランス２の１次側コールド端子２ａ−ｃはグランド（Ｇ
ＮＤ）電位となり、また主スイッチＦＥＴ３はオフして
いるときは、１次側コールド端子２ａ−ｃは、直流電圧
が印加されている１次側ホット端子２ａ−ｈよりも高電
位になる（図２（Ｂ）参照）。主スイッチＦＥＴ３がオ
ンしている期間（１次側コールド端子２ａ−ｃが１次側
ホット端子２ａ−ｈよりも低電位となる期間）が整流期
間であり、また主スイッチＦＥＴ３がオフしている期間
（１次側コールド端子２ａ−ｃが１次側ホット端子２ａ
−ｈよりも高電位となる期間）が転流期間である。整流
期間においては、主トランス２の２次側ホット端子２ｂ
−ｈは２次側コールド端子２ｂ−ｃよりも高電位にな
り、また転流期間においては、２次側ホット端子２ｂ−
ｈは２次側コールド端子２ｂ−ｃよりも低電位になる。

【００２２】転流期間から整流期間に変化し、２次側ホ
ット端子２ｂ−ｈが２次側コールド端子２ｂ−ｃよりも
高電位になると、２次側コールド端子２ｂ−ｃは整流用
ＦＥＴ５の内部寄生ダイオードによりグランド電位付近
の負電位にクランプされ、２次側ホット端子２ｂ−ｈは
正電位となるので、整流用ＦＥＴ５はターンオンする。
従って、整流期間においては、２次側ホット端子２ｂ−
ｈ→チョークコイル７→負荷接続端子９→図示しない負
荷→グランド→整流用ＦＥＴ５→２次側コールド端子２
ｂ−ｃという経路で電流が流れ、チョークコイル７にエ
ネルギーが蓄積される。

【００２３】一方、整流期間から転流期間に変化し、２
次側ホット端子２ｂ−ｈが２次側コールド端子２ｂ−ｃ
よりも低電位になると、整流用ＦＥＴ５のゲート電極Ｍ
（２次側ホット端子２ｂ−ｈ）の電位は転流用ＦＥＴ６
の内部寄生ダイオードによるクランプレベルであるグラ
ンド電位付近の負電位まで降下するので、整流用ＦＥＴ
５はターンオフし、転流用ＦＥＴ６は制御手段および駆
動手段によりターンオンし、またチョークコイル７の極
性が反転する。従って、転流期間においては、整流用Ｆ
ＥＴ５はオフ、転流用ＦＥＴ６はオンであり、チョーク
コイル７に蓄積されたエネルギーにより、チョークコイ
ル７→負荷接続端子９→図示しない負荷→グランド→転
流用ＦＥＴ６→チョークコイル７という経路で電流が流
れる。

【００２４】本発明の同期整流回路１０１は、制御手段
および駆動手段により転流用ＦＥＴ６のゲート電極Ｇを
駆動し、整流期間の終了直前（転流期間の開始直前）に
転流用ＦＥＴ６をターンオンさせることにより、転流期
間から整流期間に変化したときに、２次巻線２ｂと転流
用ＦＥＴ６と整流用ＦＥＴ５からなるループに無効電流
が流れないようにしたことを特徴とするものである。

【００２５】以下に、同期整流回路１０１の制御手段
（第１の検知部１１１、第１の制御信号生成部１１２、
第２の検知部１１３、第２の制御信号生成部１１４）お
よび駆動手段１１０の動作を詳細に説明する。まず、主
スイッチＦＥＴ３のゲート電極ＡがＨｉｇｈであり、主
スイッチＦＥＴ３がオンしている整流期間においては、
パルストランス１０は、ノードＣの第１の検知信号をＨ
ｉｇｈに保持する（図２（Ｃ）参照）。ノードＣがＨｉ
ｇｈなので、ノードＤ（モノマルチＩＣ１９のトリガ入
力端子１９ｃ）は、抵抗２６によりグランド電位に保持
されている（図２（Ｄ）参照）。モノマルチＩＣ１９
は、ノードＦ（パルス出力端子１９ｄ）をＬｏｗレベル
に保持し（図２（Ｆ）参照）、またノードＥ（ディスチ
ャージ端子１９ａ）をグランド電位に保持する（図２
（Ｅ）参照）。ノードＦがＬｏｗなので、バッファ２０
は、ノードＫをＬｏｗ（グランド電位）に保持し、抵抗
２２を介して整流ＦＥＴ６のゲート電極Ｇをグランド電
位に保持する（図２（Ｇ）参照）。従って、整流期間に
おいては、整流ＦＥＴ６はオフしている。ノードＫと整
流ＦＥＴ６のゲート電極Ｇが同電位なので、トランジス
タ２３はオフしており、ノードＨの第２の検知信号は抵
抗２４によりグランド電位になっている（図２（Ｈ）参
照）。また、ノードＣがＨｉｇｈなので、インバータ１
１はノードＩをグランド電位に保持する（図２（Ｉ）参
照）。ノードＩがグランド電位なので、トランジスタ１
２はオフしている。

【００２６】次に、主スイッチＦＥＴ３のゲート電極Ａ
がＨｉｇｈからＬｏｗに変化し、整流期間から転流期間
に変化すると、パルストランス１０はノードＣの第１の
検知信号を、ＨｉｇｈからＬｏｗ（ＧＮＤ電位）に変化
させる（図２（Ｃ）参照）。ノードＣの第１の検知信号
がＬｏｗに変化すると、インバータ１１は、グランド電
位に保持していたノードＩを開放する（図２（Ｉ）参
照）。また、コンデンサ２５および抵抗２６からなるＣ
Ｒ微分回路は、ノードＤの第１の制御信号をＧＮＤ電位
から負電位に変化させ、ノードＤに負パルスを生成する
（図２（Ｄ）参照）。この負パルスは、モノマルチＩＣ
１９のトリガパルスとなるものであり、トリガ入力端子
１９ｃに入力される。

【００２７】トリガ入力端子１９ｃにトリガパルスが入
力されると、モノマルチＩＣ１９は、出力端子１９ｄに
転流用パルスを出力し、ノードＦの転流用パルス信号を
ＬｏｗからＨｉｇｈに変化させ（図２（Ｆ）参照）、ま
たＧＮＤ電位に固定していたディスチャージ端子１９ａ
を開放する。ディスチャージ端子１９ａの開放により、
抵抗１７からの電流によるコンデンサ１８の充電が開始
され、ノードＥの第２の制御信号がグランド電位から上
昇を開始する（図２（Ｅ）参照）。なお、モノマルチＩ
Ｃ１９は、パルス幅制御端子１９ｂの電位（ノードＥの
電位）が所定のスレッシュホールドレベルに上昇するま
で、転流用パルスの出力を継続する。

【００２８】ノードＦがＨｉｇｈに変化すると、バッフ
ァ２０は、ダイオード２１を介して転流用ＦＥＴのゲー
ト電極ＧをＬｏｗからＨｉｇｈに変化させ（図２（Ｇ）
参照）、これにより転流用ＦＥＴ６はターンオンする。
転流用ＦＥＴ６のターンオフには数１０［ナノ秒］の時
間がかかり、ゲート電極Ｇの電圧波形の立ち上がりが傾
斜する。

【００２９】次に、転流期間においては、ノードＦがＨ
ｉｇｈである間は、転流用ＦＥＴ６はオンしており、ま
たノードＥの第２の制御信号が三角波状に上昇していく
（図２（Ｅ）参照）。コンデンサ１８は、正電源ＶＤＤ
から抵抗１６および１７を介して供給される電流と、コ
ンデンサ１４から抵抗１５および１６を介して供給され
る電流とにより充電される。このとき、正電源ＶＤＤは
定電源なので正電源ＶＤＤから供給される電流は一定で
あるが、コンデンサ１４から供給される電流は、コンデ
ンサ１８の充電が開始される直前のノードＪの電位（コ
ンデンサ１４の端子間電圧）により変化する。すなわ
ち、モノマルチＩＣ１９にトリガパルスが入力され、コ
ンデンサ１８の充電が開始される直前のコンデンサ１４
の端子間電圧が大きいほど、ノードＥの電位上昇速度
（コンデンサ１８の充電速度）は速くなる。

【００３０】ノードＥの電位（パルス幅制御端子１９ｂ
の電位）が所定のスレッシュホールドレベルまで上昇す
ると、モノマルチＩＣ１９は、パルスの出力を停止し、
ノードＦの転流用パルス信号をＨｉｇｈからＬｏｗに変
化させ（図２（Ｆ）参照）、またディスチャージ端子１
９ａをグランド電位に固定し、コンデンサ１８を放電さ
せる。これにより、ノードＥの第２の制御信号はグラン
ド電位となる。モノマルチＩＣ１９の出力パルス幅は、
トリガパルスが入力されてからノードＥがスレッシュホ
ールドレベルに達するまでの期間に等しく、ノードＥの
電位上昇速度に依存する。ノードＥの電位上昇速度は、
上述したようにトリガパルスの入力直前のコンデンサ１
４の端子間電圧に依存する。従って、モノマルチＩＣ１
９の出力パルス幅は、トリガパルスの入力直前のコンデ
ンサ１４の端子間電圧に依存する。

【００３１】ノードＦがＬｏｗに変化すると、バッファ
２０はノードＫをＨｉｇｈからＬｏｗに変化させ、抵抗
２２を介して転流用ＦＥＴ６のゲート電極ＧをＨｉｇｈ
からＬｏｗに変化させる（図２（Ｇ）参照）。これによ
り転流用ＦＥＴ６はターンオフする。転流用ＦＥＴ６の
ターンオフには数１０［ナノ秒］の時間がかかり、ゲー
ト電極Ｇの電圧波形の立ち下がりが傾斜する。この転流
用ＦＥＴ６のターンオフ期間に、ゲート電極Ｇから抵抗
２２に電流が流れ、抵抗２２の端子間に電圧降下が生
じ、トランジスタ２３が瞬間的にターンオンし、トラン
ジスタ２３を介して抵抗２４にスパイク状の電流が流
れ、これによりノードＨの第２の検知信号にスパイク状
の正電圧が生成される（図２（Ｈ）参照）。この第２の
制御信号の正電圧は、ノードＣがＬｏｗであり、インバ
ータ１１がノードＩを開放している期間にのみノードＩ
に伝達される。トランジスタ１２は、ノードＩが正電位
となる期間オンし、コンデンサ１４の電荷の一部を放電
させ、コンデンサＣ１４の端子間電圧（ノードＪの電
位）を降下させる。

【００３２】次に、主スイッチＦＥＴ３のゲート電極Ａ
がＬｏｗからＨｉｇｈに変化し、転流期間から整流期間
に変化すると、パルストランス１０は、ノードＣの第１
の検知信号をＬｏｗからＨｉｇｈに変化させる（図２
（Ｃ）参照）。ノードＣの第１の検知信号がＨｉｇｈに
変化すると、インバータ１１は開放していたノードＩを
強制的にグランド電位にする（図２（Ｉ）参照）。ま
た、コンデンサ２５および抵抗２６からなるＣＲ微分回
路は、ノードＤの第１の制御信号をＧＮＤ電位から正電
位に変化させ、ノードＤに正パルスを生成する（図２
（Ｄ）参照）。なお、この正パルスは、モノマルチＩＣ
１９のトリガパルスとはならない。

【００３３】以下に、同期整流回路１０１の制御手段に
よる転流用ＦＥＴ６のターンオフタイミングの調整動作
について説明する。まず、ノードＪの電位（コンデンサ
１４の端子間電圧）をＶＤＤレベルにしてトリガパルス
を入力したときに、モノマルチＩＣ１９の出力パルス幅
が転流期間よりも短くなるように、抵抗１６，１７、お
よびコンデンサ１８の値を設定しておく。

【００３４】図２の期間Ｔ１においては、転流期間中に
転流用ＦＥＴ６がターンオフし、転流期間の終了よりも
前に、ノードＨが正電位となる期間が終了している。こ
の場合は、ノードＨの第２の検知信号の全正電位期間に
おいて、ノードＩが正電位となり、トランジスタ１２が
オンし、コンデンサ１４が放電する。また、図２の期間
Ｔ３においては、転流用ＦＥＴ６のターンオフタイミン
グが転流期間の終了時期と一致し、整流期間の開始とと
もにノードＨが正電位となる。この場合は、ノードＨの
第２の検知信号の全正電位期間において、ノードＩはグ
ランド電位となり、トランジスタ１２はオンせず、コン
デンサ１４は放電しない。また、図２の期間Ｔ２におい
ては、転流期間中における上記の期間Ｔ１よりも遅い時
期に転流用ＦＥＴ６がターンオフし、ノードＨの第２の
検知信号の正電位期間が、転流期間の終了時期と重なり
合っている。この場合は、転流期間の終了時よりも前の
ノードＨの部分的な正電位期間において、ノードＩが正
電位となり、トランジスタ１２がオンし、コンデンサ１
４が放電する。トランジスタ１２のオン期間は上記の期
間Ｔ１におけるそれよりも短く、コンデンサ１４の放電
によるノードＪの電位降下は上記の期間Ｔ１におけるそ
れよりも小さくなる。

【００３５】転流用ＦＥＴ６のターンオフタイミングを
決めるノードＦの転流用パルスの幅は、上述したよう
に、転流期間の開始時のノードＪの電位（コンデンサ１
４の端子間電圧）により決まるので、コンデンサ１４の
容量値を、例えば、図２（Ｈ）の第２の検知信号の正電
位頂部Ｐが転流期間の終了時期と一致するときに、転流
期間の開始時のノードＪの電位が一定値を保つように設
定する。これにより、制御手段は、期間Ｔ１およびＴ２
のように、正電位頂部Ｐが転流期間の終了時よりも前に
あるときには転流用パルスの幅を長くし、また期間Ｔ１
のように、正電位頂部Ｐが転流期間の終了時よりもあと
にあるときには転流用パルスの幅を短くする。すなわ
ち、制御手段は、正電位頂部Ｐが転流期間の終了時期と
一致し、転流用ＦＥＴ６が転流期間の終了直前（主スイ
ッチＦＥＴ３のターンオン直前）にターンオフするよう
に、転流用パルスの幅を制御する。

【００３６】また、制御手段は、ゲート電極の電位変化
を検知することにより、主スイッチＦＥＴ３の実際のタ
ーンオンタイミングおよび転流用ＦＥＴ６の実際のター
ンオフタイミングに基づいて、転流用パルスの幅を制御
する構成なので、ＦＥＴのスイッチング遅延時間のバラ
ツキを吸収し、主スイッチＦＥＴ３のターンオフ直前
に、また内部寄生ダイオードをオンさせることなく、確
実に転流用ＦＥＴ６をターンオフさせることができる。
従って、転流期間から整流期間に変化したときに、２次
側ホット端子２ｂ−ｈ→転流用ＦＥＴ６→整流用ＦＥＴ
５→２次側コールド端子２ｂ−ｃという経路で無効電流
が流れることはなく、電源効率を高くすることができ
る。

【００３７】このように実施の形態１によれば、転流用
ＦＥＴ６のゲート電極Ｇを駆動する駆動手段１１０と、
駆動手段１１０を制御する制御手段とを設け、制御手段
により、主スイッチＦＥＴ３のターンオンタイミングに
対する転流用ＦＥＴ６のターンオフタイミングのずれ量
を検知し、転流用ＦＥＴ６が主スイッチＦＥＴ３のター
ンオンの直前にターンオフするように駆動手段１１０を
制御するようにしたことにより、無効電流が流れること
はなく、電源効率を高くすることができる。

【００３８】実施の形態２ 上記実施の形態１では、転流用ＦＥＴ６のゲート電極Ｇ
とノードＫ（バッファ２０の出力端子）との間に、ダイ
オード２１および抵抗２２を設けて第２の検知部を構成
したが、ゲート電極ＧとノードＫとの間にカレントトラ
ンスを設けて第２の検知部を構成しても良い。カレント
トランスは、１次巻線を１ターンあるいは数ターンにす
ることにより１次巻線の端子間を短絡と見なせるように
したトランスである。

【００３９】この実施の形態２のフォワード型コンバー
タ電源は、図１の実施の形態１のフォワード型コンバー
タ電源において、同期整流回路１０１の第２の検知部１
１３を、カレントトランスを用いて構成した第２の検知
部１１５としたものである。図３は本発明の実施の形態
２における第２の検知部１１５の構成を示す回路図であ
る。第２の検知部１１５は、図１の第２の検知部１１３
と同様に転流用ＦＥＴ６のターンオフタイミングを検知
し、このタイミングを示す第２の検知信号をノードＨに
生成するものであり、カレントトランス３０と、ダイオ
ード３１と、抵抗３２とを有する。

【００４０】カレントトランス３０は、端子間を短絡と
見なせる１次巻線３０ａと、２次巻線３０ｂとを有す
る。１次巻線３０ａのホット端子はノードＫに接続さ
れ、１次巻線３０ａのコールド端子は転流用ＦＥＴ６の
ゲート電極Ｇに接続され、２次巻線３０ｂのホット端子
はグランドに接続され、２次巻線３０ｂのコールド端子
はダイオード３１のアノード電極に接続されている。ま
た、ダイオード３１のカソード電極は、ノードＨに接続
されるとともに、抵抗３２を介してグランドに接続され
ている。

【００４１】実施の形態２におけるノードＫ，Ｇ，Ｈの
電圧波形は、図２に示すものと同じである。第２の検知
部１１５において、バッファ２０によりノードＫがＨｉ
ｇｈからＬｏｗに変化したときに、２次巻線３０ｂのコ
ールド端子が正電位となり、ダイオード３１がオンし、
抵抗３２に電流が流れ、ノードＨにスパイク状の正電圧
が発生する（図２（Ｈ）参照）。また、ノードＫがＨｉ
ｇｈからＬｏｗに変化したときには、２次巻線３０ｂの
コールド端子が負電位となるので、ダイオード３１はオ
ンせず、抵抗３２には電流が流れない。すなわち、第２
の検知部１１５は、上記実施の形態１の第２の検知部１
１３と同様に、転流用ＦＥＴ６のゲート電圧ＧがＨｉｇ
ｈからＬｏｗに変化したときにのみ、ノードＨの第２の
検知信号にスパイク状の正電圧を発生させる。

【００４２】このように実施の形態２によれば、転流用
ＦＥＴ６のゲート電極Ｇを駆動する駆動手段１１０と、
駆動手段１１０を制御する制御手段とを設け、制御手段
の第２の検知部１１５をカレントトランス３０を用いて
構成し、上記実施の形態同様に、制御手段により、主ス
イッチＦＥＴ３のターンオンタイミングに対する転流用
ＦＥＴ６のターンオフタイミングのずれ量を検知し、転
流用ＦＥＴ６が主スイッチＦＥＴ３のターンオンの直前
にターンオフするように駆動手段１１０を制御するよう
にしたことにより、無効電流が流れることはなく、電源
効率を高くすることができる。

【００４３】

【発明の効果】以上説明したように、転流用ＦＥＴのゲ
ート電極を駆動する駆動手段と、この駆動手段を制御す
る制御手段とを設け、制御手段により、主スイッチのタ
ーンオンタイミングに対する転流用ＦＥＴのターンオフ
タイミングのずれ量を検知し、転流用ＦＥＴが主スイッ
チのターンオンの直前にターンオフするように駆動手段
を制御するようにしたことにより、無効電流が流れるこ
とはなく、電源効率を高くすることができるという効果
がある。

【図面の簡単な説明】

【図１】本発明の実施の形態１のフォワード型コンバー
タ電源の構成を示す回路図である。

【図２】本発明の実施の形態１のフォワード型コンバー
タ電源における各部の動作波形図である。

【図３】本発明の実施の形態２のフォワード型コンバー
タ電源における第２の検知部の構成を示す回路図であ
る。

【図４】従来のフォワード型コンバータ電源の構成を示
す回路図である。

【符号の説明】

２ 主トランス、 ３ 主スイッチＦＥＴ、 ５ 整流
用ＦＥＴ、 ６ 転流用ＦＥＴ、 ７ チョークコイ
ル、 ８，１４，１８，２５ コンデンサ、 ９負荷接
続端子、 １０ パルストランス、 １１ インバー
タ、 １２ ｎｐｎトランジスタ、 １３，１５，１
６，１７，２２，２４，２６，３２ 抵抗、１９ モノ
マルチＩＣ、 ２０ バッファ、 ２１，３１ ダイオ
ード、 ２３ ｐｎｐトランジスタ、 １０１ 同期整
流回路、 １０２ 平滑回路、 １１０ 駆動手段、
１１１ 第１の検知部、 １１２ 第１の制御信号生成
部、１１３，１１５ 第２の検知部、 １１４ 第２の
制御信号生成部。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 主トランスの１次側に印加する電圧を主
   スイッチによりスイッチングするスイッチング電源に用
   いられ、前記主トランスの２次側に誘起された電圧を整
   流する同期整流回路において、 ゲート電極を前記主トランスの２次側ホット端子に接続
   し、ソース電極をグランドに接続し、ドレイン電極を前
   記主トランスの２次側コールド端子に接続した整流用Ｆ
   ＥＴと、 ソース電極をグランドに接続し、ドレイン電極を前記主
   トランスの２次側ホット端子に接続した転流用ＦＥＴ
   と、 前記転流用ＦＥＴのゲート電極を駆動する駆動手段と、 前記主スイッチのターンオンタイミングに対する前記転
   流用ＦＥＴのターンオフタイミングのずれ量を検知し、
   前記転流用ＦＥＴが前記主スイッチのターンオンの直前
   にターンオフするように前記駆動手段を制御する制御手
   段とを有することを特徴とする同期整流回路。
2. 【請求項２】 前記制御手段は、さらに、 前記主スイッチのターンオフタイミングを検知し、前記
   主スイッチのターンオフをトリガとして前記転流用ＦＥ
   Ｔがターンオンするように前記駆動手段を制御すること
   を特徴とする請求項１記載の同期整流回路。
3. 【請求項３】 前記制御手段は、 前記主スイッチのスイッチングタイミングを検知し、こ
   のタイミングを示す第１の検知信号を生成する第１の検
   知部と、 前記転流用ＦＥＴのターンオフタイミングを検知し、こ
   のタイミングを示す第２の検知信号を生成する第２の検
   知部と、 前記第１の検知信号に基づいて、前記転流用ＦＥＴをタ
   ーンオンさせるための第１の制御信号を生成する第１の
   制御信号生成部と、 前記第１および第２の検知信号に基づいて、前記転流用
   ＦＥＴのオン期間を調整するための第２の制御信号を生
   成する第２の制御信号生成部とを有し、 前記駆動手段は、前記転流用ＦＥＴを、前記第１の制御
   信号により決まるタイミングでターンオンさせ、前記第
   ２の制御信号により決まる時間だけオンさせたあとにタ
   ーンオフさせることを特徴とする請求項２記載の同期整
   流回路。
4. 【請求項４】 前記駆動手段は、 前記第１の制御信号が入力されるトリガ入力端子と、前
   記第２の制御信号が入力されるパルス幅制御端子と、パ
   ルスの出力端子とを備え、前記トリガ入力端子が所定の
   トリガレベルに変化してから前記パルス幅制御端子が所
   定のスレッシュホールドレベルに変化するまでの間、パ
   ルスを出力するモノステーブルマルチバイブレータ回路
   と、 前記モノステーブルマルチバイブレータ回路から入力さ
   れる前記パルスに従って、前記転流用ＦＥＴのゲート電
   極を駆動するバッファ回路とを有することを特徴とする
   請求項３記載の同期整流回路。
5. 【請求項５】 前記主スイッチは、前記主トランスの１
   次側に直列に設けられ、ゲート電極が外部から駆動され
   るＦＥＴであり、 前記第１の検知信号は、前記主スイッチＦＥＴがオフの
   とき第１のレベルとなり、オンのとき第２のレベルとな
   る信号であり、 前記モノステーブルマルチバイブレータ回路は、さらに
   前記パルス幅制御端子に接続するディスチャージ端子を
   備え、前記トリガ入力端子が前記トリガレベルになると
   前記ディスチャージ端子を開放し、前記パルス幅制御端
   子が前記スレッシュホールドレベルになると前記ディス
   チャージ端子をグランド電位にするものであり、 前記第２の制御信号生成部は、 第１の内部ノードと前記第２の検知信号が入力される入
   力端子との間に設けられた第１の抵抗と、 前記第１の検知信号が第１のレベルのとき前記第１の内
   部ノードを開放し、前記第１の検知信号が第２のレベル
   のとき前記第１の内部ノードをグランドに接続すること
   により、前記主スイッチのターンオンタイミングに対す
   る前記転流用ＦＥＴのターンオフタイミングのずれ量に
   応じたずれ検知信号を前記第１の内部ノードに生成する
   ずれ検知信号生成回路と、 ベース電極が前記第１の内部ノードに接続され、エミッ
   タ電極がグランドに接続され、コレクタ電極が第２の内
   部ノードに接続された第１のバイポーラトランジスタ
   と、 前記第２の内部ノードとグランドの間に設けられた第１
   のコンデンサと、 第３の内部ノードと前記第２の内部ノードとの間に設け
   られた第２の抵抗と、 正電源と前記第３の内部ノードとの間に設けられた第３
   の抵抗と、 前記第３の内部ノードと前記パルス幅制御端子との間に
   設けられた第４の抵抗と、 前記パルス幅制御端子とグランドとの間に設けられた第
   ２のコンデンサとを有し、 前記第２の検知部は、 アノード電極が前記バッファの出力端子に接続され、カ
   ソード電極が前記転流用ＦＥＴのゲート電極に接続され
   たダイオードと、 前記バッファの出力端子と前記転流用ＦＥＴのゲート電
   極の間に設けられた第５の抵抗と、 第６の抵抗と、 ベース電極が前記バッファの出力端子に接続され、エミ
   ッタ電極が前記転流用ＦＥＴのゲート電極に接続され、
   コレクタ電極が前記第２の抵抗を介してグランドに接続
   されているとともに前記第２の検知信号の出力端子とな
   る第２のバイポーラトランジスタとを有することを特徴
   とする請求項４記載の同期整流回路。
6. 【請求項６】 前記主スイッチは、前記主トランスの１
   次側に直列に設けられ、ゲート電極が外部から駆動され
   るＦＥＴであり、 前記第１の検知信号は、前記主スイッチＦＥＴがオフの
   とき第１のレベルとなり、オンのとき第２のレベルとな
   る信号であり、 前記モノステーブルマルチバイブレータ回路は、さらに
   前記パルス幅制御端子に接続するディスチャージ端子を
   備え、前記トリガ入力端子が前記トリガレベルになると
   前記ディスチャージ端子を開放し、前記パルス幅制御端
   子が前記スレッシュホールドレベルになると前記ディス
   チャージ端子をグランド電位にするものであり、 前記第２の制御信号生成部は、 第１の内部ノードと前記第２の検知信号が入力される入
   力端子との間に設けられた第１の抵抗と、 前記第１の検知信号が第１のレベルのとき前記第１の内
   部ノードを開放し、前記第１の検知信号が第２のレベル
   のとき前記第１の内部ノードをグランドに接続すること
   により、前記主スイッチのターンオンタイミングに対す
   る前記転流用ＦＥＴのターンオフタイミングのずれ量に
   応じたずれ検知信号を前記第１の内部ノードに生成する
   ずれ検知信号生成回路と、 ベース電極が前記第１の内部ノードに接続され、エミッ
   タ電極がグランドに接続され、コレクタ電極が第２の内
   部ノードに接続された第１のバイポーラトランジスタ
   と、 前記第２の内部ノードとグランドの間に設けられた第１
   のコンデンサと、 第３の内部ノードと前記第２の内部ノードとの間に設け
   られた第２の抵抗と、 正電源と前記第３の内部ノードとの間に設けられた第３
   の抵抗と、 前記第３の内部ノードと前記パルス幅制御端子との間に
   設けられた第４の抵抗と、 前記パルス幅制御端子とグランドとの間に設けられた第
   ２のコンデンサとを有し、 前記第２の検知部は、 １次側ホット端子が前記バッファの出力端子に接続さ
   れ、１次側コールド端子が前記転流用ＦＥＴのゲート電
   極に接続され、２次側ホット端子がグランドに接続され
   たカレントトランスと、 第５の抵抗と、 アノード電極が前記カレントトランスの２次側コールド
   端子に接続され、カソード電極が前記第５の抵抗を介し
   てグランドに接続されるとともに前記第２の検知信号の
   出力端子となるダイオードとを有することを特徴とする
   請求項４記載の同期整流回路。
7. 【請求項７】 前記第１の検知部は、１次側ホット端子
   が前記主スイッチＦＥＴのゲート電極に接続され、１次
   側および２次側のコールド端子がグランドに接続され、
   ２次側ホット端子が前記第１の検知信号の出力端子とな
   るパルストランスであることを特徴とする請求項５また
   は６に記載の同期整流回路。
8. 【請求項８】 前記第１の制御信号生成部は、前記検知
   信号を微分し、この微分信号を前記第１の制御信号とす
   るＣＲ微分回路であることを特徴とする請求項５または
   ６に記載の同期整流回路。
9. 【請求項９】 １次側ホット端子に直流電圧が入力され
   る主トランスと、 前記主トランスの１次側コールド端子とグランドとの間
   をスイッチングする主スイッチと、 前記主トランスの２次側に誘起された電圧を整流する同
   期整流回路と、 前記同期整流回路により整流された電圧を平滑化する平
   滑回路とを備え、 前記同期整流回路が、 ゲート電極を前記主トランスの２次側ホット端子に接続
   し、ソース電極をグランドに接続し、ドレイン電極を前
   記主トランスの２次側コールド端子に接続した整流用Ｆ
   ＥＴと、 ソース電極をグランドに接続し、ドレイン電極を前記主
   トランスの２次側ホット端子に接続した転流用ＦＥＴ
   と、 前記転流用ＦＥＴのゲート電極を駆動する駆動手段と、 前記主スイッチのターンオンタイミングに対する前記転
   流用ＦＥＴのターンオフタイミングのずれ量を検知し、
   前記転流用ＦＥＴが前記主スイッチのターンオンの直前
   にターンオフするように前記駆動手段を制御する制御手
   段とを有することを特徴とするフォワード型コンバータ
   電源。
10. 【請求項１０】 前記制御手段は、 さらに、前記主スイッチのターンオフタイミングを検知
    し、前記主スイッチのターンオフをトリガとして前記転
    流用ＦＥＴがターンオンするように前記駆動手段を制御
    するものであり、 前記主スイッチのスイッチングタイミングを検知し、こ
    のタイミングを示す第１の検知信号を生成する第１の検
    知部と、 前記転流用ＦＥＴのターンオフタイミングを検知し、こ
    のタイミングを示す第２の検知信号を生成する第２の検
    知部と、 前記第１の検知信号に基づいて、前記転流用ＦＥＴをタ
    ーンオンさせるための第１の制御信号を生成する第１の
    制御信号生成部と、 前記第１および第２の検知信号に基づいて、前記転流用
    ＦＥＴのオン期間を調整するための第２の制御信号を生
    成する第２の制御信号生成部とを有し、 前記駆動手段は、前記転流用ＦＥＴを、前記第１の制御
    信号により決まるタイミングでターンオンさせ、前記第
    ２の制御信号により決まる時間だけオンさせたあとにタ
    ーンオフさせることを特徴とする請求項９記載のフォワ
    ード型コンバータ電源。
11. 【請求項１１】 前記主スイッチが、前記主トランスの
    １次側に直列に設けられ、ゲート電極が外部から駆動さ
    れるＦＥＴであり、 前記平滑回路が、 負荷に接続するための負荷接続端子と前記主トランジス
    タの２次側ホット端子との間に設けられたチョークコイ
    ルと、 前記負荷接続端子とグランドとの間に設けられたコンデ
    ンサとを有することを特徴とする請求項９または１０に
    記載のフォワード型コンバータ電源。