JPH11203105A - スキャンチェイン生成方式 - Google Patents
スキャンチェイン生成方式Info
- Publication number
- JPH11203105A JPH11203105A JP10002069A JP206998A JPH11203105A JP H11203105 A JPH11203105 A JP H11203105A JP 10002069 A JP10002069 A JP 10002069A JP 206998 A JP206998 A JP 206998A JP H11203105 A JPH11203105 A JP H11203105A
- Authority
- JP
- Japan
- Prior art keywords
- buffer
- scan chain
- scan
- wiring length
- buffers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】論理回路の大規模化に伴い、テスト容易化回路
の一部を成すスキャンチェインの占める配線領域および
ＦＦの駆動能力不足に対処するためのバッファ挿入につ
いても軽視できないものとなっている。 【解決手段】スキャンチェイン生成時に、スキャンイン
バッファとプリバッファを挿入し、スキャンインバッフ
ァを始点とし、ＦＦを経由しプリバッファを終点とする
スキャンチェインを生成し、配置位置が決まっていない
ため、配線長が長くなり駆動能力不足が予想されるブロ
ック間にバッファを挿入し、自動配置を行う。
の一部を成すスキャンチェインの占める配線領域および
ＦＦの駆動能力不足に対処するためのバッファ挿入につ
いても軽視できないものとなっている。 【解決手段】スキャンチェイン生成時に、スキャンイン
バッファとプリバッファを挿入し、スキャンインバッフ
ァを始点とし、ＦＦを経由しプリバッファを終点とする
スキャンチェインを生成し、配置位置が決まっていない
ため、配線長が長くなり駆動能力不足が予想されるブロ
ック間にバッファを挿入し、自動配置を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、論理回路における
テスト容易化回路の一部を成すスキャンチェインの生成
方式に関するものである。
テスト容易化回路の一部を成すスキャンチェインの生成
方式に関するものである。
【０００２】
【従来の技術】従来のスキャンチェインは、配置を考慮
した接続順序になっていないため配線領域を多く必要と
し、近年の論理回路の大規模化に伴い、スキャンチェイ
ンの占める配線領域が他の論理回路の配線領域に大きく
影響すると考えられる。その上、スキャンチェイン生成
時にはまだ配置が決定していないことから、フリップフ
ロップ（以下ＦＦという）の駆動能力不足に対処するた
めのバッファ挿入位置を配線長が長くなると予想される
ブロック間としている。スキャンチェインの配線量増大
に対処するものには、例えば情報処理学会第５２回（平
成８年前期）全国大会の「スキャンパスの線長最適化と
ホールドタイム補償の一手法」、情報処理学会設計自動
化研究会の「マルチスキャンチェイン最適化手法」が挙
げられる。
した接続順序になっていないため配線領域を多く必要と
し、近年の論理回路の大規模化に伴い、スキャンチェイ
ンの占める配線領域が他の論理回路の配線領域に大きく
影響すると考えられる。その上、スキャンチェイン生成
時にはまだ配置が決定していないことから、フリップフ
ロップ（以下ＦＦという）の駆動能力不足に対処するた
めのバッファ挿入位置を配線長が長くなると予想される
ブロック間としている。スキャンチェインの配線量増大
に対処するものには、例えば情報処理学会第５２回（平
成８年前期）全国大会の「スキャンパスの線長最適化と
ホールドタイム補償の一手法」、情報処理学会設計自動
化研究会の「マルチスキャンチェイン最適化手法」が挙
げられる。
【０００３】
【発明が解決しようとする課題】近年の論理回路の大規
模化に伴い、テスト容易化回路の一部を成すスキャンチ
ェインの占める配線領域およびＦＦの駆動能力不足に対
処するためのバッファ挿入についても軽視できないもの
となっている。
模化に伴い、テスト容易化回路の一部を成すスキャンチ
ェインの占める配線領域およびＦＦの駆動能力不足に対
処するためのバッファ挿入についても軽視できないもの
となっている。
【０００４】よって、本発明の目的はこのスキャンチェ
インの総配線長を削減し、最適な箇所にバッファを挿入
するスキャンチェイン生成方式を提供することにある。
インの総配線長を削減し、最適な箇所にバッファを挿入
するスキャンチェイン生成方式を提供することにある。
【０００５】
【課題を解決するための手段】スキャンチェイン生成時
に、スキャンインバッファとプリバッファを挿入し、ス
キャンインバッファを始点とし、ＦＦを経由しプリバッ
ファを終点とするスキャンチェインを生成する。この時
は配置位置が決まっていないため、配線長が長くなり駆
動能力不足が予想されるブロック間にバッファを挿入
し、自動配置を行う。配置が決まった後で、スキャンイ
ンバッファからプリバッファまでの経路を総配線長が短
くなるよう改善し、不要となったバッファは削除し、配
線長が駆動能力不足となる制限値を超えている箇所にバ
ッファを再挿入する。
に、スキャンインバッファとプリバッファを挿入し、ス
キャンインバッファを始点とし、ＦＦを経由しプリバッ
ファを終点とするスキャンチェインを生成する。この時
は配置位置が決まっていないため、配線長が長くなり駆
動能力不足が予想されるブロック間にバッファを挿入
し、自動配置を行う。配置が決まった後で、スキャンイ
ンバッファからプリバッファまでの経路を総配線長が短
くなるよう改善し、不要となったバッファは削除し、配
線長が駆動能力不足となる制限値を超えている箇所にバ
ッファを再挿入する。
【０００６】
【発明の実施の形態】以下、本発明の実施例を図１から
図６を用いて順に説明する。
図６を用いて順に説明する。
【０００７】図１は本発明を実施する計算機システムの
一例であり、入力装置１００、中央処理装置１１０、出
力装置１２０、記憶装置１３０から構成される。
一例であり、入力装置１００、中央処理装置１１０、出
力装置１２０、記憶装置１３０から構成される。
【０００８】スキャンチェインの初期生成時には、まだ
配置が決まっていないため、機能毎に分けられたブロッ
クに渡る場合は駆動力不足になる恐れがあるため、バッ
ファを挿入し、その後自動配置を行う。しかし、自動配
置ではスキャンチェインについてはタイミング的に厳し
くないという理由から自動配置の最適化から除外され、
接続順序を無視した配置となるため、配線長が増大する
他、ブロック間であっても配線長が短くバッファが不要
とされる所にもバッファが挿入されため、レイアウト収
容性に大きく影響する。
配置が決まっていないため、機能毎に分けられたブロッ
クに渡る場合は駆動力不足になる恐れがあるため、バッ
ファを挿入し、その後自動配置を行う。しかし、自動配
置ではスキャンチェインについてはタイミング的に厳し
くないという理由から自動配置の最適化から除外され、
接続順序を無視した配置となるため、配線長が増大する
他、ブロック間であっても配線長が短くバッファが不要
とされる所にもバッファが挿入されため、レイアウト収
容性に大きく影響する。
【０００９】そこで、順序を入替えても機能的に問題の
ないスキャンチェインを総配線長が短くなるように接続
順序を入替え、バッファを最適に挿入することにより収
納可能論理回路の増大が図れる。このように、スキャン
チェインの配線経路を短くし、バッファ挿入箇所を最適
にすることが本発明の特徴的内容である。
ないスキャンチェインを総配線長が短くなるように接続
順序を入替え、バッファを最適に挿入することにより収
納可能論理回路の増大が図れる。このように、スキャン
チェインの配線経路を短くし、バッファ挿入箇所を最適
にすることが本発明の特徴的内容である。
【００１０】本発明であるスキャンチェイン生成方式の
処理の流れは図２に示すようにスキャンチェイン初期生
成処理（２００処理）、自動配置処理（２１０処理）、
スキャンチェイン付替え処理（２２０処理）、バッファ
挿入／削除処理（２３０処理）の一連の処理を行う。
処理の流れは図２に示すようにスキャンチェイン初期生
成処理（２００処理）、自動配置処理（２１０処理）、
スキャンチェイン付替え処理（２２０処理）、バッファ
挿入／削除処理（２３０処理）の一連の処理を行う。
【００１１】先ず、スキャンチェイン初期生成処理では
スキャンインバッファおよびプリバッファを挿入し、ス
キャンインバッファを始点としＦＦを経由してプリバッ
ファ終点とするスキャンチェインを生成する。配線長が
駆動力不足となる制限値を超えるとスキャン用クロック
レートが保証出来なくなるため、配線長が制限値を超え
ているＦＦ間またはＦＦ−プリバッファ間にバッファを
挿入する必要があるが、この時点ではまだ配置位置が決
まっていないため配線長が制限値を超えると予想される
ブロック間にバッファを挿入する。
スキャンインバッファおよびプリバッファを挿入し、ス
キャンインバッファを始点としＦＦを経由してプリバッ
ファ終点とするスキャンチェインを生成する。配線長が
駆動力不足となる制限値を超えるとスキャン用クロック
レートが保証出来なくなるため、配線長が制限値を超え
ているＦＦ間またはＦＦ−プリバッファ間にバッファを
挿入する必要があるが、この時点ではまだ配置位置が決
まっていないため配線長が制限値を超えると予想される
ブロック間にバッファを挿入する。
【００１２】スキャンチェインの論理図レベルの図を図
３に示す。３３０および３３１が挿入したスキャンイン
バッファ、３４１および３４２が挿入したプリバッフ
ァ、３７０、３７１および３７２がブロック間に渡るた
めに挿入したバッファである。
３に示す。３３０および３３１が挿入したスキャンイン
バッファ、３４１および３４２が挿入したプリバッフ
ァ、３７０、３７１および３７２がブロック間に渡るた
めに挿入したバッファである。
【００１３】次に、自動配置処理で全面配置を行うが、
タイミング的に厳しくないスキャンチェインについては
接続を無視した配置となるため、図４に示すように配線
長が非常に長くなっている。また、ブロック間の配線長
が駆動力不足となる制限値以下であるにもかかわらずバ
ッファが挿入されている場合がある。
タイミング的に厳しくないスキャンチェインについては
接続を無視した配置となるため、図４に示すように配線
長が非常に長くなっている。また、ブロック間の配線長
が駆動力不足となる制限値以下であるにもかかわらずバ
ッファが挿入されている場合がある。
【００１４】そこで、スキャンチェインの接続順序は付
替えても機能的に問題がないため、スキャンチェインの
付替え処理を行い、スキャンチェインの総配線長を最小
化する。スキャンチェインの総配線長を最小化するため
には、先ずスキャンインバッファとプリバッファの距離
が最小となるように対応付けペアとし、ＦＦを最も近い
ペアに割当てる。
替えても機能的に問題がないため、スキャンチェインの
付替え処理を行い、スキャンチェインの総配線長を最小
化する。スキャンチェインの総配線長を最小化するため
には、先ずスキャンインバッファとプリバッファの距離
が最小となるように対応付けペアとし、ＦＦを最も近い
ペアに割当てる。
【００１５】この時、ＦＦがあるペアに偏って割当てら
れるのを防ぐため上限値を設定し、上限値を超えた場合
は超過分を優先度の低い順に割当てを解除し、別のペア
の中で最も距離の短いペアに割当てる。
れるのを防ぐため上限値を設定し、上限値を超えた場合
は超過分を優先度の低い順に割当てを解除し、別のペア
の中で最も距離の短いペアに割当てる。
【００１６】こうして出来たグループ毎に配線長が短く
なるよう順序付けを行う。図５にスキャンチェインの順
序を入替えた図を示す。バッファの挿入／削除処理で
は、配線長が制限値を超えているＦＦ間またはＦＦ−プ
リバッファ間に新たに挿入し、スキャンチェイン初期生
成処理で挿入したバッファの内、不要となったバッファ
は削除し、バッファを再配置する。
なるよう順序付けを行う。図５にスキャンチェインの順
序を入替えた図を示す。バッファの挿入／削除処理で
は、配線長が制限値を超えているＦＦ間またはＦＦ−プ
リバッファ間に新たに挿入し、スキャンチェイン初期生
成処理で挿入したバッファの内、不要となったバッファ
は削除し、バッファを再配置する。
【００１７】図６ではＦＦ３５２とＦＦ３５９の配線長
が制限値を超えたため、間にバッファ３７３を挿入し、
図５のバッファ３７０、３７１および３７２は削除す
る。これにより配線長が短く、最適な箇所にバッファを
挿入したスキャンチェインを生成することが出来る。
が制限値を超えたため、間にバッファ３７３を挿入し、
図５のバッファ３７０、３７１および３７２は削除す
る。これにより配線長が短く、最適な箇所にバッファを
挿入したスキャンチェインを生成することが出来る。
【００１８】
【発明の効果】以上、説明したように、スキャンチェイ
ンの総配線長を短く出来、最適な位置に駆動能力不足を
補うバッファを挿入することが出来る。
ンの総配線長を短く出来、最適な位置に駆動能力不足を
補うバッファを挿入することが出来る。
【図１】本発明を実施する計算機システムの一例を示す
図である。
図である。
【図２】本発明であるスキャンチェイン生成方式の処理
の流れを示すフローチャート図である。
の流れを示すフローチャート図である。
【図３】本発明におけるスキャンチェイン初期生成時の
スキャンチェインを論理レベルで表現した図である。
スキャンチェインを論理レベルで表現した図である。
【図４】本発明における自動配置処理で、セルの配置が
確定した後の配置位置および結線関係を示した図であ
る。
確定した後の配置位置および結線関係を示した図であ
る。
【図５】本発明におけるスキャンチェイン付替え処理
で、接続順序を入替えた後の結線関係を示した図であ
る。
で、接続順序を入替えた後の結線関係を示した図であ
る。
【図６】本発明におけるバッファ挿入／削除処理でバッ
ファを挿入または削除した後の配置位置および結線関係
を示した図である。
ファを挿入または削除した後の配置位置および結線関係
を示した図である。
３０１，３０２，３０３，３０４…ボンディングパッ
ド、３１０，３１１，３１２，３１３…入出力セル、３
２０，３２１，３２２，３２３…一般セル、３３０，３
３１…スキャンインバッファ、 ３４１，３４２…プリ
バッファ、３５０,３５１,３５２,３５３,３５４,３５
５,３５６,３５７,３５８,３５９,３６０,３６１,３６
２,３６３,３６４,３６５,３６６…ＦＦ、３７０，３７
１，３７２，３７３…バッファ、３８０，３８１，３８
２，３８３…ブロック。
ド、３１０，３１１，３１２，３１３…入出力セル、３
２０，３２１，３２２，３２３…一般セル、３３０，３
３１…スキャンインバッファ、 ３４１，３４２…プリ
バッファ、３５０,３５１,３５２,３５３,３５４,３５
５,３５６,３５７,３５８,３５９,３６０,３６１,３６
２,３６３,３６４,３６５,３６６…ＦＦ、３７０，３７
１，３７２，３７３…バッファ、３８０，３８１，３８
２，３８３…ブロック。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 湯山 恭史 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 望月 政和 神奈川県横浜市戸塚区戸塚町180番地 日 立通信システム株式会社内 (72)発明者 浜地 千晴 神奈川県横浜市戸塚区戸塚町180番地 日 立通信システム株式会社内
Claims (1)
- 【請求項１】論理回路におけるテスト容易化回路の一部
を成すスキャンチェインにおいて、スキャン用クロック
レートを保証するバッファを、スキャンチェイン初期生
成時には駆動力不足と予想される機能毎に分割された回
路（以下ブロックという）間に挿入し、自動配置によっ
て配置位置が決定した時点で、スキャンチェインを付替
え、総配線長を短くした上で駆動力不足となる箇所に再
挿入し、かつ総配線長を短くし、最適な箇所にバッファ
を挿入することを特徴としたスキャンチェイン生成方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10002069A JPH11203105A (ja) | 1998-01-08 | 1998-01-08 | スキャンチェイン生成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10002069A JPH11203105A (ja) | 1998-01-08 | 1998-01-08 | スキャンチェイン生成方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11203105A true JPH11203105A (ja) | 1999-07-30 |
Family
ID=11519068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10002069A Pending JPH11203105A (ja) | 1998-01-08 | 1998-01-08 | スキャンチェイン生成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11203105A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6877120B2 (en) | 2001-08-08 | 2005-04-05 | Fujitsu Limited | Method of acquiring scan chain reorder information, and computer product |
| US7480844B2 (en) | 2005-03-18 | 2009-01-20 | Fujitsu Limited | Method for eliminating hold error in scan chain |
-
1998
- 1998-01-08 JP JP10002069A patent/JPH11203105A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6877120B2 (en) | 2001-08-08 | 2005-04-05 | Fujitsu Limited | Method of acquiring scan chain reorder information, and computer product |
| US7480844B2 (en) | 2005-03-18 | 2009-01-20 | Fujitsu Limited | Method for eliminating hold error in scan chain |
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