JPH11187360A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【課題】プログレッシブ走査方式の表示情報をインター
レス走査方式の表示情報に変換して表示した際のフリッ
カ妨害を抑制する。 【解決手段】中央処理装置１は、ＰＣ表示用メモリ４か
らプログレッシブ走査方式の表示情報を読み出し、画像
処理フィルタ７を介してフレームメモリ８に転送する。
画像処理フィルタ７は、表示画面上において上下に隣接
する画素値間に相関を持たせるフィルタ処理を施す。た
とえば、各画素値を、下に隣接する画素値との平均値に
変換する。フレームメモリ８に格納された表示情報の
内、奇数フィールドを構成する表示情報と、偶数フィー
ルドを構成する表示情報は、フィールド毎に、転送制御
装置９によって読み出され、テレビエンコード装置１０
を介して、インターレス走査方式テレビ画像表示装置５
に供給される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プログレッシブ走
査方式の表示情報をインターレス走査方式の表示情報に
変換し表示する画像処理装置におけるフリッカ妨害を除
去する技術に関するものである。

【０００２】

【従来の技術】パーソナルコンピュータ（以下、「Ｐ
Ｃ」と略記する）等の情報処理装置は、一般的に、順次
走査方式であるプログレッシブ走査方式に適合した形式
の表示情報を記憶するフレームメモリを内部に備え、こ
のフレームメモリより表示情報を読み出してプログレッ
シブ走査方式の表示装置に出力することにより表示情報
の表示を行っている。

【０００３】このため、インターレス走査（飛び越し走
査）方式の表示装置、例えばテレビジョンなどを接続
し、これに、情報処理装置の表示情報を表示する場合に
は、プログレッシブ走査方式に適合した表示情報を、イ
ンターレス走査方式に適合した形式に変換した上で、イ
ンターレス走査方式の表示装置に出力する必要がある。
ここで、図１9を用いてインターレス走査方式について
説明する。

【０００４】インターレス走査方式における１フレーム
（１画面を構成する画像情報）は、奇数ラインのみを走
査する奇数フィールド９１と、偶数ラインのみを走査す
る偶数フィールド９２の２フィールドから構成される。

【０００５】そして、各フレームにおいて、奇数フィー
ルド９１、偶数フィールド９２の順に表示する。奇数フ
ィールド９１の表示では、図の奇数フィールド９１中実
線で示す走査線を１ラインおきに画面左上から右下にか
けて順次走査し、次の偶数フィールド９２の表示では、
図の偶数フィールド２の点線で示す前記奇数フィールド
１の走査線の間を補完するように、図の偶数フィールド
９２中の実線で示す走査線を画面左上から右下にかけて
順次走査する。

【０００６】各フィールドは一定時間ｔ０毎に更新さ
れ、上記一連の動作の繰り返しによって表示画像が形成
される。

【０００７】次に、垂直方向のサイズがｎライン（ｎは
偶数）である情報処理装置の表示画面７１を、テレビジ
ョン等の表示装置に表示するための形式に変換する従来
の処理について説明する。

【０００８】図２０において、７１は情報処理装置にお
ける表示画面であり、奇数ライン画面７２及び偶数ライ
ン画面７３は、前記表示画面７１からそれぞれ奇数ライ
ンデータ（ライン番号＝１、３、 、ｎ─１）及び偶数
ラインデータ（ライン番号＝２、４、 、ｎ）を抽出
し、２画面に分割したものである（以下フィールド分割
操作と記す）。

【０００９】プログレッシブ走査方式からインターレス
走査方式への表示情報の変換は、図２０に示す奇数ライ
ン画面７２もしくは図２０に示す偶数ライン画面７３の
どちらか一方のみのライン画面を使用し、一方のライン
画面をインターレス走査方式の奇数フィールド及び偶数
フィールドとして２回走査することにより実現できる。
もしくは、図２０に示す奇数ライン画面７２及び偶数ラ
イン画面７３の両方のライン画面を使用し、それぞれの
画面をインターレス走査方式の奇数フィールド及び偶数
フィールドとして順番に一回ずつ走査することにより実
現できる。この方法は、どちらか一方のみのライン画面
を使用する方法と比較して、垂直方向の情報量が多いこ
とから垂直解像度の高いテレビジョン表示を得ることが
できる。

【００１０】さて、従来のＰＣとしては、プログレッシ
ブ走査方式の表示装置と、インターレス走査方式テレビ
ジョン等の表示装置の両方に、同時に画像表示するＰＣ
が知られている。

【００１１】また、サンプリングされた音声や画像等の
ディジタル信号に対するフィルタ処理としては、離散フ
ーリエ変換による周波数領域での処理と、離散畳み込み
積分による信号領域での処理が知られている。前記フィ
ルタ処理をハードウェアで実現する際、周波数領域での
処理は専用の信号処理ＬＳＩを使用するために高速で複
雑な演算が可能であるがコスト高となる。一方、信号領
域での処理は複雑な演算には向かないが、少ない論理量
で構成することが可能である。

【００１２】また、フィルタ処理にはローパスフィルタ
が用いられることがあるが、この目的は、信号の高周波
成分を遮断することや信号のノイズ除去や平滑化、周波
数の帯域制限等である。

【００１３】

【発明が解決しようとする課題】先に説明した、フィー
ルド分割操作を施し各フィールドを順次表示する、プロ
グレッシブ走査方式からインターレス走査方式への表示
情報をテレビジョン等に表示した場合、表示画面にフリ
ッカ妨害（ちらつき）が発生するという問題がある。

【００１４】図２０に示すように、一般的にＰＣ等の表
示画面７１には、多数の直線の組み合わせが含まれてい
るという特徴を有する。表示画面７１において２ドット
幅以上の直線から成る枠７５及び枠７６は、フィールド
分割操作により奇数ライン画面７２の枠７９及び枠８０
に、偶数ライン画面７３の枠８３及び枠８４にそれぞれ
分割されるが、元の枠は両方のライン画面に反映され
る。一方、前記表示画面７１において１ドット幅の直線
から成る枠７４は、フィールド分割操作により奇数ライ
ン画面７２の不完全な枠７７に、偶数ライン画面７３の
不完全な枠８１に分割されるため、前記表示画面１の枠
がどちらか一方のライン画面にしか反映されない。

【００１５】このため前記奇数ライン画面７２及び偶数
ライン画面７３の両画面を交互にテレビジョン等に表示
した場合、前記奇数ライン画面７２の横線７８及び前記
偶数ライン画面７３の横線８２付近にちらつきが発生
し、表示画面の画質が劣化する。これは、前記横線７８
を奇数フィールドの走査期間は表示するが次の偶数フィ
ールドの走査期間では表示せず、また前記横線８２を奇
数フィールドの走査期間は表示しないが次の偶数フィー
ルドの走査期間では表示しているためである。

【００１６】一方、前記従来技術のＰＣ等の情報処理装
置における表示装置とテレビジョン等の表示装置に同時
に表示を行う技術によれば、ＰＣとテレビジョンの表示
解像度を一致さなければならないという制約がある。

【００１７】すなわち、近年、情報処理装置に用いられ
るプログレッシブ走査方式の表示装置はマルチスキャン
対応のものが多く、例えば６４０×４８０ドットから１
２８０×１０２４ドットまで任意の表示解像度を選択す
ることが可能である。しかしながら、テレビジョンの表
示解像度は６４０×４８０ドットと固定であるため、前
記従来技術によれば、同時表示を行う場合には、各表示
装置のリフレッシュレートが、表示情報の読み出しに共
に一致するようＰＣ側の表示解像度としても必ずテレビ
ジョンの表示解像度と同じ６４０×４８０ドットを使用
しなければなかった。

【００１８】そこで、本発明は、プログレッシブ走査方
式からインターレス走査方式への表示情報の変換におい
て生じるフリッカ妨害を抑制することを課題とする。

【００１９】また、本発明は、異なる表示解像度のプロ
グレッシブ走査方式の表示装置とインターレス走査方式
との同時表示を実現することを課題とする。

【００２０】

【課題を解決するための手段】前記課題達成のために、
本発明は、順次走査方式であるプログレッシブ走査方式
用に配列された画素情報を、インターレス走査方式用に
配列された画素情報に変換する画像処理装置であって、
表示フレームを構成する表示ライン順に前記画像処理装
置に入力された前記表示フレームを構成する画素情報
を、当該画素情報を有する画素と前記表示フレーム中に
おいて上下方向に隣接する少なくとも一つの画素の画素
情報との相関が強まるように変換する処理手段と、前記
処理手段によって変換された各フレームの画素情報か
ら、奇数ラインの画素情報からなる奇数フィールド画素
情報と、偶数ラインの画素情報からなる偶数フィールド
画素情報を形成し、奇数フィールド画素情報と偶数フィ
ールド画素情報を順次出力する転送手段と、前記転送手
段が出力した奇数フィールド情報と偶数フィールド情報
を、インターレス走査方式に適合した表示信号に変換す
るエンコード手段とを有することを特徴とする画像処理
装置を提供する。

【００２１】このような画像処理装置によれば、各画素
の画素情報を、当該画素と上下方向に隣接する画素情報
と相関を持つように変換することにより、１ドット幅の
水平ライン成分を少なくとも２ドット幅以上に分散する
ことができる。したがって、前述したフィールド分割操
作により片方のフィールドにのみに孤立した水平１ライ
ン成分が発生することによりフリッカ妨害の発生を抑制
することができる。

【００２２】また、さらに、表示フレームを構成する表
示ライン順に前記画像処理装置に入力された前記表示フ
レームを構成する画素情報に基づいて、前記表示フレー
ムに含まれる表示ライン方向および／または画素方向の
画素情報数を変換するスケーリング手段を備えるように
すれば、画素処理装置に入力する画素情報がプログレッ
シブ走査方式の表示装置用の画素情報である場合に、こ
のプログレッシブ走査方式の表示装置の解像度と異なる
表示解像度でインターレス走査方式の表示装置に表示を
行うことができる。したがって、異なる解像度における
プログレッシブ走査方式の表示装置とインターレス走査
方式との同時表示を実現することができるようになる。

【００２３】

【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。

【００２４】まず、第１の実施の形態について説明す
る。

【００２５】図１に本実施形態に係る画像表示装置の構
成を示す。

【００２６】図示するように、本画像処理装置は、中央
処理装置１と、メインメモリ２と、ＰＣ画像表示装置３
と、ＰＣ表示用メモリ４と、テレビ画像表示装置５と画
像処理部６とからなり、画像処理部６は、画像処理フィ
ルタ７と、フレームメモリ８と、転送制御装置９と、テ
レビ信号エンコード装置１０から成る。

【００２７】また、中央処理装置１と、メインメモリ２
と、ＰＣ表示用メモリ４と、画像処理フィルタ７はバス
１１によって接続され各構成要素間で必要な情報の伝送
が可能であるように構成している。

【００２８】中央処理装置１は、マイクロプロセッサを
主体に構成され、メインメモリ２等に格納しているプロ
グラムにしたがって処理を実行する。たとえば、ＰＣ表
示用メモリ４に格納された表示情報を画像処理フィルタ
７及びフレームメモリ８に転送する処理を行う。メイン
メモリ２は、ランダムアクセスメモリやリードオンリメ
モリの組み合わせなどによって構成され、中央処理装置
１のワークエリアとして機能したり、中央処理装置１の
動作手順を規定するプログラムや、中央処理装置１によ
って処理されるべきデータを記憶するためのメモリとし
て使用される。ＰＣ画像表示装置３は、ＣＲＴや液晶デ
ィスプレイ等によって実現されるプログレッシブ走査方
式のモニタ装置であり、ＰＣ表示用メモリ４に接続され
る。ＰＣ画像表示装置３は、ＰＣ表示用メモリ４に蓄え
られた表示画像を表示する。ＰＣ表示用メモリ４は、Ｐ
Ｃ画像表示装置３に表示する表示情報が蓄えられる。Ｐ
Ｃ表示用メモリ４は、ランダムアクセスメモリ等によっ
て実現される。

【００２９】ここで、中央処理装置１と、メインメモリ
２と、ＰＣ画像表示装置３と、ＰＣ表示用メモリ４とは
一般的なＰＣを構成し、この場合、画像処理部６は、た
とえば、ＰＣの拡張カードとして形成され、ＰＣの拡張
スロットに装着される。ただし、画像処理部６とテレビ
画像表示装置５とを一体として構成し、一つのテレビジ
ョン画像表示装置を構成するようにしてもよい。

【００３０】画像処理フィルタ７は、フレームメモリ８
に接続される。画像処理フィルタ７は、前記ＰＣ表示用
メモリに蓄えられた表示情報に対し上下複数ライン間に
相関をもたせることによってフリッカ妨害の除去や表示
画像の欠落を防ぐ。前記画像処理フィルタ７は中央処理
装置１によりＰＣ表示用メモリ４から取得された表示デ
ータに対してフィルタ処理を施し、フィルタ処理後の表
示データはフレームメモリ８に転送する。フレームメモ
リ８は、テレビ画像表示装置５に表示するための情報処
理装置における表示情報を蓄える。フレームメモリ８
は、ランダムアクセスメモリ等によって実現される。

【００３１】転送制御装置９は、フレームメモリ８及び
テレビ信号エンコード装置１０に接続される。転送制御
装置９は、テレビ信号エンコード装置が発行する奇数フ
ィールド、あるいは偶数フィールドの画面要求に対し、
前記フレームメモリ７に蓄えられた画像処理後の表示情
報より奇数ライン成分、偶数ライン成分をそれぞれ取得
し、それらによって生成された奇数フィールド、偶数フ
ィールド画面をテレビ信号エンコード装置１０に転送す
る。テレビ信号エンコード装置１０は、前記転送制御装
置９及びテレビ画像表示装置５に接続される。テレビ信
号エンコード装置１０は、前記転送制御装置９によって
送られる表示情報をテレビジョン信号に変換することに
より、インターレス走査方式のテレビ画像表示装置５に
表示情報を表示する。テレビ画像表示装置５は、インタ
ーレス走査方式のテレビジョン等のモニタ装置であり、
前記テレビ信号エンコード装置１０に接続される。テレ
ビ画像表示装置５は、テレビ信号エンコード装置１０に
よってテレビ信号に変換された表示情報を取得して表示
する。

【００３２】以下、第２の実施の形態について説明す
る。

【００３３】図２に、本第２実施形態に係る画像処理装
置の構成を示す。

【００３４】図示するように、本実施形態に係る画像処
理装置は、図１に示した第１実施形態に係る画像処理装
置の画像処理フィルタ７として、フリッカ除去フィルタ
７’を設け、中央処理装置１内に画像転送部１２を明示
したものである。なお、図７では、以下に説明する処理
の理解を容易にするために、バス１１を直接示さずに、
バス１１を用いて以下の処理中で行われる情報の流れを
矢印で示した。

【００３５】図２の中央処理装置１における画像転送部
１２は、メインメモリ２に格納されたプログラムに従っ
てＰＣ表示用メモリ４に格納された１画面分の表示情報
をフレームメモリ８に転送する。表示情報はフレームメ
モリ８に格納される前に、フリッカ除去フィルタ７’に
よりフィルタ処理される。転送制御装置９は、テレビ信
号エンコード装置１０が発行する奇数フィールドあるい
は偶数フィールドの画面要求に対して、フレームメモリ
８から奇数フィールドを生成する奇数ラインのみを、次
に偶数フィールドを生成する偶数ラインのみを取得し
（すなわちフィールド分割操作を行い）、前記テレビ信
号エンコード装置１０に転送する。テレビ信号エンコー
ド装置１０は、転送された表示データをテレビジョン信
号に変換し、テレビ画像表示装置５に表示する。

【００３６】ここで、フリッカ除去フィルタ７’が行う
フィルタ処理について説明する。

【００３７】上述したように、フリッカ妨害を生じる原
因はフィールド分割操作により奇数ライン画面もしくは
偶数ライン画面の一方のみ生じる水平ライン成分であ
り、前記水平ライン成分の発生を防ぐためにはＰＣ等情
報処理装置の表示画面における１ドット幅の水平ライン
成分を少なくとも２ドット幅以上にすればよい。

【００３８】そこで、フリッカ除去フィルタ７’は、順
次、図３に示すように、各ラインの各画素値を、当該画
素値とＰＣの表示画面２１において下に隣接する画素値
との平均値に変換することによって、前記２ライン間に
相関を持たせる。

【００３９】より詳細には、表示画面２１、すなわちフ
ィルタ処理前の表示画面２１における先頭ライン２２と
前記先頭ライン２２の次のライン２３の２ラインに着目
し、これら２ラインの各画素について平均を求めたライ
ンをフィルタ後の表示画面２７における新たな先頭ライ
ン２８とする。続いて前記表示画面２１のライン２３と
前記ライン２３の次のライン２４の２ラインに着目し、
これら２ラインの各画素について平均を求めたラインを
前記フィルタ後の表示画面２７における先頭ライン２８
の次のライン２９を作成する。以下同様に上記操作を、
フィルタ処理前の表示画面２１における最終ライン２６
と一つの手前のライン２５の２ラインから、フィルタ処
理後の表示画面２７のライン３０が作成されるまで繰り
返し実行する。ただし、前記表示画面２７における最終
ライン３１は、前記フィルタ処理前の表示画面２１の最
終ライン２６と同じである。このようにしても、通常の
テレビジョン表示装置では最終ライン（４８０ライン
目）は表示されないので支障は生じない。

【００４０】これにより前記フィルタ処後前の表示画面
２７において、前記フィルタ処理前の表示画面２１にお
ける１ドット幅の水平ライン成分は少なくとも最終ライ
ン３１を除いて２ドット幅以上となるため、表示画面全
体にわたるフリッカ妨害を除去することができる。

【００４１】このようなフィルタ処理は、フリッカ除去
フィルタ７’を図４に示すハードウェアとして構成する
ことによって実現することができる。

【００４２】前記フリッカ除去フィルタ７’の処理は、
上下２ラインの平均処理であることから、図４の遅延素
子３２として１ライン分の表示情報を格納できる一つの
ラインメモリと、１つの加算器３３を用いることによっ
て隣接する２ライン間の和を計算し、さらに前記和を２
で割る除算は、１つのビットシフタ３４によって１ビッ
ト和のデータを下位側にシフトすることによって実現で
きる。

【００４３】ここで、前記ビットシフタは、データ線の
最下位ビットを捨てるという選択操作と等価であるた
め、入力２ビット目から最上位ビットを出力１ビット目
から最上位ビットから２ビット目に接続する結線と出力
最上位ビットへの固定値の付加のみで構成することがで
きる。したがい、フリッカ除去フィルタ７’は、乗算器
や除算器を用いることなく、少ないハードウェア量で構
成することが可能である。

【００４４】以上本発明の第２の実施形態について説明
した。

【００４５】ここで、第２実施形態におけるフリッカ除
去フィルタ７’は、次のように構成するようにしてもよ
い。

【００４６】すなわち、フリッカ除去フィルタ７’が、
図５に示すように、ＰＣの表示画面４１の上下３ライン
を用いて、各画素値を、当該画素値と上下に隣接する２
画素の画素値との重みづけ平均に変換するようにしても
よい。

【００４７】より詳細には、表示画面４１におけるライ
ン４３に着目し、前記ライン４３とその上下に隣接する
ライン４２及びライン４４の３ラインを用いて、これら
３ライン間の各画素について重みづけ平均を求め、新た
なライン５０を作成する。以下同様に上記操作を、最終
ライン４７の一つの手前のライン４６に対し、前記ライ
ン４６と前記ライン４６の一つ手前のライン４５と最終
ライン４７からフィルタ処理後の表示画面４８における
ライン５１が作成されるまで繰り返し実行し、最終的に
フィルタ処理後の表示画面４８を作成する。ただし前記
表示画面４８における先頭ライン４９及び最終ライン５
２は、各々表示画面４１の先頭ライン４２及び最終ライ
ン４７と同じとする。このようにしても、通常のテレビ
ジョン表示装置では第一ラインや最終ライン（第４８０
ライン）は表示されないので支障は生じない。

【００４８】これにより前記フィルタ処後前の表示画面
４１において、前記フィルタ処理前の表示画面４８にお
ける１ドット幅の水平ライン成分は少なくとも先頭ライ
ン４９と最終ライン５２を除いて３ドット幅以上となる
ため、表示画面全体にわたるフリッカ妨害を除去するこ
とができる。

【００４９】ここで、このようなフィルタ処理を行うフ
リッカ除去フィルタ７’のハードウエア構成を図６に示
す。

【００５０】図中、ここでｗ１（５８）、ｗ２（５
７）、ｗ３（５６）は３ラインの平均をとる際に各ライ
ンに与える重み係数である。数学的にこのような３点の
重み付きの平均化処理は、例えば３点の値をａ、ｂ、ｃ
とし、上記重み係数ｗ１及びｗ２及びｗ３を１以上の値
としたとき、式１のように表わすことができる。

【００５１】 （ｗ１×ａ＋ｗ２×ｂ＋ｗ３×ｃ）／（ｗ１＋ｗ２＋ｗ３） 式１ なお、上記の重み係数ｗ１及びｗ２及びｗ３がすべて同
じであるとき、上記式１から式２のようになり、単純な
平均処理操作となる。

【００５２】 （ａ＋ｂ＋ｃ）／３ 式２ ３ラインによる重み付きの平均処理によるフリッカ除去
フィルタは、図６に示すように、各ラインに重み係数ｗ
１、ｗ２、ｗ３を反映させるための３つの乗算器５３及
び５４及び５５と、ラインメモリである遅延素子５９及
び６１と、２つの加算器６０及び６２を用いることによ
って３ラインの和を計算し、加算器６４で重み係数の総
和を求め、除算器６３で３ラインの和を前記重み係数の
総和で割ることにより実現できる。

【００５３】ただし、フリッカ除去フィルタは、図７に
示すように、加算器を一つとした構成としてもよい。

【００５４】図７の構成では、各ラインに重み係数ｗ
１、ｗ２、ｗ３を反映させるための３つの乗算器１０２
及び１０３及び１０４と、ラインメモリである遅延素子
１００及１０１と、１つの加算器１０５を用いることに
よって３ラインの和を計算し、加算器１０６で重み係数
の総和を求め、除算器１０７で３ラインの和を前記重み
係数の総和で割ることにより実現される。

【００５５】ここで、図６、７の構成をハードウェアで
実現すると、上記の２ラインによるフリッカ除去フィル
タ（図４）に比べ、ハードウェア量が大幅に増大してし
まう。

【００５６】そこで、上記乗算器５３乃至５５及び除算
器６３に代えてビットシフタでフリッカ除去フィルタを
構成するようにしてもよい。

【００５７】このためには、重み係数ｗ１及びｗ２及び
ｗ３は、上記式１から各々が２のべき乗であり、かつ各
々の和が２のべき乗であればよい。そこで、ここでは、
ｗ１＝１、ｗ２＝２、ｗ３＝１とする。このとき、上記
式１は式３のように表わすことができる。

【００５８】（ａ＋２×ｂ＋ｃ）／４ 式３ すると、図８のように、重みを反映させるための１ビッ
ト上位側へのシフトを実現する１つのビットシフタ６５
と、ラインメモリである遅延素子６６及び６７と、２つ
の加算器６７及び６９を設けることによって上記式３の
分子を計算することができ、さらに前記分子を４で割る
除算は２ビット下位側へのシフトを実現する一つのビッ
トシフタ７０を用いることによって実現できる。前記ビ
ットシフタは、前述したようにデータ線の選択操作と等
価であるため簡単に実現することができる。そのため上
記フリッカ除去フィルタは、乗算器や除算器を用いるこ
となく、少ないハードウェア量で構成することが可能と
なる。

【００５９】ただし、図８の構成に代えて、図９に示す
ように、加算器を一つとした構成としてもよい。

【００６０】図９の構成において、重みを反映させるた
めの１ビット上位側へのシフトを実現する１つのビット
シフタ１１０と、ラインメモリである遅延素子１０８、
１０９として２つのラインメモリと、１つの加算器１１
１を設けることによって上記式３の分子を計算すること
ができ、さらに前記分子を４で割る除算は２ビット下位
側へのシフトを実現する１つのビットシフタ１１２を用
いることによって実現できる。

【００６１】さて、以上の図８、図９の構成では、重み
係数ｗ１及びｗ２及びｗ３を固定とすることにより、少
ないハードウエア量でフリッカ除去フィルタを構成し
た。

【００６２】しかし、フリッカ除去フィルタの効果が、
ＰＣ等の表示画面構成やテレビ画像表示装置自体により
影響を受ける場合には、ある程度、個々の装置毎に、重
み係数ｗ１及びｗ２及びｗ３の比率を変更できることが
好ましい。また、フリッカ除去フィルタを図６、７の構
成とすると、重み係数ｗ１及びｗ２及びｗ３の比率を変
更は個々の装置毎に変更することができるが、この構成
とするとハードウエアの増大量が大きい。

【００６３】そこで、図１０に示す構成によって、フリ
ッカ除去フィルタを構成することにより、ハードウエア
量の増加を押さえながら、重み係数ｗ１及びｗ２及びｗ
３の比率をある程度変更可能とするようにしてもよい。

【００６４】図１０に示す構成は、式１のｗ１及びｗ３
を１に固定し、式１の分母を４に固定した下式４を実現
する。

【００６５】（ａ＋ｗ２×ｂ＋ｃ）／４ 式４ ここで、W2は、図示した例では、（1、１／８、１／
４、１／２、2）の内の一つの値、もしくは、（1、１／
８、１／４、１／２、2）の内から任意に選択した２つ
の値の和となる。ただし、実際は、おおよそ１〜３の値
を使用する。なお、このようにすると、式４の分母は、
式１、２、３のように重み係数ｗ１及びｗ２及びｗ３の
和と異なる値（４）をとることがある。しかし、W2をお
およそ１〜３の値とする場合は、これによる表示への影
響は、視覚上問題とならない。特に、ブラックレベル調
整と呼ばれるDC成分を調整する機能を備えたテレビ画像
表示装置５では、表示への影響はテレビ画像表示装置５
においてほとんど除去される。

【００６６】さて、図１０において、２０１、２０３は
ラインメモリである遅延素子、２０２、２０４は加算
器、２０７はレジスタ、２０６は４入力のうちから５入
力２出力のセレクタ、２０５は２ビット下位側シフトに
よって×１／４を実現するビットシフタである。また、
２０８は１ビット上位側シフトによって×２を実現する
ビットシフタ、２０９は１ビット下位側シフトによって
×１／２を実現するビットシフタ、２１０は２ビット下
位側シフトによって×１／４を実現するビットシフタ、
２１１は３ビット下位側シフトによって×１／８を実現
するビットシフタである。

【００６７】このような構成おいて、重みづけｗ２×ｂ
の計算は、セレクタ２０６において、ビットシフタ２０
８〜２１１の出力（２b、ｂ／２、ｂ／４、ｂ／８）と
入力ｂと入力”０”の内の２つを選択し、これを加算器
２０２で加算することにより実現される。たとえば、ｗ
２を１.5ととする場合には、ｂ／２とbを選択しこれを
加算する。同様にｗ２を３とする場合には、２ｂとbを
選択しこれを加算する。また、W2を２とする場合には、
２ｂと”０”を選択しこれを加算する。同様に、W2を１
とする場合には、ｂと”０”を選択しこれを加算する。
ただし、実際には、加算器２０２では、セレクタ２０６
の２出力と、遅延素子２０１の出力するｃとを同時に加
算し、ｗ２×ｂ＋ｃを出力する。

【００６８】また、加算機２０４は、遅延素子２０３か
ら出力されるｗ２×ｂ＋ｃにaを加算して式４の分子を
出力し、ビットシフタ２０５は、これを１／４し式４を
計算する。

【００６９】ここで、セレクタ２０７の選択内容は、レ
ジスタ２０７に予めユーザにより設定された値より制御
される。レジスタ２０７の設定は、中央処理装置１から
行えるように構成してもよいし、ディップスイッチなど
により行えるように構成してもよい。

【００７０】なお、図１０の構成に代えて、図１１に示
すように、加算器を一つとした構成を用いるようにして
もよい。

【００７１】図１１に示す構成は、セレクタ２０６の２
出力からを加えｗ２×ｂ求める加算と、ｗ２×ｂとｃと
aとを加える加算を、一つの加算器２２８で行うように
したものである。

【００７２】また、図１０、１１に示す構成を、図１２
もしくは図１３に示すように修正することにより、式４
の分母を４に固定せずに複数の値のうちから選択可能と
するすることにより、重み係数ｗ１及びｗ２及びｗ３の
和と分母の差が小さくなるようにし、重み係数ｗ１及び
ｗ２及びｗ３の和と分母の差による悪影響が低減される
ようにしてもよい。なお、以下の構成は、特に、ビット
シフタ２０８〜２１１のシフト量を変更し、ｗ２の値と
して、１〜３の範囲からはずれた値を採用できるように
したときに有効である。

【００７３】図１２（a ）に示した構成は、図１０、１
１において１／４の計算を行うビットシフタ２０５を、
４つのビットシフタ２２１〜２２４とセレクタ２２５に
置き換えたものである。４つのビットシフタ２２１〜２
２４は、それぞれ、（ａ＋w2×ｂ＋ｃ）／２、（ａ＋w2
×ｂ＋ｃ）／４、（ａ＋w2×ｂ＋ｃ）／８、（ａ＋w2×
ｂ＋ｃ）／１６を計算する。セレクタ２２５は、重み係
数ｗ１及びｗ２及びｗ３の和（すなわちW2+2）に最も近
い分母を持つ計算を行うビットシフタの出力を、レジス
タ２０７の設定に従って選択する。たとえば、ｗ２の値
として８を用いるような場合には、重み係数ｗ１及びｗ
２及びｗ３の和は１０となるので、これに最も近い分母
を持つ計算を行う１／８ビットシフタ２２３の出力をセ
レクタ１１５で選択する。

【００７４】また、図１２（b）に示した構成は、図１
０、１１において１／４の計算を行うビットシフタ２０
５を、４つのビットシフタ２２５〜２２８とセレクタ２
２９に置き換えたものである。４つのビットシフタ２２
１〜２２４は、それぞれ、（ａ＋w2×ｂ＋ｃ）もしくは
前段のビットシフタの出力の１／２を計算することによ
り、（ａ＋w2×ｂ＋ｃ）／２、（ａ＋w2×ｂ＋ｃ）／
４、（ａ＋w2×ｂ＋ｃ）／８、（ａ＋w2×ｂ＋ｃ）／１
６を計算する。セレクタ２２９は、重み係数ｗ１及びｗ
２及びｗ３の和に最も近い分母を持つ計算を行うビット
シフタの出力を、レジスタ２０７の設定に従って選択す
る。

【００７５】ところで、図１２（a）、（ｂ）に示した
構成は、それぞれ図１３（a）、（ｂ）に示すように修
正することにより、重み係数ｗ１及びｗ２及びｗ３の和
と式４分母の差がより小さくなるようにしてもよい。

【００７６】図１３（a）のセレクタ２３１は、ビット
シフタ２２１〜２２４と”０”のうちから２つをレジス
タ２０７の内容に従って選択する。加算器２３２はセレ
クタ２３２の二つの出力を加算する。セレクタの選択
は、両者の加算によって、重み係数ｗ１及びｗ２及びｗ
３の和（すなわちW2+2）に最も近い分母を持つ計算を行
うことになる２入力を選択する。たとえば、ｗ２の値と
して１を用いるような場合には、重み係数ｗ１及びｗ２
及びｗ３の和は３となるので、ビットシフタ２２２の出
力する（ａ＋w2×ｂ＋ｃ）／４とビットシフタ２２４が
出力する（ａ＋w2×ｂ＋ｃ）／１６を選択する。加算機
２３２による加算の結果は、５×（ａ＋w2×ｂ＋ｃ）／
１６=（ａ＋w2×ｂ＋ｃ）／３.２となる。

【００７７】図１３（ｂ）のセレクタ２３１、加算器２
３２の動作も、図１３（a）と同様である。

【００７８】以下、本発明の第３実施形態について説明
する。

【００７９】本第３実施形態に係る画像処理装置の構成
を図１４に示す。

【００８０】図示するように、本第３実施形態に係る画
像処理装置は、第１実施形態に係る画像処理装置の画像
処理フィルタ７に、スケーリング処理部１３と第２実施
形態で示したフリッカ除去フィルタ７’を設けたもので
ある。

【００８１】スケーリング処理部１３は、ＰＣの表示情
報をテレビジョンの表示解像度である６４０×４８０ド
ットに変換する。この変換は、良く知られた線形補間法
や斜め線分アルゴリズムにより実現する。なお、斜め線
分アルゴリズムなどについては、たとえば、特開平４-1
24189号公報などに記載されている。

【００８２】これにより、ＰＣ画像表示装置３とテレビ
画像表示装置５に異なる解像度で同時に表示情報を表示
することが可能となる。すなわち、既存のＰＣに対し上
記画像処理部６’を付加する形態を採用することによっ
て、前記ＰＣ画像表示装置３には解像度を落とさず任意
の解像度で表示し、また前記テレビ画像表示装置５には
テレビジョンの解像度で表示することが可能になる。

【００８３】次に本発明の第４の実施形態について図１
５を用いて説明する。

【００８４】図示するように本第４実施形態に係る画像
処理装置は、第１実施形態に係る画像処理装置のバス１
１にフレームメモリ８を接続し、その後段に画像処理フ
ィルタ７を接続した構成を有している。

【００８５】ＰＣ表示用メモリ４に格納された表示情報
は前記図１の説明のように中央処理装置１がプログラム
にしたがってフレームメモリ８に転送する。ここで転送
制御装置９は、テレビ信号エンコード装置が発行する奇
数フィールド、あるいは偶数フィールドの画面要求に対
し、前記画像処理フィルタ７対し表示情報の取得を要求
し、画像処理フィルタ７はフレームメモリ８に対し表示
情報の取得を要求する。この要求により画像処理フィル
タ７は、フレームメモリ８より奇数ライン成分、あるい
は偶数ライン成分を取得し、取得した表示データに対し
てフィルタ処理して転送制御装置９に送り、転送制御装
置９はテレビ信号エンコード装置１０に転送する。

【００８６】この構成によれば、フレームメモリ８をバ
ス１１に接続されている中央処理装置１等のワークエリ
アとして利用することができる。たとえば、プログラム
によるＭＰＥＧ等の圧縮アルゴリズムを使った画像情報
の圧縮あるいは伸長や、プログラムによる画像の拡大縮
小をフレームメモリ８を用いて処理することが可能とな
る。したがって、メインメモリ２の節約が可能になる。

【００８７】次に本発明の第５の実施形態について図１
６を用いて説明する。

【００８８】図示するように本第５実施形態に係る画像
処理装置は、第４実施形態に係る画像処理装置のフレー
ムメモリ８としてＰＣ表示用メモリ４を共用するように
したもである。この場合、画像処理フィルタ７はＰＣ表
示用メモリ４の後段に接続する。これによりフレームメ
モリを削減できコストダウンが可能となる。

【００８９】次に本発明の第６の実施形態について図１
７を用いて説明する。

【００９０】図示するように本第６実施形態に係る画像
処理装置は、第４実施形態に係る画像処理装置の画像処
理フィルタ７に、第３の実施形態と同様にスケーリング
処理部１３とフリッカ除去フィルタ７’を設けたもので
ある。これによりフレームメモリ８に格納されている画
像情報がテレビジョンの解像度と異なる場合でもテレビ
画像表示装置５に表示可能である。

【００９１】次に本発明の第７の実施形態について図１
８を用いて説明する。

【００９２】図示するように本第７実施形態に係る画像
処理装置は、第５実施形態に係る画像処理装置の画像処
理フィルタ７に、第３の実施形態と同様にスケーリング
処理部１３とフリッカ除去フィルタ７’を設けたもので
ある。これによりＰＣ表示用メモリ４に格納されている
ＰＣ画像情報がテレビジョンの解像度と異なる場合で
も、ＰＣ画像表示装置３とテレビ画像表示装置５に同時
に表示することが可能である。

【００９３】以上、本発明の実施形態について説明し
た。

【００９４】各実施形態に係る画像処理装置よれば、フ
リッカ妨害による画質の劣化を引き起こすことなく、プ
ログレッシブ走査方式における表示情報をそのままの垂
直解像度でインターレス走査方式の表示装置に表示する
ことが可能となる。そのためプレゼンテーション等の用
途においても利用者は目が疲れることのなく、長時間映
像を観ることができる。また第３実施形態に係る画像処
理装置は既存のＰＣに付加することによって、ＰＣ用モ
ニタとテレビジョンに対して同時にかつ異なる解像度で
表示情報を表示することを簡単に実現することができ
る。

【００９５】

【発明の効果】以上説明してきたように、本発明によれ
ば、プログレッシブ走査方式からインターレス走査方式
への表示情報の変換において生じるフリッカ妨害を抑制
することができる。また、異なる表示解像度のプログレ
ッシブ走査方式の表示装置とインターレス走査方式との
同時表示を実現することができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る画像表示装置の構
成を示すブロック図である。

【図２】本発明の第２実施形態に係る画像表示装置の構
成を示すブロック図である。

【図３】本発明の第２実施形態に係る第１のフィルタ処
理のようすを示す図である。

【図４】本発明の第２実施形態に係るフリッカ除去フィ
ルタの第１の構成を示すブロック図である。

【図５】本発明の第２実施形態に係る第２のフィルタ処
理のようすを示す図である。

【図６】本発明の第２実施形態に係るフリッカ除去フィ
ルタの第２の構成を示すブロック図である。

【図７】本発明の第２実施形態に係るフリッカ除去フィ
ルタの第３の構成を示すブロック図である。

【図８】本発明の第２実施形態に係るフリッカ除去フィ
ルタの第４の構成を示すブロック図である。

【図９】本発明の第２実施形態に係るフリッカ除去フィ
ルタの第５の構成を示すブロック図である。

【図１０】本発明の第２実施形態に係るフリッカ除去フ
ィルタの第６の構成を示すブロック図である。

【図１１】本発明の第２実施形態に係るフリッカ除去フ
ィルタの第７の構成を示すブロック図である。

【図１２】本発明の第２実施形態に係るフリッカ除去フ
ィルタの第６、第７の構成の修正例を示した図である。

【図１３】本発明の第２実施形態に係るフリッカ除去フ
ィルタの第６、第７の構成の修正例を示した図である。

【図１４】本発明の第３実施形態に係る画像表示装置の
構成を示す図である。

【図１５】本発明の第４実施形態に係る画像表示装置の
構成を示す図である。

【図１６】本発明の第５実施形態に係る画像表示装置の
構成を示す図である。

【図１７】本発明の第６実施形態に係る画像表示装置の
構成を示す図である。

【図１８】本発明の第７実施形態に係る画像表示装置の
構成を示す図である。

【図１９】テレビジョン等の表示装置におけるインター
レス走査方式を示す図である。

【図２０】フィールド分割操作のようすを示す図であ
る。

【符号の説明】

１ 中央処理装置、２ メインメモリ、３ ＰＣ画像表
示装置、４ ＰＣ表示用メモリ、５ テレビ画像表示装
置、６ 画像処理部、７ 画像処理フィルタ、７’ フ
リッカ除去フィルタ、８ フレームメモリ、９ 転送制
御装置、１０ テレビ信号エンコード装置、１１ バ
ス、１２ 画像転送部、１３ スケーリング処理部、３
２ １ライン遅延素子、３３ 加算器、３４ 平均用ビ
ットシフタ、４１ 表示画像（フィルタ処理前）、５３
１ライン目重み付け用乗算器、５４２ライン目重み付
け用乗算器、５５ ３ライン目重み付け用乗算器、５９
１ライン遅延素子、６０ ライン用加算器、６１ １
ライン遅延素子、６２ ライン用加算器、６３ 除算
器、６４ 重み用加算器、６５ 重み用ビットシフタ、
６６ １ライン遅延素子、６７ 加算器、６８ １ライ
ン遅延素子、６９ 加算器、７０ 平均用ビットシフ
タ、１１３ ビットシフタ、１１４ 乗算器、１１５
乗算係数、１１６ 加算制御部、１１７ １ライン遅延
素子、１１８ 加算器、１１９ １ライン遅延素子、１
２０ 加算器、１２１ 平均用ビットシフタ、１２２
１ライン遅延素子、１２３ ビットシフタ、１２４ 乗
算器、１２５１ライン遅延素子、１２６ 加算制御部、
１２７ 加算器、１２８ 平均用ビットシフタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森野 東海 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 (72)発明者 阿川 隆一 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内 (72)発明者 佐藤 潤 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (12)

【特許請求の範囲】
1. 【請求項１】順次走査方式であるプログレッシブ走査方
   式用に配列された画素情報を、インターレス走査方式用
   に配列された画素情報に変換する画像処理装置であっ
   て、 表示フレームを構成する表示ライン順に前記画像処理装
   置に入力された前記表示フレームを構成する画素情報
   を、当該画素情報を有する画素と前記表示フレーム中に
   おいて上下方向に隣接する少なくとも一つの画素の画素
   情報との相関が強まるように変換する処理手段と、 前記処理手段によって変換された各フレームの画素情報
   から、奇数ラインの画素情報からなる奇数フィールド画
   素情報と、偶数ラインの画素情報からなる偶数フィール
   ド画素情報を形成し、奇数フィールド画素情報と偶数フ
   ィールド画素情報を順次出力する転送手段と、 前記転送手段が出力した奇数フィールド情報と偶数フィ
   ールド情報を、インターレス走査方式に適合した表示信
   号に変換するエンコード手段とを有することを特徴とす
   る画像処理装置。
2. 【請求項２】順次走査方式であるプログレッシブ走査方
   式用に配列された画素情報を、インターレス走査方式用
   に配列された画素情報に変換する画像処理装置であっ
   て、 表示フレームを構成する表示ライン順に前記画像処理装
   置に入力された前記表示フレームを構成する画素情報に
   基づいて、前記表示フレームに含まれる表示ライン方向
   および／または画素方向の画素情報数を変換するスケー
   リング手段と、 スケーリング手段みよって画素情報数が変換された画素
   情報を、当該画素情報を有する画素と前記表示フレーム
   中において上下方向に隣接する少なくとも一つの画素の
   画素情報との相関が強まるように変換する処理手段と、 前記処理手段によって変換された各フレームの画素情報
   から、奇数表示ラインの画素情報からなる奇数フィール
   ド画素情報と、偶数表示ラインの画素情報からなる偶数
   フィールド画素情報を形成し、奇数フィールド画素情報
   と偶数フィールド画素情報を順次出力する転送手段と、 前記転送手段が出力した前記奇数フィールド画素情報と
   前記偶数フィールド画素情報を、インターレス走査方式
   に適合した表示信号に変換するエンコード手段とを有す
   ることを特徴とする画像処理装置。
3. 【請求項３】請求項１、２記載の画像処理装置であっ
   て、 前記処理手段は、前記各画素の画素情報を、当該画素情
   報と、当該画素と前記表示フレーム中において上もしく
   は下に隣接する画素の画素情報との平均値もしくは重み
   づけ平均値を持つ画素情報に変換することを特徴とする
   画像処理装置。
4. 【請求項４】請求項１または２記載の画像処理装置であ
   って、 前記処理手段は、前記各画素の画素情報を、当該画素情
   報と、当該画素と前記表示フレーム中において上及び下
   に隣接する２つの画素の画素情報との平均値もしくは重
   みづけ平均値を持つ画素情報に変換することを特徴とす
   る画像処理装置。
5. 【請求項５】請求項４記載の画像処理装置であって、 前記処理手段は、前記各画素の画素情報を、重み２を与
   えた当該画素情報と、当該画素と前記表示フレーム中に
   おいて上及び下に隣接する２つの画素の重み１を与えた
   画素情報との重みづけ平均値を持つ画素情報に変換する
   ことを特徴とする画像処理装置。
6. 【請求項６】請求項１、２、３、４または５記載の画像
   処理装置と、 前記表示フレームを構成する画素情報を、前記表示フレ
   ームを構成するライン順に記憶するメモリと、 前記メモリに記憶する画素情報を生成する処理装置とを
   備え、 前記画像処理装置は、前記メモリから読み出された表示
   フレームを構成する画素情報を、前記表示フレームを構
   成するライン順に入力することを特徴とする情報処理装
   置。
7. 【請求項７】請求項６記載の画像処理装置であって、 前記前記メモリから表示フレームを構成する画素情報
   を、前記表示フレームを構成するライン順に読み出し、
   プログレッシブ走査方式の表示装置に対して出力する読
   み出し手段を有することを特徴とする情報処理装置。
8. 【請求項８】請求項７記載の画像処理装置であって、 前記読み出し手段に接続され、前記読み出し手段が出力
   する画素情報を表示するプログレッシブ走査方式の表示
   装置とを備えたことを特徴とする画像処理装置。
9. 【請求項９】請求項１、２、３、４または５記載の画像
   処理装置と、前記表示信号に従って画像の表示を行う、
   インターレス走査方式の画像処理装置を備えたことを特
   徴とするテレビジョン装置。
10. 【請求項１０】順次走査方式であるプログレッシブ走査
    方式用に配列された画素情報を、インターレス走査方式
    用に配列された画素情報に変換する方法であって、 表示ライン順に配列された画素情報からなるプログレッ
    シブ走査方式用の表示フレーム情報を、奇数ラインの画
    素情報からなる奇数フィールド情報と、偶数ラインの画
    素情報からなる偶数フィールド情報に分割された、イン
    ターレス走査方式用の表示フレーム情報に変換するのに
    先立ち、プログレッシブ走査方式用の表示フレーム情報
    を、当該表示フレーム情報中の各画素の画素情報と、当
    該画素と前記表示フレーム中において上下方向に隣接す
    る少なくとも一つの画素の画素情報との相関が強まるよ
    うに変換することを特徴とする変換方法。
11. 【請求項１１】請求項１、２記載の画像処理装置であっ
    て、 前記処理手段は、 予め用意した複数の重み値のうちから一つの重み値を選
    択する手段と、 前記各画素の画素情報を、選択した重み値を当該画素情
    報に乗じた値と当該画素と前記表示フレーム中において
    上および下に隣接する画素の画素情報とを加算した値
    を、所定値もしくは前記選択した重み値に応じて選択し
    た値で除した値を持つ画素情報に変換する手段とを有す
    ることを特徴とする画像処理装置。
12. 【請求項１２】請求項１０記載の変換方法であって、予
    め用意した複数の重み値のうちから一つの重み値を選択
    し、前記プログレッシブ走査方式用の表示フレーム情報
    中の各画素の画素情報を、選択した重み値を当該画素情
    報に乗じた値と当該画素と前記表示フレーム中において
    上および下に隣接する画素の画素情報とを加算した値
    を、所定値もしくは前記選択した重み値に応じて選択し
    た値で除した値を持つ画素情報に変換することにより、
    前記プログレッシブ走査方式用の表示フレーム情報を変
    換することを特徴とする変換方法。