JPH11184695A - キャッシュメモリ及びキャッシュメモリへのアクセス方法 - Google Patents
キャッシュメモリ及びキャッシュメモリへのアクセス方法Info
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- JPH11184695A JPH11184695A JP9350887A JP35088797A JPH11184695A JP H11184695 A JPH11184695 A JP H11184695A JP 9350887 A JP9350887 A JP 9350887A JP 35088797 A JP35088797 A JP 35088797A JP H11184695 A JPH11184695 A JP H11184695A
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- 238000010586 diagram Methods 0.000 description 23
- 230000000694 effects Effects 0.000 description 15
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- 238000006731 degradation reaction Methods 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0855—Overlapped cache accessing, e.g. pipeline
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- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
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Abstract
(57)【要約】
【課題】 正常動作を確保すると共に、処理時間が増大
するのを防止することが可能なキャッシュメモリ及びキ
ャッシュメモリへのアクセス方法を提供する。 【解決手段】 少なくとも１以上のステージにより構成
される少なくとも１以上の命令を、各ステージ毎に並列
に実行するパイプライン制御によりアクセスされるキャ
ッシュメモリ部３１を有するキャッシュメモリにおい
て、ステージの動作により、キャッシュメモリ部３１へ
のアクセスが衝突する場合に、衝突するステージのうち
の少なくとも１以上のステージの動作を遅延させてから
行うことにより、アクセスの衝突を回避する。また、ス
テージの動作を、制御回路１５の制御の下に、アドレス
ラッチ１１、及びデータラッチ１７を用いて遅延させ
る。
するのを防止することが可能なキャッシュメモリ及びキ
ャッシュメモリへのアクセス方法を提供する。 【解決手段】 少なくとも１以上のステージにより構成
される少なくとも１以上の命令を、各ステージ毎に並列
に実行するパイプライン制御によりアクセスされるキャ
ッシュメモリ部３１を有するキャッシュメモリにおい
て、ステージの動作により、キャッシュメモリ部３１へ
のアクセスが衝突する場合に、衝突するステージのうち
の少なくとも１以上のステージの動作を遅延させてから
行うことにより、アクセスの衝突を回避する。また、ス
テージの動作を、制御回路１５の制御の下に、アドレス
ラッチ１１、及びデータラッチ１７を用いて遅延させ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、キャッシュメモリ
及びキャッシュメモリへのアクセス方法に関し、特にパ
イプライン制御によりアクセスされるキャッシュメモリ
及びキャッシュメモリへのアクセス方法に関する。
及びキャッシュメモリへのアクセス方法に関し、特にパ
イプライン制御によりアクセスされるキャッシュメモリ
及びキャッシュメモリへのアクセス方法に関する。
【０００２】
【従来の技術】従来、ＭＰＵ（Micro Processor Unit）
等では、その高速化を実現するために、いわゆるパイプ
ライン制御が用いられると共に、データのやり取りを高
速化するためにキャッシュメモリが利用されている。
等では、その高速化を実現するために、いわゆるパイプ
ライン制御が用いられると共に、データのやり取りを高
速化するためにキャッシュメモリが利用されている。
【０００３】このパイプライン制御は、複数の命令のそ
れぞれを、細かい処理単位（ステージ）に分割し、各命
令の各ステージを並列に処理することにより、高速化を
実現する制御である。
れぞれを、細かい処理単位（ステージ）に分割し、各命
令の各ステージを並列に処理することにより、高速化を
実現する制御である。
【０００４】また、キャッシュメモリとは、高速なアク
セスが可能なメモリである。ここで、この従来のキャッ
シュメモリの概略について図５を参照して説明する。図
５に、従来のキャッシュメモリの概略図を示す。
セスが可能なメモリである。ここで、この従来のキャッ
シュメモリの概略について図５を参照して説明する。図
５に、従来のキャッシュメモリの概略図を示す。
【０００５】この従来のキャッシュメモリは、タグ部５
とデータ部７とから構成され、図５に示されるように、
アドレスバス１からアドレスが入力する。
とデータ部７とから構成され、図５に示されるように、
アドレスバス１からアドレスが入力する。
【０００６】アドレスがタグ部５において一致すると、
一致信号１３が出力されると共に、一致部分９がアクテ
ィブとなり、データ部７からは、データバス１９を介し
てデータが書き込み、若しくは読み出される。
一致信号１３が出力されると共に、一致部分９がアクテ
ィブとなり、データ部７からは、データバス１９を介し
てデータが書き込み、若しくは読み出される。
【０００７】ここで、このようなキャッシュメモリとし
ては、いわゆる連想メモリ（ＣＡＭ：content-addressa
ble memory）が多用され、図５に示されるように、タグ
部５においてアドレスが一致した場合は、データ部７ま
でアクティブになり、一致部分９として認識される。
ては、いわゆる連想メモリ（ＣＡＭ：content-addressa
ble memory）が多用され、図５に示されるように、タグ
部５においてアドレスが一致した場合は、データ部７ま
でアクティブになり、一致部分９として認識される。
【０００８】次に、従来のパイプライン制御の動作につ
いて、図６を参照して説明する。図６の（ａ）に、従来
のパイプライン制御の動作概念図を示し、図６の（ｂ）
に、パイプライン制御においてキャッシュメモリにおけ
る衝突が発生した場合の動作概念図を示す。
いて、図６を参照して説明する。図６の（ａ）に、従来
のパイプライン制御の動作概念図を示し、図６の（ｂ）
に、パイプライン制御においてキャッシュメモリにおけ
る衝突が発生した場合の動作概念図を示す。
【０００９】まず、図６の（ａ）に示されるように、こ
のパイプライン制御は、第１の命令から第５の命令まで
の５つの命令により構成されている。もちろん、パイプ
ライン制御における命令の数は５つに限定されるもので
はなく、その他の任意の数の命令を用いることができ
る。このことは、従来のパイプライン制御に限らず、以
下に説明する本発明においても同様である。
のパイプライン制御は、第１の命令から第５の命令まで
の５つの命令により構成されている。もちろん、パイプ
ライン制御における命令の数は５つに限定されるもので
はなく、その他の任意の数の命令を用いることができ
る。このことは、従来のパイプライン制御に限らず、以
下に説明する本発明においても同様である。
【００１０】また、各命令を構成するステージとして
は、図６の（ａ）にも示されるように、ＩＦステージ、
ＲＦステージ、ＥＸステージ、ＴＣステージ、及びＷＢ
ステージが存在する。もちろん、従来の技術及び以下に
説明する本発明においては、上述のステージ以外にも、
その他の適宜なステージを用いることができる。ただ
し、以下の説明では、例えば、ＩＦステージはＩＦと記
すように、これらのステージを単に英字のみで識別する
場合もある。
は、図６の（ａ）にも示されるように、ＩＦステージ、
ＲＦステージ、ＥＸステージ、ＴＣステージ、及びＷＢ
ステージが存在する。もちろん、従来の技術及び以下に
説明する本発明においては、上述のステージ以外にも、
その他の適宜なステージを用いることができる。ただ
し、以下の説明では、例えば、ＩＦステージはＩＦと記
すように、これらのステージを単に英字のみで識別する
場合もある。
【００１１】また、ＩＦとは、Ｉｎｓｔｒｕｃｔｉｏｎ
Ｆｅｔｃｈ ｓｔａｇｅのことであり、外部から命令
を読み出すステージである。以下の説明においても同様
である。
Ｆｅｔｃｈ ｓｔａｇｅのことであり、外部から命令
を読み出すステージである。以下の説明においても同様
である。
【００１２】また、ＲＦとは、Ｒｅｇｉｓｔｅｒ Ｆｅ
ｔｃｈ ｓｔａｇｅのことであり、主に命令の解読（デ
コード）を行うステージである。以下の説明においても
同様である。
ｔｃｈ ｓｔａｇｅのことであり、主に命令の解読（デ
コード）を行うステージである。以下の説明においても
同様である。
【００１３】また、ＥＸとは、Ｅｘｅｃｕｔｉｏｎ ｓ
ｔａｇｅのことであり、主に計算を行うステージであ
る。以下の説明においても同様である。
ｔａｇｅのことであり、主に計算を行うステージであ
る。以下の説明においても同様である。
【００１４】また、ＴＣとは、Ｔａｇ Ｃｈｅｃｋ ｓ
ｔａｇｅのことであり、キャッシュメモリへアドレスが
供給され、一致するタグ部があるか否かをチェックする
ステージである。以下の説明においても同様である。
ｔａｇｅのことであり、キャッシュメモリへアドレスが
供給され、一致するタグ部があるか否かをチェックする
ステージである。以下の説明においても同様である。
【００１５】また、ＷＢとは、Ｗｒｉｔｅ Ｂａｃｋ
ｓｔａｇｅのことであり、キャッシュメモリにデータを
書き込むステージである。以下の説明においても同様で
ある。
ｓｔａｇｅのことであり、キャッシュメモリにデータを
書き込むステージである。以下の説明においても同様で
ある。
【００１６】次に、このパイプライン制御における動作
について説明する。まず、図６の（ａ）に示されるよう
に、第１の命令の動作手順は、始めにＩＦステージを実
行し、次にＲＦステージを実行し、次にＥＸステージを
実行する。
について説明する。まず、図６の（ａ）に示されるよう
に、第１の命令の動作手順は、始めにＩＦステージを実
行し、次にＲＦステージを実行し、次にＥＸステージを
実行する。
【００１７】次に、図６の（ａ）示されるように、パイ
プライン制御におけるキャッシュメモリへの書き込み動
作（ＴＣ、ＷＢ）を行う。パイプライン制御におけるキ
ャッシュメモリへの書き込み動作は、まず、ＴＣステー
ジでキャッシュメモリへアドレスが供給され、一致する
タグ部があるかどうかをチェックする。
プライン制御におけるキャッシュメモリへの書き込み動
作（ＴＣ、ＷＢ）を行う。パイプライン制御におけるキ
ャッシュメモリへの書き込み動作は、まず、ＴＣステー
ジでキャッシュメモリへアドレスが供給され、一致する
タグ部があるかどうかをチェックする。
【００１８】一致するタグ部がある場合、その一致部分
が選択された状態で次のＷＢステージ（ｓｔ５）でキャ
ッシュメモリのデータ部へデータが書き込まれる。この
ように、データをキャッシュメモリに書き込む場合には
２ステージ使われる。
が選択された状態で次のＷＢステージ（ｓｔ５）でキャ
ッシュメモリのデータ部へデータが書き込まれる。この
ように、データをキャッシュメモリに書き込む場合には
２ステージ使われる。
【００１９】また、キャッシュメモリ読み出し動作では
ＴＣステージで一致するタグ部の有無を検査すると同時
にデータ部の読み出しが行なわれるため、１ステージで
動作は完了する。
ＴＣステージで一致するタグ部の有無を検査すると同時
にデータ部の読み出しが行なわれるため、１ステージで
動作は完了する。
【００２０】一方、従来のキャッシュメモリにおいて
は、パイプライン制御の並列処理の同一時間軸上におい
て、書き込み（ＷＢ）若しくは読み出し（ＴＣ）が重な
ると、キャッシュメモリへ同時にアクセスすることとな
り、キャッシュメモリの正常動作が保証されないという
問題点があった。
は、パイプライン制御の並列処理の同一時間軸上におい
て、書き込み（ＷＢ）若しくは読み出し（ＴＣ）が重な
ると、キャッシュメモリへ同時にアクセスすることとな
り、キャッシュメモリの正常動作が保証されないという
問題点があった。
【００２１】例えば、図６の（ａ）を参照すると、第１
の命令のＷＢステージ（ｓｔ５）が、第２の命令のＴＣ
ステージ（ｓｔ６）とが並列に処理されることとなって
いるため、このままでは、キャッシュメモリの正常動作
が確保できない。
の命令のＷＢステージ（ｓｔ５）が、第２の命令のＴＣ
ステージ（ｓｔ６）とが並列に処理されることとなって
いるため、このままでは、キャッシュメモリの正常動作
が確保できない。
【００２２】そこで、従来のキャッシュメモリにおいて
は、第２の命令のＴＣステージ以降の動作を１ステージ
遅らせるパイプラインスリップ動作を行なわせる方式が
採用されている。
は、第２の命令のＴＣステージ以降の動作を１ステージ
遅らせるパイプラインスリップ動作を行なわせる方式が
採用されている。
【００２３】このパイプラインスリップ動作について、
図６の（ｂ）を参照して説明する。前述のように、第１
の命令のＷＢステージ（ｓｔ５）が、第２の命令のＴＣ
ステージ（ｓｔ６）と同一時間軸上において重なってい
ると、キャッシュメモリへの同時アクセスが発生してし
まうので、これを回避するため、図６の（ｂ）に示され
るように、第２の命令から第５の命令までの、第２の命
令のＴＣステージ以降をスリップ（ｓｌｉｐ）させ、そ
の動作をキャンセルする。
図６の（ｂ）を参照して説明する。前述のように、第１
の命令のＷＢステージ（ｓｔ５）が、第２の命令のＴＣ
ステージ（ｓｔ６）と同一時間軸上において重なってい
ると、キャッシュメモリへの同時アクセスが発生してし
まうので、これを回避するため、図６の（ｂ）に示され
るように、第２の命令から第５の命令までの、第２の命
令のＴＣステージ以降をスリップ（ｓｌｉｐ）させ、そ
の動作をキャンセルする。
【００２４】従って、第１の命令のＷＢステージが存在
する時間軸上には、第１の命令のＷＢステージ以外は存
在しないこととなり、キャッシュメモリへの同時アクセ
スを回避することができる。
する時間軸上には、第１の命令のＷＢステージ以外は存
在しないこととなり、キャッシュメモリへの同時アクセ
スを回避することができる。
【００２５】また、スリップされた第２の命令以降の各
ステージは、その後再試行（ｒｅｔｒｙ）され、同様の
手順に従ってキャッシュメモリへの同時アクセスが回避
される。
ステージは、その後再試行（ｒｅｔｒｙ）され、同様の
手順に従ってキャッシュメモリへの同時アクセスが回避
される。
【００２６】
【発明が解決しようとする課題】しかしながら、上述の
ような従来のキャッシュメモリ及びキャッシュメモリへ
のアクセス方法によれば、確かにパイプラインスリップ
動作により、キャッシュメモリへの同時アクセスを回避
することができるが、１回のパイプラインスリップが発
生すると、１ステージ分（１クロック分）命令実行が停
止することになり、キャッシュメモリや、これを用いた
ＭＰＵ等の性能がその分低下するという問題点を有して
いる。
ような従来のキャッシュメモリ及びキャッシュメモリへ
のアクセス方法によれば、確かにパイプラインスリップ
動作により、キャッシュメモリへの同時アクセスを回避
することができるが、１回のパイプラインスリップが発
生すると、１ステージ分（１クロック分）命令実行が停
止することになり、キャッシュメモリや、これを用いた
ＭＰＵ等の性能がその分低下するという問題点を有して
いる。
【００２７】例えば、図６の（ｂ）を参照すると明らか
なように、パイプラインスリップ動作が一度実行された
だけで、処理完了時間が、１ステージ分長くなってしま
っている。図６の（ｂ）に示される場合では、１回のパ
イプラインスリップ動作を実行した場合を示している
が、第２の命令以降にも、キャッシュメモリへの同時ア
クセスを回避するためのパイプラインスリップ動作を実
行すると、さらに処理完了時間が長くなる可能性があ
り、性能の低下が顕著になる。
なように、パイプラインスリップ動作が一度実行された
だけで、処理完了時間が、１ステージ分長くなってしま
っている。図６の（ｂ）に示される場合では、１回のパ
イプラインスリップ動作を実行した場合を示している
が、第２の命令以降にも、キャッシュメモリへの同時ア
クセスを回避するためのパイプラインスリップ動作を実
行すると、さらに処理完了時間が長くなる可能性があ
り、性能の低下が顕著になる。
【００２８】ここで、アドレスの生成と出力が、パイプ
ラインにて制御されるマイクロコンピュータシステムに
おいて、システム性能の低下を招くことなくハードウェ
アの削減を図った発明として、特開昭６３−１１６２３
７号公報に開示された「パイプラインアドレスラッチ回
路」がある。
ラインにて制御されるマイクロコンピュータシステムに
おいて、システム性能の低下を招くことなくハードウェ
アの削減を図った発明として、特開昭６３−１１６２３
７号公報に開示された「パイプラインアドレスラッチ回
路」がある。
【００２９】しかし、この発明は、アドレスをラッチす
るラッチ回路を具備させ、さらに、このラッチ回路にお
いてアドレスをラッチさせるためのアドレスラッチ信号
を、マイクロプロセッサからの出力信号に基づき制御す
ることにより、アドレス出力の切換え回路を削除可能と
し、クロック周波数の低下を回避可能とすることによ
り、システム性能の低下を招くことなくハードウェアの
削減を図るものであり、パイプライン制御において、キ
ャッシュメモリへの同時アクセスが発生した場合に処理
時間が増大するという問題を解決するものではない。
るラッチ回路を具備させ、さらに、このラッチ回路にお
いてアドレスをラッチさせるためのアドレスラッチ信号
を、マイクロプロセッサからの出力信号に基づき制御す
ることにより、アドレス出力の切換え回路を削除可能と
し、クロック周波数の低下を回避可能とすることによ
り、システム性能の低下を招くことなくハードウェアの
削減を図るものであり、パイプライン制御において、キ
ャッシュメモリへの同時アクセスが発生した場合に処理
時間が増大するという問題を解決するものではない。
【００３０】本発明は、上記事情に鑑みなされたもの
で、正常動作を確保すると共に、処理時間が増大するの
を防止することが可能なキャッシュメモリ及びキャッシ
ュメモリへのアクセス方法を提供することを目的とす
る。
で、正常動作を確保すると共に、処理時間が増大するの
を防止することが可能なキャッシュメモリ及びキャッシ
ュメモリへのアクセス方法を提供することを目的とす
る。
【００３１】つまり本発明は、パイプライン制御により
処理が行われるＭＰＵ等のキャッシュメモリにおいて、
書き込み動作はタグチェックと書き込みの２サイクル必
要となり、次の命令のタグチェック動作を遅延させなけ
ればならない場合があったので、これを回避して、処理
時間が増大することを防止することが可能なキャッシュ
メモリ及びキャッシュメモリへのアクセス方法を提供す
ることを目的とする。
処理が行われるＭＰＵ等のキャッシュメモリにおいて、
書き込み動作はタグチェックと書き込みの２サイクル必
要となり、次の命令のタグチェック動作を遅延させなけ
ればならない場合があったので、これを回避して、処理
時間が増大することを防止することが可能なキャッシュ
メモリ及びキャッシュメモリへのアクセス方法を提供す
ることを目的とする。
【００３２】
【課題を解決するための手段】請求項１記載の発明は、
少なくとも１以上のステージにより構成される少なくと
も１以上の命令を、各ステージ毎に並列に実行するパイ
プライン制御によりアクセスされるキャッシュメモリに
おいて、前記ステージの動作により、前記キャッシュメ
モリへのアクセスが衝突する場合に、前記衝突するステ
ージのうちの少なくとも１以上のステージの動作を、遅
延させて行うことにより、前記衝突を回避することを特
徴とする。
少なくとも１以上のステージにより構成される少なくと
も１以上の命令を、各ステージ毎に並列に実行するパイ
プライン制御によりアクセスされるキャッシュメモリに
おいて、前記ステージの動作により、前記キャッシュメ
モリへのアクセスが衝突する場合に、前記衝突するステ
ージのうちの少なくとも１以上のステージの動作を、遅
延させて行うことにより、前記衝突を回避することを特
徴とする。
【００３３】請求項２記載の発明は、請求項１記載の発
明において、前記キャッシュメモリへのアクセスが衝突
するステージが、入力したアドレスに基づき前記キャッ
シュメモリに一致するタグ部があるか否かをチェックす
るＴａｇ Ｃｈｅｃｋ ｓｔａｇｅを含むことを特徴と
する。
明において、前記キャッシュメモリへのアクセスが衝突
するステージが、入力したアドレスに基づき前記キャッ
シュメモリに一致するタグ部があるか否かをチェックす
るＴａｇ Ｃｈｅｃｋ ｓｔａｇｅを含むことを特徴と
する。
【００３４】請求項３記載の発明は、請求項１又は２に
記載の発明において、前記キャッシュメモリへのアクセ
スが衝突するステージが、前記キャッシュメモリへデー
タを書き込むＷｒｉｔｅ Ｂａｃｋ ｓｔａｇｅを含む
ことを特徴とする。
記載の発明において、前記キャッシュメモリへのアクセ
スが衝突するステージが、前記キャッシュメモリへデー
タを書き込むＷｒｉｔｅ Ｂａｃｋ ｓｔａｇｅを含む
ことを特徴とする。
【００３５】請求項４記載の発明は、請求項１から３の
いずれかに記載の発明において、前記ステージの動作
が、外部から入力したアドレスを第１のアドレスラッチ
によりラッチすることにより遅延されることを特徴とす
る。
いずれかに記載の発明において、前記ステージの動作
が、外部から入力したアドレスを第１のアドレスラッチ
によりラッチすることにより遅延されることを特徴とす
る。
【００３６】請求項５記載の発明は、請求項４記載の発
明において、前記外部から入力したアドレス、及び前記
第１のアドレスラッチから出力されたアドレスのいずれ
か一方を選択して出力するセレクタを有することを特徴
とする。
明において、前記外部から入力したアドレス、及び前記
第１のアドレスラッチから出力されたアドレスのいずれ
か一方を選択して出力するセレクタを有することを特徴
とする。
【００３７】請求項６記載の発明は、請求項１から５の
いずれかに記載の発明において、前記ステージの動作
が、データを第１のデータラッチによりラッチすること
により遅延されることを特徴とする。
いずれかに記載の発明において、前記ステージの動作
が、データを第１のデータラッチによりラッチすること
により遅延されることを特徴とする。
【００３８】請求項７記載の発明は、請求項１から３の
いずれかに記載の発明において、前記ステージの動作
が、前記キャッシュメモリへアクセスをした際に判明し
た前記キャッシュメモリの一致部分の情報を第２のアド
レスラッチによりラッチすることにより遅延されること
を特徴とする。
いずれかに記載の発明において、前記ステージの動作
が、前記キャッシュメモリへアクセスをした際に判明し
た前記キャッシュメモリの一致部分の情報を第２のアド
レスラッチによりラッチすることにより遅延されること
を特徴とする。
【００３９】請求項８記載の発明は、請求項７記載の発
明において、前記ステージの動作が、データを第２のデ
ータラッチによりラッチすることにより遅延されること
を特徴とする。
明において、前記ステージの動作が、データを第２のデ
ータラッチによりラッチすることにより遅延されること
を特徴とする。
【００４０】請求項９記載の発明は、請求項１から８の
いずれかに記載の発明において、前記ステージの動作の
遅延を制御する制御回路を有することを特徴とする。
いずれかに記載の発明において、前記ステージの動作の
遅延を制御する制御回路を有することを特徴とする。
【００４１】請求項１０記載の発明は、アドレスバスか
ら出力されたアドレスが入力する第１のアドレスラッチ
（１１）と、前記アドレスバスから出力されたアドレ
ス、及び前記第１のアドレスラッチから出力されたアド
レスのいずれか一方を選択して出力するセレクタ（３）
と、前記セレクタから出力されたアドレスに基づき、一
致部分（９）がアクティブになると共に、一致信号（１
３）を出力するキャッシュメモリ部（３１）と、データ
バスから出力された、前記キャッシュメモリ部に書き込
むべきデータをラッチする第１のデータラッチ（１７）
と、前記第１のアドレスラッチ（１１）、セレクタ
（３）、及び第１のデータラッチ（１７）の動作を制御
する第１の制御回路（１５）とを有することを特徴とす
る。
ら出力されたアドレスが入力する第１のアドレスラッチ
（１１）と、前記アドレスバスから出力されたアドレ
ス、及び前記第１のアドレスラッチから出力されたアド
レスのいずれか一方を選択して出力するセレクタ（３）
と、前記セレクタから出力されたアドレスに基づき、一
致部分（９）がアクティブになると共に、一致信号（１
３）を出力するキャッシュメモリ部（３１）と、データ
バスから出力された、前記キャッシュメモリ部に書き込
むべきデータをラッチする第１のデータラッチ（１７）
と、前記第１のアドレスラッチ（１１）、セレクタ
（３）、及び第１のデータラッチ（１７）の動作を制御
する第１の制御回路（１５）とを有することを特徴とす
る。
【００４２】請求項１１記載の発明は、アドレスバスか
ら出力されたアドレスに基づき、一致部分（９）がアク
ティブになると共に、一致信号（１３）を出力するキャ
ッシュメモリ部（３１）と、前記キャッシュメモリ部の
一致部分の情報をラッチする第２のアドレスラッチ（２
１）と、前記キャッシュメモリ部に書き込むべきデータ
をラッチする第２のデータラッチ（２３）と、前記第２
のアドレスラッチ（２１）、及び第２のデータラッチ
（２３）の動作を制御する第２の制御回路（１５）とを
有することを特徴とする。
ら出力されたアドレスに基づき、一致部分（９）がアク
ティブになると共に、一致信号（１３）を出力するキャ
ッシュメモリ部（３１）と、前記キャッシュメモリ部の
一致部分の情報をラッチする第２のアドレスラッチ（２
１）と、前記キャッシュメモリ部に書き込むべきデータ
をラッチする第２のデータラッチ（２３）と、前記第２
のアドレスラッチ（２１）、及び第２のデータラッチ
（２３）の動作を制御する第２の制御回路（１５）とを
有することを特徴とする。
【００４３】請求項１２記載の発明は、少なくとも１以
上のステージにより構成される少なくとも１以上の命令
を、各ステージ毎に並列に実行するパイプライン制御に
よりキャッシュメモリへアクセスするキャッシュメモリ
へのアクセス方法において、前記ステージの動作によ
り、前記キャッシュメモリへのアクセスが衝突する場合
に、前記衝突するステージのうちの少なくとも１以上の
ステージの動作を、遅延させて行う遅延工程を有し、該
遅延工程により、前記衝突を回避することを特徴とす
る。
上のステージにより構成される少なくとも１以上の命令
を、各ステージ毎に並列に実行するパイプライン制御に
よりキャッシュメモリへアクセスするキャッシュメモリ
へのアクセス方法において、前記ステージの動作によ
り、前記キャッシュメモリへのアクセスが衝突する場合
に、前記衝突するステージのうちの少なくとも１以上の
ステージの動作を、遅延させて行う遅延工程を有し、該
遅延工程により、前記衝突を回避することを特徴とす
る。
【００４４】請求項１３記載の発明は、請求項１２記載
の発明において、前記キャッシュメモリへのアクセスが
衝突するステージが、入力したアドレスに基づき前記キ
ャッシュメモリに一致するタグ部があるか否かをチェッ
クするＴａｇ Ｃｈｅｃｋｓｔａｇｅを含むことを特徴
とする。
の発明において、前記キャッシュメモリへのアクセスが
衝突するステージが、入力したアドレスに基づき前記キ
ャッシュメモリに一致するタグ部があるか否かをチェッ
クするＴａｇ Ｃｈｅｃｋｓｔａｇｅを含むことを特徴
とする。
【００４５】請求項１４記載の発明は、請求項１２又は
１３に記載の発明において、前記キャッシュメモリへの
アクセスが衝突するステージが、前記キャッシュメモリ
へデータを書き込むＷｒｉｔｅ Ｂａｃｋ ｓｔａｇｅ
を含むことを特徴とする。
１３に記載の発明において、前記キャッシュメモリへの
アクセスが衝突するステージが、前記キャッシュメモリ
へデータを書き込むＷｒｉｔｅ Ｂａｃｋ ｓｔａｇｅ
を含むことを特徴とする。
【００４６】請求項１５記載の発明は、請求項１２から
１４のいずれかに記載の発明において、前記遅延工程
が、外部から入力したアドレスを第１のアドレスラッチ
によりラッチする第１のアドレスラッチ工程を有するこ
とを特徴とする。
１４のいずれかに記載の発明において、前記遅延工程
が、外部から入力したアドレスを第１のアドレスラッチ
によりラッチする第１のアドレスラッチ工程を有するこ
とを特徴とする。
【００４７】請求項１６記載の発明は、請求項１５記載
の発明において、前記外部から入力したアドレス、及び
前記第１のアドレスラッチ工程においてラッチされたア
ドレスのいずれか一方を選択して出力する選択出力工程
を有することを特徴とする。
の発明において、前記外部から入力したアドレス、及び
前記第１のアドレスラッチ工程においてラッチされたア
ドレスのいずれか一方を選択して出力する選択出力工程
を有することを特徴とする。
【００４８】請求項１７記載の発明は、請求項１２から
１６のいずれかに記載の発明において、前記遅延工程
が、データを第１のデータラッチによりラッチする第１
のデータラッチ工程を有することを特徴とする。
１６のいずれかに記載の発明において、前記遅延工程
が、データを第１のデータラッチによりラッチする第１
のデータラッチ工程を有することを特徴とする。
【００４９】請求項１８記載の発明は、請求項１２から
１４のいずれかに記載の発明において、前記遅延工程
が、前記キャッシュメモリへのアクセスをした際に判明
した前記キャッシュメモリの一致部分の情報をラッチす
る第２のアドレスラッチ工程を有することを特徴とす
る。
１４のいずれかに記載の発明において、前記遅延工程
が、前記キャッシュメモリへのアクセスをした際に判明
した前記キャッシュメモリの一致部分の情報をラッチす
る第２のアドレスラッチ工程を有することを特徴とす
る。
【００５０】請求項１９記載の発明は、請求項１８記載
の発明において、前記遅延工程が、データを第２のデー
タラッチによりラッチする第２のデータラッチ工程を有
することを特徴とする。
の発明において、前記遅延工程が、データを第２のデー
タラッチによりラッチする第２のデータラッチ工程を有
することを特徴とする。
【００５１】従って、本発明によれば、データラッチと
アドレスラッチとを用い、これらでデータ及びアドレス
をラッチすることにより、例えばキャッシュメモリへの
アクセスが衝突する命令のアクセスの後のサイクルで書
き込み動作を行なうため、キャッシュメモリへの同時ア
クセスを回避して正常動作を確保すると共に、パイプラ
イン制御の動作完了時間が増大してしまうのを防止する
ことができる。ここで、アクセスが衝突するとは、２以
上のアクセスがキャッシュメモリへ同時にアクセスを行
うことを言う。以下の説明においても同様である。
アドレスラッチとを用い、これらでデータ及びアドレス
をラッチすることにより、例えばキャッシュメモリへの
アクセスが衝突する命令のアクセスの後のサイクルで書
き込み動作を行なうため、キャッシュメモリへの同時ア
クセスを回避して正常動作を確保すると共に、パイプラ
イン制御の動作完了時間が増大してしまうのを防止する
ことができる。ここで、アクセスが衝突するとは、２以
上のアクセスがキャッシュメモリへ同時にアクセスを行
うことを言う。以下の説明においても同様である。
【００５２】つまり、アドレスバス及びデータバス（書
き込み方向）のそれぞれに、アドレスラッチとセレクタ
及びデータラッチを挿入し、キャッシュメモリへのアク
セスが衝突しない条件まで書き込み動作を遅延させる。
き込み方向）のそれぞれに、アドレスラッチとセレクタ
及びデータラッチを挿入し、キャッシュメモリへのアク
セスが衝突しない条件まで書き込み動作を遅延させる。
【００５３】上述の動作について、図２を参照してさら
に詳細に説明する。図２の（ａ）に示されるように、こ
のパイプライン制御においては、第１の命令のＷＢステ
ージ（ｓｔ２）と、第２の命令のＴＣステージ（ｓｔ
３）とが同一時間軸上において処理されることとなって
いるため、このままでは、キャッシュメモリへの同時ア
クセスが発生してしまう。
に詳細に説明する。図２の（ａ）に示されるように、こ
のパイプライン制御においては、第１の命令のＷＢステ
ージ（ｓｔ２）と、第２の命令のＴＣステージ（ｓｔ
３）とが同一時間軸上において処理されることとなって
いるため、このままでは、キャッシュメモリへの同時ア
クセスが発生してしまう。
【００５４】ここで、図２の（ａ）に示されるように、
それぞれカッコ書きで、第２の命令にＷＢが存在し、第
３の命令にＴＣ、及びＷＢが存在するが、これらは実質
的にはキャッシュメモリへのアクセス動作を行わず便宜
的に記載しているに過ぎない。このような、便宜的に記
載し、キャッシュメモリへの実際のアクセスを行わない
ステージを、以下、図２に示される場合と同様に、カッ
コで括ることにする。
それぞれカッコ書きで、第２の命令にＷＢが存在し、第
３の命令にＴＣ、及びＷＢが存在するが、これらは実質
的にはキャッシュメモリへのアクセス動作を行わず便宜
的に記載しているに過ぎない。このような、便宜的に記
載し、キャッシュメモリへの実際のアクセスを行わない
ステージを、以下、図２に示される場合と同様に、カッ
コで括ることにする。
【００５５】従って、図２の（ａ）に示される各命令
は、例えば、第１の命令がキャッシュメモリへの書き込
みを実行する命令であり、第２の命令がキャッシュメモ
リへの書き込みを伴わない命令であり、第３の命令がキ
ャッシュメモリへのアクセスを伴わない命令である。
は、例えば、第１の命令がキャッシュメモリへの書き込
みを実行する命令であり、第２の命令がキャッシュメモ
リへの書き込みを伴わない命令であり、第３の命令がキ
ャッシュメモリへのアクセスを伴わない命令である。
【００５６】上述のような各命令のキャッシュメモリへ
のアクセス状況は、それぞれの命令のＲＦステージで命
令デコードが済んでいるので、事前に検出が可能であ
る。
のアクセス状況は、それぞれの命令のＲＦステージで命
令デコードが済んでいるので、事前に検出が可能であ
る。
【００５７】そして、本発明は、図２の（ｂ）に示され
るように、キャッシュメモリへの同時アクセスを回避す
るため、アドレスラッチ、データラッチへ第１の命令の
書き込みデータを一時保持して動作を保留して、第２の
命令のＴＣステージ（ｓｔ３）が終了した後、再度第１
の命令のＴＣステージ、ＷＢステージを実行する（ｓｔ
１’、ｓｔ２’）。
るように、キャッシュメモリへの同時アクセスを回避す
るため、アドレスラッチ、データラッチへ第１の命令の
書き込みデータを一時保持して動作を保留して、第２の
命令のＴＣステージ（ｓｔ３）が終了した後、再度第１
の命令のＴＣステージ、ＷＢステージを実行する（ｓｔ
１’、ｓｔ２’）。
【００５８】従って、本発明によれば、上述の動作によ
り、キャッシュメモリへの同時アクセスを回避してキャ
ッシュメモリの正常動作を確保すると共に、パイプライ
ン制御の処理完了時間が増大してしまい、キャッシュメ
モリに接続された各機器の性能が低下してしまうという
ことを防止することができる。
り、キャッシュメモリへの同時アクセスを回避してキャ
ッシュメモリの正常動作を確保すると共に、パイプライ
ン制御の処理完了時間が増大してしまい、キャッシュメ
モリに接続された各機器の性能が低下してしまうという
ことを防止することができる。
【００５９】
【発明の実施の形態】次に、図面を参照して、本発明に
係るキャッシュメモリ及びキャッシュメモリへのアクセ
ス方法の実施形態について以下に詳細に説明する。
係るキャッシュメモリ及びキャッシュメモリへのアクセ
ス方法の実施形態について以下に詳細に説明する。
【００６０】図１に、本発明に係るキャッシュメモリの
第１の実施形態の構成のブロック図を示す。図１に示さ
れるように、この本発明に係るキャッシュメモリの第１
の実施形態は、アドレスラッチ１１と、セレクタ３と、
キャッシュメモリ部３１と、制御回路１５と、データラ
ッチ１７とから構成される。ただし、図５を参照して説
明した、従来のキャッシュメモリが具備する部材と同様
な部材には同じ番号を付す。
第１の実施形態の構成のブロック図を示す。図１に示さ
れるように、この本発明に係るキャッシュメモリの第１
の実施形態は、アドレスラッチ１１と、セレクタ３と、
キャッシュメモリ部３１と、制御回路１５と、データラ
ッチ１７とから構成される。ただし、図５を参照して説
明した、従来のキャッシュメモリが具備する部材と同様
な部材には同じ番号を付す。
【００６１】アドレスラッチ１１は、アドレスバス１か
ら出力されたアドレスが入力する。
ら出力されたアドレスが入力する。
【００６２】セレクタ３は、アドレスバス１から出力さ
れたアドレスと、アドレスラッチ１１から出力されたア
ドレスとのいずれか一方を選択してキャッシュメモリ部
３１へ出力する。
れたアドレスと、アドレスラッチ１１から出力されたア
ドレスとのいずれか一方を選択してキャッシュメモリ部
３１へ出力する。
【００６３】キャッシュメモリ部３１は、タグ部５、及
びデータ部７から構成され、セレクタ３から出力された
アドレスにより、タグ部５においてアドレスが一致すれ
ば、一致部分９がアクティブになると共に、一致信号１
３を出力する。また、このキャッシュメモリ部３１は、
前述の連想メモリであることが好ましい。
びデータ部７から構成され、セレクタ３から出力された
アドレスにより、タグ部５においてアドレスが一致すれ
ば、一致部分９がアクティブになると共に、一致信号１
３を出力する。また、このキャッシュメモリ部３１は、
前述の連想メモリであることが好ましい。
【００６４】データラッチ１７は、データバス１９から
出力された、キャッシュメモリ部３１に書き込むべきデ
ータをラッチする。
出力された、キャッシュメモリ部３１に書き込むべきデ
ータをラッチする。
【００６５】制御回路１５は、アドレスラッチ１１、セ
レクタ３、及びデータラッチ１７の動作を制御する。つ
まり、制御回路１５は、アドレスラッチ１１と、書き込
み方向のデータをラッチするデータラッチ１７と、セレ
クタ３と、キャッシュメモリ部３１とのそれぞれについ
て、アクセスが衝突しない条件まで書き込み動作を遅延
させる制御を行う。
レクタ３、及びデータラッチ１７の動作を制御する。つ
まり、制御回路１５は、アドレスラッチ１１と、書き込
み方向のデータをラッチするデータラッチ１７と、セレ
クタ３と、キャッシュメモリ部３１とのそれぞれについ
て、アクセスが衝突しない条件まで書き込み動作を遅延
させる制御を行う。
【００６６】次に、図１に示される、本発明に係るキャ
ッシュメモリの第１の実施形態の動作、及び本発明に係
るキャッシュメモリへのアクセス方法の第１の実施形態
について、図１、及び図２を参照して説明する。図２の
（ａ）に、パイプライン制御の動作概念図の一例を示
し、図２の（ｂ）に、図１に示されるキャッシュメモリ
の動作概念図、及び、本発明に係るキャッシュメモリへ
のアクセス方法の第１の実施形態の動作概念図を示す。
ただし、図２に示されるパイプライン制御の動作概念図
はあくまでも一例であって、本発明においては、その他
の適宜なパイプライン制御を用いることができる。
ッシュメモリの第１の実施形態の動作、及び本発明に係
るキャッシュメモリへのアクセス方法の第１の実施形態
について、図１、及び図２を参照して説明する。図２の
（ａ）に、パイプライン制御の動作概念図の一例を示
し、図２の（ｂ）に、図１に示されるキャッシュメモリ
の動作概念図、及び、本発明に係るキャッシュメモリへ
のアクセス方法の第１の実施形態の動作概念図を示す。
ただし、図２に示されるパイプライン制御の動作概念図
はあくまでも一例であって、本発明においては、その他
の適宜なパイプライン制御を用いることができる。
【００６７】まず、図２の（ａ）に示される命令は、第
１の命令がキャッシュ書き込みを行なう命令を伴い（ｓ
ｔ１、ｓｔ２）、第２の命令がキャッシュ読み出しを行
なう命令を伴い（ｓｔ３）、第３の命令がキャッシュメ
モリへのアクセス（書き込み、読み出し）を伴わない命
令である。また、このパイプライン制御は、その他に第
４の命令、及び第５の命令とを有し、計５つの命令から
構成されているが、本発明に適用されるパイプライン制
御としては、上述のように、５つの命令に限定されず、
その他の任意の数の命令のパイプライン制御を用いるこ
とができる。
１の命令がキャッシュ書き込みを行なう命令を伴い（ｓ
ｔ１、ｓｔ２）、第２の命令がキャッシュ読み出しを行
なう命令を伴い（ｓｔ３）、第３の命令がキャッシュメ
モリへのアクセス（書き込み、読み出し）を伴わない命
令である。また、このパイプライン制御は、その他に第
４の命令、及び第５の命令とを有し、計５つの命令から
構成されているが、本発明に適用されるパイプライン制
御としては、上述のように、５つの命令に限定されず、
その他の任意の数の命令のパイプライン制御を用いるこ
とができる。
【００６８】そして、上述のような、キャッシュメモリ
へのアクセスの状態を検出した後、ｓｔ２とｓｔ３との
ように、同一時間軸においてキャッシュメモリへのアク
セスが衝突した場合、第１の命令の書き込みアドレスと
データとを、それぞれ図１に示されるアドレスラッチ１
１と、データラッチ１７とへ一時保持する。すなわち、
第１の命令のＴＣ（ｓｔ１）、及びＷＢ（ｓｔ２）の動
作を一時保留する。
へのアクセスの状態を検出した後、ｓｔ２とｓｔ３との
ように、同一時間軸においてキャッシュメモリへのアク
セスが衝突した場合、第１の命令の書き込みアドレスと
データとを、それぞれ図１に示されるアドレスラッチ１
１と、データラッチ１７とへ一時保持する。すなわち、
第１の命令のＴＣ（ｓｔ１）、及びＷＢ（ｓｔ２）の動
作を一時保留する。
【００６９】そして、図２の（ｂ）に示されるように、
第２の命令のＴＣステージ終了後、再度第１の命令のＴ
Ｃ、ＷＢステージ（ｓｔ１’、ｓｔ２’）を実行するこ
とでアクセスの衝突を回避する。また、図２の（ｂ）か
らも明らかなように、パイプラインのスリップは行わな
い。
第２の命令のＴＣステージ終了後、再度第１の命令のＴ
Ｃ、ＷＢステージ（ｓｔ１’、ｓｔ２’）を実行するこ
とでアクセスの衝突を回避する。また、図２の（ｂ）か
らも明らかなように、パイプラインのスリップは行わな
い。
【００７０】ここで、第３あるいは第４の命令がキャッ
シュへのアクセスを伴う場合であれば、第３の命令以降
をスリップさせる。スリップした場合でも性能的には従
来の制御と同じになる。
シュへのアクセスを伴う場合であれば、第３の命令以降
をスリップさせる。スリップした場合でも性能的には従
来の制御と同じになる。
【００７１】従って、図１、及び図２に示される本発明
に係るキャッシュメモリの第１の実施形態、及び本発明
に係るキャッシュメモリへのアクセス方法の第１の実施
形態によれば、キャッシュメモリへの同時アクセスを防
止することができ、キャッシュメモリの正常動作を確保
することができると共に、パイプラインをスリップさせ
ないため、キャッシュメモリの動作時間が増大してしま
うことを回避することができる。
に係るキャッシュメモリの第１の実施形態、及び本発明
に係るキャッシュメモリへのアクセス方法の第１の実施
形態によれば、キャッシュメモリへの同時アクセスを防
止することができ、キャッシュメモリの正常動作を確保
することができると共に、パイプラインをスリップさせ
ないため、キャッシュメモリの動作時間が増大してしま
うことを回避することができる。
【００７２】次に、本発明に係るキャッシュメモリの第
２の実施形態について、図３を参照して説明する。図３
に、本発明に係るキャッシュメモリの第２の実施形態の
構成のブロック図を示す。ただし、図１を参照して説明
した、本発明に係るキャッシュメモリの第１の実施形態
が具備する部材と同様な部材には同じ番号を付す。
２の実施形態について、図３を参照して説明する。図３
に、本発明に係るキャッシュメモリの第２の実施形態の
構成のブロック図を示す。ただし、図１を参照して説明
した、本発明に係るキャッシュメモリの第１の実施形態
が具備する部材と同様な部材には同じ番号を付す。
【００７３】図３に示されるように、このキャッシュメ
モリは、アドレスバス１とデータバス１９とが接続され
たキャッシュメモリ部３１と、アドレスラッチ２１と、
データラッチ２３と、制御回路１５とを有する。
モリは、アドレスバス１とデータバス１９とが接続され
たキャッシュメモリ部３１と、アドレスラッチ２１と、
データラッチ２３と、制御回路１５とを有する。
【００７４】キャッシュメモリ部３１は、タグ部５と、
データ部７とから構成され、アドレスバス１から出力さ
れたアドレスが入力すると共に、タグ部５において一致
するアドレスが存在する場合は、一致信号１３を出力す
ると共に、一致部分９がアクティブになり、データバス
１９からのデータの読み書きを実行する。また、このキ
ャッシュメモリ部３１も、前述の連想メモリであること
が好ましい。
データ部７とから構成され、アドレスバス１から出力さ
れたアドレスが入力すると共に、タグ部５において一致
するアドレスが存在する場合は、一致信号１３を出力す
ると共に、一致部分９がアクティブになり、データバス
１９からのデータの読み書きを実行する。また、このキ
ャッシュメモリ部３１も、前述の連想メモリであること
が好ましい。
【００７５】データラッチ２３は、キャッシュメモリ部
３１へ書き込まれるデータをラッチする。
３１へ書き込まれるデータをラッチする。
【００７６】アドレスラッチ２１は、キャッシュメモリ
部３１における、一致部分９の情報を保持する。
部３１における、一致部分９の情報を保持する。
【００７７】制御回路１５は、一致信号２３が入力する
と共に、アドレスラッチ２１、及びデータラッチ２３の
動作を制御する。
と共に、アドレスラッチ２１、及びデータラッチ２３の
動作を制御する。
【００７８】次に、図３に示される本発明に係るキャッ
シュメモリの第２の実施形態の動作、及び、本発明に係
るキャッシュメモリへのアクセス方法の第２の実施形態
の動作について、図３、及び図４を参照して説明する。
図４の（ａ）に、パイプライン制御の動作概念図を示
し、図４の（ｂ）に、図３に示されるパイプライン制御
の動作概念図、及び、本発明に係るキャッシュメモリへ
のアクセス方法の第２の実施形態の動作概念図を示す。
ただし、図２に示されるパイプライン制御の動作概念図
はあくまでも一例であって、本発明においては、その他
の適宜なパイプライン制御を用いることができる。
シュメモリの第２の実施形態の動作、及び、本発明に係
るキャッシュメモリへのアクセス方法の第２の実施形態
の動作について、図３、及び図４を参照して説明する。
図４の（ａ）に、パイプライン制御の動作概念図を示
し、図４の（ｂ）に、図３に示されるパイプライン制御
の動作概念図、及び、本発明に係るキャッシュメモリへ
のアクセス方法の第２の実施形態の動作概念図を示す。
ただし、図２に示されるパイプライン制御の動作概念図
はあくまでも一例であって、本発明においては、その他
の適宜なパイプライン制御を用いることができる。
【００７９】まず、図３に示されるように、第２の実施
形態に係るキャッシュメモリは、アドレスラッチ２１を
キャッシュメモリ部３１のワード線に取り付けた構成と
なっている。
形態に係るキャッシュメモリは、アドレスラッチ２１を
キャッシュメモリ部３１のワード線に取り付けた構成と
なっている。
【００８０】このように接続することで、事前にＴＣス
テージでワード線を選択しているため、保留した書き込
みステージにおける、再書き込みのときに、ＴＣステー
ジを省略してＷＢステージの１クロックで実行すること
ができる。さらに第４の命令のキャッシュアクセス有無
をチェックする必要がなくなる。
テージでワード線を選択しているため、保留した書き込
みステージにおける、再書き込みのときに、ＴＣステー
ジを省略してＷＢステージの１クロックで実行すること
ができる。さらに第４の命令のキャッシュアクセス有無
をチェックする必要がなくなる。
【００８１】また、図４の（ａ）に示されるように、本
発明に係るキャッシュメモリは、各命令が、第１の命令
がキャッシュ書き込みを行なう命令、第２の命令がキャ
ッシュ読み出しを行なう命令、第３の命令がキャッシュ
メモリへのアクセス（書き込み、読み出し）を伴わない
命令である。また、このパイプライン制御においては、
その他に第４の命令と、第５の命令とを有するが、この
場合においても命令の数は、５つに限定されるものでは
ない。
発明に係るキャッシュメモリは、各命令が、第１の命令
がキャッシュ書き込みを行なう命令、第２の命令がキャ
ッシュ読み出しを行なう命令、第３の命令がキャッシュ
メモリへのアクセス（書き込み、読み出し）を伴わない
命令である。また、このパイプライン制御においては、
その他に第４の命令と、第５の命令とを有するが、この
場合においても命令の数は、５つに限定されるものでは
ない。
【００８２】そして、各命令におけるキャッシュメモリ
へのアクセス状態を検出し、第１の命令のＷＢステージ
（ｓｔ４）が第２の命令のＴＣステージと同一時間軸上
において重なっていることを認識する。そのため、この
ままでは、キャッシュメモリの同時アクセスが行われる
こととなり、キャッシュメモリを正常に動作させること
ができない。
へのアクセス状態を検出し、第１の命令のＷＢステージ
（ｓｔ４）が第２の命令のＴＣステージと同一時間軸上
において重なっていることを認識する。そのため、この
ままでは、キャッシュメモリの同時アクセスが行われる
こととなり、キャッシュメモリを正常に動作させること
ができない。
【００８３】そこで、図４の（ｂ）に示されるように、
第１の命令の書き込みアドレスとデータとを、図３に示
されるアドレスラッチ２１、データラッチ２３へ一時保
持しておき、第２の命令のＴＣステージ終了後ラッチし
た情報を用いて再度第１の命令のＷＢステージを実行す
る（ｓｔ４’）。ここで、第３の命令がキャッシュメモ
リへのアクセスを伴う場合は、第３の命令以降をスリッ
プさせる。
第１の命令の書き込みアドレスとデータとを、図３に示
されるアドレスラッチ２１、データラッチ２３へ一時保
持しておき、第２の命令のＴＣステージ終了後ラッチし
た情報を用いて再度第１の命令のＷＢステージを実行す
る（ｓｔ４’）。ここで、第３の命令がキャッシュメモ
リへのアクセスを伴う場合は、第３の命令以降をスリッ
プさせる。
【００８４】従って、図３、図４を用いて説明した、本
発明に係るキャッシュメモリの第２の実施形態、及び、
本発明に係るキャッシュメモリへのアクセス方法の第２
の実施形態によれば、キャッシュメモリへの同時アクセ
スを回避し、キャッシュメモリの正常動作を確保するこ
とができると共に、パイプライン制御の動作完了時間が
増大してしまうことを防止することができる。
発明に係るキャッシュメモリの第２の実施形態、及び、
本発明に係るキャッシュメモリへのアクセス方法の第２
の実施形態によれば、キャッシュメモリへの同時アクセ
スを回避し、キャッシュメモリの正常動作を確保するこ
とができると共に、パイプライン制御の動作完了時間が
増大してしまうことを防止することができる。
【００８５】
【発明の効果】以上の説明から明らかなように、本発明
によれば、アドレスラッチ、及びデータラッチに書き込
みアドレス、及びデータを保持することにより、パイプ
ラインの状態で空きが発生するまで書き込み動作を保留
することでパイプラインをスリップさせないように制御
するため、キャッシュメモリに対する同時アクセスを回
避し、キャッシュメモリの正常な動作を確保すると共
に、パイプラインスリップによる性能低下をなくすこと
が可能なキャッシュメモリ及びキャッシュメモリへのア
クセス方法を提供することができる。
によれば、アドレスラッチ、及びデータラッチに書き込
みアドレス、及びデータを保持することにより、パイプ
ラインの状態で空きが発生するまで書き込み動作を保留
することでパイプラインをスリップさせないように制御
するため、キャッシュメモリに対する同時アクセスを回
避し、キャッシュメモリの正常な動作を確保すると共
に、パイプラインスリップによる性能低下をなくすこと
が可能なキャッシュメモリ及びキャッシュメモリへのア
クセス方法を提供することができる。
【００８６】特に、請求項１記載の発明によれば、衝突
するステージの動作を遅延させてから実行するため、ハ
ードウエアでパイプラインのステージの入れ替えを行な
っていることとなり、キャッシュメモリのアクセスの衝
突を回避して、キャッシュメモリの正常動作を確保する
と共に、性能低下を防止することが可能なキャッシュメ
モリを提供することができる。
するステージの動作を遅延させてから実行するため、ハ
ードウエアでパイプラインのステージの入れ替えを行な
っていることとなり、キャッシュメモリのアクセスの衝
突を回避して、キャッシュメモリの正常動作を確保する
と共に、性能低下を防止することが可能なキャッシュメ
モリを提供することができる。
【００８７】また、請求項２記載の発明によれば、請求
項１記載の発明の効果が得られると共に、キャッシュメ
モリにアクセスするステージとして、Ｔａｇ Ｃｈｅｃ
ｋｓｔａｇｅを含ませているため、タグチェックの際の
衝突を回避することが可能なキャッシュメモリを提供す
ることができる。
項１記載の発明の効果が得られると共に、キャッシュメ
モリにアクセスするステージとして、Ｔａｇ Ｃｈｅｃ
ｋｓｔａｇｅを含ませているため、タグチェックの際の
衝突を回避することが可能なキャッシュメモリを提供す
ることができる。
【００８８】また、請求項３記載の発明によれば、請求
項１又は２に記載の発明の効果が得られると共に、キャ
ッシュメモリにアクセスするステージとして、Ｗｒｉｔ
ｅＢａｃｋ ｓｔａｇｅを含ませているため、キャッシ
ュメモリにデータを書き込む際の衝突を回避することが
可能なキャッシュメモリを提供することができる。
項１又は２に記載の発明の効果が得られると共に、キャ
ッシュメモリにアクセスするステージとして、Ｗｒｉｔ
ｅＢａｃｋ ｓｔａｇｅを含ませているため、キャッシ
ュメモリにデータを書き込む際の衝突を回避することが
可能なキャッシュメモリを提供することができる。
【００８９】また、請求項４記載の発明によれば、請求
項１から３のいずれかに記載の発明の効果が得られると
共に、ステージの動作を、第１のアドレスラッチにより
外部から入力したアドレスをラッチすることにより遅延
させているため、さらに確実に動作の遅延を行うことが
可能なキャッシュメモリを提供することができる。
項１から３のいずれかに記載の発明の効果が得られると
共に、ステージの動作を、第１のアドレスラッチにより
外部から入力したアドレスをラッチすることにより遅延
させているため、さらに確実に動作の遅延を行うことが
可能なキャッシュメモリを提供することができる。
【００９０】また、請求項５記載の発明によれば、請求
項４記載の発明の効果が得られると共に、セレクタによ
り、外部から入力したアドレス、及び第１のアドレスラ
ッチから出力されたアドレスのいずれか一方を選択して
出力しているため、遅延されたアドレスの選択を正確に
実行することが可能なキャッシュメモリを提供すること
ができる。
項４記載の発明の効果が得られると共に、セレクタによ
り、外部から入力したアドレス、及び第１のアドレスラ
ッチから出力されたアドレスのいずれか一方を選択して
出力しているため、遅延されたアドレスの選択を正確に
実行することが可能なキャッシュメモリを提供すること
ができる。
【００９１】また、請求項６記載の発明によれば、請求
項１から５のいずれかに記載の発明の効果が得られると
共に、ステージの動作を、第１のデータラッチによりデ
ータをラッチすることにより遅延させているため、さら
に確実に遅延を実行することが可能なキャッシュメモリ
を提供することができる。
項１から５のいずれかに記載の発明の効果が得られると
共に、ステージの動作を、第１のデータラッチによりデ
ータをラッチすることにより遅延させているため、さら
に確実に遅延を実行することが可能なキャッシュメモリ
を提供することができる。
【００９２】また、請求項７記載の発明によれば、請求
項１から３のいずれかに記載の発明の効果が得られると
共に、ステージの動作を、キャッシュメモリの一致部分
の情報を第２のアドレスラッチによりラッチすることに
より遅延させているため、さらに確実に遅延を実行する
ことが可能なキャッシュメモリを提供することができ
る。
項１から３のいずれかに記載の発明の効果が得られると
共に、ステージの動作を、キャッシュメモリの一致部分
の情報を第２のアドレスラッチによりラッチすることに
より遅延させているため、さらに確実に遅延を実行する
ことが可能なキャッシュメモリを提供することができ
る。
【００９３】また、請求項８記載の発明によれば、請求
項７記載の発明の効果が得られると共に、ステージの動
作を、第２のデータラッチによりデータをラッチするこ
とにより遅延させているため、さらに確実に遅延を実行
することが可能なキャッシュメモリを提供することがで
きる。
項７記載の発明の効果が得られると共に、ステージの動
作を、第２のデータラッチによりデータをラッチするこ
とにより遅延させているため、さらに確実に遅延を実行
することが可能なキャッシュメモリを提供することがで
きる。
【００９４】また、請求項９記載の発明によれば、請求
項１から８のいずれかに記載の発明の効果が得られると
共に、ステージの動作の遅延が、制御回路の制御の下に
行われているため、さらに確実にステージの動作の遅延
を実行することが可能なキャッシュメモリを提供するこ
とができる。
項１から８のいずれかに記載の発明の効果が得られると
共に、ステージの動作の遅延が、制御回路の制御の下に
行われているため、さらに確実にステージの動作の遅延
を実行することが可能なキャッシュメモリを提供するこ
とができる。
【００９５】また、請求項１０記載の発明によれば、キ
ャッシュメモリへのアクセスが衝突した場合は、制御回
路の制御の下に、アドレスラッチにてアドレスをラッチ
し、データラッチにてデータをラッチすることにより、
ステージの動作を遅延させ、キャッシュメモリにおいて
アクセス衝突が起きない条件において、セレクタからア
ドレスがキャッシュメモリ部に出力されて、ステージの
動作を実行するため、同時アクセスによる異常動作を回
避することができると共に、処理時間の増大等による性
能の劣化を防止することが可能なキャッシュメモリを提
供することができる。
ャッシュメモリへのアクセスが衝突した場合は、制御回
路の制御の下に、アドレスラッチにてアドレスをラッチ
し、データラッチにてデータをラッチすることにより、
ステージの動作を遅延させ、キャッシュメモリにおいて
アクセス衝突が起きない条件において、セレクタからア
ドレスがキャッシュメモリ部に出力されて、ステージの
動作を実行するため、同時アクセスによる異常動作を回
避することができると共に、処理時間の増大等による性
能の劣化を防止することが可能なキャッシュメモリを提
供することができる。
【００９６】また、請求項１１記載の発明によれば、キ
ャッシュメモリへのアクセスが衝突した場合は、データ
ラッチにてデータをラッチし、アドレスラッチにてキャ
ッシュメモリ部の一致部分の情報をラッチしているた
め、遅延された動作が書き込み動作の場合には、再動作
において、タグチェックを行う必要がなく、書き込み動
作を１ステージで実行でき、キャッシュメモリへの同時
アクセスを回避して正常動作を確保すると共に、処理時
間の増大等による性能の劣化を防止することが可能なキ
ャッシュメモリを提供することができる。
ャッシュメモリへのアクセスが衝突した場合は、データ
ラッチにてデータをラッチし、アドレスラッチにてキャ
ッシュメモリ部の一致部分の情報をラッチしているた
め、遅延された動作が書き込み動作の場合には、再動作
において、タグチェックを行う必要がなく、書き込み動
作を１ステージで実行でき、キャッシュメモリへの同時
アクセスを回避して正常動作を確保すると共に、処理時
間の増大等による性能の劣化を防止することが可能なキ
ャッシュメモリを提供することができる。
【００９７】また、請求項１２記載の発明によれば、衝
突するステージの動作を、遅延工程において遅延させて
から実行するため、ハードウエアでパイプラインステー
ジの入れ替えを行なっていることとなり、キャッシュメ
モリのアクセスの衝突を回避して、キャッシュメモリの
正常動作を確保すると共に、性能低下を防止することが
可能なキャッシュメモリへのアクセス方法を提供するこ
とができる。
突するステージの動作を、遅延工程において遅延させて
から実行するため、ハードウエアでパイプラインステー
ジの入れ替えを行なっていることとなり、キャッシュメ
モリのアクセスの衝突を回避して、キャッシュメモリの
正常動作を確保すると共に、性能低下を防止することが
可能なキャッシュメモリへのアクセス方法を提供するこ
とができる。
【００９８】また、請求項１３記載の発明によれば、請
求項１２記載の発明の効果が得られると共に、キャッシ
ュメモリにアクセスするステージとして、Ｔａｇ Ｃｈ
ｅｃｋ ｓｔａｇｅを含ませているため、タグチェック
の際の衝突を回避することが可能なキャッシュメモリへ
のアクセス方法を提供することができる。
求項１２記載の発明の効果が得られると共に、キャッシ
ュメモリにアクセスするステージとして、Ｔａｇ Ｃｈ
ｅｃｋ ｓｔａｇｅを含ませているため、タグチェック
の際の衝突を回避することが可能なキャッシュメモリへ
のアクセス方法を提供することができる。
【００９９】また、請求項１４記載の発明によれば、請
求項１２又は１３に記載の発明の効果が得られると共
に、キャッシュメモリにアクセスするステージとして、
Ｗｒｉｔｅ Ｂａｃｋ ｓｔａｇｅを含ませているた
め、キャッシュメモリにデータを書き込む際の衝突を回
避することが可能なキャッシュメモリへのアクセス方法
を提供することができる。
求項１２又は１３に記載の発明の効果が得られると共
に、キャッシュメモリにアクセスするステージとして、
Ｗｒｉｔｅ Ｂａｃｋ ｓｔａｇｅを含ませているた
め、キャッシュメモリにデータを書き込む際の衝突を回
避することが可能なキャッシュメモリへのアクセス方法
を提供することができる。
【０１００】また、請求項１５記載の発明によれば、請
求項１２から１４のいずれかに記載の発明の効果が得ら
れると共に、ステージの動作を遅延させるために、第１
のアドレスラッチにより、外部から入力したアドレスを
ラッチして遅延させる第１のアドレスラッチ工程を有し
ているため、さらに確実に動作の遅延を行うことが可能
なキャッシュメモリへのアクセス方法を提供することが
できる。
求項１２から１４のいずれかに記載の発明の効果が得ら
れると共に、ステージの動作を遅延させるために、第１
のアドレスラッチにより、外部から入力したアドレスを
ラッチして遅延させる第１のアドレスラッチ工程を有し
ているため、さらに確実に動作の遅延を行うことが可能
なキャッシュメモリへのアクセス方法を提供することが
できる。
【０１０１】また、請求項１６記載の発明によれば、請
求項１５記載の発明の効果が得られると共に、選択出力
工程により、外部から入力したアドレス、及び第１のア
ドレスラッチ工程において出力されたアドレスのいずれ
か一方を選択して出力するため、遅延されたアドレスの
選択を正確に実行することが可能なキャッシュメモリへ
のアクセス方法を提供することができる。
求項１５記載の発明の効果が得られると共に、選択出力
工程により、外部から入力したアドレス、及び第１のア
ドレスラッチ工程において出力されたアドレスのいずれ
か一方を選択して出力するため、遅延されたアドレスの
選択を正確に実行することが可能なキャッシュメモリへ
のアクセス方法を提供することができる。
【０１０２】また、請求項１７記載の発明によれば、請
求項１２から１６のいずれかに記載の発明の効果が得ら
れると共に、ステージ動作の遅延が、第１のデータラッ
チ工程において、第１のデータラッチによりデータをラ
ッチすることにより行われているため、さらに確実に遅
延を実行することが可能なキャッシュメモリへのアクセ
ス方法を提供することができる。
求項１２から１６のいずれかに記載の発明の効果が得ら
れると共に、ステージ動作の遅延が、第１のデータラッ
チ工程において、第１のデータラッチによりデータをラ
ッチすることにより行われているため、さらに確実に遅
延を実行することが可能なキャッシュメモリへのアクセ
ス方法を提供することができる。
【０１０３】また、請求項１８記載の発明によれば、請
求項１２から１４のいずれかに記載の発明の効果が得ら
れると共に、ステージの動作の遅延が、第２のアドレス
ラッチ工程において、キャッシュメモリの一致部分の情
報をラッチすることにより行われているため、さらに確
実に遅延を実行することが可能なキャッシュメモリへの
アクセス方法を提供することができる。
求項１２から１４のいずれかに記載の発明の効果が得ら
れると共に、ステージの動作の遅延が、第２のアドレス
ラッチ工程において、キャッシュメモリの一致部分の情
報をラッチすることにより行われているため、さらに確
実に遅延を実行することが可能なキャッシュメモリへの
アクセス方法を提供することができる。
【０１０４】さらに、請求項１９記載の発明によれば、
請求項１８記載の発明の効果が得られると共に、ステー
ジの動作の遅延が、第２のデータラッチ工程において、
データを第２のデータラッチによりラッチすることによ
り行われているため、さらに確実に遅延を実行すること
が可能なキャッシュメモリへのアクセス方法を提供する
ことができる。
請求項１８記載の発明の効果が得られると共に、ステー
ジの動作の遅延が、第２のデータラッチ工程において、
データを第２のデータラッチによりラッチすることによ
り行われているため、さらに確実に遅延を実行すること
が可能なキャッシュメモリへのアクセス方法を提供する
ことができる。
【図１】本発明に係るキャッシュメモリの第１の実施形
態の構成を示すブロック図である。
態の構成を示すブロック図である。
【図２】（ａ）が、本発明に適用されるパイプライン制
御の一例の動作概念図であり、（ｂ）が、図１に示され
るキャッシュメモリに対するパイプライン制御の動作、
及び本発明に係るキャッシュメモリへのアクセス方法の
第１の実施形態の動作、を示す動作概念図である。
御の一例の動作概念図であり、（ｂ）が、図１に示され
るキャッシュメモリに対するパイプライン制御の動作、
及び本発明に係るキャッシュメモリへのアクセス方法の
第１の実施形態の動作、を示す動作概念図である。
【図３】本発明に係るキャッシュメモリの第２の実施形
態の構成を示すブロック図である。
態の構成を示すブロック図である。
【図４】（ａ）が、本発明に適用されるパイプライン制
御の一例の動作概念図であり、（ｂ）が、図３に示され
るキャッシュメモリに対するパイプライン制御の動作、
及び本発明に係るキャッシュメモリへのアクセス方法の
第２の実施形態の動作、を示す動作概念図である。
御の一例の動作概念図であり、（ｂ）が、図３に示され
るキャッシュメモリに対するパイプライン制御の動作、
及び本発明に係るキャッシュメモリへのアクセス方法の
第２の実施形態の動作、を示す動作概念図である。
【図５】従来のキャッシュメモリの構成を示す概略図で
ある。
ある。
【図６】従来のキャッシュメモリに対するパイプライン
制御の動作を示す動作概念図である。
制御の動作を示す動作概念図である。
１ アドレスバス ３ セレクタ ５ タグ部 ７ データ部 ９ 一致部分 １１ アドレスラッチ １３ 一致信号 １５ 制御回路 １７ データラッチ １９ データバス ２１ アドレスラッチ ２３ データラッチ ３１ キャッシュメモリ部
Claims (19)
- 【請求項１】 少なくとも１以上のステージにより構成
される少なくとも１以上の命令を、各ステージ毎に並列
に実行するパイプライン制御によりアクセスされるキャ
ッシュメモリにおいて、 前記ステージの動作により、前記キャッシュメモリへの
アクセスが衝突する場合に、 前記衝突するステージのうちの少なくとも１以上のステ
ージの動作を、遅延させて行うことにより、 前記衝突を回避することを特徴とするキャッシュメモ
リ。 - 【請求項２】 前記キャッシュメモリへのアクセスが衝
突するステージが、 入力したアドレスに基づき前記キャッシュメモリに一致
するタグ部があるか否かをチェックするＴａｇ Ｃｈｅ
ｃｋ ｓｔａｇｅを含むことを特徴とする請求項１記載
のキャッシュメモリ。 - 【請求項３】 前記キャッシュメモリへのアクセスが衝
突するステージが、 前記キャッシュメモリへデータを書き込むＷｒｉｔｅ
Ｂａｃｋ ｓｔａｇｅを含むことを特徴とする請求項１
又は２に記載のキャッシュメモリ。 - 【請求項４】 前記ステージの動作が、 外部から入力したアドレスを第１のアドレスラッチによ
りラッチすることにより遅延されることを特徴とする請
求項１から３のいずれかに記載のキャッシュメモリ。 - 【請求項５】 前記外部から入力したアドレス、及び前
記第１のアドレスラッチから出力されたアドレスのいず
れか一方を選択して出力するセレクタを有することを特
徴とする請求項４記載のキャッシュメモリ。 - 【請求項６】 前記ステージの動作が、 データを第１のデータラッチによりラッチすることによ
り遅延されることを特徴とする請求項１から５のいずれ
かに記載のキャッシュメモリ。 - 【請求項７】 前記ステージの動作が、 前記キャッシュメモリへアクセスをした際に判明した前
記キャッシュメモリの一致部分の情報を第２のアドレス
ラッチによりラッチすることにより遅延されることを特
徴とする請求項１から３のいずれかに記載のキャッシュ
メモリ。 - 【請求項８】 前記ステージの動作が、 データを第２のデータラッチによりラッチすることによ
り遅延されることを特徴とする請求項７記載のキャッシ
ュメモリ。 - 【請求項９】 前記ステージの動作の遅延を制御する制
御回路を有することを特徴とする請求項１から８のいず
れかに記載のキャッシュメモリ。 - 【請求項１０】 アドレスバスから出力されたアドレス
が入力する第１のアドレスラッチ（１１）と、 前記アドレスバスから出力されたアドレス、及び前記第
１のアドレスラッチから出力されたアドレスのいずれか
一方を選択して出力するセレクタ（３）と、 前記セレクタから出力されたアドレスに基づき、一致部
分（９）がアクティブになると共に、一致信号（１３）
を出力するキャッシュメモリ部（３１）と、 データバスから出力された、前記キャッシュメモリ部に
書き込むべきデータをラッチする第１のデータラッチ
（１７）と、 前記第１のアドレスラッチ（１１）、セレクタ（３）、
及び第１のデータラッチ（１７）の動作を制御する第１
の制御回路（１５）とを有することを特徴とするキャッ
シュメモリ。 - 【請求項１１】 アドレスバスから出力されたアドレス
に基づき、一致部分（９）がアクティブになると共に、
一致信号（１３）を出力するキャッシュメモリ部（３
１）と、 前記キャッシュメモリ部の一致部分の情報をラッチする
第２のアドレスラッチ（２１）と、 前記キャッシュメモリ部に書き込むべきデータをラッチ
する第２のデータラッチ（２３）と、 前記第２のアドレスラッチ（２１）、及び第２のデータ
ラッチ（２３）の動作を制御する第２の制御回路（１
５）とを有することを特徴とするキャッシュメモリ。 - 【請求項１２】 少なくとも１以上のステージにより構
成される少なくとも１以上の命令を、各ステージ毎に並
列に実行するパイプライン制御によりキャッシュメモリ
へアクセスするキャッシュメモリへのアクセス方法にお
いて、 前記ステージの動作により、前記キャッシュメモリへの
アクセスが衝突する場合に、 前記衝突するステージのうちの少なくとも１以上のステ
ージの動作を、遅延させて行う遅延工程を有し、 該遅延工程により、前記衝突を回避することを特徴とす
るキャッシュメモリへのアクセス方法。 - 【請求項１３】 前記キャッシュメモリへのアクセスが
衝突するステージが、 入力したアドレスに基づき前記キャッシュメモリに一致
するタグ部があるか否かをチェックするＴａｇ Ｃｈｅ
ｃｋ ｓｔａｇｅを含むことを特徴とする請求項１２記
載のキャッシュメモリへのアクセス方法。 - 【請求項１４】 前記キャッシュメモリへのアクセスが
衝突するステージが、 前記キャッシュメモリへデータを書き込むＷｒｉｔｅ
Ｂａｃｋ ｓｔａｇｅを含むことを特徴とする請求項１
２又は１３に記載のキャッシュメモリへのアクセス方
法。 - 【請求項１５】 前記遅延工程が、 外部から入力したアドレスを第１のアドレスラッチによ
りラッチする第１のアドレスラッチ工程を有することを
特徴とする請求項１２から１４のいずれかに記載のキャ
ッシュメモリへのアクセス方法。 - 【請求項１６】 前記外部から入力したアドレス、及び
前記第１のアドレスラッチ工程においてラッチされたア
ドレスのいずれか一方を選択して出力する選択出力工程
を有することを特徴とする請求項１５記載のキャッシュ
メモリへのアクセス方法。 - 【請求項１７】 前記遅延工程が、 データを第１のデータラッチによりラッチする第１のデ
ータラッチ工程を有することを特徴とする請求項１２か
ら１６のいずれかに記載のキャッシュメモリへのアクセ
ス方法。 - 【請求項１８】 前記遅延工程が、 前記キャッシュメモリへのアクセスをした際に判明した
前記キャッシュメモリの一致部分の情報をラッチする第
２のアドレスラッチ工程を有することを特徴とする請求
項１２から１４のいずれかに記載のキャッシュメモリへ
のアクセス方法。 - 【請求項１９】 前記遅延工程が、 データを第２のデータラッチによりラッチする第２のデ
ータラッチ工程を有することを特徴とする請求項１８記
載のキャッシュメモリへのアクセス方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9350887A JPH11184695A (ja) | 1997-12-19 | 1997-12-19 | キャッシュメモリ及びキャッシュメモリへのアクセス方法 |
| TW087121234A TW459201B (en) | 1997-12-19 | 1998-12-18 | Flash memory system that ensures normal operation of synchronous cache access and the access method of flash memory |
| KR1019980056471A KR19990063248A (ko) | 1997-12-19 | 1998-12-19 | 캐시 메모리로의 동시 액세스에 대해 정상 동작을 확보하는 캐시 메모리 시스템 및 캐시 메모리로의 액세스 방법 |
| CNB981269117A CN1135476C (zh) | 1997-12-19 | 1998-12-19 | 通过流水线控制访问的高速缓冲存储器系统及其访问方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9350887A JPH11184695A (ja) | 1997-12-19 | 1997-12-19 | キャッシュメモリ及びキャッシュメモリへのアクセス方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11184695A true JPH11184695A (ja) | 1999-07-09 |
Family
ID=18413577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9350887A Pending JPH11184695A (ja) | 1997-12-19 | 1997-12-19 | キャッシュメモリ及びキャッシュメモリへのアクセス方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPH11184695A (ja) |
| KR (1) | KR19990063248A (ja) |
| CN (1) | CN1135476C (ja) |
| TW (1) | TW459201B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6516384B1 (en) * | 1999-12-30 | 2003-02-04 | Intel Corporation | Method and apparatus to perform a round robin and locking cache replacement scheme |
| US7171514B2 (en) * | 2003-11-20 | 2007-01-30 | International Business Machines Corporation | Apparatus and method to control access to logical volumes using parallel access volumes |
| CN100362839C (zh) * | 2003-12-29 | 2008-01-16 | 中兴通讯股份有限公司 | 基于流水线的多队列顺序化缓冲管理电路及方法 |
| JP4667092B2 (ja) * | 2005-03-17 | 2011-04-06 | 富士通株式会社 | 情報処理装置、情報処理装置におけるデータ制御方法 |
| JP5583893B2 (ja) | 2008-05-28 | 2014-09-03 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
| US8108621B2 (en) * | 2009-05-27 | 2012-01-31 | Via Technologies, Inc. | Data cache with modified bit array |
| JP2011090592A (ja) * | 2009-10-26 | 2011-05-06 | Sony Corp | 情報処理装置とその命令デコーダ |
| CN102725741B (zh) * | 2011-12-31 | 2014-11-05 | 华为技术有限公司 | 高速缓冲存储器控制方法、装置和系统 |
| GB2518884A (en) * | 2013-10-04 | 2015-04-08 | Ibm | Network attached storage system and corresponding method for request handling in a network attached storage system |
| CN110993005B (zh) * | 2019-12-11 | 2021-03-26 | 海光信息技术股份有限公司 | 电路结构、芯片、训练方法及训练装置 |
-
1997
- 1997-12-19 JP JP9350887A patent/JPH11184695A/ja active Pending
-
1998
- 1998-12-18 TW TW087121234A patent/TW459201B/zh not_active IP Right Cessation
- 1998-12-19 KR KR1019980056471A patent/KR19990063248A/ko not_active Application Discontinuation
- 1998-12-19 CN CNB981269117A patent/CN1135476C/zh not_active Expired - Fee Related
Also Published As
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|---|---|
| KR19990063248A (ko) | 1999-07-26 |
| TW459201B (en) | 2001-10-11 |
| CN1227932A (zh) | 1999-09-08 |
| CN1135476C (zh) | 2004-01-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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