JPH1118289A - 過電流制限回路 - Google Patents
過電流制限回路Info
- Publication number
- JPH1118289A JPH1118289A JP16315597A JP16315597A JPH1118289A JP H1118289 A JPH1118289 A JP H1118289A JP 16315597 A JP16315597 A JP 16315597A JP 16315597 A JP16315597 A JP 16315597A JP H1118289 A JPH1118289 A JP H1118289A
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Abstract
(57)【要約】
【課題】絶縁ゲート型半導体装置の過電流制限回路にお
いて、電流制限値を安定させる。 【解決手段】主ＭＯＳＦＥＴ１のゲート・ソース間に
は、定電流用ＭＯＳＦＥＴ４、定電流素子５、抵抗Ｒ3
を直列に接続した分枝と、ゲート電圧制御用ＭＯＳＦＥ
Ｔ２の分枝とが設けられている。負荷６の電流を制御す
る主ＭＯＳＦＥＴ１のドレイン電圧ＶD が抵抗Ｒ1 、Ｒ
2 により分圧され、その中間電圧Ｖ2 が定電流用ＭＯＳ
ＦＥＴ４のゲートに接続され、定電流素子５と抵抗Ｒ3
との間の電圧Ｖ3 がゲート電圧制限用ＭＯＳＦＥＴ２の
ゲートに与えられる。
いて、電流制限値を安定させる。 【解決手段】主ＭＯＳＦＥＴ１のゲート・ソース間に
は、定電流用ＭＯＳＦＥＴ４、定電流素子５、抵抗Ｒ3
を直列に接続した分枝と、ゲート電圧制御用ＭＯＳＦＥ
Ｔ２の分枝とが設けられている。負荷６の電流を制御す
る主ＭＯＳＦＥＴ１のドレイン電圧ＶD が抵抗Ｒ1 、Ｒ
2 により分圧され、その中間電圧Ｖ2 が定電流用ＭＯＳ
ＦＥＴ４のゲートに接続され、定電流素子５と抵抗Ｒ3
との間の電圧Ｖ3 がゲート電圧制限用ＭＯＳＦＥＴ２の
ゲートに与えられる。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート電界効
果トランジスタ（以下ＭＯＳＦＥＴと記す）を過電流破
壊から保護するための過電流制限回路に関する。
果トランジスタ（以下ＭＯＳＦＥＴと記す）を過電流破
壊から保護するための過電流制限回路に関する。
【０００２】
【従来の技術】従来の過電流制限回路の二例を図３、４
に示す。図３においては、負荷６が電流を制御する主Ｍ
ＯＳＦＥＴ１のドレイン側に接続され、ソース側は接地
されている。ドレイン電圧ＶD が抵抗Ｒ1 、Ｒ2 により
分圧され、その中間点が、主ＭＯＳＦＥＴ１のゲートに
接続されたゲート電圧制限用ＭＯＳＦＥＴ２のゲートに
接続されている。主ＭＯＳＦＥＴ１に過電流が流れる
と、ドレイン電圧ＶD が上昇し、分圧した中間点の電圧
Ｖ2 も上昇して、ゲート電圧制限用ＭＯＳＦＥＴ２をオ
ンさせることにより、主ＭＯＳＦＥＴ１のゲート電圧Ｖ
G を下げて電流を制限することができる。
に示す。図３においては、負荷６が電流を制御する主Ｍ
ＯＳＦＥＴ１のドレイン側に接続され、ソース側は接地
されている。ドレイン電圧ＶD が抵抗Ｒ1 、Ｒ2 により
分圧され、その中間点が、主ＭＯＳＦＥＴ１のゲートに
接続されたゲート電圧制限用ＭＯＳＦＥＴ２のゲートに
接続されている。主ＭＯＳＦＥＴ１に過電流が流れる
と、ドレイン電圧ＶD が上昇し、分圧した中間点の電圧
Ｖ2 も上昇して、ゲート電圧制限用ＭＯＳＦＥＴ２をオ
ンさせることにより、主ＭＯＳＦＥＴ１のゲート電圧Ｖ
G を下げて電流を制限することができる。
【０００３】図４においては、電流センス部３を設けた
センス部付きＭＯＳＦＥＴ７を用い、センス部３のソー
スに接続された分流抵抗ＲS の電圧ＶS で、主ＭＯＳＦ
ＥＴ１のゲートに接続されたゲート電圧制限用ＭＯＳＦ
ＥＴ２を制御している。この例では、センス部付きＭＯ
ＳＦＥＴ７に過電流が流れると、同時にセンス部３にも
ほぼ比例した過電流が流れ、ゲート電圧制限用ＭＯＳＦ
ＥＴ２をオンさせて、センス部付きＭＯＳＦＥＴ７のゲ
ート電圧ＶG を下げることになる。
センス部付きＭＯＳＦＥＴ７を用い、センス部３のソー
スに接続された分流抵抗ＲS の電圧ＶS で、主ＭＯＳＦ
ＥＴ１のゲートに接続されたゲート電圧制限用ＭＯＳＦ
ＥＴ２を制御している。この例では、センス部付きＭＯ
ＳＦＥＴ７に過電流が流れると、同時にセンス部３にも
ほぼ比例した過電流が流れ、ゲート電圧制限用ＭＯＳＦ
ＥＴ２をオンさせて、センス部付きＭＯＳＦＥＴ７のゲ
ート電圧ＶG を下げることになる。
【０００４】負荷６が主ＭＯＳＦＥＴ１やセンス部付き
ＭＯＳＦＥＴ７のソース側に接続される場合もある。
ＭＯＳＦＥＴ７のソース側に接続される場合もある。
【０００５】
【発明が解決しようとする課題】しかし、従来の過電流
検出回路では、主ＭＯＳＦＥＴ１やセンス部付きＭＯＳ
ＦＥＴ７の出力特性がゲート電圧で変わるため、図３、
４の場合ともに、過電流値の変動に伴いゲート電圧制限
用ＭＯＳＦＥＴ２のゲート電圧が変化し、そのドレイン
・ソース間電圧が変動して、主ＭＯＳＦＥＴ１の電流制
限値が安定しないという問題があった。
検出回路では、主ＭＯＳＦＥＴ１やセンス部付きＭＯＳ
ＦＥＴ７の出力特性がゲート電圧で変わるため、図３、
４の場合ともに、過電流値の変動に伴いゲート電圧制限
用ＭＯＳＦＥＴ２のゲート電圧が変化し、そのドレイン
・ソース間電圧が変動して、主ＭＯＳＦＥＴ１の電流制
限値が安定しないという問題があった。
【０００６】この問題に鑑み本発明の目的は、電流制限
値が安定する過電流制限回路を提供することにある。
値が安定する過電流制限回路を提供することにある。
【０００７】
【課題を解決するための手段】この課題を解決するため
本発明は、主絶縁ゲート電界効果トランジスタと、主電
界効果トランジスタのドレイン・ソース間に接続された
二つの抵抗を直列接続した分圧枝と、主電界効果トラン
ジスタのゲート・ソース間に接続されたゲート電圧制限
用の第二の電界効果トランジスタとを有する過電流検出
回路において、第三の絶縁ゲート電界効果トランジスタ
のドレイン・ソースと定電流素子と第三の抵抗とが直列
に接続された分枝を主電界効果トランジスタのゲート・
ソース間に接続し、二つの抵抗間の点を第三の絶縁ゲー
ト電界効果トランジスタのゲートに接続し、定電流素子
と第三の抵抗との間の点を第二の電界効果トランジスタ
のゲートに接続するものとする。
本発明は、主絶縁ゲート電界効果トランジスタと、主電
界効果トランジスタのドレイン・ソース間に接続された
二つの抵抗を直列接続した分圧枝と、主電界効果トラン
ジスタのゲート・ソース間に接続されたゲート電圧制限
用の第二の電界効果トランジスタとを有する過電流検出
回路において、第三の絶縁ゲート電界効果トランジスタ
のドレイン・ソースと定電流素子と第三の抵抗とが直列
に接続された分枝を主電界効果トランジスタのゲート・
ソース間に接続し、二つの抵抗間の点を第三の絶縁ゲー
ト電界効果トランジスタのゲートに接続し、定電流素子
と第三の抵抗との間の点を第二の電界効果トランジスタ
のゲートに接続するものとする。
【０００８】そのようにすれば、過電流時のゲート電圧
制限用の第二の電界効果トランジスタのゲート電圧が定
電流素子により決められる電流と第三の抵抗との積で一
定となるため、主電界効果トランジスタのゲート電圧が
一定となる。また、主電流を分流し、分流抵抗が接続さ
れた補助ソースをもつ主絶縁ゲート電界効果トランジス
タと、主電界効果トランジスタのゲート・ソース間に接
続されたゲート電圧制限用の第二の電界効果トランジス
タとを有する過電流検出回路においては、第三の絶縁ゲ
ート電界効果トランジスタのドレイン・ソースと定電流
素子と第三の抵抗とが直列に接続された分枝を主電界効
果トランジスタのゲート・ソース間に接続し、補助ソー
スと分流抵抗との間の点を第三の絶縁ゲート電界効果ト
ランジスタのゲートに接続し、定電流素子と第三の抵抗
との間の点を第二の電界効果トランジスタのゲートに接
続するものとする。
制限用の第二の電界効果トランジスタのゲート電圧が定
電流素子により決められる電流と第三の抵抗との積で一
定となるため、主電界効果トランジスタのゲート電圧が
一定となる。また、主電流を分流し、分流抵抗が接続さ
れた補助ソースをもつ主絶縁ゲート電界効果トランジス
タと、主電界効果トランジスタのゲート・ソース間に接
続されたゲート電圧制限用の第二の電界効果トランジス
タとを有する過電流検出回路においては、第三の絶縁ゲ
ート電界効果トランジスタのドレイン・ソースと定電流
素子と第三の抵抗とが直列に接続された分枝を主電界効
果トランジスタのゲート・ソース間に接続し、補助ソー
スと分流抵抗との間の点を第三の絶縁ゲート電界効果ト
ランジスタのゲートに接続し、定電流素子と第三の抵抗
との間の点を第二の電界効果トランジスタのゲートに接
続するものとする。
【０００９】その場合も、ゲート電圧制限用ＭＯＳＦＥ
Ｔのゲート電圧が定電流素子により決められる電流と第
三の抵抗との積で一定となるため、主電界効果トランジ
スタのゲート電圧が一定となる。特に、定電流素子がゲ
ート・ソース間が接続されたデプレッションタイプの電
界効果トランジスタであるものとする。
Ｔのゲート電圧が定電流素子により決められる電流と第
三の抵抗との積で一定となるため、主電界効果トランジ
スタのゲート電圧が一定となる。特に、定電流素子がゲ
ート・ソース間が接続されたデプレッションタイプの電
界効果トランジスタであるものとする。
【００１０】そのようにすれば、構成の簡単な定電流素
子ができ、しかも他の電界効果トランジスタと類似の構
造とすることができる。
子ができ、しかも他の電界効果トランジスタと類似の構
造とすることができる。
【００１１】
【発明の実施の形態】以下図面を参照しながら本発明の
実施の形態を説明する。図３、４の従来の過電流制限回
路において、ゲート電圧制限用電界効果トランジスタの
ゲート電圧を一定にするため、第三の電界効果トランジ
スタ、定電流素子、第三の抵抗を直列接続した分枝を加
えた回路構成とした。
実施の形態を説明する。図３、４の従来の過電流制限回
路において、ゲート電圧制限用電界効果トランジスタの
ゲート電圧を一定にするため、第三の電界効果トランジ
スタ、定電流素子、第三の抵抗を直列接続した分枝を加
えた回路構成とした。
【００１２】〔実施例１〕図１は本発明第一の実施例の
過電流制限回路の図である。図１においては、負荷６が
電流を制御するｎチャネル型の主ＭＯＳＦＥＴ１のドレ
イン側に接続され、ソース側は接地されていて、ドレイ
ン電圧ＶD が抵抗Ｒ1 、Ｒ2 により分圧されている。主
ＭＯＳＦＥＴ１のゲートには、定電流用ＭＯＳＦＥＴ
４、定電流素子５、抵抗Ｒ3 を直列に接続した分枝と、
ゲート電圧制御用ＭＯＳＦＥＴ２の分枝とがあり、抵抗
Ｒ1 、Ｒ2 により分圧された中間電圧Ｖ2 は定電流用Ｍ
ＯＳＦＥＴ４のゲートに接続され、定電流素子５と抵抗
Ｒ3 との間の電圧Ｖ3 がゲート電圧制限用ＭＯＳＦＥＴ
２のゲートに与えられている。
過電流制限回路の図である。図１においては、負荷６が
電流を制御するｎチャネル型の主ＭＯＳＦＥＴ１のドレ
イン側に接続され、ソース側は接地されていて、ドレイ
ン電圧ＶD が抵抗Ｒ1 、Ｒ2 により分圧されている。主
ＭＯＳＦＥＴ１のゲートには、定電流用ＭＯＳＦＥＴ
４、定電流素子５、抵抗Ｒ3 を直列に接続した分枝と、
ゲート電圧制御用ＭＯＳＦＥＴ２の分枝とがあり、抵抗
Ｒ1 、Ｒ2 により分圧された中間電圧Ｖ2 は定電流用Ｍ
ＯＳＦＥＴ４のゲートに接続され、定電流素子５と抵抗
Ｒ3 との間の電圧Ｖ3 がゲート電圧制限用ＭＯＳＦＥＴ
２のゲートに与えられている。
【００１３】次にこの回路の動作を説明する。主ＭＯＳ
ＦＥＴ１に過電流が流れると、ドレイン電圧ＶD が上昇
し、分圧した中間電圧Ｖ2 も上昇して、定電流用ＭＯＳ
ＦＥＴ４をオンさせ、定電流用ＭＯＳＦＥＴ４、定電流
素子５、抵抗Ｒ3 を直列に接続した分枝に電流が流れ
る。しかも、その電流は定電流素子５によって一定にさ
れるため、抵抗Ｒ3 の電圧降下は一定となる。従って、
定電流素子５と抵抗Ｒ3との間の点の電圧Ｖ3 すなわち
ゲート電圧制限用ＭＯＳＦＥＴ２のゲート電圧が一定と
なり、そのドレイン・ソース間電圧ＶDSが一定になっ
て、主ＭＯＳＦＥＴ１の制限電流が固定される。
ＦＥＴ１に過電流が流れると、ドレイン電圧ＶD が上昇
し、分圧した中間電圧Ｖ2 も上昇して、定電流用ＭＯＳ
ＦＥＴ４をオンさせ、定電流用ＭＯＳＦＥＴ４、定電流
素子５、抵抗Ｒ3 を直列に接続した分枝に電流が流れ
る。しかも、その電流は定電流素子５によって一定にさ
れるため、抵抗Ｒ3 の電圧降下は一定となる。従って、
定電流素子５と抵抗Ｒ3との間の点の電圧Ｖ3 すなわち
ゲート電圧制限用ＭＯＳＦＥＴ２のゲート電圧が一定と
なり、そのドレイン・ソース間電圧ＶDSが一定になっ
て、主ＭＯＳＦＥＴ１の制限電流が固定される。
【００１４】定電流素子５としては、例えばデプレッシ
ョンタイプのＭＯＳＦＥＴのゲート・ソース間を接続し
て使用することができる。 〔実施例２〕図２は本発明第二の実施例の過電流制限回
路の図である。図２においては、ソース側に過電流セン
ス部３を設けた主ＭＯＳＦＥＴ７を用いる。主ＭＯＳＦ
ＥＴ１のゲートには、定電流用ＭＯＳＦＥＴ４、定電流
素子５、抵抗Ｒ3 を直列に接続した分枝と、ゲート電圧
制限用ＭＯＳＦＥＴ２の分枝とがあり、電流センス部３
の抵抗ＲS の電圧ＶS が定電流用ＭＯＳＦＥＴ４にゲー
トに接続され、定電流素子５と抵抗Ｒ3 との間の点の電
圧Ｖ3 がゲート電圧制限用ＭＯＳＦＥＴ２のゲートに与
えられている。
ョンタイプのＭＯＳＦＥＴのゲート・ソース間を接続し
て使用することができる。 〔実施例２〕図２は本発明第二の実施例の過電流制限回
路の図である。図２においては、ソース側に過電流セン
ス部３を設けた主ＭＯＳＦＥＴ７を用いる。主ＭＯＳＦ
ＥＴ１のゲートには、定電流用ＭＯＳＦＥＴ４、定電流
素子５、抵抗Ｒ3 を直列に接続した分枝と、ゲート電圧
制限用ＭＯＳＦＥＴ２の分枝とがあり、電流センス部３
の抵抗ＲS の電圧ＶS が定電流用ＭＯＳＦＥＴ４にゲー
トに接続され、定電流素子５と抵抗Ｒ3 との間の点の電
圧Ｖ3 がゲート電圧制限用ＭＯＳＦＥＴ２のゲートに与
えられている。
【００１５】この例では、主ＭＯＳＦＥＴ１に過電流が
流れると、同時に過電流センス部３にも大きな電流が流
れ、過電流センス部３の抵抗ＲS の電圧ＶS が上昇し
て、定電流用ＭＯＳＦＥＴ４をオンさせ、定電流用ＭＯ
ＳＦＥＴ４、定電流素子５、抵抗Ｒ3 を直列に接続した
分枝に電流が流れる。しかも、その電流は定電流素子５
によって一定にされるため、抵抗Ｒ3 の電圧降下は一定
となる。従って、抵抗Ｒ 3 の上の点のＶ3 すなわちゲー
ト電圧制御用ＭＯＳＦＥＴ２のゲート電圧が一定とな
り、そのドレイン・ソース間電圧ＶDSが一定になって、
主ＭＯＳＦＥＴ１の制限電流が固定される。
流れると、同時に過電流センス部３にも大きな電流が流
れ、過電流センス部３の抵抗ＲS の電圧ＶS が上昇し
て、定電流用ＭＯＳＦＥＴ４をオンさせ、定電流用ＭＯ
ＳＦＥＴ４、定電流素子５、抵抗Ｒ3 を直列に接続した
分枝に電流が流れる。しかも、その電流は定電流素子５
によって一定にされるため、抵抗Ｒ3 の電圧降下は一定
となる。従って、抵抗Ｒ 3 の上の点のＶ3 すなわちゲー
ト電圧制御用ＭＯＳＦＥＴ２のゲート電圧が一定とな
り、そのドレイン・ソース間電圧ＶDSが一定になって、
主ＭＯＳＦＥＴ１の制限電流が固定される。
【００１６】上記の実施例では、ｎチャネル型の電界効
果トランジスタを用いた例を示したが、同様にしてｐチ
ャネル型の電界効果トランジスタを用いた過電流制限回
路も構成できることはいうまでもない。
果トランジスタを用いた例を示したが、同様にしてｐチ
ャネル型の電界効果トランジスタを用いた過電流制限回
路も構成できることはいうまでもない。
【００１７】
【発明の効果】以上説明したように本発明によれば、従
来の過電流制限回路の主電界効果トランジスタのゲート
に、ゲート電圧制限用電界降下トランジスタの他に、定
電流用電界降下トランジスタ、定電流素子、抵抗からな
る分枝を接続し、ゲート電圧制限用電界降下トランジス
タのゲート電圧を一定にすることによって、主電界効果
トランジスタのゲート電圧の変動を無くし、主電界効果
トランジスタの過電流制限値を安定にすることができ
る。
来の過電流制限回路の主電界効果トランジスタのゲート
に、ゲート電圧制限用電界降下トランジスタの他に、定
電流用電界降下トランジスタ、定電流素子、抵抗からな
る分枝を接続し、ゲート電圧制限用電界降下トランジス
タのゲート電圧を一定にすることによって、主電界効果
トランジスタのゲート電圧の変動を無くし、主電界効果
トランジスタの過電流制限値を安定にすることができ
る。
【００１８】この発明は、主電界効果トランジスタが絶
縁ゲート型の素子に適用できるので、絶縁ゲート電界効
果トランジスタだけでなく、絶縁ゲートバイポーラトラ
ンジスタ、絶縁ゲート型サイリスタ、インテリジェント
パワーモジュール等の絶縁ゲート型半導体素子の過電流
制限回路として使用できる。
縁ゲート型の素子に適用できるので、絶縁ゲート電界効
果トランジスタだけでなく、絶縁ゲートバイポーラトラ
ンジスタ、絶縁ゲート型サイリスタ、インテリジェント
パワーモジュール等の絶縁ゲート型半導体素子の過電流
制限回路として使用できる。
【図１】本発明第一の実施例の過電流制限回路図
【図２】本発明第二の実施例の過電流制限回路図
【図３】従来の過電流制限回路の一例を示す図
【図４】従来の過電流制限回路の別の例を示す図
１ 主ＭＯＳＦＥＴ ２ ゲート電圧制限用ＭＯＳＦＥＴ ３ 電流センス部 ４ 定電流用ＭＯＳＦＥＴ ５ 定電流素子 ６ 負荷 ７ センス部付きＭＯＳＦＥＴ
Claims (3)
- 【請求項１】主絶縁ゲート電界効果トランジスタと、主
電界効果トランジスタのドレイン・ソース間に接続され
た二つの抵抗を直列接続した分圧枝と、主電界効果トラ
ンジスタのゲート・ソース間に接続されたゲート電圧制
限用の第二の電界効果トランジスタとを有する過電流制
限回路において、第三の絶縁ゲート電界効果トランジス
タのドレイン・ソースと定電流素子と第三の抵抗とが直
列に接続された分枝を主電界効果トランジスタのゲート
・ソース間に接続し、二つの抵抗間の点を第三の絶縁ゲ
ート電界効果トランジスタのゲートに接続し、定電流素
子と第三の抵抗との間の点を第二の電界効果トランジス
タのゲートに接続することを特徴とする過電流制限回
路。 - 【請求項２】主電流を分流し、分流抵抗が接続された補
助ソースをもつ主絶縁ゲート電界効果トランジスタと、
主電界効果トランジスタのゲート・ソース間に接続され
たゲート電圧制限用の第二の電界効果トランジスタとを
有する過電流制限回路において、第三の絶縁ゲート電界
効果トランジスタのドレイン・ソースと定電流素子と第
三の抵抗とが直列に接続された分枝を主電界効果トラン
ジスタのゲート・ソース間に接続し、補助ソースと分流
抵抗との間の点を第三の絶縁ゲート電界効果トランジス
タのゲートに接続し、定電流素子と第三の抵抗との間の
点を第二の電界効果トランジスタのゲートに接続するこ
とを特徴とする過電流制限回路。 - 【請求項３】定電流素子がゲート・ソース間が接続され
たデプレッションタイプの電界効果トランジスタである
ことを特徴とする請求項１または２に記載の過電流制限
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16315597A JPH1118289A (ja) | 1997-06-20 | 1997-06-20 | 過電流制限回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16315597A JPH1118289A (ja) | 1997-06-20 | 1997-06-20 | 過電流制限回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1118289A true JPH1118289A (ja) | 1999-01-22 |
Family
ID=15768280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16315597A Withdrawn JPH1118289A (ja) | 1997-06-20 | 1997-06-20 | 過電流制限回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1118289A (ja) |
-
1997
- 1997-06-20 JP JP16315597A patent/JPH1118289A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040420 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040427 |
|
| A761 | Written withdrawal of application |
Effective date: 20040628 Free format text: JAPANESE INTERMEDIATE CODE: A761 |