JPH11179037A

JPH11179037A - 遊戯装置の制御装置

Info

Publication number: JPH11179037A
Application number: JP34831497A
Authority: JP
Inventors: Nobuyuki Uchida; 伸之内田
Original assignee: Shinko Electric Co Ltd
Current assignee: Shinko Electric Co Ltd
Priority date: 1997-12-17
Filing date: 1997-12-17
Publication date: 1999-07-06

Abstract

(57)【要約】【課題】遊戯装置において、アプリケーションプログ
ラムやアプリケーションプログラムのデータの改変を防
止する。【解決手段】内部バス１８上のアドレスデータが外部
の被制御ユニット２００-1〜２００-nに対応するもので
ない場合には、外部へのアドレスデータやデータの出力
を禁止し、あるいは、外部からのデータの入力を禁止す
るので、アプリケーションプログラム及びアプリケーシ
ョンプログラムの実行に必要なアドレスデータを解析や
データの書き込みをすることができず、ひいてはアプリ
ケーションプログラムあるいは必要なデータの改変など
の不正行為を防止することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、遊戯装置の制御装
置に係り、特にパチンコ遊技装置あるいはスロットマシ
ーンなどに代表される遊戯装置の制御を行う遊戯装置の
制御装置に関する。

【０００２】

【従来の技術】従来より、パチンコ遊技装置やスロット
マシーンなどの遊戯装置に制御用マイクロコンピュータ
を組み込み、電動役物を制御したり、回胴の回転制御を
行うものが知られている。このような遊技装置を制御す
るためのマイクロコンピュータのアプリケーションプロ
グラムは、マイクロコンピュータ内のＲＯＭに開発製造
業者が書き込みを行うようになっている。

【０００３】ところで、パチンコ遊技装置などの遊戯装
置は、風俗営業法に基づく国家公安委員会の規則にした
がって認定及び検定を受けなければ、販売することがで
きない製品である。このため、マイクロコンピュータを
組み込んだ遊戯装置は、保安電子通信技術協会の形式試
験に合格する必要があり、この形式試験に合格したもの
のみがパチンコホールなどの遊技場において、営業に供
することができるようになっている。従って、形式試験
に合格した遊戯装置であれば、遊技者は健全な遊技を行
うことができるのである。

【０００４】

【発明が解決しようとする課題】しかしながら、形式試
験に合格した遊戯装置において形式試験後に当該遊戯装
置を動作させるためのアプリケーションプログラムやア
プリケーションプログラムのためのデータが改変された
としても、外観上は差がないため、形式試験に合格した
正規の遊戯装置と区別しにくく、正規の遊技装置として
取り扱われてしまう可能性がある。

【０００５】このようにアプリケーションプログラムや
アプリケーションプログラムのためのデータを改変した
不正な遊戯装置を用いることは、遊技者に不測の不利益
をもたらすとともに、形式試験に合格した遊戯装置を取
り扱っている開発製造業者あるいは販売業者の信用を失
墜する恐れがある。

【０００６】また、このような不正を放置すれば、形式
試験の制度そのものの存在意義が薄れてしまうという問
題点が生じる。ところで、アプリケーションプログラム
やアプリケーションプログラムのためのデータを改変す
るためには、通常、正規のアプリケーションプログラム
や当該正規のアプリケーションプログラムのための正規
のデータを解析する必要がある。

【０００７】このためには、チップ構成を採っているマ
イクロコンピュータの所定の外部端子を電気的に観測
し、内部バスを流れるアドレスデータや各種データを観
測する必要がある。従って、内部バスを流れるアドレス
データや各種データを観測できないようにすれば、正規
のアプリケーションプログラムやアプリケーションプロ
グラムのための正規のデータを解析することができなく
なり、ひいては、アプリケーションプログラムやアプリ
ケーションプログラムのためのデータを改変することを
防止することができる。

【０００８】そこで、本発明の目的は、内部バスを流れ
るアドレスデータや各種データを外部端子から観測する
ことができないようにして、アプリケーションプログラ
ムやアプリケーションプログラムのデータの改変を防止
することができる遊戯装置の制御装置を提供することに
ある。

【０００９】

【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の構成は、複数の被制御部を有する遊
戯装置の制御を行う遊戯装置の制御装置において、前記
複数の被制御部のうちいずれかの被制御部を制御する場
合にのみ、内部バス上のアドレスデータである内部アド
レスデータに基づいて当該被制御部を特定するための外
部アドレスデータを生成し出力する外部アドレスデータ
生成出力手段を備えたことを特徴としている。

【００１０】請求項１記載の構成によれば、外部アドレ
スデータ生成出力手段は、複数の被制御部のうちいずれ
かの被制御部を制御する場合にのみ、内部バス上のアド
レスデータである内部アドレスデータに基づいて当該被
制御部を特定するための外部アドレスデータを生成し被
制御部側に出力する。

【００１１】請求項２記載の構成は、請求項１記載の構
成において、前記外部アドレスデータ生成出力手段は、
前記複数の被制御部のいずれも制御しない場合には、前
記内部アドレスデータに拘わらず実効的な意味を持たな
い所定の無効アドレスデータを前記外部アドレスデータ
として出力することを特徴としている。

【００１２】請求項２記載の構成によれば、請求項１記
載の構成の作用に加えて、外部アドレスデータ生成出力
手段は、複数の被制御部のいずれも制御しない場合に
は、外部アドレスデータとして所定の無効アドレスデー
タを被制御部側に出力する。

【００１３】請求項３記載の構成は、請求項１または請
求項２記載の構成において、前記複数の被制御部のいず
れをも制御しない場合には、当該内部アドレスデータに
対応するデータの外部への出力を禁止するデータ出力禁
止手段を備えたことを特徴とする遊戯装置の制御装置。

【００１４】請求項３記載の構成によれば、請求項１ま
たは請求項２記載の構成の作用に加えて、データ出力禁
止手段は、複数の被制御部のいずれをも制御しない場合
には、当該内部アドレスデータに対応するデータの外部
への出力を禁止する。

【００１５】請求項４記載の構成は、請求項３記載の構
成において、前記内部アドレスデータがいずれの前記被
制御部にも対応しない場合には、外部からのデータの入
力を禁止するデータ入力禁止手段を備えたことを特徴と
している。

【００１６】請求項４記載の構成によれば、請求項３記
載の構成の作用に加えて、データ入力禁止手段は、内部
アドレスデータがいずれの前記被制御部にも対応しない
場合には、外部からのデータの入力を禁止する。

【００１７】請求項５記載の構成は、複数の被制御部を
有する遊戯装置の制御を行う遊戯装置の制御装置におい
て、内部バス上を流れるアドレスデータである内部アド
レスデータに基づいて前記内部アドレスデータが前記複
数の被制御部のいずれかを特定するためのアドレスデー
タであるか否かを判別する判別手段と、前記判別に基づ
いて、前記内部アドレスデータが前記複数の被制御部の
いずれかを特定するためのアドレスデータである場合に
は、前記内部アドレスデータに基づいて対応する前記被
制御部を特定するための前記内部アドレスデータとは異
なる外部アドレスデータを生成し出力する外部アドレス
データ生成出力手段を備えたことを特徴としている。

【００１８】請求項５記載の構成によれば、判別手段
は、内部バス上を流れるアドレスデータである内部アド
レスデータに基づいて内部アドレスデータが複数の被制
御部のいずれかを特定するためのアドレスデータである
か否かを判別する。外部アドレスデータ生成出力手段
は、判別手段における判別に基づいて、内部アドレスデ
ータが複数の被制御部のいずれかを特定するためのアド
レスデータである場合には、内部アドレスデータに基づ
いて対応する被制御部を特定するための内部アドレスデ
ータとは異なる外部アドレスデータを生成し被制御部側
に出力する。

【００１９】請求項６記載の構成は、請求項５記載の構
成において、前記外部アドレスデータ生成出力手段は、
前記内部アドレスデータが前記複数の被制御部のいずれ
をも特定するアドレスデータではない場合には、前記内
部アドレスデータに拘わらず実効的な意味を持たない所
定の無効アドレスデータを前記外部アドレスデータとし
て出力することを特徴としている。

【００２０】請求項６記載の構成によれば、請求項５記
載の構成の作用に加えて、外部アドレスデータ生成出力
手段は、内部アドレスデータが複数の被制御部のいずれ
をも特定するアドレスデータではない場合には、外部ア
ドレスデータとして所定の無効アドレスデータを被制御
装置側に出力する。

【００２１】請求項７記載の構成は、請求項５または請
求項６記載の構成において、前記判別に基づいて前記内
部アドレスデータが前記複数の被制御部のいずれをも特
定するためのアドレスデータではない場合には、当該内
部アドレスデータに対応するデータの外部への出力を禁
止するデータ出力禁止手段を備えたことを特徴としてい
る。

【００２２】請求項７記載の構成によれば、請求項５ま
たは請求項６記載の構成の作用に加えて、データ出力禁
止手段は、判別手段における判別に基づいて内部アドレ
スデータが複数の被制御部のいずれをも特定するための
アドレスデータではない場合には、当該内部アドレスデ
ータに対応するデータの外部への出力を禁止する。

【００２３】請求項８記載の構成は、請求項７記載の構
成において、前記データ出力禁止手段は、前記内部アド
レスデータに基づいて前記データの外部への出力を禁止
するか否かを判別する内部アドレス出力可否判別手段を
備えたことを特徴としている。

【００２４】請求項８記載の構成によれば、請求項７記
載の構成の作用に加えて、データ出力禁止手段の内部ア
ドレス出力可否判別手段は、内部アドレスデータに基づ
いてデータの外部への出力を禁止するか否かを判別す
る。

【００２５】請求項９記載の構成は、請求項７記載の構
成において、前記データ出力禁止手段は、前記外部アド
レスデータに基づいて前記データの外部への出力を禁止
するか否かを判別する外部アドレス出力可否判別判別手
段を備えたことを特徴としている。

【００２６】請求項９記載の構成によれば、請求項７記
載の構成の作用に加えて、データ出力禁止手段の外部ア
ドレス出力可否判別判別手段は、外部アドレスデータに
基づいてデータの外部への出力を禁止するか否かを判別
する。

【００２７】請求項１０記載の構成は、請求項７記載の
構成において、前記判別に基づいて前記内部アドレスデ
ータが前記複数の被制御部のいずれをも特定するための
アドレスデータではない場合には、外部からのデータの
入力を禁止するデータ入力禁止手段を備えたことを特徴
としている。

【００２８】請求項１０記載の構成によれば、請求項７
記載の構成の作用に加えて、データ入力禁止手段は、判
別手段における判別に基づいて内部アドレスデータが複
数の被制御部のいずれをも特定するためのアドレスデー
タではない場合には、外部からのデータの入力を禁止す
る。

【００２９】請求項１１記載の構成は、請求項１０記載
の構成において、前記データ入力禁止手段は、前記内部
アドレスデータに基づいて前記データの外部からの入力
を禁止するか否かを判別する内部アドレス入力可否判別
手段を備えたことを特徴としている。

【００３０】請求項１１記載の構成によれば、請求項１
０記載の構成の作用に加えて、データ入力禁止手段の内
部アドレス入力可否判別手段は、内部アドレスデータに
基づいてデータの外部からの入力を禁止するか否かを判
別する。

【００３１】請求項１２記載の構成は、請求項１０記載
の構成において、前記データ入力禁止手段は、前記外部
アドレスデータに基づいて前記データの外部からの入力
を禁止するか否かを判別する外部アドレス入力可否判別
手段を備えたことを特徴としている。

【００３２】請求項１２記載の構成によれば、請求項１
０記載の構成の作用に加えて、データ入力禁止手段の外
部アドレス入力可否判別手段は、外部アドレスデータに
基づいてデータの外部からの入力を禁止するか否かを判
別する。

【００３３】

【発明の実施の形態】次に図面を参照して本発明の好適
な実施形態を説明する。１．第１実施形態１．１遊技装置の制御装置の構成図１に実施形態の遊戯装置の制御装置の概要構成ブロッ
ク図を示す。遊戯装置の制御装置１００は、水晶発振
子、セラミック発振子などの基準発振信号ＳFREFを生成
する基準発振信号生成素子１０が接続され、基準発振信
号ＳFREFに基づいて各種動作のための基準クロック信号
ＳCLKを生成し、出力するクロック制御回路１１と、リ
セット端子ＴRSTピンを介した外部リセット、一定周期
毎のタイマタイムアウトリセット等のリセット処理や、
外部割込、内蔵タイマ割込、ソフトウェア割込、不正命
令割込などに対応する割込処理を制御するためのリセッ
ト・割込信号ＳRSTを出力するリセット・割込制御回路
１２と、設定端子ＴSET0〜ＴSETnの状態に応じて予め設
定された複数の動作モードのうち、対応する動作モード
に設定するための動作モード設定信号ＳMODEを出力する
動作環境選択回路１３と、アプリケーションプログラム
及びアプリケーションプログラムのための各種データが
記憶されたＲＯＭ１４と、各種データを一時的に記憶す
るＲＡＭ１５と、Ｉ／Ｏ入出力端子群ＴI/Oを有し、定
周期割込、定周期リセットなどの処理を行うためのフリ
ーランニングタイマを含むタイマ及びタイマ関連のハン
ドシェイク処理等を行うためのタイマ・外部Ｉ／Ｏポー
ト１６と、制御装置１００全体を制御するＣＰＵ１７
と、内部バスであるシステムバス１８を流れる内部アド
レスデータに基づいて被制御部として機能する被制御ユ
ニット（各種ランプ、電動役物等）２００-1〜２００-n
を有する外部制御回路２００に対し、内部アドレスデー
タが被制御ユニット２００-1〜２００-nのいずれか一に
対応するものである場合にのみ、当該一の被制御ユニッ
トを特定するための外部アドレスデータに変換し出力す
るチップセレクト回路１９と、システムバス１８を流れ
るデータの外部制御回路２００に対する入出力を制御す
るゲート回路２０と、を備えて構成されている。

【００３４】１．２チップセレクト回路及びゲート回
路周辺の回路構成図２に第１実施形態のチップセレクト回路１９及びゲー
ト回路２０の周辺の回路構成例を示す。システムバス１
８は、内部アドレスデータが流れる１６ビットの内部ア
ドレスバス１８Ａ及び各種データが流れる８ビットの内
部データバス１８Ｂと、を備えて構成されている。そし
て、チップセレクト回路１９には、内部アドレスバス１
８Ａが接続され、ゲート回路２０には、内部アドレスバ
ス１８Ａ及び内部データバス１８Ｂが接続されている。

【００３５】１．３第１実施形態の全体動作ここで、第１実施形態の遊戯装置の制御装置の全体動作
について図３を参照して説明する。電源が投入されると
（ステップＳ１）、リセット・割込制御回路１２は、電
源リセットを検出し、対応するリセット・割込信号ＳRS
TをＣＰＵ１７に出力する。

【００３６】また、外部に接続された基準発振信号生成
素子１０が基準発振信号ＳFREFを生成しクロック制御回
路１１に基準発振信号ＳFREFを入力する。これにより、
クロック制御回路は、基準発振信号ＳFREFに基づいて各
種動作のための基準クロック信号ＳCLKを生成し、ＣＰ
Ｕ１７に出力する。

【００３７】さらに動作環境選択回路１３は、設定端子
ＴSET0〜ＴSETnの状態に応じて予め設定された複数の動
作モードのうち、対応する動作モードに設定するための
動作モード設定信号ＳMODEをＣＰＵ１７に出力する。こ
れらの結果、ＣＰＵ１７は、基準クロック信号ＳCLKに
基づいて動作するとともに、リセット・割込信号ＳRST
に対応するタイミングで、動作モード設定信号ＳMODEに
対応する動作モードにおける各種初期設定を行う（ステ
ップＳ２）。

【００３８】次にＣＰＵ１７は、ＲＯＭ１４内のアプリ
ケーションプログラムに制御を渡すべく、ＲＯＭ１４か
らアプリケーションプログラムを順次読み出して、処理
を行うこととなる（ステップＳ３）。この場合におい
て、ＲＡＭ１５には、アプリケーションプログラムの実
行に必要な各種データが一時的に記憶されることとな
る。

【００３９】さらにタイマ・外部Ｉ／Ｏポート１６は、
所定周期毎に定周期割込、定周期リセットなどの処理を
行ったり、タイマ関連のハンドシェイク処理等を行うこ
ととなる。チップセレクト回路１９は、アプリケーショ
ンプログラムの実行に際して、システムバス１８を構成
する内部アドレスバス流れる内部アドレスデータ（＝Ａ
0〜Ａ15）が外部制御回路２００を構成する被制御ユニ
ット２００-1〜２００-nのいずれか一の被制御ユニット
に対応するものである場合にのみ、当該一の被制御ユニ
ットを特定するための外部アドレスデータ（＝ＣＳ0〜
ＣＳ15）に変換（デコード）して外部制御回路２００に
出力する。

【００４０】このチップセレクト回路１９の外部アドレ
スデータ（＝ＣＳ0〜ＣＳ15）の出力と並行して、ゲー
ト回路２０は、当該外部アドレスデータが特定する被制
御ユニットに対応するデータを出力することとなる。こ
のように本第１実施形態によれば、外部制御装置２００
を構成する被制御ユニット２００-1〜２００-nのうちの
いずれかに対応する内部アドレスデータ及びデータの場
合にのみ、チップセレクト回路１９及びゲート回路２０
を介して外部アドレスデータ及びデータが出力されるた
め、外部アドレス端子及び外部データ端子を介してシス
テムバス１８上を流れるアドレスデータ及びデータを観
測することができないため、アプリケーションプログラ
ム及びアプリケーションプログラムの実行に必要なデー
タを解析することができず、ひいてはアプリケーション
プログラムあるいは必要なデータの改変などの不正行為
を防止することができる。

【００４１】１．４第１実施形態の詳細動作１．４．１外部へのアドレスデータ及びデータの出力
時次に図１、図４及び図５を参照して第１実施形態の詳細
動作について説明する。図４に被制御ユニット２００-1
〜２００-nのうちのいずれかに対応するアドレスデータ
が出力され、かつ、外部へのアドレスデータ及びデータ
の出力を行う場合のタイミングチャートを示す。

【００４２】時刻ｔ１において、基準クロック信号ＳCL
Kの立下がりタイミング（図４（ａ）参照）で、図４
（ｂ）に示すように被制御ユニット２００-1〜２００-n
のうちのいずれかに対応する内部アドレスデータ（＝Ａ
0〜Ａ15）が出力されたとすると、チップセレクト回路
１９は、内部アドレスデータ（＝Ａ0〜Ａ15）をデコー
ドし、外部アドレスデータ（＝ＣＳ0〜ＣＳ15）を生成
する。

【００４３】そして、時刻ｔ２において、図４（ｃ）に
示すように、基準クロック信号ＳCLKの立ち上がりタイ
ミング（図４（ａ）参照）で、チップセレクト端子ＴCS
を介して外部制御回路２００に外部アドレスデータ（＝
ＣＳ0〜ＣＳ15）を出力する。一方、ゲート回路２０
は、時刻ｔ１において、内部アドレスデータ（＝Ａ0〜
Ａ15）が出力されると、内部アドレスデータ（＝Ａ0〜
Ａ15）に基づいて内部データ（＝Ｄ0’〜Ｄ7’；図４
（ｄ）参照）をそのまま外部データ（＝Ｄ0〜Ｄ7；図４
（ｅ）参照）として出力するか否かを判別する。

【００４４】この場合においては、内部アドレスデータ
（＝Ａ0〜Ａ15）が被制御ユニット２００-1〜２００-n
のうちのいずれかに対応するものであるので、時刻ｔ２
において、内部データ（＝Ｄ0’〜Ｄ7’）を外部データ
端子ＴEOUTを介してそのまま外部データ（＝Ｄ0〜Ｄ7）
として出力することとなる。

【００４５】そして、時刻ｔ３において、内部アドレス
データ（＝Ａ0〜Ａ15）の出力が終了すると、チップセ
レクト回路１９は、外部アドレスデータ（＝ＣＳ0〜Ｃ
Ｓ15）の出力を終了し、ゲート回路２０は、外部データ
（Ｄ0〜Ｄ7）の出力を終了することとなる。

【００４６】１．４．２外部へのアドレスデータ及び
データの非出力時図５に被制御ユニット２００-1〜２００-nのうちのいず
れにも対応しないアドレスデータが出力され、かつ、外
部へはアドレスデータ及びデータを出力しない場合のタ
イミングチャートを示す。時刻ｔ１において、基準クロ
ック信号ＳCLKの立下がりタイミング（図４（ａ）参
照）で、図５（ｂ）に示すように被制御ユニット２００
-1〜２００-nのうちのいずれにも対応しない内部アドレ
スデータ（＝Ａ0〜Ａ15）が出力されたとすると、チッ
プセレクト回路１９は、内部アドレスデータ（＝Ａ0〜
Ａ15）をデコードし、外部アドレスデータ（＝ＣＳ0〜
ＣＳ15）として、無効アドレスデータ（＝全てのビット
が“Ｈ”レベルまたは“Ｌ”レベルのデータ）を生成す
る。

【００４７】そして、時刻ｔ２において、図５（ｃ）に
示すように、基準クロック信号ＳCLKの立ち上がりタイ
ミング（図５（ａ）参照）で、チップセレクト端子ＴCS
を介して外部制御回路に無効アドレスデータ（＝ＣＳ0
〜ＣＳ15）を出力する。一方、ゲート回路２０は、時刻
ｔ１において、内部アドレスデータ（＝Ａ0〜Ａ15）が
出力されると、内部アドレスデータ（＝Ａ0〜Ａ15）に
基づいて内部データ（＝Ｄ0’〜Ｄ7’；図５（ｄ）参
照）をそのまま外部データ（＝Ｄ0〜Ｄ7；図４（ｅ）参
照）として出力するか否かを判別する。

【００４８】この場合においては、内部アドレスデータ
（＝Ａ0〜Ａ15）が被制御ユニット２００-1〜２００-n
のうちのいずれかに対応するものではないので、ゲート
回路２０は、内部データ（＝Ｄ0’〜Ｄ7’）の出力を行
わないこととなる。この結果、時刻ｔ２〜時刻ｔ３にお
いて、内部データバス１８Ｂ上では、内部データ（＝Ｄ
0’〜Ｄ7’）が流れているにも拘わらず、外部からは、
データを読みとることはできない。

【００４９】従って、チップセレクト端子ＴCS及び外部
データ端子ＴEOUTを介してシステムバス１８上を流れる
内部アドレスデータ及び内部データを観測することがで
きないため、アプリケーションプログラム及びアプリケ
ーションプログラムの実行に必要なデータを解析するこ
とができず、ひいてはアプリケーションプログラムある
いは必要なデータの改変などの不正行為を防止すること
ができるのである。

【００５０】２．第２実施形態上記第１実施形態においては、ゲート回路２０が内部ア
ドレスデータ（＝Ａ0〜Ａ15）に基づいて、データを出
力すべきか否かを判別していたが、本第２実施形態は、
ゲート回路２０に代えてゲート回路２０Ａが外部アドレ
スデータ（＝ＣＳ0〜ＣＳ15）に基づいてデータを出力
すべきか否かを判別する場合の実施形態である。

【００５１】２．１チップセレクト回路及びゲート回
路周辺の回路構成図６に第２実施形態のチップセレクト回路１９及びゲー
ト回路２０Ａの周辺の回路構成例を示す。システムバ
ス１８は、内部アドレスデータが流れる１６ビットの内
部アドレスバス１８Ａ及び各種データが流れる８ビット
の内部データバス１８Ｂと、を備えて構成されている。

【００５２】そして、チップセレクト回路１９には、内
部アドレスバス１８Ａが接続され、ゲート回路２０Ａに
は、チップセレクト回路１９の出力端子とチップセレク
ト端子を結ぶ外部アドレスライン及び内部データバス１
８Ｂが接続されている。

【００５３】２．２第２実施形態の詳細動作２．２．１外部へのアドレスデータ及びデータの出力
時次に図１ないし図４及び図６を参照して第２実施形態の
詳細動作について説明する。時刻ｔ１において、基準ク
ロック信号ＳCLKの立下がりタイミング（図４（ａ）参
照）で、図４（ｂ）に示すように被制御ユニット２００
-1〜２００-nのうちのいずれかに対応する内部アドレス
データ（＝Ａ0〜Ａ15）が出力されたとすると、チップ
セレクト回路１９は、内部アドレスデータ（＝Ａ0〜Ａ1
5）をデコードし、外部アドレスデータ（＝ＣＳ0〜ＣＳ
15）を生成する。

【００５４】そして、時刻ｔ２において、図４（ｃ）に
示すように、基準クロック信号ＳCLKの立ち上がりタイ
ミング（図４（ａ）参照）で、チップセレクト端子ＴCS
を介して外部制御回路に外部アドレスデータ（＝ＣＳ0
〜ＣＳ15）を出力する。一方、ゲート回路２０Ａは、時
刻ｔ２において、外部アドレスデータ（＝ＣＳ0〜ＣＳ1
5）が出力されると、外部アドレスデータ（＝ＣＳ0〜Ｃ
Ｓ15）に基づいて内部データ（＝Ｄ0’〜Ｄ7’；図４
（ｄ）参照）をそのまま外部データ（＝Ｄ0〜Ｄ7；図４
（ｅ）参照）として出力するか否かを判別する。

【００５５】より具体的には、内部データ（＝Ｄ0’〜
Ｄ7’；図４（ｄ）参照）をそのまま外部データ（＝Ｄ0
〜Ｄ7；図４（ｅ）参照）として出力すべき場合には、
無効アドレスデータ（＝全てのビットが“Ｈ”レベルま
たは“Ｌ”レベルのデータ）以外のアドレスデータがチ
ップセレクト回路の出力端子とチップセレクト端子を結
ぶ外部アドレスラインを介して入力されているので、ゲ
ート回路２０は、無効アドレスデータ以外のデータが出
力されていることを検出して、時刻ｔ２において、内部
データ（＝Ｄ0’〜Ｄ7’）をそのまま外部データ（＝Ｄ
0〜Ｄ7）として外部データ端子ＴEOUTを介して出力する
こととなる。

【００５６】そして、時刻ｔ３において、内部アドレス
データ（＝Ａ0〜Ａ15）の出力が終了すると、チップセ
レクト回路１９は、外部アドレスデータ（＝ＣＳ0〜Ｃ
Ｓ15）の出力を終了し、ゲート回路２０は、外部データ
（Ｄ0〜Ｄ7）の出力を終了することとなる。

【００５７】１．４．２外部へのアドレスデータ及び
データの非出力時時刻ｔ１において、基準クロック信号ＳCLKの立下がり
タイミング（図４（ａ）参照）で、図５（ｂ）に示すよ
うに被制御ユニット２００-1〜２００-nのうちのいずれ
にも対応しない内部アドレスデータ（＝Ａ0〜Ａ15）が
出力されたとすると、チップセレクト回路１９は、内部
アドレスデータ（＝Ａ0〜Ａ15）をデコードし、外部ア
ドレスデータ（＝ＣＳ0〜ＣＳ15）として、無効アドレ
スデータ（＝全てのビットが“Ｈ”レベルまたは“Ｌ”
レベルのデータ）を生成する。

【００５８】そして、時刻ｔ２において、図５（ｃ）に
示すように、基準クロック信号ＳCLKの立ち上がりタイ
ミング（図５（ａ）参照）で、チップセレクト端子ＴCS
を介して外部制御回路に無効アドレスデータ（＝ＣＳ0
〜ＣＳ15）を出力する。一方、ゲート回路２０Ａは、時
刻ｔ２において、外部アドレスデータ（＝ＣＳ0〜ＣＳ1
5）が出力されると、外部アドレスデータ（＝ＣＳ0〜Ｃ
Ｓ15）に基づいて内部データ（＝Ｄ0’〜Ｄ7’；図５
（ｄ）参照）をそのまま外部データ（＝Ｄ0〜Ｄ7；図５
（ｅ）参照）として出力するか否かを判別する。

【００５９】この場合においては、外部アドレスデータ
（＝ＣＳ0〜ＣＳ15）として、無効アドレスデータが出
力されているので、ゲート回路２０は、内部データ（＝
Ｄ0’〜Ｄ7’）の出力を行わないこととなる。この結
果、時刻ｔ２〜時刻ｔ３において、内部データバス１８
Ｂ上では、内部データ（＝Ｄ0’〜Ｄ7’）が流れている
にも拘わらず、外部データ端子ＴEOUTにはデータが流れ
ないので、外部制御装置２００側からデータを読みとる
ことはできない。

【００６０】従って、本第２実施形態においても、チッ
プセレクト端子ＴCS及び外部データ端子ＴEOUTを介して
システムバス１８上を流れるアドレスデータ及びデータ
を観測することができないため、アプリケーションプロ
グラム及びアプリケーションプログラムの実行に必要な
データを解析することができず、ひいてはアプリケーシ
ョンプログラムあるいは必要なデータの改変などの不正
行為を防止することができるのである。

【００６１】３．第３実施形態上記第２実施形態においては、ゲート回路２０Ａが外部
アドレスデータ（＝ＣＳ0〜ＣＳ15）に基づいて、デー
タを出力すべきか否かを判別していたが、本第３実施形
態は、ゲート回路２０の外部にゲート制御回路２１を別
個に設け、このゲート制御回路２１がデータを出力すべ
きか否かを判別する場合の実施形態である。

【００６２】３．１チップセレクト回路及びゲート回
路周辺の回路構成図７に第２実施形態のチップセレクト回路１９、ゲート
回路２０Ｂ及びゲート制御回路２１の周辺の回路構成例
を示す。システムバス１８は、内部アドレスデータが流
れる１６ビットの内部アドレスバス１８Ａ及び各種デー
タが流れる８ビットの内部データバス１８Ｂと、を備え
て構成されている。

【００６３】そして、チップセレクト回路１９には、内
部アドレスバス１８Ａが接続され、ゲート回路２０Ａに
は、内部データバス１８Ｂが接続されている。チップセ
レクト回路１９の出力端子とチップセレクト端子とを結
ぶ外部アドレスラインには、外部アドレスデータ（＝Ｃ
Ｓ0〜ＣＳ15）に基づいて、ゲート制御信号ＳGCを出力
するゲート制御回路２１が接続されている。

【００６４】ゲート制御回路２１は、より具体的には、
無効アドレスデータとして、全ビットが“Ｈ”レベルの
データが出力されるとした場合、例えば、図７に示すよ
うに、ＡＮＤ回路により構成することが可能である。こ
れによりゲート制御回路２１は、無効アドレスデータ
（＝全ビットが“Ｈ”レベル）が出力された場合には、
“Ｈ”レベルのゲート制御信号ＳGCを出力することとな
るので、ゲート回路２０Ｂは、ゲート制御信号ＳGCが
“Ｈ”レベルの場合には、内部データ（＝Ｄ0’〜Ｄ
7’）の出力を行わないこととなる。

【００６５】他の動作については、第２実施形態の場合
と同様である。上記第３実施形態の説明においては、ゲ
ート制御回路としてＡＮＤ回路の場合を説明したが、無
効アドレスデータのフォーマット及びゲート制御信号レ
ベルの組み合わせに応じてＮＡＮＤ回路やＥＸＯＲ回路
等を用いるように構成することも可能である。

【００６６】以上の各実施形態においては、ゲート回路
２０、２０Ａ、２０Ｂが内部データバス１８Ｂからデー
タを出力する場合についてのみ説明したが、同様に、内
部アドレスデータがいずれの被制御ユニット２００-1〜
２００-nにも対応しない場合には、外部からの内部デー
タバス１８Ｂに対するデータの入力を禁止するように構
成することにより、不用意にデータの書き換えが行われ
ることを防止することが可能である。

【００６７】以上の説明のように、複数の被制御ユニッ
トのうちいずれかの被制御ユニットを制御する場合にの
み、内部バス上のアドレスデータである内部アドレスデ
ータに基づいて当該被制御部を特定するための外部アド
レスデータを生成し出力することにより、被制御ユニッ
トを制御する場合以外には、外部からアドレスデータを
読みとることができず、アプリケーションプログラム及
びアプリケーションプログラムの実行に必要なアドレス
データを解析することができず、ひいてはアプリケーシ
ョンプログラムあるいは必要なデータの改変などの不正
行為を防止することができる。

【００６８】また複数の被制御ユニットのいずれも制御
しない場合には、外部アドレスデータとして所定の無効
アドレスデータを被制御ユニット側に出力するので、不
必要にアドレスデータを読みとられることがない。さら
に、複数の被制御ユニットのいずれをも制御しない場合
には、当該内部アドレスデータに対応するデータの外部
への出力を禁止するので、各種制御用データ等も外部に
出力されることがない。。

【００６９】さらにまた、内部アドレスデータがいずれ
の被制御ユニットにも対応しない場合には、外部からの
データの入力を禁止するので、不用意にデータの書き換
えが行われることもない。

【００７０】

【発明の効果】本発明によれば、複数の被制御部のうち
いずれかの被制御部を制御する場合にのみ、内部バス上
のアドレスデータである内部アドレスデータに基づいて
当該被制御部を特定するための外部アドレスデータを生
成し出力することにより、被制御ユニットを制御する場
合以外には、外部からアドレスデータを読みとることが
できず、アプリケーションプログラム及びアプリケーシ
ョンプログラムの実行に必要なアドレスデータを解析す
ることができず、ひいてはアプリケーションプログラム
あるいは必要なデータの改変などの不正行為を防止する
ことができる。

【００７１】また、複数の被制御部のいずれも制御しな
い場合には、外部アドレスデータとして所定の無効アド
レスデータを被制御部側（外部側）に出力するので、外
部から内部アドレスデータを直接読みとることができ
ず、不必要にアドレスデータを読みとられることによる
アプリケーションプログラムの解析などが行われること
がない。

【００７２】さらに、複数の被制御部のいずれをも制御
しない場合、すなわち、制御装置内部で演算処理などを
行っている場合には、当該内部アドレスデータに対応す
るデータの外部への出力を禁止するので、各種制御用デ
ータ等も外部に出力されることがなく、アプリケーショ
ンの動作解析に用いられることがない。

【００７３】さらにまた、内部アドレスデータがいずれ
の被制御ユニットにも対応しない場合には、外部からの
データの入力を禁止するので、不用意にデータの書き換
えが行われることもなく、アプリケーションプログラム
あるいは必要なデータの改変などの不正行為を防止する
ことができる。

【図面の簡単な説明】

【図１】遊戯装置の制御装置の概要構成ブロック図であ
る。

【図２】第１実施形態のチップセレクト回路及びゲート
回路の周辺の回路構成例の説明図である。

【図３】実施形態の概要処理フローチャートである。

【図４】実施形態の処理タイミングチャート（その１）
である。

【図５】実施形態の処理タイミングチャート（その２）
である。

【図６】第２実施形態のチップセレクト回路及びゲート
回路の周辺の回路構成例の説明図である。

【図７】第３実施形態のチップセレクト回路及びゲート
回路の周辺の回路構成例の説明図である。

【符号の説明】

１００遊戯装置の制御装置１０基準発信信号生成素子１１クロック制御回路１２リセット・割込制御回路１３動作環境選択回路１４ＲＯＭ１５ＲＡＭ１６タイマ・外部Ｉ／Ｏポート１７ＣＰＵ１８システムバス１８Ａ内部アドレスバス１８Ｂ内部データバス１９チップセレクト回路２０ゲート回路２１ゲート制御回路

Claims

【特許請求の範囲】

【請求項１】複数の被制御部を有する遊戯装置の制御
を行う遊戯装置の制御装置において、前記複数の被制御部のうちいずれかの被制御部を制御す
る場合にのみ、内部バス上のアドレスデータである内部
アドレスデータに基づいて当該被制御部を特定するため
の外部アドレスデータを生成し出力する外部アドレスデ
ータ生成出力手段を備えたことを特徴とする遊技装置の
制御装置。
【請求項２】請求項１記載の遊戯装置の制御装置にお
いて、前記外部アドレスデータ生成出力手段は、前記複数の被
制御部のいずれも制御しない場合には、前記内部アドレ
スデータに拘わらず実効的な意味を持たない所定の無効
アドレスデータを前記外部アドレスデータとして出力す
ることを特徴とする遊技装置の制御装置。
【請求項３】請求項１または請求項２記載の遊戯装置
の制御装置において、前記複数の被制御部のいずれをも制御しない場合には、
当該内部アドレスデータに対応するデータの外部への出
力を禁止するデータ出力禁止手段を備えたことを特徴と
する遊戯装置の制御装置。
【請求項４】請求項３記載の遊戯装置の制御装置にお
いて、前記内部アドレスデータがいずれの前記被制御部にも対
応しない場合には、外部からのデータの入力を禁止する
データ入力禁止手段を備えたことを特徴とする遊戯装置
の制御装置。
【請求項５】複数の被制御部を有する遊戯装置の制御
を行う遊戯装置の制御装置において、内部バス上を流れるアドレスデータである内部アドレス
データに基づいて前記内部アドレスデータが前記複数の
被制御部のいずれかを特定するためのアドレスデータで
あるか否かを判別する判別手段と、前記判別に基づいて、前記内部アドレスデータが前記複
数の被制御部のいずれかを特定するためのアドレスデー
タである場合には、前記内部アドレスデータに基づいて
対応する前記被制御部を特定するための前記内部アドレ
スデータとは異なる外部アドレスデータを生成し出力す
る外部アドレスデータ生成出力手段を備えたことを特徴
とする遊技装置の制御装置。
【請求項６】請求項５記載の遊戯装置の制御装置にお
いて、前記外部アドレスデータ生成出力手段は、前記内部アド
レスデータが前記複数の被制御部のいずれをも特定する
アドレスデータではない場合には、前記内部アドレスデ
ータに拘わらず実効的な意味を持たない所定の無効アド
レスデータを前記外部アドレスデータとして出力するこ
とを特徴とする遊戯装置の制御装置。
【請求項７】請求項５または請求項６記載の遊技装置
の制御装置において、前記判別に基づいて前記内部アドレスデータが前記複数
の被制御部のいずれをも特定するためのアドレスデータ
ではない場合には、当該内部アドレスデータに対応する
データの外部への出力を禁止するデータ出力禁止手段を
備えたことを特徴とする遊戯装置の制御装置。
【請求項８】請求項７記載の遊戯装置の制御装置にお
いて、前記データ出力禁止手段は、前記内部アドレスデータに
基づいて前記データの外部への出力を禁止するか否かを
判別する内部アドレス出力可否判別手段を備えたことを
特徴とする遊戯装置の制御装置。
【請求項９】請求項７記載の遊戯装置の制御装置にお
いて、前記データ出力禁止手段は、前記外部アドレスデータに
基づいて前記データの外部への出力を禁止するか否かを
判別する外部アドレス出力可否判別判別手段を備えたこ
とを特徴とする遊戯装置の制御装置。
【請求項１０】請求項７記載の遊戯装置の制御装置に
おいて、前記判別に基づいて前記内部アドレスデータが前記複数
の被制御部のいずれをも特定するためのアドレスデータ
ではない場合には、外部からのデータの入力を禁止する
データ入力禁止手段を備えたことを特徴とする遊戯装置
の制御装置。
【請求項１１】請求項１０記載の遊戯装置の制御装置
において、前記データ入力禁止手段は、前記内部アドレスデータに
基づいて前記データの外部からの入力を禁止するか否か
を判別する内部アドレス入力可否判別手段を備えたこと
を特徴とする遊戯装置の制御装置。
【請求項１２】請求項１０記載の遊戯装置の制御装置
において、前記データ入力禁止手段は、前記外部アドレスデータに
基づいて前記データの外部からの入力を禁止するか否か
を判別する外部アドレス入力可否判別手段を備えたこと
を特徴とする遊戯装置の制御装置。