JPH11177055A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPH11177055A JPH11177055A JP9345475A JP34547597A JPH11177055A JP H11177055 A JPH11177055 A JP H11177055A JP 9345475 A JP9345475 A JP 9345475A JP 34547597 A JP34547597 A JP 34547597A JP H11177055 A JPH11177055 A JP H11177055A
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- 238000003860 storage Methods 0.000 title abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 33
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- 239000002184 metal Substances 0.000 abstract description 10
- 238000009413 insulation Methods 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 9
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Abstract
(57)【要約】
【課題】 小型・軽量化及び生産性の向上を図る。
【解決手段】 冗長回路の状態を設定する不揮発性記憶
素子を備える。
素子を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイナミック型半
導体記憶装置に係わり、特にその面積の縮小化に関す
る。
導体記憶装置に係わり、特にその面積の縮小化に関す
る。
【０００２】
【従来の技術】近年、ダイナミック型半導体記憶装置の
集積度はますます高集積化されており、製造面において
高い信頼性が要求されている。かかる要請に基づいて、
ダイナミック型半導体記憶装置の製造上の歩留まりを改
善するために、ダイナミック型半導体記憶装置内には冗
長回路が設けられている。
集積度はますます高集積化されており、製造面において
高い信頼性が要求されている。かかる要請に基づいて、
ダイナミック型半導体記憶装置の製造上の歩留まりを改
善するために、ダイナミック型半導体記憶装置内には冗
長回路が設けられている。
【０００３】図５は、このような冗長回路の一例を示す
回路成図である。この図に示すように、冗長回路Ｊに
は、ポリシリコン若しくはシリサイド配線等で構成され
たヒューズＦ1，Ｆ2，……，Ｆnが複数接続されてお
り、またこれら各ヒューズＦ1，Ｆ2，……，ＦnとＧＮ
Ｄ（接地電位）との間にはＭＯＳ型トランジスタＱ１〜
Ｑｎがそれぞれ介挿されている。冗長救済前において
は、アドレス信号Ａ1，Ａ2，……，Ａnが上記各ＭＯＳ
型トランジスタＱ１〜Ｑｎのゲート端子のいずれかに入
力されることにより、何れかのヒューズＦ1，Ｆ2，…
…，Ｆnが通電されるようになっている。
回路成図である。この図に示すように、冗長回路Ｊに
は、ポリシリコン若しくはシリサイド配線等で構成され
たヒューズＦ1，Ｆ2，……，Ｆnが複数接続されてお
り、またこれら各ヒューズＦ1，Ｆ2，……，ＦnとＧＮ
Ｄ（接地電位）との間にはＭＯＳ型トランジスタＱ１〜
Ｑｎがそれぞれ介挿されている。冗長救済前において
は、アドレス信号Ａ1，Ａ2，……，Ａnが上記各ＭＯＳ
型トランジスタＱ１〜Ｑｎのゲート端子のいずれかに入
力されることにより、何れかのヒューズＦ1，Ｆ2，…
…，Ｆnが通電されるようになっている。
【０００４】そして、データに不良ビットが存在する場
合には、その対応アドレスに対してヒューズＦ1，Ｆ2，
……，Ｆnをレーザ照射等により切断することにより、
その後に上記不良ビットの対応アドレスがＭＯＳ型トラ
ンジスタＱ１〜Ｑｎのゲートに入力された時に、冗長回
路Ｊから接地電位に流れる電流の経路が断たれて冗長回
路Ｊの状態が設定される。この結果として、不良ビット
を含むアドレスが再び入力された場合に、冗長回路Ｊに
よって不良ビットの冗長救済が行われることになる。こ
のような冗長回路Ｊについては、特開平６−２７５０９
４号公報等に開示されている。
合には、その対応アドレスに対してヒューズＦ1，Ｆ2，
……，Ｆnをレーザ照射等により切断することにより、
その後に上記不良ビットの対応アドレスがＭＯＳ型トラ
ンジスタＱ１〜Ｑｎのゲートに入力された時に、冗長回
路Ｊから接地電位に流れる電流の経路が断たれて冗長回
路Ｊの状態が設定される。この結果として、不良ビット
を含むアドレスが再び入力された場合に、冗長回路Ｊに
よって不良ビットの冗長救済が行われることになる。こ
のような冗長回路Ｊについては、特開平６−２７５０９
４号公報等に開示されている。
【０００５】
【発明が解決しようとする課題】ところで、上記従来の
ダイナミック型半導体記憶装置では、チップ上に設けら
れたヒューズをレーザ照射によって切断することによ
り、冗長回路の状態を設定する方法を採用している。し
かし、一般にチップ上にヒューズを多数並べた場合に、
チップ面積の増加を招くという問題がある。また、従来
では、ウェハー状態で行われるテストによって不良ビッ
トを検出し、その後レーザ照射装置によって不良ビット
対応アドレスに該当するヒューズを切断し、更にその後
ウェハー状態での再テストにより冗長救済の実効を確認
していた。したがって、ヒューズを切断する工程が必要
となるために、製造ＴＡＴを遅らせるという問題もあっ
た。
ダイナミック型半導体記憶装置では、チップ上に設けら
れたヒューズをレーザ照射によって切断することによ
り、冗長回路の状態を設定する方法を採用している。し
かし、一般にチップ上にヒューズを多数並べた場合に、
チップ面積の増加を招くという問題がある。また、従来
では、ウェハー状態で行われるテストによって不良ビッ
トを検出し、その後レーザ照射装置によって不良ビット
対応アドレスに該当するヒューズを切断し、更にその後
ウェハー状態での再テストにより冗長救済の実効を確認
していた。したがって、ヒューズを切断する工程が必要
となるために、製造ＴＡＴを遅らせるという問題もあっ
た。
【０００６】本発明は、上述した事情に鑑みてなされた
ものであり、以下の点を目的とするものである。 小型・軽量化を達成する。 生産性の向上を図る。
ものであり、以下の点を目的とするものである。 小型・軽量化を達成する。 生産性の向上を図る。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、冗長回路の状態を設定する不揮発性記
憶素子を備えるという手段を採用する。また、上記不揮
発性記憶素子を、ＭＯＳトランジスタのゲートに電気的
に接続されたスタックポリシリコンと、該スタックポリ
シリコンに絶縁膜を挟んで対向配置された第２のゲート
としてのポリシリコンと、該ポリシリコンとＭＯＳトラ
ンジスタのソースとドレインに各々接続された電極とか
ら形成するという手段を採用する。さらに、上記ゲート
とスタックポリシリコンとを電気的にフローティング状
態とするという手段を採用する。
に、本発明では、冗長回路の状態を設定する不揮発性記
憶素子を備えるという手段を採用する。また、上記不揮
発性記憶素子を、ＭＯＳトランジスタのゲートに電気的
に接続されたスタックポリシリコンと、該スタックポリ
シリコンに絶縁膜を挟んで対向配置された第２のゲート
としてのポリシリコンと、該ポリシリコンとＭＯＳトラ
ンジスタのソースとドレインに各々接続された電極とか
ら形成するという手段を採用する。さらに、上記ゲート
とスタックポリシリコンとを電気的にフローティング状
態とするという手段を採用する。
【０００８】
【発明の実施の形態】以下、本発明に係わるダイナミッ
ク型半導体記憶装置の一実施形態について、図面を参照
して説明する。
ク型半導体記憶装置の一実施形態について、図面を参照
して説明する。
【０００９】図１は、本実施形態において、上記フュー
ズの代替えとする不揮発性記憶素子の構成を示す断面図
である。この図に示すように、本実施形態は、Ｎチャネ
ル型ＭＯＳトランジスタを構成するゲート１とダイナミ
ック型メモリセルの蓄電ノードとして用いられるスタッ
クポリシリコン２とを電気的に接続し、該ゲート１とス
タックポリシリコン２とを電気的にフローティング状態
として形成する。
ズの代替えとする不揮発性記憶素子の構成を示す断面図
である。この図に示すように、本実施形態は、Ｎチャネ
ル型ＭＯＳトランジスタを構成するゲート１とダイナミ
ック型メモリセルの蓄電ノードとして用いられるスタッ
クポリシリコン２とを電気的に接続し、該ゲート１とス
タックポリシリコン２とを電気的にフローティング状態
として形成する。
【００１０】また、ダイナミック型メモリセルの蓄電ノ
ードとして用いられるポリシリコン４を絶縁膜３を介し
て第２のゲートとして形成する。このように絶縁膜３を
挟んでスタックポリシリコン２に対向配置された第２の
ゲート（ポリシリコン４）は、ゲート１とスタックポリ
シリコン２とを容量カップリングにて間接的に制御する
ためのものである。ゲート１とスタックポリシリコン２
の周囲は、絶縁膜３で全体的に覆われており他の導電層
に電気的に接続されない構造とされている。
ードとして用いられるポリシリコン４を絶縁膜３を介し
て第２のゲートとして形成する。このように絶縁膜３を
挟んでスタックポリシリコン２に対向配置された第２の
ゲート（ポリシリコン４）は、ゲート１とスタックポリ
シリコン２とを容量カップリングにて間接的に制御する
ためのものである。ゲート１とスタックポリシリコン２
の周囲は、絶縁膜３で全体的に覆われており他の導電層
に電気的に接続されない構造とされている。
【００１１】ポリシリコン４は金属電極７に接続され、
Ｎチャネル型ＭＯＳトランジスタを構成するドレイン５
は金属電極８に接続され、、同じくＮチャネル型ＭＯＳ
トランジスタを構成するソース６は金属電極９に接続さ
れている。
Ｎチャネル型ＭＯＳトランジスタを構成するドレイン５
は金属電極８に接続され、、同じくＮチャネル型ＭＯＳ
トランジスタを構成するソース６は金属電極９に接続さ
れている。
【００１２】次に、図２を参照して、上記ゲート１とス
タックポリシリコン２を電気的に接続する方法について
説明する。この図は、ダイナミック型メモリセルの蓄電
部を形成する工程を示しており、このうちＡ工程は、蓄
電ノードであるスタックポリシリコンとダイナミック型
メモリセルの基盤１９とゲート１７とドレイン１５とソ
ース１６とで構成されるＮチャネル型ＭＯＳトランジス
タにおいて、ソース１６を電気的に接続するために絶縁
膜をエッチングする工程である。
タックポリシリコン２を電気的に接続する方法について
説明する。この図は、ダイナミック型メモリセルの蓄電
部を形成する工程を示しており、このうちＡ工程は、蓄
電ノードであるスタックポリシリコンとダイナミック型
メモリセルの基盤１９とゲート１７とドレイン１５とソ
ース１６とで構成されるＮチャネル型ＭＯＳトランジス
タにおいて、ソース１６を電気的に接続するために絶縁
膜をエッチングする工程である。
【００１３】この工程Ａにおいて、上述したようにゲー
ト１とスタックポリシリコン２を電気的に接続するため
に、図３のように絶縁膜２４をエッチングする。そし
て、その後に図２のＢ工程においてスタックポリシリコ
ン２０を成長させてエッチングし、さらにＣ工程におい
て絶縁膜２１を成長させる。
ト１とスタックポリシリコン２を電気的に接続するため
に、図３のように絶縁膜２４をエッチングする。そし
て、その後に図２のＢ工程においてスタックポリシリコ
ン２０を成長させてエッチングし、さらにＣ工程におい
て絶縁膜２１を成長させる。
【００１４】この結果、図４に示すように、電気的に接
続されたゲート２８とスタックポリシリコン２９を形成
する。この時、ゲート２８とスタックポリシリコン２９
の周囲は、絶縁膜３２で覆われて他の導電層に電気的に
接続されていない構造、すなわちフローティング構造と
される。なお、上記図４は、図１に示すａ−ａ′線まで
の製造工程を示すものである。
続されたゲート２８とスタックポリシリコン２９を形成
する。この時、ゲート２８とスタックポリシリコン２９
の周囲は、絶縁膜３２で覆われて他の導電層に電気的に
接続されていない構造、すなわちフローティング構造と
される。なお、上記図４は、図１に示すａ−ａ′線まで
の製造工程を示すものである。
【００１５】さらに、Ｄ工程では、上記Ｃ工程で形成し
た絶縁膜２１上にダイナミック型メモリセルの蓄電ノー
ドとして用いられるポリシリコン２２を第２のゲートと
して形成する。この第２のゲートは、ゲート１とスタッ
クポリシリコン２（図１参照）を容量カップリングにて
間接的に制御するためのものである。また、ゲート４、
ドレイン５、ソース６は、絶縁膜３をエッチングするこ
とにより金属電極７〜９にそれぞれ接続する。
た絶縁膜２１上にダイナミック型メモリセルの蓄電ノー
ドとして用いられるポリシリコン２２を第２のゲートと
して形成する。この第２のゲートは、ゲート１とスタッ
クポリシリコン２（図１参照）を容量カップリングにて
間接的に制御するためのものである。また、ゲート４、
ドレイン５、ソース６は、絶縁膜３をエッチングするこ
とにより金属電極７〜９にそれぞれ接続する。
【００１６】このように本実施形態の不揮発性記憶素子
は、基本的にはＰＲＯＭ（プログラマブル・リード・オ
ンリー・メモリ）と同様の構成を有するが、ダイナミッ
ク型半導体記憶装置の製造工程において不揮発性記憶素
子を形成することができる。
は、基本的にはＰＲＯＭ（プログラマブル・リード・オ
ンリー・メモリ）と同様の構成を有するが、ダイナミッ
ク型半導体記憶装置の製造工程において不揮発性記憶素
子を形成することができる。
【００１７】次に、上記不揮発性記憶素子の動作につい
て説明する。なお、本実施形態の構造は、基本的にはＰ
ＲＯＭと同様であるため、その動作についても同様であ
る。
て説明する。なお、本実施形態の構造は、基本的にはＰ
ＲＯＭと同様であるため、その動作についても同様であ
る。
【００１８】初期状態では、ドレイン５には金属電極８
から電源電圧ＶＣＣが供給され、ソース６は金属電極９
を介して接地される。そして、金属電極７を介して第２
のゲート４に電源電圧ＶＣＣを印加すると、Ｎ型ＭＯＳ
トランジスタのチャネル領域に反転層が生じ、ドレイン
とソースとの間に電流が流れる。この状態は、従来の冗
長切り替えを行う際に、ヒューズに電流が流れている状
態と等しい。
から電源電圧ＶＣＣが供給され、ソース６は金属電極９
を介して接地される。そして、金属電極７を介して第２
のゲート４に電源電圧ＶＣＣを印加すると、Ｎ型ＭＯＳ
トランジスタのチャネル領域に反転層が生じ、ドレイン
とソースとの間に電流が流れる。この状態は、従来の冗
長切り替えを行う際に、ヒューズに電流が流れている状
態と等しい。
【００１９】続いて、ドレイン５を高電圧としてソース
６を接地し、また第２のゲート４を高電圧とすると、チ
ャネル領域に反転層が生じてドレインとソースとの間に
電流が流れると共に、ドレイン５の近傍には高電界が生
じているため、チャネルを流れる電流の各電子はエネル
ギーを得てこのエネルギーがある一定の大きさを超えた
ときに、酸化膜１０を乗り越えて第２のゲート４からの
高電界によりゲート１に電子が蓄積される。このように
電子がゲート１に蓄積された状態では、第２のゲート４
からみた閾値は初期状態と比較して高くなる。
６を接地し、また第２のゲート４を高電圧とすると、チ
ャネル領域に反転層が生じてドレインとソースとの間に
電流が流れると共に、ドレイン５の近傍には高電界が生
じているため、チャネルを流れる電流の各電子はエネル
ギーを得てこのエネルギーがある一定の大きさを超えた
ときに、酸化膜１０を乗り越えて第２のゲート４からの
高電界によりゲート１に電子が蓄積される。このように
電子がゲート１に蓄積された状態では、第２のゲート４
からみた閾値は初期状態と比較して高くなる。
【００２０】そして、再びドレイン５に電源電圧ＶＣＣ
を印加し、かつソース６を接地する。また、第２のゲー
ト４に電源電圧ＶＣＣを印加すると、Ｎ型ＭＯＳトラン
ジスタは導通状態にはならず、ドレインとソースとの間
には電流が流れない。この状態は、従来においてヒュー
ズを切断して該ヒューズに電流が流れない状態に等し
い。したがって、上記構成の不揮発性記憶素子は、従来
用いられているヒューズに対して代替が可能である。
を印加し、かつソース６を接地する。また、第２のゲー
ト４に電源電圧ＶＣＣを印加すると、Ｎ型ＭＯＳトラン
ジスタは導通状態にはならず、ドレインとソースとの間
には電流が流れない。この状態は、従来においてヒュー
ズを切断して該ヒューズに電流が流れない状態に等し
い。したがって、上記構成の不揮発性記憶素子は、従来
用いられているヒューズに対して代替が可能である。
【００２１】
【発明の効果】以上説明したように、本発明に係わるダ
イナミック型半導体記憶装置によれば、以下のような効
果を奏する。 （１）ダイナミック型半導体記憶装置に不揮発性記憶素
子を形成し、従来冗長回路用に用いられていたヒューズ
と代替することにより、チップ面積の縮小が可能とな
る。不揮発性記憶素子は、ほぼメモリセルの面積で形成
することが可能であり、例えば従来のヒューズの面積に
対して約３００分の１の面積で形成することができる。 （２）ヒューズに代えて不揮発性記憶素子を用いること
により、冗長救済はウエハー上のテスト時若しくは組立
後のテスト時に行うことが可能である。したがって、従
来のヒューズの切断工程を省略することが可能であり、
製造ＴＡＴも早まる。
イナミック型半導体記憶装置によれば、以下のような効
果を奏する。 （１）ダイナミック型半導体記憶装置に不揮発性記憶素
子を形成し、従来冗長回路用に用いられていたヒューズ
と代替することにより、チップ面積の縮小が可能とな
る。不揮発性記憶素子は、ほぼメモリセルの面積で形成
することが可能であり、例えば従来のヒューズの面積に
対して約３００分の１の面積で形成することができる。 （２）ヒューズに代えて不揮発性記憶素子を用いること
により、冗長救済はウエハー上のテスト時若しくは組立
後のテスト時に行うことが可能である。したがって、従
来のヒューズの切断工程を省略することが可能であり、
製造ＴＡＴも早まる。
【図１】 本発明の一実施形態の要部の構成を示す断面
図である。
図である。
【図２】 図１に示す要部の製造に適用するダイナミッ
ク型メモリセルの製造工程を示す工程図である。
ク型メモリセルの製造工程を示す工程図である。
【図３】 本発明の一実施形態における要部の製造工程
を示す第１の工程図である。
を示す第１の工程図である。
【図４】 本発明の一実施形態における要部の製造工程
を示す第２の工程図である。
を示す第２の工程図である。
【図５】 従来のダイナミック型半導体記憶装置の構成
例を示す回路図である。
例を示す回路図である。
１，１７，２３，２８……ゲート ２，２０，２９……スタックポリシリコン ３，１８，２１，２４，３２……絶縁膜 ４，２２……ポリシリコン（第２のゲート） ５，１５，２６，３１……ドレイン ６，１６，２５，３０……ソース ７〜９……金属電極 １０……酸化膜 １１，１９，２７，３３……基盤 Ｊ……冗長回路 Ｆ1〜Ｆn……ヒューズ Ｑ1〜Ｑn……ＭＯＳ型トランジスタ
Claims (3)
- 【請求項１】 冗長回路の状態を設定する不揮発性記憶
素子を備えることを特徴とするダイナミック型半導体記
憶装置。 - 【請求項２】 不揮発性記憶素子は、ＭＯＳトランジス
タのゲートに電気的に接続されたスタックポリシリコン
と、該スタックポリシリコンに絶縁膜を挟んで対向配置
された第２のゲートとしてのポリシリコンと、該ポリシ
リコンとＭＯＳトランジスタのソースとドレインに接続
された電極とから形成されることを特徴とする請求項１
記載のダイナミック型半導体記憶装置。 - 【請求項３】 ゲートとスタックポリシリコンとを電気
的にフローティング状態とすることを特徴とする請求項
２記載のダイナミック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09345475A JP3088369B2 (ja) | 1997-12-15 | 1997-12-15 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09345475A JP3088369B2 (ja) | 1997-12-15 | 1997-12-15 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11177055A true JPH11177055A (ja) | 1999-07-02 |
| JP3088369B2 JP3088369B2 (ja) | 2000-09-18 |
Family
ID=18376851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09345475A Expired - Fee Related JP3088369B2 (ja) | 1997-12-15 | 1997-12-15 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3088369B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100681993B1 (ko) | 2004-10-04 | 2007-02-15 | 가부시끼가이샤 도시바 | 반도체 메모리 및 그 제조 방법 |
-
1997
- 1997-12-15 JP JP09345475A patent/JP3088369B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100681993B1 (ko) | 2004-10-04 | 2007-02-15 | 가부시끼가이샤 도시바 | 반도체 메모리 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3088369B2 (ja) | 2000-09-18 |
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