JPH11177055A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPH11177055A JPH11177055A JP9345475A JP34547597A JPH11177055A JP H11177055 A JPH11177055 A JP H11177055A JP 9345475 A JP9345475 A JP 9345475A JP 34547597 A JP34547597 A JP 34547597A JP H11177055 A JPH11177055 A JP H11177055A
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- 238000003860 storage Methods 0.000 title abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 33
- 229920005591 polysilicon Polymers 0.000 claims abstract description 33
- 239000002184 metal Substances 0.000 abstract description 10
- 238000009413 insulation Methods 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 8
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 小型・軽量化及び生産性の向上を図る。
【解決手段】 冗長回路の状態を設定する不揮発性記憶
素子を備える。
素子を備える。
Description
【0001】
【発明の属する技術分野】本発明は、ダイナミック型半
導体記憶装置に係わり、特にその面積の縮小化に関す
る。
導体記憶装置に係わり、特にその面積の縮小化に関す
る。
【0002】
【従来の技術】近年、ダイナミック型半導体記憶装置の
集積度はますます高集積化されており、製造面において
高い信頼性が要求されている。かかる要請に基づいて、
ダイナミック型半導体記憶装置の製造上の歩留まりを改
善するために、ダイナミック型半導体記憶装置内には冗
長回路が設けられている。
集積度はますます高集積化されており、製造面において
高い信頼性が要求されている。かかる要請に基づいて、
ダイナミック型半導体記憶装置の製造上の歩留まりを改
善するために、ダイナミック型半導体記憶装置内には冗
長回路が設けられている。
【0003】図5は、このような冗長回路の一例を示す
回路成図である。この図に示すように、冗長回路Jに
は、ポリシリコン若しくはシリサイド配線等で構成され
たヒューズF1,F2,……,Fnが複数接続されてお
り、またこれら各ヒューズF1,F2,……,FnとGN
D(接地電位)との間にはMOS型トランジスタQ1〜
Qnがそれぞれ介挿されている。冗長救済前において
は、アドレス信号A1,A2,……,Anが上記各MOS
型トランジスタQ1〜Qnのゲート端子のいずれかに入
力されることにより、何れかのヒューズF1,F2,…
…,Fnが通電されるようになっている。
回路成図である。この図に示すように、冗長回路Jに
は、ポリシリコン若しくはシリサイド配線等で構成され
たヒューズF1,F2,……,Fnが複数接続されてお
り、またこれら各ヒューズF1,F2,……,FnとGN
D(接地電位)との間にはMOS型トランジスタQ1〜
Qnがそれぞれ介挿されている。冗長救済前において
は、アドレス信号A1,A2,……,Anが上記各MOS
型トランジスタQ1〜Qnのゲート端子のいずれかに入
力されることにより、何れかのヒューズF1,F2,…
…,Fnが通電されるようになっている。
【0004】そして、データに不良ビットが存在する場
合には、その対応アドレスに対してヒューズF1,F2,
……,Fnをレーザ照射等により切断することにより、
その後に上記不良ビットの対応アドレスがMOS型トラ
ンジスタQ1〜Qnのゲートに入力された時に、冗長回
路Jから接地電位に流れる電流の経路が断たれて冗長回
路Jの状態が設定される。この結果として、不良ビット
を含むアドレスが再び入力された場合に、冗長回路Jに
よって不良ビットの冗長救済が行われることになる。こ
のような冗長回路Jについては、特開平6−27509
4号公報等に開示されている。
合には、その対応アドレスに対してヒューズF1,F2,
……,Fnをレーザ照射等により切断することにより、
その後に上記不良ビットの対応アドレスがMOS型トラ
ンジスタQ1〜Qnのゲートに入力された時に、冗長回
路Jから接地電位に流れる電流の経路が断たれて冗長回
路Jの状態が設定される。この結果として、不良ビット
を含むアドレスが再び入力された場合に、冗長回路Jに
よって不良ビットの冗長救済が行われることになる。こ
のような冗長回路Jについては、特開平6−27509
4号公報等に開示されている。
【0005】
【発明が解決しようとする課題】ところで、上記従来の
ダイナミック型半導体記憶装置では、チップ上に設けら
れたヒューズをレーザ照射によって切断することによ
り、冗長回路の状態を設定する方法を採用している。し
かし、一般にチップ上にヒューズを多数並べた場合に、
チップ面積の増加を招くという問題がある。また、従来
では、ウェハー状態で行われるテストによって不良ビッ
トを検出し、その後レーザ照射装置によって不良ビット
対応アドレスに該当するヒューズを切断し、更にその後
ウェハー状態での再テストにより冗長救済の実効を確認
していた。したがって、ヒューズを切断する工程が必要
となるために、製造TATを遅らせるという問題もあっ
た。
ダイナミック型半導体記憶装置では、チップ上に設けら
れたヒューズをレーザ照射によって切断することによ
り、冗長回路の状態を設定する方法を採用している。し
かし、一般にチップ上にヒューズを多数並べた場合に、
チップ面積の増加を招くという問題がある。また、従来
では、ウェハー状態で行われるテストによって不良ビッ
トを検出し、その後レーザ照射装置によって不良ビット
対応アドレスに該当するヒューズを切断し、更にその後
ウェハー状態での再テストにより冗長救済の実効を確認
していた。したがって、ヒューズを切断する工程が必要
となるために、製造TATを遅らせるという問題もあっ
た。
【0006】本発明は、上述した事情に鑑みてなされた
ものであり、以下の点を目的とするものである。 小型・軽量化を達成する。 生産性の向上を図る。
ものであり、以下の点を目的とするものである。 小型・軽量化を達成する。 生産性の向上を図る。
【0007】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、冗長回路の状態を設定する不揮発性記
憶素子を備えるという手段を採用する。また、上記不揮
発性記憶素子を、MOSトランジスタのゲートに電気的
に接続されたスタックポリシリコンと、該スタックポリ
シリコンに絶縁膜を挟んで対向配置された第2のゲート
としてのポリシリコンと、該ポリシリコンとMOSトラ
ンジスタのソースとドレインに各々接続された電極とか
ら形成するという手段を採用する。さらに、上記ゲート
とスタックポリシリコンとを電気的にフローティング状
態とするという手段を採用する。
に、本発明では、冗長回路の状態を設定する不揮発性記
憶素子を備えるという手段を採用する。また、上記不揮
発性記憶素子を、MOSトランジスタのゲートに電気的
に接続されたスタックポリシリコンと、該スタックポリ
シリコンに絶縁膜を挟んで対向配置された第2のゲート
としてのポリシリコンと、該ポリシリコンとMOSトラ
ンジスタのソースとドレインに各々接続された電極とか
ら形成するという手段を採用する。さらに、上記ゲート
とスタックポリシリコンとを電気的にフローティング状
態とするという手段を採用する。
【0008】
【発明の実施の形態】以下、本発明に係わるダイナミッ
ク型半導体記憶装置の一実施形態について、図面を参照
して説明する。
ク型半導体記憶装置の一実施形態について、図面を参照
して説明する。
【0009】図1は、本実施形態において、上記フュー
ズの代替えとする不揮発性記憶素子の構成を示す断面図
である。この図に示すように、本実施形態は、Nチャネ
ル型MOSトランジスタを構成するゲート1とダイナミ
ック型メモリセルの蓄電ノードとして用いられるスタッ
クポリシリコン2とを電気的に接続し、該ゲート1とス
タックポリシリコン2とを電気的にフローティング状態
として形成する。
ズの代替えとする不揮発性記憶素子の構成を示す断面図
である。この図に示すように、本実施形態は、Nチャネ
ル型MOSトランジスタを構成するゲート1とダイナミ
ック型メモリセルの蓄電ノードとして用いられるスタッ
クポリシリコン2とを電気的に接続し、該ゲート1とス
タックポリシリコン2とを電気的にフローティング状態
として形成する。
【0010】また、ダイナミック型メモリセルの蓄電ノ
ードとして用いられるポリシリコン4を絶縁膜3を介し
て第2のゲートとして形成する。このように絶縁膜3を
挟んでスタックポリシリコン2に対向配置された第2の
ゲート(ポリシリコン4)は、ゲート1とスタックポリ
シリコン2とを容量カップリングにて間接的に制御する
ためのものである。ゲート1とスタックポリシリコン2
の周囲は、絶縁膜3で全体的に覆われており他の導電層
に電気的に接続されない構造とされている。
ードとして用いられるポリシリコン4を絶縁膜3を介し
て第2のゲートとして形成する。このように絶縁膜3を
挟んでスタックポリシリコン2に対向配置された第2の
ゲート(ポリシリコン4)は、ゲート1とスタックポリ
シリコン2とを容量カップリングにて間接的に制御する
ためのものである。ゲート1とスタックポリシリコン2
の周囲は、絶縁膜3で全体的に覆われており他の導電層
に電気的に接続されない構造とされている。
【0011】ポリシリコン4は金属電極7に接続され、
Nチャネル型MOSトランジスタを構成するドレイン5
は金属電極8に接続され、、同じくNチャネル型MOS
トランジスタを構成するソース6は金属電極9に接続さ
れている。
Nチャネル型MOSトランジスタを構成するドレイン5
は金属電極8に接続され、、同じくNチャネル型MOS
トランジスタを構成するソース6は金属電極9に接続さ
れている。
【0012】次に、図2を参照して、上記ゲート1とス
タックポリシリコン2を電気的に接続する方法について
説明する。この図は、ダイナミック型メモリセルの蓄電
部を形成する工程を示しており、このうちA工程は、蓄
電ノードであるスタックポリシリコンとダイナミック型
メモリセルの基盤19とゲート17とドレイン15とソ
ース16とで構成されるNチャネル型MOSトランジス
タにおいて、ソース16を電気的に接続するために絶縁
膜をエッチングする工程である。
タックポリシリコン2を電気的に接続する方法について
説明する。この図は、ダイナミック型メモリセルの蓄電
部を形成する工程を示しており、このうちA工程は、蓄
電ノードであるスタックポリシリコンとダイナミック型
メモリセルの基盤19とゲート17とドレイン15とソ
ース16とで構成されるNチャネル型MOSトランジス
タにおいて、ソース16を電気的に接続するために絶縁
膜をエッチングする工程である。
【0013】この工程Aにおいて、上述したようにゲー
ト1とスタックポリシリコン2を電気的に接続するため
に、図3のように絶縁膜24をエッチングする。そし
て、その後に図2のB工程においてスタックポリシリコ
ン20を成長させてエッチングし、さらにC工程におい
て絶縁膜21を成長させる。
ト1とスタックポリシリコン2を電気的に接続するため
に、図3のように絶縁膜24をエッチングする。そし
て、その後に図2のB工程においてスタックポリシリコ
ン20を成長させてエッチングし、さらにC工程におい
て絶縁膜21を成長させる。
【0014】この結果、図4に示すように、電気的に接
続されたゲート28とスタックポリシリコン29を形成
する。この時、ゲート28とスタックポリシリコン29
の周囲は、絶縁膜32で覆われて他の導電層に電気的に
接続されていない構造、すなわちフローティング構造と
される。なお、上記図4は、図1に示すa−a′線まで
の製造工程を示すものである。
続されたゲート28とスタックポリシリコン29を形成
する。この時、ゲート28とスタックポリシリコン29
の周囲は、絶縁膜32で覆われて他の導電層に電気的に
接続されていない構造、すなわちフローティング構造と
される。なお、上記図4は、図1に示すa−a′線まで
の製造工程を示すものである。
【0015】さらに、D工程では、上記C工程で形成し
た絶縁膜21上にダイナミック型メモリセルの蓄電ノー
ドとして用いられるポリシリコン22を第2のゲートと
して形成する。この第2のゲートは、ゲート1とスタッ
クポリシリコン2(図1参照)を容量カップリングにて
間接的に制御するためのものである。また、ゲート4、
ドレイン5、ソース6は、絶縁膜3をエッチングするこ
とにより金属電極7〜9にそれぞれ接続する。
た絶縁膜21上にダイナミック型メモリセルの蓄電ノー
ドとして用いられるポリシリコン22を第2のゲートと
して形成する。この第2のゲートは、ゲート1とスタッ
クポリシリコン2(図1参照)を容量カップリングにて
間接的に制御するためのものである。また、ゲート4、
ドレイン5、ソース6は、絶縁膜3をエッチングするこ
とにより金属電極7〜9にそれぞれ接続する。
【0016】このように本実施形態の不揮発性記憶素子
は、基本的にはPROM(プログラマブル・リード・オ
ンリー・メモリ)と同様の構成を有するが、ダイナミッ
ク型半導体記憶装置の製造工程において不揮発性記憶素
子を形成することができる。
は、基本的にはPROM(プログラマブル・リード・オ
ンリー・メモリ)と同様の構成を有するが、ダイナミッ
ク型半導体記憶装置の製造工程において不揮発性記憶素
子を形成することができる。
【0017】次に、上記不揮発性記憶素子の動作につい
て説明する。なお、本実施形態の構造は、基本的にはP
ROMと同様であるため、その動作についても同様であ
る。
て説明する。なお、本実施形態の構造は、基本的にはP
ROMと同様であるため、その動作についても同様であ
る。
【0018】初期状態では、ドレイン5には金属電極8
から電源電圧VCCが供給され、ソース6は金属電極9
を介して接地される。そして、金属電極7を介して第2
のゲート4に電源電圧VCCを印加すると、N型MOS
トランジスタのチャネル領域に反転層が生じ、ドレイン
とソースとの間に電流が流れる。この状態は、従来の冗
長切り替えを行う際に、ヒューズに電流が流れている状
態と等しい。
から電源電圧VCCが供給され、ソース6は金属電極9
を介して接地される。そして、金属電極7を介して第2
のゲート4に電源電圧VCCを印加すると、N型MOS
トランジスタのチャネル領域に反転層が生じ、ドレイン
とソースとの間に電流が流れる。この状態は、従来の冗
長切り替えを行う際に、ヒューズに電流が流れている状
態と等しい。
【0019】続いて、ドレイン5を高電圧としてソース
6を接地し、また第2のゲート4を高電圧とすると、チ
ャネル領域に反転層が生じてドレインとソースとの間に
電流が流れると共に、ドレイン5の近傍には高電界が生
じているため、チャネルを流れる電流の各電子はエネル
ギーを得てこのエネルギーがある一定の大きさを超えた
ときに、酸化膜10を乗り越えて第2のゲート4からの
高電界によりゲート1に電子が蓄積される。このように
電子がゲート1に蓄積された状態では、第2のゲート4
からみた閾値は初期状態と比較して高くなる。
6を接地し、また第2のゲート4を高電圧とすると、チ
ャネル領域に反転層が生じてドレインとソースとの間に
電流が流れると共に、ドレイン5の近傍には高電界が生
じているため、チャネルを流れる電流の各電子はエネル
ギーを得てこのエネルギーがある一定の大きさを超えた
ときに、酸化膜10を乗り越えて第2のゲート4からの
高電界によりゲート1に電子が蓄積される。このように
電子がゲート1に蓄積された状態では、第2のゲート4
からみた閾値は初期状態と比較して高くなる。
【0020】そして、再びドレイン5に電源電圧VCC
を印加し、かつソース6を接地する。また、第2のゲー
ト4に電源電圧VCCを印加すると、N型MOSトラン
ジスタは導通状態にはならず、ドレインとソースとの間
には電流が流れない。この状態は、従来においてヒュー
ズを切断して該ヒューズに電流が流れない状態に等し
い。したがって、上記構成の不揮発性記憶素子は、従来
用いられているヒューズに対して代替が可能である。
を印加し、かつソース6を接地する。また、第2のゲー
ト4に電源電圧VCCを印加すると、N型MOSトラン
ジスタは導通状態にはならず、ドレインとソースとの間
には電流が流れない。この状態は、従来においてヒュー
ズを切断して該ヒューズに電流が流れない状態に等し
い。したがって、上記構成の不揮発性記憶素子は、従来
用いられているヒューズに対して代替が可能である。
【0021】
【発明の効果】以上説明したように、本発明に係わるダ
イナミック型半導体記憶装置によれば、以下のような効
果を奏する。 (1)ダイナミック型半導体記憶装置に不揮発性記憶素
子を形成し、従来冗長回路用に用いられていたヒューズ
と代替することにより、チップ面積の縮小が可能とな
る。不揮発性記憶素子は、ほぼメモリセルの面積で形成
することが可能であり、例えば従来のヒューズの面積に
対して約300分の1の面積で形成することができる。 (2)ヒューズに代えて不揮発性記憶素子を用いること
により、冗長救済はウエハー上のテスト時若しくは組立
後のテスト時に行うことが可能である。したがって、従
来のヒューズの切断工程を省略することが可能であり、
製造TATも早まる。
イナミック型半導体記憶装置によれば、以下のような効
果を奏する。 (1)ダイナミック型半導体記憶装置に不揮発性記憶素
子を形成し、従来冗長回路用に用いられていたヒューズ
と代替することにより、チップ面積の縮小が可能とな
る。不揮発性記憶素子は、ほぼメモリセルの面積で形成
することが可能であり、例えば従来のヒューズの面積に
対して約300分の1の面積で形成することができる。 (2)ヒューズに代えて不揮発性記憶素子を用いること
により、冗長救済はウエハー上のテスト時若しくは組立
後のテスト時に行うことが可能である。したがって、従
来のヒューズの切断工程を省略することが可能であり、
製造TATも早まる。
【図1】 本発明の一実施形態の要部の構成を示す断面
図である。
図である。
【図2】 図1に示す要部の製造に適用するダイナミッ
ク型メモリセルの製造工程を示す工程図である。
ク型メモリセルの製造工程を示す工程図である。
【図3】 本発明の一実施形態における要部の製造工程
を示す第1の工程図である。
を示す第1の工程図である。
【図4】 本発明の一実施形態における要部の製造工程
を示す第2の工程図である。
を示す第2の工程図である。
【図5】 従来のダイナミック型半導体記憶装置の構成
例を示す回路図である。
例を示す回路図である。
1,17,23,28……ゲート 2,20,29……スタックポリシリコン 3,18,21,24,32……絶縁膜 4,22……ポリシリコン(第2のゲート) 5,15,26,31……ドレイン 6,16,25,30……ソース 7〜9……金属電極 10……酸化膜 11,19,27,33……基盤 J……冗長回路 F1〜Fn……ヒューズ Q1〜Qn……MOS型トランジスタ
Claims (3)
- 【請求項1】 冗長回路の状態を設定する不揮発性記憶
素子を備えることを特徴とするダイナミック型半導体記
憶装置。 - 【請求項2】 不揮発性記憶素子は、MOSトランジス
タのゲートに電気的に接続されたスタックポリシリコン
と、該スタックポリシリコンに絶縁膜を挟んで対向配置
された第2のゲートとしてのポリシリコンと、該ポリシ
リコンとMOSトランジスタのソースとドレインに接続
された電極とから形成されることを特徴とする請求項1
記載のダイナミック型半導体記憶装置。 - 【請求項3】 ゲートとスタックポリシリコンとを電気
的にフローティング状態とすることを特徴とする請求項
2記載のダイナミック型半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09345475A JP3088369B2 (ja) | 1997-12-15 | 1997-12-15 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09345475A JP3088369B2 (ja) | 1997-12-15 | 1997-12-15 | ダイナミック型半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11177055A true JPH11177055A (ja) | 1999-07-02 |
JP3088369B2 JP3088369B2 (ja) | 2000-09-18 |
Family
ID=18376851
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09345475A Expired - Fee Related JP3088369B2 (ja) | 1997-12-15 | 1997-12-15 | ダイナミック型半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3088369B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100681993B1 (ko) | 2004-10-04 | 2007-02-15 | 가부시끼가이샤 도시바 | 반도체 메모리 및 그 제조 방법 |
-
1997
- 1997-12-15 JP JP09345475A patent/JP3088369B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100681993B1 (ko) | 2004-10-04 | 2007-02-15 | 가부시끼가이샤 도시바 | 반도체 메모리 및 그 제조 방법 |
Also Published As
Publication number | Publication date |
---|---|
JP3088369B2 (ja) | 2000-09-18 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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