JPH11177034A - メモリ素子およびメモリアレイ - Google Patents
メモリ素子およびメモリアレイInfo
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- JPH11177034A JPH11177034A JP9339051A JP33905197A JPH11177034A JP H11177034 A JPH11177034 A JP H11177034A JP 9339051 A JP9339051 A JP 9339051A JP 33905197 A JP33905197 A JP 33905197A JP H11177034 A JPH11177034 A JP H11177034A
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Abstract
(57)【要約】
【課題】 低いゲート電圧で高速に情報の書き込みや消
去ができ、消費電力を小さくして高集積化できると共
に、情報を正確に保持することができるようにする。 【解決手段】 伝導層１ａの上に障壁層４ａ，遷移層５
ａ，障壁層４ｂ，遷移層５ｂ，障壁層４ｃ，電荷蓄積層
６および障壁層４ｄを順次積層して、伝導層１ａの電荷
を共鳴トンネリングにより電荷蓄積層６に遷移するよう
にする。伝導層１ａ，遷移層５ａ，５ｂ，電荷蓄積層６
はＳｉ、障壁層４ａ，４ｂ，４ｃ，４ｄはＳｉＯ2 によ
りそれぞれ構成し、電子親和力を交互に大小とする。障
壁層４ａ，４ｂ，４ｃの各静電容量はｅ2 ／ｋB Ｔより
もそれぞれ小さくし、クーロンブロッケード効果により
一定の範囲内の電圧が印加されても電荷の遷移が起こら
ないようにする。なお、ｅは電気素量、ｋB はボルツマ
ン定数、Ｔは動作温度である。
去ができ、消費電力を小さくして高集積化できると共
に、情報を正確に保持することができるようにする。 【解決手段】 伝導層１ａの上に障壁層４ａ，遷移層５
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６および障壁層４ｄを順次積層して、伝導層１ａの電荷
を共鳴トンネリングにより電荷蓄積層６に遷移するよう
にする。伝導層１ａ，遷移層５ａ，５ｂ，電荷蓄積層６
はＳｉ、障壁層４ａ，４ｂ，４ｃ，４ｄはＳｉＯ2 によ
りそれぞれ構成し、電子親和力を交互に大小とする。障
壁層４ａ，４ｂ，４ｃの各静電容量はｅ2 ／ｋB Ｔより
もそれぞれ小さくし、クーロンブロッケード効果により
一定の範囲内の電圧が印加されても電荷の遷移が起こら
ないようにする。なお、ｅは電気素量、ｋB はボルツマ
ン定数、Ｔは動作温度である。
Description
【０００１】
【発明の属する技術分野】本発明は、電荷を蓄積するこ
とにより情報を記録するメモリ素子およびそれを集積し
たメモリアレイに関する。
とにより情報を記録するメモリ素子およびそれを集積し
たメモリアレイに関する。
【０００２】
【従来の技術】従来のＥＥＰＲＯＭ（Electrically Era
sable and Programmable Read Only Memory ）やフラッ
シュメモリなどに代表されるメモリ素子は、ＭＯＳ（Me
tal-Oxide-Semicondtor ）トランジスタのゲート電極と
基板との間に、ＳｉＯ2 （二酸化珪素）膜などの絶縁膜
により囲まれた電荷（すなわち電子または正孔）の電荷
蓄積層を備えている。このメモリ素子では、ソース電極
とドレイン電極との間およびゲート電極に高電圧を印加
すると絶縁膜中をトンネル効果により電荷が伝導し、電
荷蓄積層に蓄積されてその個数の違いを情報の違いとし
て保持するようになっている。保持された情報は、電荷
蓄積層に蓄積された電荷の個数によりソース電極とドレ
イン電極との間に流れる電流の大きさが変化することを
利用して、読み出すことができる。
sable and Programmable Read Only Memory ）やフラッ
シュメモリなどに代表されるメモリ素子は、ＭＯＳ（Me
tal-Oxide-Semicondtor ）トランジスタのゲート電極と
基板との間に、ＳｉＯ2 （二酸化珪素）膜などの絶縁膜
により囲まれた電荷（すなわち電子または正孔）の電荷
蓄積層を備えている。このメモリ素子では、ソース電極
とドレイン電極との間およびゲート電極に高電圧を印加
すると絶縁膜中をトンネル効果により電荷が伝導し、電
荷蓄積層に蓄積されてその個数の違いを情報の違いとし
て保持するようになっている。保持された情報は、電荷
蓄積層に蓄積された電荷の個数によりソース電極とドレ
イン電極との間に流れる電流の大きさが変化することを
利用して、読み出すことができる。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
メモリ素子では電荷蓄積層を単層の絶縁膜により囲んで
いたので、情報の保持時間を十分に長くするためには絶
縁膜の厚さを例えば１０〜２０ｎｍ程度に厚くしなけれ
ばならなかった。そのため、情報の書き込みや消去を実
用的な時間で行うには１０Ｖ以上の大きなゲート電圧を
印加しなければならず、これが素子の微細化を阻害する
要因となっていた。
メモリ素子では電荷蓄積層を単層の絶縁膜により囲んで
いたので、情報の保持時間を十分に長くするためには絶
縁膜の厚さを例えば１０〜２０ｎｍ程度に厚くしなけれ
ばならなかった。そのため、情報の書き込みや消去を実
用的な時間で行うには１０Ｖ以上の大きなゲート電圧を
印加しなければならず、これが素子の微細化を阻害する
要因となっていた。
【０００４】また、従来のメモリ素子では、情報の書き
込みや消去を行うには大きなゲート電圧を印加しなけれ
ばならない一方で、いかに小さなゲート電圧であっても
若干の電荷の伝導が生じてしまい、電荷蓄積層に蓄積さ
れている電荷の個数が変化してしまっていた。そのた
め、複数のメモリ素子を集積したメモリアレイでは、情
報の書き込みおよび読み出しを１つのメモリ素子につい
て行ってもその周辺に位置するメモリ素子でも若干の電
荷の伝導が生じてしまい、保持している情報が乱れてし
まうという問題もあった。
込みや消去を行うには大きなゲート電圧を印加しなけれ
ばならない一方で、いかに小さなゲート電圧であっても
若干の電荷の伝導が生じてしまい、電荷蓄積層に蓄積さ
れている電荷の個数が変化してしまっていた。そのた
め、複数のメモリ素子を集積したメモリアレイでは、情
報の書き込みおよび読み出しを１つのメモリ素子につい
て行ってもその周辺に位置するメモリ素子でも若干の電
荷の伝導が生じてしまい、保持している情報が乱れてし
まうという問題もあった。
【０００５】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、低いゲート電圧で高速に情報の書き
込みや消去ができ、消費電力を小さくして高集積化でき
ると共に、情報を正確に保持することができるメモリ素
子およびそれを集積したメモリアレイを提供することに
ある。
ので、その目的は、低いゲート電圧で高速に情報の書き
込みや消去ができ、消費電力を小さくして高集積化でき
ると共に、情報を正確に保持することができるメモリ素
子およびそれを集積したメモリアレイを提供することに
ある。
【０００６】
【課題を解決するための手段】本発明によるメモリ素子
は、電流の通路となる伝導層と、この伝導層から遷移さ
れた電荷を蓄積する電荷蓄積層と、この電荷蓄積層と前
記伝導層との間に形成され、前記伝導層から前記電荷蓄
積層に電荷を遷移させる少なくとも１層の遷移層と、こ
の遷移層と前記伝導層との間および各遷移層の間および
前記遷移層と前記電荷蓄積層との間にそれぞれ形成さ
れ、ｅ2 ／ｋB Ｔよりも小さい静電容量（但し、ｅは電
気素量，ｋB はボルツマン定数，Ｔは動作温度である）
を有する複数の障壁部とを備えたものである。
は、電流の通路となる伝導層と、この伝導層から遷移さ
れた電荷を蓄積する電荷蓄積層と、この電荷蓄積層と前
記伝導層との間に形成され、前記伝導層から前記電荷蓄
積層に電荷を遷移させる少なくとも１層の遷移層と、こ
の遷移層と前記伝導層との間および各遷移層の間および
前記遷移層と前記電荷蓄積層との間にそれぞれ形成さ
れ、ｅ2 ／ｋB Ｔよりも小さい静電容量（但し、ｅは電
気素量，ｋB はボルツマン定数，Ｔは動作温度である）
を有する複数の障壁部とを備えたものである。
【０００７】本発明による他のメモリ素子は、電流の通
路となる伝導層と、この伝導層に隣接して設けられ、伝
導層と量子箱層との間に位置する障壁層および各量子箱
層の間に位置する障壁層の静電容量がｅ2 ／ｋB Ｔ（但
し、ｅは電気素量，ｋB はボルツマン定数，Ｔは動作温
度である）よりもそれぞれ小さい結合量子箱層とを備え
たものである。
路となる伝導層と、この伝導層に隣接して設けられ、伝
導層と量子箱層との間に位置する障壁層および各量子箱
層の間に位置する障壁層の静電容量がｅ2 ／ｋB Ｔ（但
し、ｅは電気素量，ｋB はボルツマン定数，Ｔは動作温
度である）よりもそれぞれ小さい結合量子箱層とを備え
たものである。
【０００８】本発明によるメモリアレイは、本発明のメ
モリ素子を集積したものである。
モリ素子を集積したものである。
【０００９】本発明によるメモリ素子では、伝導層と電
荷蓄積層との間に順方向に電圧が印加されると、伝導層
の電荷が遷移層を介して電荷蓄積層に遷移する。これに
より、電荷蓄積層には電荷が蓄積し、情報が保持され
る。この情報は、伝導層を流れる電流値が電荷蓄積層に
電荷が蓄積されているか否かに応じて変化することを利
用して読み出される。また、伝導層と電荷蓄積層との間
に逆方向に電圧が印加されると、電荷蓄積層に蓄積され
た電荷が遷移層を介して伝導層に遷移する。これによ
り、情報が消去される。ここでは、遷移層を介して伝導
層と電荷蓄積層との間における電荷の遷移を行っている
ので、高速かつ低電力で情報の書き込みおよび消去が行
われる。また、障壁部がｅ2 ／ｋB Ｔよりも小さい静電
容量を有しているので、一定の範囲内の電圧が印加され
ても伝導層と電荷蓄積層との間における電荷の遷移は起
こらない。すなわち、一定の範囲内を超える大きさの電
圧が印加されると伝導層から電荷蓄積層へ電荷が遷移
し、または電荷蓄積層から伝導層へ電荷が遷移する。
荷蓄積層との間に順方向に電圧が印加されると、伝導層
の電荷が遷移層を介して電荷蓄積層に遷移する。これに
より、電荷蓄積層には電荷が蓄積し、情報が保持され
る。この情報は、伝導層を流れる電流値が電荷蓄積層に
電荷が蓄積されているか否かに応じて変化することを利
用して読み出される。また、伝導層と電荷蓄積層との間
に逆方向に電圧が印加されると、電荷蓄積層に蓄積され
た電荷が遷移層を介して伝導層に遷移する。これによ
り、情報が消去される。ここでは、遷移層を介して伝導
層と電荷蓄積層との間における電荷の遷移を行っている
ので、高速かつ低電力で情報の書き込みおよび消去が行
われる。また、障壁部がｅ2 ／ｋB Ｔよりも小さい静電
容量を有しているので、一定の範囲内の電圧が印加され
ても伝導層と電荷蓄積層との間における電荷の遷移は起
こらない。すなわち、一定の範囲内を超える大きさの電
圧が印加されると伝導層から電荷蓄積層へ電荷が遷移
し、または電荷蓄積層から伝導層へ電荷が遷移する。
【００１０】本発明による他のメモリ素子では、伝導層
と結合量子箱層との間に順方向に電圧が印加されると、
伝導層の電荷が結合量子箱層に遷移し、これにより情報
が保持される。この情報は、伝導層を流れる電流値が結
合量子箱層に電荷が蓄積されているか否かに応じて変化
することを利用して読み出される。また、伝導層と結合
量子箱層との間に逆方向に電圧が印加されると、結合量
子箱層に蓄積された電荷が伝導層に遷移し、これにより
情報が消去される。なお、ここでは、結合量子箱層を用
いているので、伝導層と結合量子箱層との間における電
荷の遷移は共鳴トンネリングにより起こり、高速かつ低
電力で情報の書き込みおよび消去が行われる。また、結
合量子箱層における障壁層の静電容量がｅ2 ／ｋB Ｔよ
りも小さくなっているので、一定の範囲内の電圧が印加
されても伝導層と結合量子箱層との間における電荷の遷
移は起こらない。すなわち、一定の範囲内を超える大き
さの電圧が印加されると伝導層から結合量子箱層へ電荷
が遷移し、または結合量子箱層から伝導層へ電荷が遷移
する。
と結合量子箱層との間に順方向に電圧が印加されると、
伝導層の電荷が結合量子箱層に遷移し、これにより情報
が保持される。この情報は、伝導層を流れる電流値が結
合量子箱層に電荷が蓄積されているか否かに応じて変化
することを利用して読み出される。また、伝導層と結合
量子箱層との間に逆方向に電圧が印加されると、結合量
子箱層に蓄積された電荷が伝導層に遷移し、これにより
情報が消去される。なお、ここでは、結合量子箱層を用
いているので、伝導層と結合量子箱層との間における電
荷の遷移は共鳴トンネリングにより起こり、高速かつ低
電力で情報の書き込みおよび消去が行われる。また、結
合量子箱層における障壁層の静電容量がｅ2 ／ｋB Ｔよ
りも小さくなっているので、一定の範囲内の電圧が印加
されても伝導層と結合量子箱層との間における電荷の遷
移は起こらない。すなわち、一定の範囲内を超える大き
さの電圧が印加されると伝導層から結合量子箱層へ電荷
が遷移し、または結合量子箱層から伝導層へ電荷が遷移
する。
【００１１】本発明によるメモリアレイは本発明のメモ
リ素子を用いたものであり、特定のメモリ素子に対して
伝導層と電荷蓄積層との間あるいは伝導層と結合量子箱
層との間に一定値以上あるいは一定値以下の電圧が印加
されることにより、情報の書き込みおよび消去が行われ
る。
リ素子を用いたものであり、特定のメモリ素子に対して
伝導層と電荷蓄積層との間あるいは伝導層と結合量子箱
層との間に一定値以上あるいは一定値以下の電圧が印加
されることにより、情報の書き込みおよび消去が行われ
る。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１３】（第１の実施の形態）図１は本発明の第１
の実施の形態に係るメモリ素子を上から見た構造を表す
ものである。図２は図１に示したメモリ素子のＩ−Ｉ線
に沿った断面構造を表すものである。このメモリ素子
は、適宜な基板１の上に適宜な金属よりなるソース電極
２とドレイン電極３とが間隔を開けてそれぞれ形成され
ている。ソース電極２とドレイン電極３との間の基板１
の上には、複数の障壁部としての障壁層と、各障壁層の
間にそれぞれ形成された少なくとも１層の遷移層（ここ
では３層の障壁層４ａ，４ｂ，４ｃとそれらの間の２層
の遷移層５ａ，５ｂ）とを介して、電荷蓄積層６と障壁
層４ｄとが積層されており、その上には適宜の金属より
なるゲート電極（制御電極）７が形成されている。この
ゲート電極７と障壁層４ｄとは非オーミック接合状態と
なっている。
の実施の形態に係るメモリ素子を上から見た構造を表す
ものである。図２は図１に示したメモリ素子のＩ−Ｉ線
に沿った断面構造を表すものである。このメモリ素子
は、適宜な基板１の上に適宜な金属よりなるソース電極
２とドレイン電極３とが間隔を開けてそれぞれ形成され
ている。ソース電極２とドレイン電極３との間の基板１
の上には、複数の障壁部としての障壁層と、各障壁層の
間にそれぞれ形成された少なくとも１層の遷移層（ここ
では３層の障壁層４ａ，４ｂ，４ｃとそれらの間の２層
の遷移層５ａ，５ｂ）とを介して、電荷蓄積層６と障壁
層４ｄとが積層されており、その上には適宜の金属より
なるゲート電極（制御電極）７が形成されている。この
ゲート電極７と障壁層４ｄとは非オーミック接合状態と
なっている。
【００１４】ソース電極２とドレイン電極３との間の基
板１の表面には二次元電子ガス（２ＤＥＧ）が蓄積して
おり、電流の通路としての伝導層１ａが形成されてい
る。この伝導層１ａは、ソース電極２およびドレイン電
極３とそれぞれオーミック接合している。なお、基板１
の表面には、ソース電極２とドレイン電極３との間の所
定の領域を囲むように、このメモリ素子を他の素子と分
離するための素子分離部８が形成されている。
板１の表面には二次元電子ガス（２ＤＥＧ）が蓄積して
おり、電流の通路としての伝導層１ａが形成されてい
る。この伝導層１ａは、ソース電極２およびドレイン電
極３とそれぞれオーミック接合している。なお、基板１
の表面には、ソース電極２とドレイン電極３との間の所
定の領域を囲むように、このメモリ素子を他の素子と分
離するための素子分離部８が形成されている。
【００１５】基板１は、少なくとも表面（ソース電極２
などが形成されている側の表面）が適宜な半導体により
構成されている。例えば、基板１には、適宜な半導体よ
りなる半導体基板が用いられてもよく、サファイアや適
宜なガラスやプラスチックなどよりなる基板本体の表面
に適宜な半導体薄膜を形成した基板（ＳＯＩ（Silicon-
On-Insulator）基板やＳＯＳ（Silicon-On-Sapphire ）
基板など）が用いられてもよい。すなわち、伝導層１ａ
は適宜な半導体により構成されている。また、各障壁層
４ａ，４ｂ，４ｃ，４ｄ，各遷移層５ａ，５ｂおよび電
荷蓄積層６も適宜な半導体によりそれぞれ構成されてい
る。
などが形成されている側の表面）が適宜な半導体により
構成されている。例えば、基板１には、適宜な半導体よ
りなる半導体基板が用いられてもよく、サファイアや適
宜なガラスやプラスチックなどよりなる基板本体の表面
に適宜な半導体薄膜を形成した基板（ＳＯＩ（Silicon-
On-Insulator）基板やＳＯＳ（Silicon-On-Sapphire ）
基板など）が用いられてもよい。すなわち、伝導層１ａ
は適宜な半導体により構成されている。また、各障壁層
４ａ，４ｂ，４ｃ，４ｄ，各遷移層５ａ，５ｂおよび電
荷蓄積層６も適宜な半導体によりそれぞれ構成されてい
る。
【００１６】但し、伝導層１ａと遷移層５ａとの間の障
壁層４ａは、伝導層１ａ（すなわち基板１）を構成する
半導体および遷移層５ａを構成する半導体よりも電子親
和力が小さいあるいは仕事関数が大きい半導体により構
成されている。また、各遷移層５ａ，５ｂの間の障壁層
４ｂは、各遷移層５ａ，５ｂをそれぞれ構成する半導体
よりも電子親和力が小さいあるいは仕事関数が大きい半
導体により構成されている。更に、遷移層５ｂと電荷蓄
積層６との間の障壁層４ｃは、遷移層５ｂを構成する半
導体および電荷蓄積層６を構成する半導体よりも電子親
和力が小さいあるいは仕事関数が大きい半導体により構
成されている。加えて、電荷蓄積層６とゲート電極７と
の間の障壁層４ｄは、電荷蓄積層６を構成する半導体よ
りも電子親和力が小さいあるいは仕事関数が大きい半導
体により構成されている。
壁層４ａは、伝導層１ａ（すなわち基板１）を構成する
半導体および遷移層５ａを構成する半導体よりも電子親
和力が小さいあるいは仕事関数が大きい半導体により構
成されている。また、各遷移層５ａ，５ｂの間の障壁層
４ｂは、各遷移層５ａ，５ｂをそれぞれ構成する半導体
よりも電子親和力が小さいあるいは仕事関数が大きい半
導体により構成されている。更に、遷移層５ｂと電荷蓄
積層６との間の障壁層４ｃは、遷移層５ｂを構成する半
導体および電荷蓄積層６を構成する半導体よりも電子親
和力が小さいあるいは仕事関数が大きい半導体により構
成されている。加えて、電荷蓄積層６とゲート電極７と
の間の障壁層４ｄは、電荷蓄積層６を構成する半導体よ
りも電子親和力が小さいあるいは仕事関数が大きい半導
体により構成されている。
【００１７】例えば、伝導層１ａ，遷移層５ａ，５ｂお
よび電荷蓄積層６はＳｉ（シリコン）によりそれぞれ構
成され、障壁層４ａ，４ｂ，４ｃ，４ｄはＳｉＯ2 ，Ｓ
ｉ3Ｎ4 （窒化ケイ素）あるいはＳｉＯＮのうちのいず
れかによりそれぞれ構成される。あるいは、伝導層１
ａ，遷移層５ａ，５ｂおよび電荷蓄積層６はＳｉＧｅあ
るいはＧｅ（ゲルマニウム）によりそれぞれ構成され、
障壁層４ａ，４ｂ，４ｃ，４ｄはＳｉＧｅ，Ｓｉ，Ｓｉ
Ｏ2 ，Ｓｉ3 Ｎ4 あるいはＳｉＯＮのうちのいずれかに
よりそれぞれ構成される。あるいは、伝導層１ａ，遷移
層５ａ，５ｂおよび電荷蓄積層６はＩＩＩ族元素のＩｎ
（インジウム）およびＧａ（ガリウム）からなる群のう
ちの少なくとも１種とＶ族元素のＡｓ（砒素）とを含む
ＩＩＩ−Ｖ族化合物半導体によりそれぞれ構成され、障
壁層４ａ，４ｂ，４ｃ，４ｄはＩＩＩ族元素のＩｎ，Ａ
ｌ（アルミニウム）およびＧａからなる群のうちの少な
くとも１種とＶ族元素のＡｓとを含むＩＩＩ−Ｖ族化合
物半導体によりそれぞれ構成される。あるいは、伝導層
１ａ，遷移層５ａ，５ｂおよび電荷蓄積層６はＩＩＩ族
元素のＩｎおよびＧａからなる群のうちの少なくとも１
種とＶ族元素のＳｂ（アンチモン）とを含むＩＩＩ−Ｖ
族化合物半導体によりそれぞれ構成され、障壁層４ａ，
４ｂ，４ｃ，４ｄはＩＩＩ族元素のＩｎ，ＡｌおよびＧ
ａからなる群のうちの少なくとも１種とＶ族元素のＳｂ
とを含むＩＩＩ−Ｖ族化合物半導体によりそれぞれ構成
される。
よび電荷蓄積層６はＳｉ（シリコン）によりそれぞれ構
成され、障壁層４ａ，４ｂ，４ｃ，４ｄはＳｉＯ2 ，Ｓ
ｉ3Ｎ4 （窒化ケイ素）あるいはＳｉＯＮのうちのいず
れかによりそれぞれ構成される。あるいは、伝導層１
ａ，遷移層５ａ，５ｂおよび電荷蓄積層６はＳｉＧｅあ
るいはＧｅ（ゲルマニウム）によりそれぞれ構成され、
障壁層４ａ，４ｂ，４ｃ，４ｄはＳｉＧｅ，Ｓｉ，Ｓｉ
Ｏ2 ，Ｓｉ3 Ｎ4 あるいはＳｉＯＮのうちのいずれかに
よりそれぞれ構成される。あるいは、伝導層１ａ，遷移
層５ａ，５ｂおよび電荷蓄積層６はＩＩＩ族元素のＩｎ
（インジウム）およびＧａ（ガリウム）からなる群のう
ちの少なくとも１種とＶ族元素のＡｓ（砒素）とを含む
ＩＩＩ−Ｖ族化合物半導体によりそれぞれ構成され、障
壁層４ａ，４ｂ，４ｃ，４ｄはＩＩＩ族元素のＩｎ，Ａ
ｌ（アルミニウム）およびＧａからなる群のうちの少な
くとも１種とＶ族元素のＡｓとを含むＩＩＩ−Ｖ族化合
物半導体によりそれぞれ構成される。あるいは、伝導層
１ａ，遷移層５ａ，５ｂおよび電荷蓄積層６はＩＩＩ族
元素のＩｎおよびＧａからなる群のうちの少なくとも１
種とＶ族元素のＳｂ（アンチモン）とを含むＩＩＩ−Ｖ
族化合物半導体によりそれぞれ構成され、障壁層４ａ，
４ｂ，４ｃ，４ｄはＩＩＩ族元素のＩｎ，ＡｌおよびＧ
ａからなる群のうちの少なくとも１種とＶ族元素のＳｂ
とを含むＩＩＩ−Ｖ族化合物半導体によりそれぞれ構成
される。
【００１８】これらの半導体により各層を構成すると、
このメモリ素子の図２におけるＩＩ−ＩＩ線に沿った熱
平衡時のエネルギーバンド構造は、図３に示したように
なる。ここで、ＥC は伝導帯端のエネルギー準位、ＥF
はフェルミ準位、Ｅ0 は真空準位である。また、φchは
伝導層１ａを構成する物質の電子親和力であり、φB1，
φB2，φB3，φB4は障壁層４ａ，４ｂ，４ｃ，４ｄをそ
れぞれ構成する物質の電子親和力であり、φQD1 ，φ
QD2 は遷移層５ａ，５ｂをそれぞれ構成する物質の電子
親和力であり、φQD3 は電荷蓄積層６を構成する物質の
電子親和力である。
このメモリ素子の図２におけるＩＩ−ＩＩ線に沿った熱
平衡時のエネルギーバンド構造は、図３に示したように
なる。ここで、ＥC は伝導帯端のエネルギー準位、ＥF
はフェルミ準位、Ｅ0 は真空準位である。また、φchは
伝導層１ａを構成する物質の電子親和力であり、φB1，
φB2，φB3，φB4は障壁層４ａ，４ｂ，４ｃ，４ｄをそ
れぞれ構成する物質の電子親和力であり、φQD1 ，φ
QD2 は遷移層５ａ，５ｂをそれぞれ構成する物質の電子
親和力であり、φQD3 は電荷蓄積層６を構成する物質の
電子親和力である。
【００１９】ここで、障壁層４ａ，４ｂ，４ｃの各厚さ
ｄ1 ，ｄ2 ，ｄ3 はそれぞれ電荷がトンネリング可能な
距離（例えば５０ｎｍ以下）であり、障壁層１１ｄの厚
さｄ4 は電荷が容易にトンネリングできない距離（例え
ば５０ｎｍ以上）となっている。また、障壁層４ａ，４
ｂ，４ｃの各静電容量Ｃ1 ，Ｃ2 ，Ｃ3 はｅ2 ／ｋＢＴ
よりもそれぞれ小さくなっている。なお、ｅは電気素量
（１．６×１０−１９ Ｃ），ｋB はボルツマン定数
（１．３８×１０-23 Ｊ／Ｋ），Ｔは素子を使用する温
度である。
ｄ1 ，ｄ2 ，ｄ3 はそれぞれ電荷がトンネリング可能な
距離（例えば５０ｎｍ以下）であり、障壁層１１ｄの厚
さｄ4 は電荷が容易にトンネリングできない距離（例え
ば５０ｎｍ以上）となっている。また、障壁層４ａ，４
ｂ，４ｃの各静電容量Ｃ1 ，Ｃ2 ，Ｃ3 はｅ2 ／ｋＢＴ
よりもそれぞれ小さくなっている。なお、ｅは電気素量
（１．６×１０−１９ Ｃ），ｋB はボルツマン定数
（１．３８×１０-23 Ｊ／Ｋ），Ｔは素子を使用する温
度である。
【００２０】ちなみに、静電容量Ｃは一般に数１に示し
たように面積Ｓと比例の距離ｄと反比例の関係を有して
おり、また障壁層４ａ，４ｂ，４ｃの厚さｄ1 ，ｄ2 ，
ｄ3は電荷がトンネリングできるように一定値以上には
それぞれ厚くすることができない。すなわち、障壁層４
ａ，４ｂ，４ｃにおいてそれぞれ電荷のトンネリングが
生ずる部分の面積Ｓ1 ，Ｓ2 ，Ｓ3 は、ｅ2 ｄ1 ／ε1
ｋB Ｔ，ｅ2 ｄ2 ／ε2 ｋB Ｔ，ｅ2 ｄ3 ／ε3 ｋB Ｔ
よりもそれぞれ小さくなっている。ここで、ε1 ，
ε2 ，ε3 は障壁層４ａ，４ｂ，４ｃそれぞれの誘電率
である。なお、これら電荷のトンネリングが生ずる部分
の面積Ｓ1 ，Ｓ2 ，Ｓ3 は、ここでは、障壁層４ａと伝
導層１ａとの接触面積（図１において梨子地で示した部
分の面積）にそれぞれ相当し、互いに同一である。
たように面積Ｓと比例の距離ｄと反比例の関係を有して
おり、また障壁層４ａ，４ｂ，４ｃの厚さｄ1 ，ｄ2 ，
ｄ3は電荷がトンネリングできるように一定値以上には
それぞれ厚くすることができない。すなわち、障壁層４
ａ，４ｂ，４ｃにおいてそれぞれ電荷のトンネリングが
生ずる部分の面積Ｓ1 ，Ｓ2 ，Ｓ3 は、ｅ2 ｄ1 ／ε1
ｋB Ｔ，ｅ2 ｄ2 ／ε2 ｋB Ｔ，ｅ2 ｄ3 ／ε3 ｋB Ｔ
よりもそれぞれ小さくなっている。ここで、ε1 ，
ε2 ，ε3 は障壁層４ａ，４ｂ，４ｃそれぞれの誘電率
である。なお、これら電荷のトンネリングが生ずる部分
の面積Ｓ1 ，Ｓ2 ，Ｓ3 は、ここでは、障壁層４ａと伝
導層１ａとの接触面積（図１において梨子地で示した部
分の面積）にそれぞれ相当し、互いに同一である。
【００２１】
【数１】Ｃ＝εＳ／ｄ 但し、εは誘電率、Ｓは面積、ｄは距離である。
【００２２】例えば、伝導層１ａ，遷移層５ａ，５ｂお
よび電荷蓄積層６をＳｉ、障壁層４ａ，４ｂ，４ｃ，４
ｄをＳｉＯ2 によりそれぞれ構成し、障壁層４ａ，４
ｂ，４ｃ，４ｄの各厚さｄ1 ，ｄ2 ，ｄ3 をそれぞれ１
０ｎｍして、素子を２７℃（３００Ｋ）の室温程度で使
用するとした場合、障壁層４ａ，４ｂ，４ｃの各誘電率
ε1 ，ε2 ，ε3 はそれぞれ約３．５×１０-11 〔Ｆ／
ｍ〕となり、障壁層４ａと伝導層１ａとの接触面積（す
なわち面積Ｓ1 ，Ｓ2 ，Ｓ3 ）は１．８×１０-15 ｍ2
となる。ここで、図１において梨子地で示した部分の形
状を正方形とすると、その一辺の長さは約４２ｎｍであ
る。
よび電荷蓄積層６をＳｉ、障壁層４ａ，４ｂ，４ｃ，４
ｄをＳｉＯ2 によりそれぞれ構成し、障壁層４ａ，４
ｂ，４ｃ，４ｄの各厚さｄ1 ，ｄ2 ，ｄ3 をそれぞれ１
０ｎｍして、素子を２７℃（３００Ｋ）の室温程度で使
用するとした場合、障壁層４ａ，４ｂ，４ｃの各誘電率
ε1 ，ε2 ，ε3 はそれぞれ約３．５×１０-11 〔Ｆ／
ｍ〕となり、障壁層４ａと伝導層１ａとの接触面積（す
なわち面積Ｓ1 ，Ｓ2 ，Ｓ3 ）は１．８×１０-15 ｍ2
となる。ここで、図１において梨子地で示した部分の形
状を正方形とすると、その一辺の長さは約４２ｎｍであ
る。
【００２３】なお、ここでは、遷移層５ａ，５ｂおよび
電荷蓄積層６の厚さも薄くなっており、量子箱層となっ
ている。すなわち、障壁層４ａ，４ｂ，４ｃ，４ｄと遷
移層５ａ，５ｂと電荷蓄積層６とにより、互いに量子力
学的トンネリングが可能な多重量子箱層（すなわち結合
量子箱層）を構成している。但し、遷移層５ａ，５ｂお
よび電荷蓄積層６の厚さは薄くする必要はなく、厚くて
もよい。
電荷蓄積層６の厚さも薄くなっており、量子箱層となっ
ている。すなわち、障壁層４ａ，４ｂ，４ｃ，４ｄと遷
移層５ａ，５ｂと電荷蓄積層６とにより、互いに量子力
学的トンネリングが可能な多重量子箱層（すなわち結合
量子箱層）を構成している。但し、遷移層５ａ，５ｂお
よび電荷蓄積層６の厚さは薄くする必要はなく、厚くて
もよい。
【００２４】このような構成を有するメモリ素子は、次
のように作用する。
のように作用する。
【００２５】このメモリ素子では、まず、ゲート電極４
に順バイアスの正のゲート電圧（制御電圧）Ｖg を印加
することにより情報を書き込む。このときの図２におけ
るＩＩ−ＩＩ線に沿ったエネルギーバンド構造を図４に
示す。ここで、ＥF ChおよびＥF g は伝導層１ａおよび
ゲート電極４のフェルミ準位である。
に順バイアスの正のゲート電圧（制御電圧）Ｖg を印加
することにより情報を書き込む。このときの図２におけ
るＩＩ−ＩＩ線に沿ったエネルギーバンド構造を図４に
示す。ここで、ＥF ChおよびＥF g は伝導層１ａおよび
ゲート電極４のフェルミ準位である。
【００２６】なお、このメモリ素子では、障壁層４ａ，
４ｂ，４ｃの静電容量Ｃ1 ，Ｃ2 ，Ｃ3 がｅ2 ／ｋB Ｔ
よりもそれぞれ小さくなっているので、いわゆるクーロ
ンブロッケード効果（“Single Charge Tunneling ”,
edited by H. Grabert and M. H. Devoret, Plenum Pre
ss, New York, 1992参照）により、ゲート電圧Ｖg がｅ
／２Ｃ1 ，ｅ／２Ｃ2 およびｅ／２Ｃ3 よりもそれぞれ
小さい場合には、伝導層１ａの電子は電荷蓄積層６に遷
移することができない。
４ｂ，４ｃの静電容量Ｃ1 ，Ｃ2 ，Ｃ3 がｅ2 ／ｋB Ｔ
よりもそれぞれ小さくなっているので、いわゆるクーロ
ンブロッケード効果（“Single Charge Tunneling ”,
edited by H. Grabert and M. H. Devoret, Plenum Pre
ss, New York, 1992参照）により、ゲート電圧Ｖg がｅ
／２Ｃ1 ，ｅ／２Ｃ2 およびｅ／２Ｃ3 よりもそれぞれ
小さい場合には、伝導層１ａの電子は電荷蓄積層６に遷
移することができない。
【００２７】しかし、図４に示したように、ゲート電圧
Ｖg をｅ／２Ｃ1 ，ｅ／２Ｃ2 およびｅ／２Ｃ3 それぞ
れよりも大きくすると、伝導層１ａの電子は遷移層５
ａ，５ｂをそれぞれ介して電荷蓄積層６に遷移する。こ
の遷移は、伝導層１ａと電荷蓄積層６との間の共鳴トン
ネリングにより生じるので、きわめて高速に起こる。こ
こで、このメモリ素子を図５に示した等価回路に置き換
えて考えると、この時の書き込み時間は（Ｒ1 ＋Ｒ2 ＋
Ｒ3 ）Ｃg となる。なお、図５に示した等価回路におい
て、Ｊ1 ，Ｊ2 ，Ｊ3 はそれぞれ障壁層４ａ，４ｂ，４
ｃに相当し、Ｒ1，Ｒ2 ，Ｒ3 のトンネル抵抗とＣ1 ，
Ｃ2 ，Ｃ3 の静電容量とをそれぞれ有するトンネル接合
である。また、Ｃg は障壁層４ｄに相当し、Ｃg の静電
容量を有するキャパシタである。
Ｖg をｅ／２Ｃ1 ，ｅ／２Ｃ2 およびｅ／２Ｃ3 それぞ
れよりも大きくすると、伝導層１ａの電子は遷移層５
ａ，５ｂをそれぞれ介して電荷蓄積層６に遷移する。こ
の遷移は、伝導層１ａと電荷蓄積層６との間の共鳴トン
ネリングにより生じるので、きわめて高速に起こる。こ
こで、このメモリ素子を図５に示した等価回路に置き換
えて考えると、この時の書き込み時間は（Ｒ1 ＋Ｒ2 ＋
Ｒ3 ）Ｃg となる。なお、図５に示した等価回路におい
て、Ｊ1 ，Ｊ2 ，Ｊ3 はそれぞれ障壁層４ａ，４ｂ，４
ｃに相当し、Ｒ1，Ｒ2 ，Ｒ3 のトンネル抵抗とＣ1 ，
Ｃ2 ，Ｃ3 の静電容量とをそれぞれ有するトンネル接合
である。また、Ｃg は障壁層４ｄに相当し、Ｃg の静電
容量を有するキャパシタである。
【００２８】例えば、障壁層４ａ，４ｂ，４ｃの静電容
量Ｃ1 ，Ｃ2 ，Ｃ3 をそれぞれ４×１０-19 Ｆ、トンネ
ル抵抗Ｒ1 ，Ｒ2 ，Ｒ3 をそれぞれ１×１０10Ωとする
と、書き込みに要するゲート電圧は０．２Ｖ程度とな
り、１０〜２０Ｖのゲート電圧が必要とされる従来のフ
ラッシュメモリに比べて極めて小さい電圧で動作する。
また、障壁層４ｄの静電容量Ｃg を１×１０-18 Ｆとす
ると、書き込みに要する時間は３０ｎｓとなり高速で動
作する。
量Ｃ1 ，Ｃ2 ，Ｃ3 をそれぞれ４×１０-19 Ｆ、トンネ
ル抵抗Ｒ1 ，Ｒ2 ，Ｒ3 をそれぞれ１×１０10Ωとする
と、書き込みに要するゲート電圧は０．２Ｖ程度とな
り、１０〜２０Ｖのゲート電圧が必要とされる従来のフ
ラッシュメモリに比べて極めて小さい電圧で動作する。
また、障壁層４ｄの静電容量Ｃg を１×１０-18 Ｆとす
ると、書き込みに要する時間は３０ｎｓとなり高速で動
作する。
【００２９】次に、ゲート電圧Ｖg をゼロに戻す。この
ときの図２におけるＩＩ−ＩＩ線に沿ったエネルギーバ
ンド構造を図６に示す。このように、電荷蓄積層６に蓄
積された電子は、クーロンブロッケード効果により伝導
層１ａに遷移することが困難となる。ここで、電荷蓄積
層６に蓄積された電子が伝導層１ａに遷移するときの抵
抗はおよそＲK （Ｒ1 ／ＲK ）（Ｒ2 ／ＲK ）（Ｒ3 ／
ＲK ）であり、電荷蓄積層６における電子の保持時間は
およそＲK （Ｒ1 ／ＲK ）（Ｒ2 ／ＲK ）（Ｒ3 ／
ＲK ）Ｃg となる。なお、ＲK は量子抵抗（約１３ｋ
Ω）である。
ときの図２におけるＩＩ−ＩＩ線に沿ったエネルギーバ
ンド構造を図６に示す。このように、電荷蓄積層６に蓄
積された電子は、クーロンブロッケード効果により伝導
層１ａに遷移することが困難となる。ここで、電荷蓄積
層６に蓄積された電子が伝導層１ａに遷移するときの抵
抗はおよそＲK （Ｒ1 ／ＲK ）（Ｒ2 ／ＲK ）（Ｒ3 ／
ＲK ）であり、電荷蓄積層６における電子の保持時間は
およそＲK （Ｒ1 ／ＲK ）（Ｒ2 ／ＲK ）（Ｒ3 ／
ＲK ）Ｃg となる。なお、ＲK は量子抵抗（約１３ｋ
Ω）である。
【００３０】例えば、障壁層４ａ，４ｂ，４ｃのトンネ
ル抵抗Ｒ1 ，Ｒ2 ，Ｒ3 をそれぞれ１×１０10Ωとし、
障壁層４ｄの静電容量Ｃg を１×１０-18 Ｆとすると、
電荷蓄積層６における電子の保持時間は約６×１０4 ｓ
となる。すなわち、電荷蓄積層６に蓄積された電子は不
揮発的に保持される。
ル抵抗Ｒ1 ，Ｒ2 ，Ｒ3 をそれぞれ１×１０10Ωとし、
障壁層４ｄの静電容量Ｃg を１×１０-18 Ｆとすると、
電荷蓄積層６における電子の保持時間は約６×１０4 ｓ
となる。すなわち、電荷蓄積層６に蓄積された電子は不
揮発的に保持される。
【００３１】なお、このようにして書き込まれた情報
は、伝導層１ａを流れる電流値を測定してその変化を検
出することにより読み出される。
は、伝導層１ａを流れる電流値を測定してその変化を検
出することにより読み出される。
【００３２】また、このようにして書き込まれた情報
は、図７に示したように、ゲート電極４に逆バイアスの
負のゲート電圧Ｖg を印加することにより消去される。
この場合も、クーロンブロッケード効果により、ゲート
電圧Ｖg が−ｅ／２Ｃ1 ，−ｅ／２Ｃ2 および−ｅ／２
Ｃ3 よりもそれぞれ大きくすると、電荷蓄積層６に蓄積
された電子は遷移層５ａ，５ｂをそれぞれ介して伝導層
１ａに遷移する。この遷移は、書き込みの時と同様に、
伝導層１ａと電荷蓄積層６との間の共鳴トンネリングに
より生じるので、きわめて高速に起こる。更に、そのの
ち、ゲート電圧Ｖg をゼロに戻しても、クーロンブロッ
ケード効果により、伝導層１ａから電荷蓄積層６に電子
が遷移してしまう確率は非常に小さい。
は、図７に示したように、ゲート電極４に逆バイアスの
負のゲート電圧Ｖg を印加することにより消去される。
この場合も、クーロンブロッケード効果により、ゲート
電圧Ｖg が−ｅ／２Ｃ1 ，−ｅ／２Ｃ2 および−ｅ／２
Ｃ3 よりもそれぞれ大きくすると、電荷蓄積層６に蓄積
された電子は遷移層５ａ，５ｂをそれぞれ介して伝導層
１ａに遷移する。この遷移は、書き込みの時と同様に、
伝導層１ａと電荷蓄積層６との間の共鳴トンネリングに
より生じるので、きわめて高速に起こる。更に、そのの
ち、ゲート電圧Ｖg をゼロに戻しても、クーロンブロッ
ケード効果により、伝導層１ａから電荷蓄積層６に電子
が遷移してしまう確率は非常に小さい。
【００３３】なお、このようなメモリ素子は、例えば、
ＮＡＮＤ方式やＮＯＲ方式やＡＮＤ方式などの回路アー
キテクチャを用いて集積化され、メモリアレイとして用
いられる。
ＮＡＮＤ方式やＮＯＲ方式やＡＮＤ方式などの回路アー
キテクチャを用いて集積化され、メモリアレイとして用
いられる。
【００３４】また、このメモリ素子は、次のようにして
製造することができる。なお、ここでは、基板１に単結
晶Ｓｉ基板を用い、障壁層４ａ，４ｂ，４ｃ，４ｃをＳ
ｉＯ2 、遷移層５ａ，５ｂおよび電荷蓄積層６を多結晶
Ｓｉ、ソース電極２，ドレイン電極３およびゲート電極
７をＡｌによりそれぞれ構成する場合について具体的に
説明する。
製造することができる。なお、ここでは、基板１に単結
晶Ｓｉ基板を用い、障壁層４ａ，４ｂ，４ｃ，４ｃをＳ
ｉＯ2 、遷移層５ａ，５ｂおよび電荷蓄積層６を多結晶
Ｓｉ、ソース電極２，ドレイン電極３およびゲート電極
７をＡｌによりそれぞれ構成する場合について具体的に
説明する。
【００３５】図８および図９はその各製造工程を表すも
のである。ちなみに、図８（ａ）では平面図とそのIII
−III 線に沿った断面図を合わせて表している。
のである。ちなみに、図８（ａ）では平面図とそのIII
−III 線に沿った断面図を合わせて表している。
【００３６】まず、図８（ａ）に示したように、単結晶
Ｓｉよりなる適宜な基板１の上に、例えば、ＬＯＣＯＳ
（Local Oxidation of Silicin）法などにより素子分離
部形成領域（図８（ａ）において破線で示した四角の周
囲の領域）を選択的に酸化して、ＳｉＯ2 よりなる素子
分離部８を形成する。この際、素子分離部８により取り
囲む領域のゲート電極７の長さ方向に対応する幅Ｗは、
伝導層１ａと障壁層４ａとの接触面積を小さくするよう
に、１００ｎｍ以下とすることが好ましい。
Ｓｉよりなる適宜な基板１の上に、例えば、ＬＯＣＯＳ
（Local Oxidation of Silicin）法などにより素子分離
部形成領域（図８（ａ）において破線で示した四角の周
囲の領域）を選択的に酸化して、ＳｉＯ2 よりなる素子
分離部８を形成する。この際、素子分離部８により取り
囲む領域のゲート電極７の長さ方向に対応する幅Ｗは、
伝導層１ａと障壁層４ａとの接触面積を小さくするよう
に、１００ｎｍ以下とすることが好ましい。
【００３７】次いで、素子分離部８を形成した基板１の
上に、同じく図８（ａ）に示したように、例えば、プラ
ズマエンハンスド化学堆積法（ＰＥＣＶＤ）法やスパッ
タリング法や熱酸化法により、厚さｄ1 のＳｉＯ2 より
なる障壁層４ａ，適宜な厚さの多結晶Ｓｉよりなる遷移
層５ａ，厚さｄ2 のＳｉＯ2 よりなる障壁層４ｂ，適宜
な厚さの多結晶Ｓｉよりなる遷移層５ｂ，厚さｄ3 のＳ
ｉＯ2 よりなる障壁層４ｃ，適宜な厚さの多結晶Ｓｉよ
りなる電荷蓄積層６および厚さｄ4 のＳｉＯ2よりなる
障壁層４ｄを順次積層する。ここで、障壁層４ａ，４
ｂ，４ｃの厚さｄ1 ，ｄ2 ，ｄ3 は、電子が容易にトン
ネリングできるように例えばそれぞれ５０ｎｍ以下とす
る。また、障壁層４ｄの厚さｄ4 は、電子が容易にトン
ネリングできないように例えば５０ｎｍ以上とする。
上に、同じく図８（ａ）に示したように、例えば、プラ
ズマエンハンスド化学堆積法（ＰＥＣＶＤ）法やスパッ
タリング法や熱酸化法により、厚さｄ1 のＳｉＯ2 より
なる障壁層４ａ，適宜な厚さの多結晶Ｓｉよりなる遷移
層５ａ，厚さｄ2 のＳｉＯ2 よりなる障壁層４ｂ，適宜
な厚さの多結晶Ｓｉよりなる遷移層５ｂ，厚さｄ3 のＳ
ｉＯ2 よりなる障壁層４ｃ，適宜な厚さの多結晶Ｓｉよ
りなる電荷蓄積層６および厚さｄ4 のＳｉＯ2よりなる
障壁層４ｄを順次積層する。ここで、障壁層４ａ，４
ｂ，４ｃの厚さｄ1 ，ｄ2 ，ｄ3 は、電子が容易にトン
ネリングできるように例えばそれぞれ５０ｎｍ以下とす
る。また、障壁層４ｄの厚さｄ4 は、電子が容易にトン
ネリングできないように例えば５０ｎｍ以上とする。
【００３８】続いて、同じく図８（ａ）に示したよう
に、障壁層４ｄの上に、例えば、スパッタリング法によ
りＡｌを堆積させ、ゲート電極７を形成するためのゲー
ト電極形成層１１を形成する。
に、障壁層４ｄの上に、例えば、スパッタリング法によ
りＡｌを堆積させ、ゲート電極７を形成するためのゲー
ト電極形成層１１を形成する。
【００３９】ゲート電極形成層１１を形成したのち、図
８（ｂ）に示したように、その上に、フォトレジスト膜
１２を塗布形成し、フォトリソグラフィによりゲート電
極７の形状に対応したマスクパターンを形成する。その
のち、このフォトレジスト膜１２をマスクとして、ＳＦ
6 （六フッ化硫黄）やＣｌ2 （塩素）などを用いてドラ
イエッチングを行い、ゲート電極形成層１１を選択的に
除去してゲート電極７を形成する。
８（ｂ）に示したように、その上に、フォトレジスト膜
１２を塗布形成し、フォトリソグラフィによりゲート電
極７の形状に対応したマスクパターンを形成する。その
のち、このフォトレジスト膜１２をマスクとして、ＳＦ
6 （六フッ化硫黄）やＣｌ2 （塩素）などを用いてドラ
イエッチングを行い、ゲート電極形成層１１を選択的に
除去してゲート電極７を形成する。
【００４０】ゲート電極７を形成したのち、図９（ａ）
に示したように、フォトレジスト膜１２をマスクとし
て、例えば、ＣＦ4 （四フッ化炭素）やＳＦ6 などをエ
ッチングガスとした反応性イオンエッチング（Reactive
Ion Etching；ＲＩＥ）や電子サイクロトロン共鳴（El
ectron Cyclotron Resonance；ＥＣＲ）を用いた反応性
イオンビームエッチング（ＥＣＲ−ＲＩＢＥ）により、
障壁層４ｄ，電荷蓄積層６，障壁層４ｃ，遷移層５ｂ，
障壁層４ｂ，遷移層５ａおよび障壁層４ａをそれぞれ選
択的に除去する。これにより、障壁層４ａ，４ｂ，４
ｃ，４ｄ，遷移層５ａ，５ｂおよび電荷蓄積層６は、そ
の積層方向と垂直な方向における形状がゲート電極７と
それぞれ同様の形状となり、その大きさはゲート電極７
よりもそれぞれ全体的に少し小さくなる。そののち、フ
ォトレジスト膜１２を除去する。
に示したように、フォトレジスト膜１２をマスクとし
て、例えば、ＣＦ4 （四フッ化炭素）やＳＦ6 などをエ
ッチングガスとした反応性イオンエッチング（Reactive
Ion Etching；ＲＩＥ）や電子サイクロトロン共鳴（El
ectron Cyclotron Resonance；ＥＣＲ）を用いた反応性
イオンビームエッチング（ＥＣＲ−ＲＩＢＥ）により、
障壁層４ｄ，電荷蓄積層６，障壁層４ｃ，遷移層５ｂ，
障壁層４ｂ，遷移層５ａおよび障壁層４ａをそれぞれ選
択的に除去する。これにより、障壁層４ａ，４ｂ，４
ｃ，４ｄ，遷移層５ａ，５ｂおよび電荷蓄積層６は、そ
の積層方向と垂直な方向における形状がゲート電極７と
それぞれ同様の形状となり、その大きさはゲート電極７
よりもそれぞれ全体的に少し小さくなる。そののち、フ
ォトレジスト膜１２を除去する。
【００４１】フォトレジスト膜１２を除去したのち、図
９（ｂ）に示したように、基板１の表面にＰ（燐）やＡ
ｓ（砒素）などの不純物をイオン注入やＰＨ3 （ホスフ
ィン）のプラズマドーピングなどにより注入する。これ
は、伝導層１ａとソース電極２およびドレイン電極３と
をオーミック接触させるためである。
９（ｂ）に示したように、基板１の表面にＰ（燐）やＡ
ｓ（砒素）などの不純物をイオン注入やＰＨ3 （ホスフ
ィン）のプラズマドーピングなどにより注入する。これ
は、伝導層１ａとソース電極２およびドレイン電極３と
をオーミック接触させるためである。
【００４２】不純物を注入したのち、基板１の上に、真
空蒸着法やスパッタリング法などによりＡｌを選択的に
蒸着し、ソース電極２およびドレイン電極３を形成す
る。そののち、例えば、４００℃程度の温度でアニール
を行い、ソース電極２およびドレイン電極３を基板１の
表面（すなわち伝導層１ａ）と合金化させて、それらを
オーミック接触させる。これにより、図１および図２に
示したメモリ素子が形成される。
空蒸着法やスパッタリング法などによりＡｌを選択的に
蒸着し、ソース電極２およびドレイン電極３を形成す
る。そののち、例えば、４００℃程度の温度でアニール
を行い、ソース電極２およびドレイン電極３を基板１の
表面（すなわち伝導層１ａ）と合金化させて、それらを
オーミック接触させる。これにより、図１および図２に
示したメモリ素子が形成される。
【００４３】なお、このメモリ素子は、基板１にＳＯＩ
基板あるいはＳＯＳ基板あるいはその他ガラス基板やプ
ラスチック基板の上に多結晶Ｓｉ薄膜を形成した基板な
どを用いる場合などには、素子分離部８をＬＯＣＯＳ法
により形成する代わりに、ＳＦ6 やＣｌ2 やＣＦ4 を用
いたプラズマエッチングあるいはＨＦ（フッ化水素）を
用いたウエットエッチングにより基板１の表面のＳｉ薄
膜を選択的に除去して形成するようにしてもよい。
基板あるいはＳＯＳ基板あるいはその他ガラス基板やプ
ラスチック基板の上に多結晶Ｓｉ薄膜を形成した基板な
どを用いる場合などには、素子分離部８をＬＯＣＯＳ法
により形成する代わりに、ＳＦ6 やＣｌ2 やＣＦ4 を用
いたプラズマエッチングあるいはＨＦ（フッ化水素）を
用いたウエットエッチングにより基板１の表面のＳｉ薄
膜を選択的に除去して形成するようにしてもよい。
【００４４】また、このメモリ素子は、次のようにして
も製造することができる。なお、ここでは、基板１に絶
縁性ＧａＡｓ基板を用い、障壁層４ａ，４ｂ，４ｃ，４
ｃをｎ型ＡｌＧａＡｓ混晶、遷移層５ａ，５ｂおよび電
荷蓄積層６をＧａＡｓによりそれぞれ構成する場合につ
いて具体的に説明する。
も製造することができる。なお、ここでは、基板１に絶
縁性ＧａＡｓ基板を用い、障壁層４ａ，４ｂ，４ｃ，４
ｃをｎ型ＡｌＧａＡｓ混晶、遷移層５ａ，５ｂおよび電
荷蓄積層６をＧａＡｓによりそれぞれ構成する場合につ
いて具体的に説明する。
【００４５】図１０および図１１はその各製造工程を表
すものである。ちなみに、図１０（ｂ）では平面図とそ
のＩＶ−ＩＶ線に沿った断面図を、図１１（ａ）では平
面図とそのＶ−Ｖ線に沿った断面図をそれぞれ合わせて
表している。
すものである。ちなみに、図１０（ｂ）では平面図とそ
のＩＶ−ＩＶ線に沿った断面図を、図１１（ａ）では平
面図とそのＶ−Ｖ線に沿った断面図をそれぞれ合わせて
表している。
【００４６】まず、図１０（ａ）に示したように、絶縁
性ＧａＡｓよりなる適宜な基板１の上に、例えば、分子
線エピタキシー（Molecular Beam Epitaxy；ＭＢＥ）
法，有機金属気相成長（Metal Organic Chemical Vapor
Deposition ；ＭＯＣＶＤ）法あるいは有機金属分子線
エピタキシー（Metal Organic Molecular Beam Epitax
y；ＭＯＭＢＥ）法により、厚さｄ1 のｎ型ＡｌＧａＡ
ｓよりなる障壁層４ａ，適宜な厚さのＧａＡｓよりなる
遷移層５ａ，厚さｄ2 のｎ型ＡｌＧａＡｓよりなる障壁
層４ｂ，適宜な厚さのＧａＡｓよりなる遷移層５ｂ，厚
さｄ3 のｎ型ＡｌＧａＡｓよりなる障壁層４ｃ，適宜な
厚さのＧａＡｓよりなる電荷蓄積層６および厚さｄ4 の
ｎ型ＡｌＧａＡｓよりなる障壁層４ｄを順次積層する。
ここで、障壁層４ａ，４ｂ，４ｃ，４ｄの厚さｄ1 ，ｄ
2 ，ｄ3 ，ｄ4 はそれぞれ先の製造方法と同様とする。
性ＧａＡｓよりなる適宜な基板１の上に、例えば、分子
線エピタキシー（Molecular Beam Epitaxy；ＭＢＥ）
法，有機金属気相成長（Metal Organic Chemical Vapor
Deposition ；ＭＯＣＶＤ）法あるいは有機金属分子線
エピタキシー（Metal Organic Molecular Beam Epitax
y；ＭＯＭＢＥ）法により、厚さｄ1 のｎ型ＡｌＧａＡ
ｓよりなる障壁層４ａ，適宜な厚さのＧａＡｓよりなる
遷移層５ａ，厚さｄ2 のｎ型ＡｌＧａＡｓよりなる障壁
層４ｂ，適宜な厚さのＧａＡｓよりなる遷移層５ｂ，厚
さｄ3 のｎ型ＡｌＧａＡｓよりなる障壁層４ｃ，適宜な
厚さのＧａＡｓよりなる電荷蓄積層６および厚さｄ4 の
ｎ型ＡｌＧａＡｓよりなる障壁層４ｄを順次積層する。
ここで、障壁層４ａ，４ｂ，４ｃ，４ｄの厚さｄ1 ，ｄ
2 ，ｄ3 ，ｄ4 はそれぞれ先の製造方法と同様とする。
【００４７】次いで、図１０（ｂ）に示したように、例
えば、ＳｉＣｌ4 （四塩化ケイ素）やＣｌ2 を用いた反
応性イオンエッチングや反応性イオンビームエッチング
により、障壁層４ｄ，電荷蓄積層６，障壁層４ｃ，遷移
層５ｂ，障壁層４ｂ，遷移層５ａおよび障壁層４ａをそ
れぞれ選択的に除去し、素子分離を行う。なお、この製
造方法では、図２に示したような素子分離部８は形成さ
れない。
えば、ＳｉＣｌ4 （四塩化ケイ素）やＣｌ2 を用いた反
応性イオンエッチングや反応性イオンビームエッチング
により、障壁層４ｄ，電荷蓄積層６，障壁層４ｃ，遷移
層５ｂ，障壁層４ｂ，遷移層５ａおよび障壁層４ａをそ
れぞれ選択的に除去し、素子分離を行う。なお、この製
造方法では、図２に示したような素子分離部８は形成さ
れない。
【００４８】続いて、図１１（ａ）に示したように、障
壁層４ｄおよび基板１の上に、例えば、スパッタリング
法によりＡｌを堆積させてゲート電極７を形成するため
のゲート電極形成層を形成したのち、その上に、先の製
造方法と同様にして、フォトレジスト膜１２を形成し、
ゲート電極形成層を選択的に除去してゲート電極７を形
成する。
壁層４ｄおよび基板１の上に、例えば、スパッタリング
法によりＡｌを堆積させてゲート電極７を形成するため
のゲート電極形成層を形成したのち、その上に、先の製
造方法と同様にして、フォトレジスト膜１２を形成し、
ゲート電極形成層を選択的に除去してゲート電極７を形
成する。
【００４９】ゲート電極７を形成したのち、図１１
（ｂ）に示したように、フォトレジスト膜１２をマスク
として、例えば、ＳｉＣｌ4 やＣｌなどを用いた反応性
イオンエッチングや反応性イオンビームエッチングによ
り、障壁層４ｄ，電荷蓄積層６，障壁層４ｃ，遷移層５
ｂ，障壁層４ｂ，遷移層５ａおよび障壁層４ａの途中ま
でそれぞれ選択的に除去する。なお、ここでは、障壁層
４ａ，４ｂ，４ｃ，４ｄ，遷移層５ａ，５ｂおよび電荷
蓄積層６の積層方向と垂直な方向における幅が、ゲート
電極７の幅よりもそれぞれ狭くなる。そののち、フォト
レジスト膜１２を除去する。
（ｂ）に示したように、フォトレジスト膜１２をマスク
として、例えば、ＳｉＣｌ4 やＣｌなどを用いた反応性
イオンエッチングや反応性イオンビームエッチングによ
り、障壁層４ｄ，電荷蓄積層６，障壁層４ｃ，遷移層５
ｂ，障壁層４ｂ，遷移層５ａおよび障壁層４ａの途中ま
でそれぞれ選択的に除去する。なお、ここでは、障壁層
４ａ，４ｂ，４ｃ，４ｄ，遷移層５ａ，５ｂおよび電荷
蓄積層６の積層方向と垂直な方向における幅が、ゲート
電極７の幅よりもそれぞれ狭くなる。そののち、フォト
レジスト膜１２を除去する。
【００５０】フォトレジスト膜１２を除去したのち、障
壁層４ａが露出されている領域に、Ｓｉなどの不純物を
イオン注入により注入する。イオン注入ののち、真空蒸
着法やスパッタリング法などにより、例えば、ＡｕＧ
ｅ，Ｎｉ（ニッケル）およびＡｕ（金）を選択的に順次
蒸着し、ソース電極２およびドレイン電極３を形成す
る。そののち、例えば、４００℃程度の温度でアニール
を行い、ソース電極２およびドレイン電極３を伝導層１
ａとオーミック接触させる。これにより、図１および図
２に示したメモリ素子が形成される。
壁層４ａが露出されている領域に、Ｓｉなどの不純物を
イオン注入により注入する。イオン注入ののち、真空蒸
着法やスパッタリング法などにより、例えば、ＡｕＧ
ｅ，Ｎｉ（ニッケル）およびＡｕ（金）を選択的に順次
蒸着し、ソース電極２およびドレイン電極３を形成す
る。そののち、例えば、４００℃程度の温度でアニール
を行い、ソース電極２およびドレイン電極３を伝導層１
ａとオーミック接触させる。これにより、図１および図
２に示したメモリ素子が形成される。
【００５１】なお、このメモリ素子は、障壁層４ａ，４
ｂ，４ｃ，４ｃと遷移層５ａ，５ｂおよび電荷蓄積層６
とを互いに格子定数が異なる物質によりそれぞれ構成す
る場合などには、エッチングしなくとも積層する際に発
生する凹凸を利用することにより、遷移層５ａ，５ｂお
よび電荷蓄積層６を量子箱層とすると共に、障壁層４
ａ，４ｂ，４ｃの静電容量を一定値以下とするようにし
てもよい。例えば、障壁層４ａ，４ｂ，４ｃ，４ｃをＧ
ａＡｓ、遷移層５ａ，５ｂおよび電荷蓄積層６をＩｎＧ
ａＡｓによりそれぞれ構成する場合などには、ＩｎＧａ
Ａｓよりなる遷移層５ａ，５ｂおよび電荷蓄積層６を成
長させる際にその表面に周期的な凹凸が形成されるの
で、その凹凸を埋めるようにＧａＡｓよりなる障壁層４
ｂ，４ｃ，４ｃを成長させればよい。
ｂ，４ｃ，４ｃと遷移層５ａ，５ｂおよび電荷蓄積層６
とを互いに格子定数が異なる物質によりそれぞれ構成す
る場合などには、エッチングしなくとも積層する際に発
生する凹凸を利用することにより、遷移層５ａ，５ｂお
よび電荷蓄積層６を量子箱層とすると共に、障壁層４
ａ，４ｂ，４ｃの静電容量を一定値以下とするようにし
てもよい。例えば、障壁層４ａ，４ｂ，４ｃ，４ｃをＧ
ａＡｓ、遷移層５ａ，５ｂおよび電荷蓄積層６をＩｎＧ
ａＡｓによりそれぞれ構成する場合などには、ＩｎＧａ
Ａｓよりなる遷移層５ａ，５ｂおよび電荷蓄積層６を成
長させる際にその表面に周期的な凹凸が形成されるの
で、その凹凸を埋めるようにＧａＡｓよりなる障壁層４
ｂ，４ｃ，４ｃを成長させればよい。
【００５２】このように本実施の形態に係るメモリ素子
によれば、障壁層４ａ，４ｂ，４ｃの各静電容量Ｃ1 ，
Ｃ2 ，Ｃ3 をｅ2 ／ｋB Ｔよりもそれぞれ小さくするよ
うにしたので、ゲート電極７に一定の範囲内の電圧（±
ｅ／２Ｃ1 ，±ｅ／２Ｃ2 あるいは±ｅ／２Ｃ3 ）が印
加されても、伝導層１ａと電荷蓄積層６との間で電荷の
遷移が起こらないようにすることができる。すなわち、
電圧に若干の変動があっても、それによる電荷の遷移を
防止することができ、情報を正確に保持することができ
る。よって、メモリアレイに用いても、正確に情報の書
き込み，消去および保持を行うことができる。
によれば、障壁層４ａ，４ｂ，４ｃの各静電容量Ｃ1 ，
Ｃ2 ，Ｃ3 をｅ2 ／ｋB Ｔよりもそれぞれ小さくするよ
うにしたので、ゲート電極７に一定の範囲内の電圧（±
ｅ／２Ｃ1 ，±ｅ／２Ｃ2 あるいは±ｅ／２Ｃ3 ）が印
加されても、伝導層１ａと電荷蓄積層６との間で電荷の
遷移が起こらないようにすることができる。すなわち、
電圧に若干の変動があっても、それによる電荷の遷移を
防止することができ、情報を正確に保持することができ
る。よって、メモリアレイに用いても、正確に情報の書
き込み，消去および保持を行うことができる。
【００５３】また、このメモリ素子によれば、遷移層５
ａ，５ｂを備えるようにしたので、伝導層１ａと電荷蓄
積層６との間の電荷の遷移を共鳴トンネリングを用いて
行うことができ、情報の書き込みおよび消去を極めて速
く、低いゲート電圧Ｖg で行うことができる。よって、
素子を微細化することができると共に、書き込みおよび
消去の消費電力を小さくすることができる。従って、メ
モリアレイを高集積化することができる。
ａ，５ｂを備えるようにしたので、伝導層１ａと電荷蓄
積層６との間の電荷の遷移を共鳴トンネリングを用いて
行うことができ、情報の書き込みおよび消去を極めて速
く、低いゲート電圧Ｖg で行うことができる。よって、
素子を微細化することができると共に、書き込みおよび
消去の消費電力を小さくすることができる。従って、メ
モリアレイを高集積化することができる。
【００５４】更に、このメモリ素子によれば、遷移層５
ａ，５ｂを備えるようにしたので、遷移層の数を適当に
調節することにより、情報の保持時間を長くすることが
できる。よって、不揮発メモリとして用いることが可能
になる。
ａ，５ｂを備えるようにしたので、遷移層の数を適当に
調節することにより、情報の保持時間を長くすることが
できる。よって、不揮発メモリとして用いることが可能
になる。
【００５５】（第２の実施の形態）第２の実施の形態
は、障壁層４ａ，４ｂ，４ｃ，４ｄ，遷移層５ａ，５ｂ
および電荷蓄積層６をそれぞれ構成する物質について、
第１の実施の形態と異なる具体的一例を示すものであ
る。よって、ここでは、同一の構成要素には同一の符号
を付し、その詳細な説明を省略する。
は、障壁層４ａ，４ｂ，４ｃ，４ｄ，遷移層５ａ，５ｂ
および電荷蓄積層６をそれぞれ構成する物質について、
第１の実施の形態と異なる具体的一例を示すものであ
る。よって、ここでは、同一の構成要素には同一の符号
を付し、その詳細な説明を省略する。
【００５６】ここで、障壁層４ａ，４ｂ，４ｃ，４ｄは
適宜な絶縁体によりそれぞれ構成され、遷移層５ａ，５
ｂおよび電荷蓄積層６は適宜な金属によりそれぞれ構成
される。例えば、伝導層１ａはＳｉにより構成され、障
壁層４ａ，４ｂ，４ｃ，４ｄはＡｌ2 Ｏ3 （酸化アルミ
ニウム）により構成され、遷移層５ａ，５ｂおよび電荷
蓄積層６はＡｌにより構成される。また、障壁層４ａ，
４ｂ，４ｃ，４ｄをＴｉＯｘ又はＮｂＯｘ，遷移層５
ａ，５ｂをＴｉ又はＮｂ等の金属−絶縁体により構成し
てもよい。
適宜な絶縁体によりそれぞれ構成され、遷移層５ａ，５
ｂおよび電荷蓄積層６は適宜な金属によりそれぞれ構成
される。例えば、伝導層１ａはＳｉにより構成され、障
壁層４ａ，４ｂ，４ｃ，４ｄはＡｌ2 Ｏ3 （酸化アルミ
ニウム）により構成され、遷移層５ａ，５ｂおよび電荷
蓄積層６はＡｌにより構成される。また、障壁層４ａ，
４ｂ，４ｃ，４ｄをＴｉＯｘ又はＮｂＯｘ，遷移層５
ａ，５ｂをＴｉ又はＮｂ等の金属−絶縁体により構成し
てもよい。
【００５７】このような構成を有するメモリ素子は、第
１の実施の形態に係るメモリ素子と同様に作用し、同様
にして製造することができ、同様の効果を得ることがで
きる。
１の実施の形態に係るメモリ素子と同様に作用し、同様
にして製造することができ、同様の効果を得ることがで
きる。
【００５８】以上、各実施の形態を挙げて本発明を説明
したが、本発明は上記各実施の形態に限定されるもので
はなく、種々変形可能である。例えば、上記各実施の形
態においては、電子が情報の担い手となる場合について
説明したが、本発明は、正孔を情報の担い手として用い
てもよい。その場合の動作は、上記各実施の形態におけ
る電子を正孔に置換することを除き、ほぼ同様である。
したが、本発明は上記各実施の形態に限定されるもので
はなく、種々変形可能である。例えば、上記各実施の形
態においては、電子が情報の担い手となる場合について
説明したが、本発明は、正孔を情報の担い手として用い
てもよい。その場合の動作は、上記各実施の形態におけ
る電子を正孔に置換することを除き、ほぼ同様である。
【００５９】また、上記各実施の形態においては、遷移
層５ａ，５ｂが２層の場合について具体的に説明した
が、遷移層は少なくとも１層備えていればよく、また、
３層以上備えていてもよい。例えば、遷移層と接する障
壁層の数（電荷がトンネリング可能な障壁層の数）を
ｎ、各障壁層の各静電容量をＣi （但し、ｉ＝１，２，
…，ｎ；以下同様）、各障壁層の各トンネル抵抗をＲi
とすると、情報の書き込みおよび消去を行うのに必要な
ゲート電圧Ｖg は±ｅ／２Ｃi であり、この範囲内の電
圧では伝導層１ａと電荷蓄積層６との間において電荷の
遷移は起こらない。また、書き込みおよび消去に要する
時間は（Ｒ1 ＋Ｒ2 ＋…＋Ｒi ）Ｃg であり、情報の保
持時間はＲK （Ｒ1 ／ＲK ）（Ｒ2 ／ＲK ）…（Ｒi ／
ＲK ）Ｃg である。ちなみに、Ｃg は上記各実施の形態
と同様にゲート電極７と電荷蓄積層６との間の障壁層の
静電容量である。
層５ａ，５ｂが２層の場合について具体的に説明した
が、遷移層は少なくとも１層備えていればよく、また、
３層以上備えていてもよい。例えば、遷移層と接する障
壁層の数（電荷がトンネリング可能な障壁層の数）を
ｎ、各障壁層の各静電容量をＣi （但し、ｉ＝１，２，
…，ｎ；以下同様）、各障壁層の各トンネル抵抗をＲi
とすると、情報の書き込みおよび消去を行うのに必要な
ゲート電圧Ｖg は±ｅ／２Ｃi であり、この範囲内の電
圧では伝導層１ａと電荷蓄積層６との間において電荷の
遷移は起こらない。また、書き込みおよび消去に要する
時間は（Ｒ1 ＋Ｒ2 ＋…＋Ｒi ）Ｃg であり、情報の保
持時間はＲK （Ｒ1 ／ＲK ）（Ｒ2 ／ＲK ）…（Ｒi ／
ＲK ）Ｃg である。ちなみに、Ｃg は上記各実施の形態
と同様にゲート電極７と電荷蓄積層６との間の障壁層の
静電容量である。
【００６０】例えば、遷移層を４層、電荷がトンネリン
グ可能な障壁層を５層形成する場合、それらの各障壁層
のトンネル抵抗Ｒi を１×１０9 Ω、ゲート電極７と電
荷蓄積層６との間の障壁層の静電容量Ｃg を１×１０
-18 Ｆとすると、書き込みおよび消去に要する時間は
（Ｒ1 ＋Ｒ2 ＋Ｒ3 ＋Ｒ4 ＋Ｒ5 ）Ｃg ＝５Ｒi Ｃg ＝
５×１０9 ×１０-18 ＝５ｎｓとなる。また、情報の保
持時間はＲK （Ｒ1 ／ＲK）（Ｒ2 ／ＲK ）（Ｒ3 ／Ｒ
K ）（Ｒ4 ／ＲK ）（Ｒ5 ／ＲK ）Ｃg ＝ＲK （Ｒi ／
ＲK ）5 Ｃg ＝１３×１０3 ×（１０9 ／（１３×１０
3 ））5 ×１０-18≒３．５×１０10ｓとなる。
グ可能な障壁層を５層形成する場合、それらの各障壁層
のトンネル抵抗Ｒi を１×１０9 Ω、ゲート電極７と電
荷蓄積層６との間の障壁層の静電容量Ｃg を１×１０
-18 Ｆとすると、書き込みおよび消去に要する時間は
（Ｒ1 ＋Ｒ2 ＋Ｒ3 ＋Ｒ4 ＋Ｒ5 ）Ｃg ＝５Ｒi Ｃg ＝
５×１０9 ×１０-18 ＝５ｎｓとなる。また、情報の保
持時間はＲK （Ｒ1 ／ＲK）（Ｒ2 ／ＲK ）（Ｒ3 ／Ｒ
K ）（Ｒ4 ／ＲK ）（Ｒ5 ／ＲK ）Ｃg ＝ＲK （Ｒi ／
ＲK ）5 Ｃg ＝１３×１０3 ×（１０9 ／（１３×１０
3 ））5 ×１０-18≒３．５×１０10ｓとなる。
【００６１】なお、遷移層の数を多くすれば電荷蓄積層
６における電荷の保持時間を長くすることができるの
で、不揮発性メモリとしては好ましい。この例において
も、遷移層を４層形成すれば、情報の保持時間を約３．
５×１０10ｓとすることができ、実用上不揮発メモリと
して用いることができる。但し、これは温度が絶対零度
の場合であるので、使用温度においては情報の保持時間
はこの値よりも短くなる。
６における電荷の保持時間を長くすることができるの
で、不揮発性メモリとしては好ましい。この例において
も、遷移層を４層形成すれば、情報の保持時間を約３．
５×１０10ｓとすることができ、実用上不揮発メモリと
して用いることができる。但し、これは温度が絶対零度
の場合であるので、使用温度においては情報の保持時間
はこの値よりも短くなる。
【００６２】更に、上記各実施の形態においては、伝導
層１ａ，遷移層５ａ，５ｂおよび電荷蓄積層６をそれぞ
れ同一の材料により構成し、障壁層４ａ，４ｂ，４ｃ，
４ｄをそれぞれ同一の材料により構成する場合について
具体的な例を挙げて説明したが、これらをそれぞれ異な
った材料により構成するようにしてもよい。
層１ａ，遷移層５ａ，５ｂおよび電荷蓄積層６をそれぞ
れ同一の材料により構成し、障壁層４ａ，４ｂ，４ｃ，
４ｄをそれぞれ同一の材料により構成する場合について
具体的な例を挙げて説明したが、これらをそれぞれ異な
った材料により構成するようにしてもよい。
【００６３】加えて、上記各実施の形態においては、メ
モリ素子の具体的な製造方法について例を挙げて説明し
たが、他の方法によっても製造することができる。
モリ素子の具体的な製造方法について例を挙げて説明し
たが、他の方法によっても製造することができる。
【００６４】
【発明の効果】以上説明したように本発明のメモリ素子
によれば、遷移層と伝導層との間および各遷移層の間お
よび遷移層と電荷蓄積層との間の各障壁部の静電容量を
ｅ2 ／ｋB Ｔよりもそれぞれ小さくするようにしたの
で、伝導層と電荷蓄積層との間に一定の範囲内の電圧が
印加されてもそれらの間で電荷の遷移が起こらないよう
にすることができる。よって、電圧に若干の変動があっ
ても、それによる電荷の遷移を防止することができ、情
報を正確に保持することができるという効果を奏する。
によれば、遷移層と伝導層との間および各遷移層の間お
よび遷移層と電荷蓄積層との間の各障壁部の静電容量を
ｅ2 ／ｋB Ｔよりもそれぞれ小さくするようにしたの
で、伝導層と電荷蓄積層との間に一定の範囲内の電圧が
印加されてもそれらの間で電荷の遷移が起こらないよう
にすることができる。よって、電圧に若干の変動があっ
ても、それによる電荷の遷移を防止することができ、情
報を正確に保持することができるという効果を奏する。
【００６５】また、本発明のメモリ素子によれば、少な
くとも１層の遷移層を備えるようにしたので、遷移層を
介して伝導層と電荷蓄積層との間で電荷を遷移させるこ
とができ、情報の書き込みおよび消去を極めて速く、低
い電圧で行うことができる。よって、素子を微細化する
ことができると共に、書き込みおよび消去の消費電力を
小さくすることができるという効果も奏する。
くとも１層の遷移層を備えるようにしたので、遷移層を
介して伝導層と電荷蓄積層との間で電荷を遷移させるこ
とができ、情報の書き込みおよび消去を極めて速く、低
い電圧で行うことができる。よって、素子を微細化する
ことができると共に、書き込みおよび消去の消費電力を
小さくすることができるという効果も奏する。
【００６６】更に、本発明の他のメモリ素子によれば、
伝導層と量子箱層との間に位置する障壁層および各量子
箱層の間に位置する障壁層の静電容量をｅ2 ／ｋB Ｔよ
りもそれぞれ小さくするようにしたので、伝導層と結合
量子箱層との間に一定の範囲内の電圧が印加されてもそ
れらの間で電荷の遷移が起こらないようにすることがで
きる。よって、上述した本発明のメモリ素子と同様の効
果を奏する。
伝導層と量子箱層との間に位置する障壁層および各量子
箱層の間に位置する障壁層の静電容量をｅ2 ／ｋB Ｔよ
りもそれぞれ小さくするようにしたので、伝導層と結合
量子箱層との間に一定の範囲内の電圧が印加されてもそ
れらの間で電荷の遷移が起こらないようにすることがで
きる。よって、上述した本発明のメモリ素子と同様の効
果を奏する。
【００６７】加えて、本発明の他のメモリ素子によれ
ば、結合量子箱層を備えるようにしたので、伝導層と結
合量子箱層との間における電荷の遷移を共鳴トンネリン
グにより行うことができ、情報の書き込みおよび消去を
極めて速く、低い電圧で行うことができる。よって、上
述した本発明のメモリ素子と同様の効果を奏する。
ば、結合量子箱層を備えるようにしたので、伝導層と結
合量子箱層との間における電荷の遷移を共鳴トンネリン
グにより行うことができ、情報の書き込みおよび消去を
極めて速く、低い電圧で行うことができる。よって、上
述した本発明のメモリ素子と同様の効果を奏する。
【００６８】更にまた、本発明のメモリアレイによれ
ば、本発明のメモリ素子を用いるようにしたので、集積
化しても正確に情報の書き込み，消去および保持を行う
ことができる。また、高集積化することができるという
効果も奏する。
ば、本発明のメモリ素子を用いるようにしたので、集積
化しても正確に情報の書き込み，消去および保持を行う
ことができる。また、高集積化することができるという
効果も奏する。
【図１】本発明の第１の実施の形態に係るメモリ素子の
構成を表す平面図である。
構成を表す平面図である。
【図２】図１に示したメモリ素子の構成を表すＩ−Ｉ線
に沿った断面図である。
に沿った断面図である。
【図３】図２におけるＩＩ−ＩＩ線に沿った熱平衡時の
エネルギーバンド構造図である。
エネルギーバンド構造図である。
【図４】図１および図２に示したメモリ素子の書き込み
動作を説明するためのエネルギーバンド構造図である。
動作を説明するためのエネルギーバンド構造図である。
【図５】図１および図２に示したメモリ素子の等価回路
を表す回路図である。
を表す回路図である。
【図６】図１および図２に示したメモリ素子の書き込み
動作を説明するためのエネルギーバンド構造図である。
動作を説明するためのエネルギーバンド構造図である。
【図７】図１および図２に示したメモリ素子の消去動作
を説明するためのエネルギーバンド構造図である。
を説明するためのエネルギーバンド構造図である。
【図８】図１および図２に示したメモリ素子の一製造方
法における各工程を表す断面図である。
法における各工程を表す断面図である。
【図９】図８に続く各工程を表す断面図である。
【図１０】図１および図２に示したメモリ素子の他の製
造方法における各工程を表す断面図である。
造方法における各工程を表す断面図である。
【図１１】図１０に続く各工程を表す断面図である。
１…基板、１ａ…伝導層、２…ソース電極、３…ドレイ
ン電極、４ａ，４ｂ，４ｃ，４ｄ…障壁層、５ａ，５ｂ
…遷移層、６…電荷蓄積層、７…ゲート電極、８…素子
分離部
ン電極、４ａ，４ｂ，４ｃ，４ｄ…障壁層、５ａ，５ｂ
…遷移層、６…電荷蓄積層、７…ゲート電極、８…素子
分離部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (11)
- 【請求項１】 電流の通路となる伝導層と、 この伝導層から遷移された電荷を蓄積する電荷蓄積層
と、 この電荷蓄積層と前記伝導層との間に形成され、前記伝
導層から前記電荷蓄積層に電荷を遷移させる少なくとも
１層の遷移層と、 この遷移層と前記伝導層との間および各遷移層の間およ
び前記遷移層と前記電荷蓄積層との間にそれぞれ形成さ
れ、ｅ2 ／ｋB Ｔよりも小さい静電容量（但し、ｅは電
気素量，ｋB はボルツマン定数，Ｔは動作温度である）
を有する複数の障壁部とを備えたことを特徴とするメモ
リ素子。 - 【請求項２】 前記伝導層，前記遷移層および前記電荷
蓄積層は半導体によりそれぞれ構成されると共に、前記
伝導層と前記遷移層との間の障壁部は前記伝導層を構成
する半導体および前記遷移層を構成する半導体よりも電
子親和力がそれぞれ小さい半導体あるいは仕事関数がそ
れぞれ大きい半導体よりなる障壁層により構成され、前
記各遷移層の間の障壁部は前記各遷移層を構成する半導
体よりも電子親和力がそれぞれ小さい半導体あるいは仕
事関数がそれぞれ大きい半導体よりなる障壁層によりそ
れぞれ構成され、前記遷移層と前記電荷蓄積層との間の
障壁部は前記遷移層を構成する半導体および前記電荷蓄
積層を構成する半導体よりも電子親和力がそれぞれ小さ
い半導体あるいは仕事関数がそれぞれ大きい半導体より
なる障壁層により構成されたことを特徴とする請求項１
記載のメモリ素子。 - 【請求項３】 前記伝導層，前記遷移層および前記電荷
蓄積層はＳｉによりそれぞれ構成され、前記各障壁部と
しての各障壁層はＳｉＯ2 ，Ｓｉ3 Ｎ4 あるいはＳｉＯ
Ｎのうちのいずれかによりそれぞれ構成されたことを特
徴とする請求項２記載のメモリ素子。 - 【請求項４】 前記伝導層，前記遷移層および前記電荷
蓄積層はＳｉＧｅあるいはＧｅによりそれぞれ構成さ
れ、前記各障壁部としての各障壁層はＳｉＧｅ，Ｓｉ，
ＳｉＯ2 ，Ｓｉ3 Ｎ4 あるいはＳｉＯＮのうちのいずれ
かによりそれぞれ構成されたことを特徴とする請求項２
記載のメモリ素子。 - 【請求項５】 前記伝導層，前記遷移層および前記電荷
蓄積層はＩＩＩ族元素のＩｎおよびＧａからなる群のう
ちの少なくとも１種とＶ族元素のＡｓとを含むＩＩＩ−
Ｖ族化合物半導体によりそれぞれ構成され、前記各障壁
部としての各障壁層はＩＩＩ族元素のＩｎ，Ａｌおよび
Ｇａからなる群のうちの少なくとも１種とＶ族元素のＡ
ｓとを含むＩＩＩ−Ｖ族化合物半導体によりそれぞれ構
成されたことを特徴とする請求項２記載のメモリ素子。 - 【請求項６】 前記伝導層，前記遷移層および前記電荷
蓄積層はＩＩＩ族元素のＩｎおよびＧａからなる群のう
ちの少なくとも１種とＶ族元素のＳｂとを含むＩＩＩ−
Ｖ族化合物半導体によりそれぞれ構成され、前記各障壁
部としての各障壁層はＩＩＩ族元素のＩｎ，Ａｌおよび
Ｇａからなる群のうちの少なくとも１種とＶ族元素のＳ
ｂとを含むＩＩＩ−Ｖ族化合物半導体によりそれぞれ構
成されたことを特徴とする請求項２記載のメモリ素子。 - 【請求項７】 前記伝導層は半導体により構成され、前
記遷移層および前記電荷蓄積層は金属によりそれぞれ構
成され、前記各障壁部は絶縁体よりなる障壁層によりそ
れぞれ構成されたことを特徴とする請求項１記載のメモ
リ素子。 - 【請求項８】 前記遷移層および前記電荷蓄積層はＡｌ
によりそれぞれ構成され、前記各障壁部としての各障壁
層はＡｌ2 Ｏ3 によりそれぞれ構成されたことを特徴と
する請求項７記載のメモリ素子。 - 【請求項９】 電流の通路となる伝導層と、この伝導層
に隣接して設けられ、伝導層と量子箱層との間に位置す
る障壁層および各量子箱層の間に位置する障壁層の静電
容量がｅ2 ／ｋB Ｔ（但し、ｅは電気素量，ｋB はボル
ツマン定数，Ｔは動作温度である）よりもそれぞれ小さ
い結合量子箱層とを備えたことを特徴とするメモリ素
子。 - 【請求項１０】 複数のメモリ素子が集積されたメモリ
アレイであって、 前記メモリ素子は、電流の通路となる伝導層と、この伝
導層から遷移された電荷を蓄積する電荷蓄積層と、この
電荷蓄積層と前記伝導層との間に形成され、前記伝導層
から前記電荷蓄積層に電荷を遷移させる少なくとも１層
の遷移層と、この遷移層と前記伝導層との間および各遷
移層の間および前記遷移層と前記電荷蓄積層との間にそ
れぞれ形成され、ｅ2 ／ｋB Ｔよりも小さい静電容量
（但し、ｅは電気素量，ｋB はボルツマン定数，Ｔは動
作温度である）を有する複数の障壁部とを備えたことを
特徴とするメモリアレイ。 - 【請求項１１】 複数のメモリ素子が集積されたメモリ
アレイであって、 前記メモリ素子は、電流の通路となる伝導層と、この伝
導層に隣接して設けられ、伝導層と量子箱層との間に位
置する障壁層および各量子箱層の間に位置する障壁層の
静電容量がｅ2 ／ｋB Ｔ（但し、ｅは電気素量，ｋB は
ボルツマン定数，Ｔは動作温度である）よりもそれぞれ
小さい結合量子箱層とを備えたことを特徴とするメモリ
アレイ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9339051A JPH11177034A (ja) | 1997-12-09 | 1997-12-09 | メモリ素子およびメモリアレイ |
| US09/207,027 US6320216B1 (en) | 1997-12-09 | 1998-12-08 | Memory device with barrier portions having defined capacitance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9339051A JPH11177034A (ja) | 1997-12-09 | 1997-12-09 | メモリ素子およびメモリアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11177034A true JPH11177034A (ja) | 1999-07-02 |
Family
ID=18323801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9339051A Pending JPH11177034A (ja) | 1997-12-09 | 1997-12-09 | メモリ素子およびメモリアレイ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6320216B1 (ja) |
| JP (1) | JPH11177034A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4063050B2 (ja) * | 2002-10-31 | 2008-03-19 | 豊田合成株式会社 | ｐ型ＩＩＩ族窒化物系化合物半導体の電極およびその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3191401B2 (ja) * | 1992-05-12 | 2001-07-23 | 松下電器産業株式会社 | 量子素子 |
| GB2295272B (en) * | 1994-11-15 | 1998-01-14 | Toshiba Cambridge Res Center | Semiconductor device |
| JPH09312378A (ja) * | 1996-03-19 | 1997-12-02 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US5719404A (en) * | 1996-04-09 | 1998-02-17 | Must Systems, Inc. | Method and apparatus for calibrating the horizontal starting point of a document on a flatbed scanner |
| JPH11177067A (ja) * | 1997-12-09 | 1999-07-02 | Sony Corp | メモリ素子およびメモリアレイ |
-
1997
- 1997-12-09 JP JP9339051A patent/JPH11177034A/ja active Pending
-
1998
- 1998-12-08 US US09/207,027 patent/US6320216B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6320216B1 (en) | 2001-11-20 |
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