JPH1117636A - Multiplexer - Google Patents
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- JPH1117636A JPH1117636A JP9164679A JP16467997A JPH1117636A JP H1117636 A JPH1117636 A JP H1117636A JP 9164679 A JP9164679 A JP 9164679A JP 16467997 A JP16467997 A JP 16467997A JP H1117636 A JPH1117636 A JP H1117636A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体集積回路に関
し、特にマルチプレクサに関する。The present invention relates to a semiconductor integrated circuit, and more particularly to a multiplexer.
【０００２】[0002]
【従来の技術】マルチプレクサは、パラレルの複数のデ
ータを多重化して、シリアルの１つのデータとして出力
するものであり、データ多重部とクロック発生部とに分
かれている。2. Description of the Related Art A multiplexer multiplexes a plurality of parallel data and outputs the multiplexed data as one serial data, and is divided into a data multiplexing unit and a clock generating unit.
【０００３】図９は、従来例におけるマルチプレクサの
基本的な構成を示すブロック図であり、８個のパラレル
なデータ信号を１個のシリアルなデータ信号に多重化す
る機能を有する８：１のマルチプレクサの典型的な構成
を示している。FIG. 9 is a block diagram showing a basic configuration of a conventional multiplexer, which is an 8: 1 multiplexer having a function of multiplexing eight parallel data signals into one serial data signal. 1 shows a typical configuration.
【０００４】図９に示したマルチプレクサは、２：１マ
ルチプレクサ（以下、ＭＵＸと記述する）１００１〜１
００７と、１／２分周器１００８〜１０１０と、ディレ
イ型フリップフロップ（以下、Ｄ−Ｆ／Ｆと記述する）
１０１１と、遅延回路１０１２，１０１３とを有する構
成となっている。ここで、２：１ＭＵＸ１００１〜１０
０７とＤ−Ｆ／Ｆ１０１１とがデータ多重部を構成し、
１／２分周器１００８〜１０１０と遅延回路１０１２，
１０１３とがクロック発生部を構成する。The multiplexer shown in FIG. 9 is a 2: 1 multiplexer (hereinafter, referred to as MUX) 1001-1.
007, 1/2 frequency dividers 1008 to 1010, and a delay type flip-flop (hereinafter referred to as DF / F)
1011 and delay circuits 1012 and 1013. Here, 2: 1 MUXs 1001 to 10
07 and the DF / F 1011 constitute a data multiplexing unit,
1/2 frequency dividers 1008 to 1010 and delay circuit 1012
1013 constitutes a clock generation unit.
【０００５】図９に示すように、２：１ＭＵＸ１００１
〜１００４のそれぞれは、ｍｂ／ｓの入力データ信号Ｄ
１，Ｄ２と、Ｄ３，Ｄ４と、Ｄ５，Ｄ６と、Ｄ７，Ｄ８
とを多重化して、２ｍｂ／ｓのデータ信号Ｄ１２，Ｄ３
４，Ｄ５６，Ｄ７８を出力する。２：１ＭＵＸ１００
５，１００６のそれぞれは、多重化された２ｍｂ／ｓの
データ信号Ｄ１２，Ｄ３４およびＤ５６，Ｄ７８をさら
に多重化して、４ｍｂ／ｓのデータ信号Ｄ１４，Ｄ５８
を出力する。２：１ＭＵＸ１００７は、多重化された４
ｍｂ／ｓのＤ１４，Ｄ５８を多重化して、８ｍｂ／ｓの
シリアルなデータ信号Ｄ１８を出力する。Ｄ−Ｆ／Ｆ１
０１１は、８個のデータ入力信号Ｄ１〜Ｄ８の全てを多
重化したデータ信号Ｄ１８をリタイミングする。シリア
ルに接続された１／２分周器１００８〜１０１０のそれ
ぞれは、Ｔ型フリップフロップ（以下、Ｔ−Ｆ／Ｆと記
述する）からなり、入力した信号の１／２分周信号を発
生する。１／２分周器１００８は、８ｍＨｚのクロック
入力信号Ｃ１を入力して、Ｃ１の１／２分周信号を発生
する。１／２分周器１００９は１／２分周器１００８の
出力を入力し、１／２分周器１０１０は１／２分周器１
００９の出力を入力する。As shown in FIG. 9, a 2: 1 MUX 1001
1004 to 1004 are input data signals D of mb / s.
1, D2, D3, D4, D5, D6, D7, D8
And 2 mb / s data signals D12, D3
4, D56 and D78 are output. 2: 1 MUX100
5, 1006 further multiplexes the multiplexed 2 mb / s data signals D12, D34 and D56, D78 to generate 4 mb / s data signals D14, D58.
Is output. 2: 1 MUX 1007 is multiplexed 4
D14 and D58 of mb / s are multiplexed to output a serial data signal D18 of 8 mb / s. DF / F1
011 retiming the data signal D18 obtained by multiplexing all eight data input signals D1 to D8. Each of the serially connected 1/2 frequency dividers 1008 to 1010 is composed of a T-type flip-flop (hereinafter referred to as TF / F), and generates a 1/2 frequency-divided signal of the input signal. . The 1/2 frequency divider 1008 receives an 8 mHz clock input signal C1 and generates a 1/2 frequency-divided signal of C1. The 1/2 frequency divider 1009 receives the output of the 1/2 frequency divider 1008, and the 1/2 frequency divider 1010 receives the output of the 1/2 frequency divider 1
009 is input.
【０００６】８ｍＨｚのクロック入力信号Ｃ１は、遅延
回路１０１２に入力されて遅延され、Ｄ−Ｆ／Ｆ１０１
１のクロック端子に入力される。また、クロック入力信
号Ｃ１は１／２分周器１００８に入力される。１／２分
周器１００８に入力された８ｍＨｚのクロック入力信号
Ｃ１は、１／２分周されて４ｍＨｚのクロック信号Ｃ２
となって、２：１ＭＵＸ１００７に供給される。また、
クロック信号Ｃ２は１／２分周器１００９に入力され
る。１／２分周器１００９に入力されたクロック信号Ｃ
２は、１／２分周されて２ｍＨｚのクロック信号Ｃ３と
なって、２：１ＭＵＸ１００５，１００６に供給され
る。また、クロック信号Ｃ３は１／２分周器１０１０に
入力される。１／２分周器１０１０に入力されたクロッ
ク信号Ｃ３は、１／２分周されてｍＨｚのクロック信号
Ｃ４となって、２：１ＭＵＸ１００１〜１００４に供給
される。Ｄ−Ｆ／Ｆ１０１１は、クロック入力信号Ｃ１
で同期されて、８ｍｂ／ｓの多重化されたデータ信号Ｄ
１８をリタイミングする。[0006] The clock input signal C1 of 8 mHz is input to the delay circuit 1012 to be delayed, and the DF / F 101
1 clock terminal. The clock input signal C1 is input to the 分 frequency divider 1008. The 8 mHz clock input signal C1 input to the 1/2 frequency divider 1008 is frequency-divided by 1/2 to generate a 4 mHz clock signal C2.
And supplied to the 2: 1 MUX 1007. Also,
The clock signal C2 is input to the 1/2 frequency divider 1009. Clock signal C input to 1/2 frequency divider 1009
2 is １ ／ frequency-divided into a 2 mHz clock signal C3, which is supplied to the 2: 1 MUXs 1005 and 1006. The clock signal C3 is input to the 分 frequency divider 1010. The clock signal C3 input to the 分 frequency divider 1010 is frequency-divided by と to be a mHz clock signal C4 and supplied to the 2: 1 MUXs 1001 to 1004. The DF / F 1011 receives the clock input signal C1.
And a multiplexed data signal D of 8 mb / s
18 is retimed.
【０００７】図１０は、図９に示した２：１ＭＵＸの構
成を示すブロック図である。図１０を用いて、データと
クロックとのタイミング関係を解りやすく説明する。FIG. 10 is a block diagram showing a configuration of the 2: 1 MUX shown in FIG. The timing relationship between the data and the clock will be described with reference to FIG.
【０００８】図１０に示した２：１ＭＵＸは、入力デー
タ信号ＤＡを入力するマスター・スレーブからなるＤ−
Ｆ／Ｆ１０２１と、入力データ信号ＤＢを入力するマス
ター・スレーブ・マスターからなるＤ−Ｆ／Ｆ１０２２
と、Ｄ−Ｆ／Ｆ１０２１，１０２２から出力されるデー
タＳＤＡ，ＳＤＢを入力して多重化するセレクタ回路１
０２３と、セレクタ回路１０２３のデータ取込み信号を
出力するＴ−Ｆ／Ｆ１０２４と、セレクタ回路１０２３
から出力されるデータＤＡＢを入力してリタイミング
し、データＳＤＡＢを出力するＤ−Ｆ／Ｆ１０２５とを
有する構成となっている。ここで、Ｄ−Ｆ／Ｆ１０２
１，１０２２は一対となって、それぞれパラレルな入力
データ信号ＤＡ，ＤＢを入力する。クロック信号ＣＬＫ
は、Ｄ−Ｆ／Ｆ１０２５のクロック端子に供給される。
また、クロック信号ＣＬＫは、Ｔ−Ｆ／Ｆ１０２４に入
力され、１／２分周されてクロック信号ＣＬＫ２とな
り、Ｄ−Ｆ／Ｆ１０２１，１０２２のクロック端子にそ
れぞれ供給されている。Ｔ−Ｆ／Ｆ１０２４は、クロッ
ク信号ＣＬＫを入力してセレクタ回路１０２３のデータ
取込み信号となるクロック信号ＣＬＫ２を出力する。The 2: 1 MUX shown in FIG. 10 has a D-
A DF / F 1022 including an F / F 1021 and a master / slave master for inputting an input data signal DB;
And a selector circuit 1 that inputs and multiplexes the data SDA and SDB output from the DF / Fs 1021 and 1022
023, a TF / F 1024 for outputting a data fetch signal of the selector circuit 1023, and a selector circuit 1023
And a DF / F 1025 that receives data DAB output from the device and performs retiming and outputs data SDAB. Here, DF / F102
1 and 1022 are paired to input parallel input data signals DA and DB, respectively. Clock signal CLK
Is supplied to the clock terminal of the DF / F 1025.
Further, the clock signal CLK is input to the TF / F 1024, is frequency-divided by と な り into the clock signal CLK2, and is supplied to the clock terminals of the DF / Fs 1021 and 1022, respectively. The TF / F 1024 receives the clock signal CLK and outputs a clock signal CLK2 serving as a data fetch signal of the selector circuit 1023.
【０００９】図１１は、図１０に示した２：１ＭＵＸの
動作を説明するためのタイミングチャートである。図１
１に示すように、入力データ信号ＤＡ，ＤＢはそれぞ
れ、Ｄ−Ｆ／Ｆ１０２１，１０２２において、１／２分
周されたクロック信号ＣＬＫ２に同期される。セレクタ
回路１０２３は、クロック信号ＣＬＫ２によってデータ
取込み信号を切り替える。すなわち、クロック信号ＣＬ
Ｋ２が“Ｌ”レベルのときにはＤ−Ｆ／Ｆ１０２１から
出力されるデータＳＤＡが取り込まれ、クロック信号Ｃ
ＬＫ２が“Ｈ”レベルのときにはＤ−Ｆ／Ｆ１０２２か
ら出力されるデータＳＤＢが取り込まれる。したがっ
て、セレクタ回路１０２４からは、入力データ信号Ｄ
Ａ，ＤＢを多重化した信号ＤＡＢが出力される。この多
重化データ信号ＤＡＢは、Ｄ−Ｆ／Ｆ１０２５を介し
て、クロック信号ＣＬＫに同期した多重化データ信号Ｓ
ＤＡＢとして出力される。FIG. 11 is a timing chart for explaining the operation of the 2: 1 MUX shown in FIG. FIG.
As shown in FIG. 1, the input data signals DA and DB are synchronized by the DF / Fs 1021 and 1022 with the clock signal CLK2 that is frequency-divided by 1/2. Selector circuit 1023 switches the data fetch signal according to clock signal CLK2. That is, the clock signal CL
When K2 is at "L" level, data SDA output from DF / F 1021 is taken in, and clock signal C2 is output.
When LK2 is at "H" level, data SDB output from DF / F 1022 is taken in. Therefore, the input data signal D
A signal DAB obtained by multiplexing A and DB is output. The multiplexed data signal DAB is transmitted via the DF / F 1025 to the multiplexed data signal SB synchronized with the clock signal CLK.
Output as DAB.
【００１０】[0010]
【発明が解決しようとする課題】上述のような従来のマ
ルチプレクサは、クロック発生部においてシリアルのデ
ータに相当するクロック信号（例えば８ｍＨｚの信号）
を外部から入力し、１／２分周器を用いて４ｍＨｚのク
ロック信号を発生し、さらに１／２分周器を用いて２ｍ
Ｈｚのクロック信号を順々に発生し、多重部において同
期を取っている。In the conventional multiplexer as described above, a clock signal (for example, a signal of 8 mHz) corresponding to serial data is used in a clock generator.
From the outside, generate a 4 mHz clock signal using a 1/2 frequency divider, and further generate a 2 m clock signal using a 1/2 frequency divider.
Hz clock signals are sequentially generated, and the multiplexing section is synchronized.
【００１１】このような回路構成においては、データは
低い周波数から高い周波数、つまり１ｍｂ／ｓから８ｍ
ｂ／ｓに多重化されるのに対し、クロック信号は、高い
周波数８ｍＨｚが入力されて低い周波数に分周されるこ
とになる。このため、入力されるデータの最初の部分
は、クロックが分周されるまで多重化されなくなり、ま
た各多重部におけるデータとクロックとのタイミング設
定も難しくなる。特に最終段の高速なＤ−Ｆ／Ｆのリタ
イミング部においては、データよりもクロックが早く入
力されるので、クロック部に遅延回路を設けなければな
らなくなり、８ｍＨｚのクロックをリタイミング部のＤ
−Ｆ／Ｆと１／２分周器との両方に供給しなければなら
なく、負荷も大きくなるという問題点がある。In such a circuit configuration, data is transmitted from a low frequency to a high frequency, that is, from 1 mb / s to 8 m.
While the clock signal is multiplexed to b / s, the clock signal is inputted with a high frequency of 8 mHz and is divided into a low frequency. Therefore, the first part of the input data is not multiplexed until the clock is divided, and it is difficult to set the timing of the data and the clock in each multiplexing part. In particular, in the high-speed DF / F retiming section at the final stage, the clock is input earlier than the data, so that a delay circuit must be provided in the clock section.
There is a problem that the power must be supplied to both the -F / F and the 1/2 frequency divider, and the load increases.
【００１２】そこで本発明は、上記従来の技術の問題点
を解決し、データ信号とクロック信号との間の位相制御
を容易にして動作余裕度を高めた、新規な構成のマルチ
プレクサを提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems of the prior art, and to provide a multiplexer having a novel configuration in which the phase control between a data signal and a clock signal is facilitated to increase the operation margin. With the goal.
【００１３】[0013]
【課題を解決するための手段】本発明のマルチプレクサ
は、クロック発生部と複数のデータ多重部とを有し、並
列の入力データ信号を直列のデータ信号に多重化するマ
ルチプレクサであり、該クロック発生部が、それぞれが
入力した信号の２倍の周波数を持つ信号を発生するＮ個
の倍周回路を有し、該入力データ信号に相当する周波数
のクロック信号をクロック入力信号として入力して、該
クロック入力信号の２N 倍の周波数を持つクロック信号
を出力し、該Ｎ個の倍周回路のうちの第１の倍周回路
が、該クロック入力信号の２倍の周波数を持つ第１のク
ロック信号を発生し、該Ｎ個の倍周回路のうちの第２の
倍周回路が、該第１のクロック信号の２倍の周波数を持
つ第２のクロック信号を発生し、該Ｎ個の倍周回路のう
ちの第Ｎの倍周回路が、第（Ｎ−１）のクロック信号の
２倍の周波数を持つ第Ｎのクロック信号を発生し、該ク
ロック入力信号の２N 倍の周波数を持つ該第Ｎのクロッ
ク信号を、該データ多重部の出力データである該直列の
データ信号のタイミングを制御する出力段に供給する。SUMMARY OF THE INVENTION A multiplexer according to the present invention has a clock generator and a plurality of data multiplexers, and multiplexes a parallel input data signal into a serial data signal. Unit has N number of frequency multipliers for generating a signal having a frequency twice as high as the input signal, and inputs a clock signal having a frequency corresponding to the input data signal as a clock input signal; A clock signal having a frequency of 2 N times the clock input signal is output, and a first frequency multiplier of the N frequency multipliers outputs a first clock having a frequency twice the frequency of the clock input signal. Generating a second clock signal having a frequency twice as high as that of the first clock signal, wherein a second one of the N frequency multipliers generates a second clock signal having a frequency twice as high as the first clock signal. Nth multiplying circuit of the circuit , The (N-1) th clock signals of the N that has twice the frequency of the clock signal generated and a clock signal of said N with 2 N times the frequency of the clock input signal, the data multiplexing unit To the output stage for controlling the timing of the serial data signal which is the output data of.
【００１４】上記本発明のマルチプレクサは、前記Ｎ個
の倍周回路のそれぞれが、９０度位相可変回路と排他的
論理和回路とを備えることができる。In the multiplexer according to the present invention, each of the N frequency multipliers may include a 90-degree phase variable circuit and an exclusive OR circuit.
【００１５】上記本波杖意のマルチプレクサは、前記Ｎ
個の倍周回路のそれぞれが、ミキサ回路を備えることが
できる。The multiplexer according to the present invention comprises the N
Each of the two frequency-dividing circuits can include a mixer circuit.
【００１６】上記本発明のマルチプレクサは、前記Ｎ個
の倍周回路のそれぞれが、トランジスタをＣ級動作させ
て高調波成分を拾うアナログ型周波数逓倍回路を備える
ことができる。In the multiplexer according to the present invention, each of the N frequency multipliers may include an analog frequency multiplier for operating a transistor in class C to pick up a harmonic component.
【００１７】また、上記本発明のマルチプレクサは、前
記複数のデータ多重部のそれぞれが、第１のデータを入
力する第１のフリップフロップ回路と、第２のデータを
入力する第２のフリップフロップ回路と、該第１のフリ
ップフロップ回路および該第２のフリップフロップ回路
の出力を入力するセレクタ回路と、９０度位相可変回路
と排他的論理和回路とを備え、該９０度位相可変回路に
入力されるクロック信号と同位相の第１のクロック信号
を、該第１のフリップフロップ回路および該第２のフリ
ップフロップ回路に供給し、該９０度位相可変回路から
出力されるクロック信号と同位相の第２のクロック信号
を、該セレクタ回路に供給することができる。In the multiplexer according to the present invention, each of the plurality of data multiplexing units may include a first flip-flop circuit for inputting first data and a second flip-flop circuit for inputting second data. A selector circuit for inputting the outputs of the first flip-flop circuit and the second flip-flop circuit; a 90-degree phase variable circuit and an exclusive OR circuit; A first clock signal having the same phase as that of the clock signal supplied to the first flip-flop circuit and the second flip-flop circuit is supplied to the first flip-flop circuit and the second flip-flop circuit. 2 clock signals can be supplied to the selector circuit.
【００１８】[0018]
【発明の実施の形態】以下に、本発明の実施の形態を、
図面を参照して詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below.
This will be described in detail with reference to the drawings.
【００１９】［第１の実施の形態］図１は、本発明の第
１の実施の形態におけるマルチプレクサの基本的な構成
を示すブロック図であり、８個のパラレルなデータ信号
を１個のシリアルなデータ信号に多重化する機能を有す
る８：１のマルチプレクサの構成を示している。[First Embodiment] FIG. 1 is a block diagram showing a basic configuration of a multiplexer according to a first embodiment of the present invention, in which eight parallel data signals are converted into one serial data signal. 1 shows a configuration of an 8: 1 multiplexer having a function of multiplexing the data signals into various data signals.
【００２０】図１に示したマルチプレクサのデータ多重
部は、２：１ＭＵＸを縦に積み上げた構成となってお
り、２：１ＭＵＸ１０１〜１０７と、Ｄ−Ｆ／Ｆ１１１
とを有する構成となっている。またクロック発生部は、
倍周回路１０８〜１１０を有する構成となっている。The data multiplexing section of the multiplexer shown in FIG. 1 has a configuration in which 2: 1 MUXs are vertically stacked, and includes 2: 1 MUXs 101 to 107 and a DF / F111.
And a configuration having: Also, the clock generator
It has a configuration having multiplying circuits 108 to 110.
【００２１】図１に示すように、２：１ＭＵＸ１０１〜
１０４のそれぞれは、ｍｂ／ｓの入力データ信号Ｄ１，
Ｄ２と、Ｄ３，Ｄ４と、Ｄ５，Ｄ６と、Ｄ７，Ｄ８とを
多重化して、２ｍｂ／ｓのデータ信号Ｄ１２，Ｄ３４，
Ｄ５６，Ｄ７８を出力する。２：１ＭＵＸ１０５，１０
６のそれぞれは、多重化された２ｍｂ／ｓのデータ信号
Ｄ１２，Ｄ３４およびＤ５６，Ｄ７８をさらに多重化し
て、４ｍｂ／ｓのデータ信号Ｄ１４，Ｄ５８を出力す
る。２：１ＭＵＸ１０７は、多重化された４ｍｂ／ｓの
Ｄ１４，Ｄ５８を多重化して、８ｍｂ／ｓのシリアルな
データ信号Ｄ１８を出力する。Ｄ−Ｆ／Ｆ１１１は、８
個の入力データ信号Ｄ１〜Ｄ８の全てを多重化したデー
タ信号Ｄ１８をリタイミングする。シリアルに接続され
た倍周器１０８〜１１０のそれぞれは、入力した信号の
２逓倍信号を発生する。倍周器１０８は、ｍＨｚのクロ
ック入力信号Ｃ１を入力して、Ｃ１を２逓倍したクロッ
ク信号を発生する。倍周器１０９は倍周器１０８の出力
を入力し、倍周器１１０は倍周器１０９の出力を入力す
る。As shown in FIG. 1, 2: 1 MUX 101-
104 each have an mb / s input data signal D1,
D2, D3, D4, D5, D6, D7, and D8 are multiplexed to generate 2 mb / s data signals D12, D34,
D56 and D78 are output. 2: 1 MUX 105, 10
6 further multiplexes the multiplexed 2 mb / s data signals D12 and D34 and D56 and D78, and outputs 4 mb / s data signals D14 and D58. The 2: 1 MUX 107 multiplexes the multiplexed D4 and D58 of 4 mb / s, and outputs a serial data signal D18 of 8 mb / s. DF / F111 is 8
The data signal D18 obtained by multiplexing all of the input data signals D1 to D8 is retimed. Each of the serially connected frequency multipliers 108 to 110 generates a double signal of the input signal. The frequency multiplier 108 receives the clock input signal C1 of mHz and generates a clock signal obtained by doubling C1. The frequency multiplier 109 receives the output of the frequency multiplier 108 and the frequency multiplier 110 receives the output of the frequency multiplier 109.
【００２２】ｍＨｚのクロック入力信号Ｃ１は、外部か
ら入力されるクロック信号またはバッファ回路（不図
示）を介して供給される信号であり、２：１ＭＵＸ１０
１〜１０４に供給される。また、クロック入力信号Ｃ１
は倍周器１０８に入力される。倍周器１０８に入力され
たクロック入力信号Ｃ１は、２逓倍されて２ｍＨｚのク
ロック信号Ｃ２＊となって、２：１ＭＵＸ１０５，１０
６に供給される。また、クロック信号Ｃ２＊は倍周器１
０９に入力される。倍周器１０９に入力されたクロック
信号Ｃ２＊は、２逓倍されて４ｍＨｚのクロック信号Ｃ
３＊となって、２：１ＭＵＸ１０７に供給される。ま
た、クロック信号Ｃ３＊は倍周器１１０に入力される。
倍周器１１０に入力されたクロック信号Ｃ３＊は、２逓
倍されて８ｍＨｚのクロック信号Ｃ４＊となって、Ｄ−
Ｆ／Ｆ１１１のクロック端子に入力される。Ｄ−Ｆ／Ｆ
１１１は、倍周回路１１０で倍周された８ｍＨｚのクロ
ック信号Ｃ４＊で同期されて、８ｍｂ／ｓの多重化され
たデータ信号Ｄ１８をリタイミングする。The mHz clock input signal C1 is a clock signal input from the outside or a signal supplied via a buffer circuit (not shown).
1 to 104. Also, the clock input signal C1
Is input to the frequency multiplier 108. The clock input signal C1 input to the frequency multiplier 108 is multiplied by 2 to become a clock signal C2 * of 2 mHz and becomes a 2: 1 MUX 105,10.
6. In addition, the clock signal C2 * is
09 is input. The clock signal C2 * input to the frequency divider 109 is multiplied by 2 to generate a clock signal C of 4 mHz.
3 * and supplied to the 2: 1 MUX 107. The clock signal C3 * is input to the frequency multiplier 110.
The clock signal C3 * input to the frequency multiplier 110 is multiplied by 2 to become an 8 mHz clock signal C4 *,
It is input to the clock terminal of the F / F 111. DF / F
111 is synchronized with the 8 mHz clock signal C4 * multiplied by the frequency multiplying circuit 110 to retime the 8 mb / s multiplexed data signal D18.
【００２３】以上説明したように第１の実施の形態にお
いては、データの多重化の方向とクロックの倍周の時間
方向とが同じであるので、各段のタイミング設計を容易
にすることができる。また、最終段のＤ−Ｆ／Ｆ１１１
のクロック端子に入力するクロック信号に遅延時間の大
きな遅延回路を設けなくても良い。As described above, in the first embodiment, since the direction of data multiplexing is the same as the time direction of the clock multiplication, the timing design of each stage can be facilitated. . Further, the DF / F 111 of the last stage
It is not necessary to provide a delay circuit with a large delay time for the clock signal input to the clock terminal.
【００２４】［第２の実施の形態］図２は、本発明の第
２の実施の形態におけるマルチプレクサの基本的な構成
を示すブロック図である。図２に示したマルチプレクサ
のデータ多重部は、図１に示した第１の実施の形態の場
合と同様に、２：１ＭＵＸを縦に積み上げた構成となっ
ており、２：１ＭＵＸ２０１〜２０７と、Ｄ−Ｆ／Ｆ２
１４とを有する構成となっている。またクロック発生部
は、９０度位相可変器２０８，２１０，２１２と、エク
スクルーシブオア（以下、ＥＸ−ＯＲと記述する）回路
２０９，２１１，２１３とを有する構成となっている。[Second Embodiment] FIG. 2 is a block diagram showing a basic configuration of a multiplexer according to a second embodiment of the present invention. The data multiplexing unit of the multiplexer shown in FIG. 2 has a configuration in which 2: 1 MUXs are vertically stacked as in the case of the first embodiment shown in FIG. DF / F2
14. Further, the clock generation unit is configured to include 90-degree phase changers 208, 210, and 212, and exclusive OR (hereinafter, referred to as EX-OR) circuits 209, 211, and 213.
【００２５】図２に示すように、２：１ＭＵＸ２０１〜
２０４のそれぞれは、ｍｂ／ｓの入力データ信号Ｄ１，
Ｄ２と、Ｄ３，Ｄ４と、Ｄ５，Ｄ６と、Ｄ７，Ｄ８とを
多重化して、２ｍｂ／ｓのデータ信号Ｄ１２，Ｄ３４，
Ｄ５６，Ｄ７８を出力する。２：１ＭＵＸ２０５，２０
６のそれぞれは、多重化された２ｍｂ／ｓのデータ信号
Ｄ１２，Ｄ３４およびＤ５６，Ｄ７８をさらに多重化し
て、４ｍｂ／ｓのデータ信号Ｄ１４，Ｄ５８を出力す
る。２：１ＭＵＸ２０７は、多重化された４ｍｂ／ｓの
Ｄ１４，Ｄ５８を多重化して、８ｍｂ／ｓのシリアルな
データ信号Ｄ１８を出力する。Ｄ−Ｆ／Ｆ２１４は、８
個の入力データ信号Ｄ１〜Ｄ８の全てを多重化したデー
タ信号Ｄ１８をリタイミングする。シリアルに接続され
たＥＸ−ＯＲ回路２０９，２１１，２１３のそれぞれ
は、入力した信号と９０度位相が可変された信号とを入
力して、入力した信号の２逓倍信号を発生する。ＥＸ−
ＯＲ回路２０９は、ｍＨｚのクロック入力信号Ｃ１を入
力して、Ｃ１を２逓倍したクロック信号を発生する。Ｅ
Ｘ−ＯＲ回路２１１はＥＸ−ＯＲ回路２０９の出力を入
力し、ＥＸ−ＯＲ回路２１３はＥＸ−ＯＲ回路２１１の
出力を入力する。As shown in FIG. 2, 2: 1 MUX 201-
204 each have an mb / s input data signal D1,
D2, D3, D4, D5, D6, D7, and D8 are multiplexed to generate 2 mb / s data signals D12, D34,
D56 and D78 are output. 2: 1 MUX 205, 20
6 further multiplexes the multiplexed 2 mb / s data signals D12 and D34 and D56 and D78, and outputs 4 mb / s data signals D14 and D58. The 2: 1 MUX 207 multiplexes the multiplexed D4 and D58 of 4 mb / s and outputs a serial data signal D18 of 8 mb / s. DF / F214 is 8
The data signal D18 obtained by multiplexing all of the input data signals D1 to D8 is retimed. Each of the serially connected EX-OR circuits 209, 211, and 213 receives the input signal and the signal whose phase is changed by 90 degrees, and generates a double signal of the input signal. EX-
The OR circuit 209 receives the clock input signal C1 of mHz and generates a clock signal obtained by doubling C1. E
The X-OR circuit 211 receives the output of the EX-OR circuit 209, and the EX-OR circuit 213 receives the output of the EX-OR circuit 211.
【００２６】ｍＨｚのクロック入力信号Ｃ１は、外部か
ら入力されるクロック信号またはバッファ回路（不図
示）を介して供給される信号であり、２：１ＭＵＸ２０
１〜２０４に供給される。また、クロック入力信号Ｃ１
はＥＸ−ＯＲ回路２０９および９０度位相可変器２０８
に入力される。９０度位相可変器２０８に入力されたｍ
Ｈｚのクロック入力信号Ｃ１は、９０度位相が可変され
てＥＸ−ＯＲ回路２０９に入力される。クロック入力信
号Ｃ１および９０度位相可変器２０８で９０度位相が可
変された信号は、ＥＸ−ＯＲ回路２０９に入力され、２
倍の周波数（２ｍＨｚ）のクロック信号Ｃ２＊となっ
て、２：１ＭＵＸ２０５，２０６に供給される。また、
クロック信号Ｃ２＊はＥＸ−ＯＲ回路２１１および９０
度位相可変器２１０に入力される。９０度位相可変器２
１０に入力された２ｍＨｚのクロック信号Ｃ２＊は、９
０度位相が可変されてＥＸ−ＯＲ回路２１１に入力され
る。クロック信号Ｃ２＊および９０度位相可変器２１０
で９０度位相が可変された信号は、ＥＸ−ＯＲ回路２１
１に入力され、２倍の周波数（４ｍＨｚ）のクロック信
号Ｃ３＊となって、２：１ＭＵＸ２０７に供給される。
また、クロック信号Ｃ３＊はＥＸ−ＯＲ回路２１３およ
び９０度位相可変器２１２に入力される。９０度位相可
変器２１２に入力された４ｍＨｚのクロック信号Ｃ３＊
は、９０度位相が可変されてＥＸ−ＯＲ回路２１３に入
力される。クロック信号Ｃ３＊および９０度位相可変器
２１２で９０度位相が可変された信号は、ＥＸ−ＯＲ回
路２１３に入力され、２倍の周波数（８ｍＨｚ）のクロ
ック信号Ｃ４＊となって、Ｄ−Ｆ／Ｆ２１４のクロック
端子に入力される。Ｄ−Ｆ／Ｆ２１４は、ＥＸ−ＯＲ回
路２１３で倍周された８ｍＨｚのクロック信号Ｃ４＊で
同期されて、８ｍｂ／ｓの多重化されたデータ信号Ｄ１
８をリタイミングする。The mHz clock input signal C1 is a clock signal input from the outside or a signal supplied via a buffer circuit (not shown), and is a 2: 1 MUX20.
1 to 204. Also, the clock input signal C1
Is an EX-OR circuit 209 and a 90-degree phase changer 208
Is input to M input to the 90-degree phase changer 208
The clock input signal C1 of Hz is input to the EX-OR circuit 209 with its phase changed by 90 degrees. The clock input signal C1 and the signal whose phase has been changed by 90 degrees by the 90-degree phase changer 208 are input to the EX-OR circuit 209,
A clock signal C2 * having a double frequency (2 mHz) is supplied to the 2: 1 MUXs 205 and 206. Also,
The clock signal C2 * is supplied to the EX-OR circuits 211 and 90
It is input to the degree phase changer 210. 90 degree phase changer 2
The 2 mHz clock signal C2 * input to 10 is 9
The phase is changed by 0 degrees and input to the EX-OR circuit 211. Clock signal C2 * and 90 degree phase changer 210
The signal whose phase is changed by 90 degrees at the EX-OR circuit 21
1 and is supplied to the 2: 1 MUX 207 as a clock signal C3 * having a double frequency (4 mHz).
The clock signal C3 * is input to the EX-OR circuit 213 and the 90-degree phase changer 212. 4 mHz clock signal C3 * input to the 90-degree phase changer 212
Is input to the EX-OR circuit 213 with its phase changed by 90 degrees. The clock signal C3 * and the signal whose phase has been changed by 90 degrees by the 90-degree phase changer 212 are input to the EX-OR circuit 213, and become a clock signal C4 * having a double frequency (8 mHz), which is DF. / F214 is input to the clock terminal. The DF / F 214 is synchronized with the 8 mHz clock signal C4 * multiplied by the EX-OR circuit 213, and the multiplexed data signal D1 of 8 mb / s.
8 is retimed.
【００２７】以上説明したように第２の実施の形態にお
いては、データの多重化の方向とクロックの倍周の時間
方向とが同じであるので、各段のタイミング設計を容易
にすることができる。また、最終段のＤ−Ｆ／Ｆ２１４
のクロック端子に入力するクロック信号に遅延時間の大
きな遅延回路を設けなくても良い。As described above, in the second embodiment, since the direction of data multiplexing is the same as the time direction of clock multiplication, the timing design of each stage can be facilitated. . Also, the DF / F 214 at the last stage
It is not necessary to provide a delay circuit with a large delay time for the clock signal input to the clock terminal.
【００２８】［第３の実施の形態］図３は、本発明の第
３の実施の形態におけるマルチプレクサの基本的な構成
を示すブロック図である。図３に示したマルチプレクサ
のデータ多重部は、図１に示した第１の実施の形態の場
合と同様に、２：１ＭＵＸを縦に積み上げた構成となっ
ており、２：１ＭＵＸ３０１〜３０７と、Ｄ−Ｆ／Ｆ３
１２とを有する構成となっている。またクロック発生部
は、バッファ回路３０８と、ギルバートセル型のミキサ
回路（以下、単にミキサ回路と記述する）３０９〜３１
１とを有する構成となっている。[Third Embodiment] FIG. 3 is a block diagram showing a basic configuration of a multiplexer according to a third embodiment of the present invention. The data multiplexing unit of the multiplexer shown in FIG. 3 has a configuration in which 2: 1 MUXs are vertically stacked, as in the case of the first embodiment shown in FIG. 1, and includes 2: 1 MUXs 301 to 307; DF / F3
12 are provided. The clock generation unit includes a buffer circuit 308 and a Gilbert cell type mixer circuit (hereinafter simply referred to as a mixer circuit) 309 to 31.
1 is provided.
【００２９】図３に示すように、２：１ＭＵＸ３０１〜
３０４のそれぞれは、ｍｂ／ｓの入力データ信号Ｄ１，
Ｄ２と、Ｄ３，Ｄ４と、Ｄ５，Ｄ６と、Ｄ７，Ｄ８とを
多重化して、２ｍｂ／ｓのデータ信号Ｄ１２，Ｄ３４，
Ｄ５６，Ｄ７８を出力する。２：１ＭＵＸ３０５，３０
６のそれぞれは、多重化された２ｍｂ／ｓのデータ信号
Ｄ１２，Ｄ３４およびＤ５６，Ｄ７８をさらに多重化し
て、４ｍｂ／ｓのデータ信号Ｄ１４，Ｄ５８を出力す
る。２：１ＭＵＸ３０７は、多重化された４ｍｂ／ｓの
Ｄ１４，Ｄ５８を多重化して、８ｍｂ／ｓのシリアルな
データ信号Ｄ１８を出力する。Ｄ−Ｆ／Ｆ３１２は、８
個の入力データ信号Ｄ１〜Ｄ８の全てを多重化したデー
タ信号Ｄ１８をリタイミングする。シリアルに接続され
たミキサ回路３０９〜３１１のそれぞれは、入力した信
号の２逓倍信号を発生する。ミキサ回路３０９は、ｍＨ
ｚのクロック入力信号Ｃ１を入力して、Ｃ１を２逓倍し
たクロック信号を発生する。ミキサ回路３１０はミキサ
回路３０９の出力を入力し、ミキサ回路３１１はミキサ
回路３１０の出力を入力する。As shown in FIG. 3, 2: 1 MUX 301 to
304 each have an mb / s input data signal D1,
D2, D3, D4, D5, D6, D7, and D8 are multiplexed to generate 2 mb / s data signals D12, D34,
D56 and D78 are output. 2: 1 MUX 305, 30
6 further multiplexes the multiplexed 2 mb / s data signals D12 and D34 and D56 and D78, and outputs 4 mb / s data signals D14 and D58. The 2: 1 MUX 307 multiplexes the multiplexed D4 and D58 of 4 mb / s and outputs a serial data signal D18 of 8 mb / s. DF / F312 is 8
The data signal D18 obtained by multiplexing all of the input data signals D1 to D8 is retimed. Each of the serially connected mixer circuits 309 to 311 generates a double signal of the input signal. The mixer circuit 309 has mH
A clock input signal C1 of z is input to generate a clock signal obtained by doubling C1. The mixer circuit 310 receives the output of the mixer circuit 309, and the mixer circuit 311 receives the output of the mixer circuit 310.
【００３０】ｍＨｚのクロック入力信号Ｃ１は、外部か
ら入力されるクロック信号またはバッファ回路（不図
示）を介して供給される信号であり、バッファ回路３０
８を介して２：１ＭＵＸ３０１〜３０４に供給される。
また、クロック入力信号Ｃ１はバッファ回路３０８を介
してミキサ回路３０９に入力される。ミキサ回路３０９
に入力されたクロック入力信号Ｃ１は、２倍の周波数
（２ｍＨｚ）のクロック信号Ｃ２＊となって、２：１Ｍ
ＵＸ３０５，３０６に供給される。このとき、クロック
信号Ｃ２＊には、２ｍＨｚよりも大きい高調波や直流成
分も含まれて出力されることもあるが、フィルタを用い
て除去しても良い。また、クロック信号Ｃ２＊はミキサ
回路３１０に入力される。ミキサ回路３１０に入力され
たクロック信号Ｃ２＊は、２倍の周波数（４ｍＨｚ）の
クロック信号Ｃ３＊となって、２：１ＭＵＸ３０７に供
給される。また、クロック信号Ｃ３＊はミキサ回路３１
１に入力される。ミキサ回路３１１に入力されたクロッ
ク信号Ｃ３＊は、２倍の周波数（８ｍＨｚ）のクロック
信号Ｃ４＊となって、Ｄ−Ｆ／Ｆ３１２のクロック端子
に入力される。Ｄ−Ｆ／Ｆ３１２は、ミキサ回路３１１
で倍周された８ｍＨｚのクロック信号Ｃ４＊で同期され
て、８ｍｂ／ｓの多重化されたデータ信号Ｄ１８をリタ
イミングする。The mHz clock input signal C1 is a clock signal input from the outside or a signal supplied via a buffer circuit (not shown).
8 to the 2: 1 MUXs 301-304.
Further, the clock input signal C1 is input to the mixer circuit 309 via the buffer circuit 308. Mixer circuit 309
Is a clock signal C2 * having a double frequency (2 mHz), which is 2: 1M
UX 305, 306. At this time, the clock signal C2 * may include a harmonic component or a DC component greater than 2 mHz and may be output, but may be removed using a filter. Further, the clock signal C2 * is input to the mixer circuit 310. The clock signal C2 * input to the mixer circuit 310 becomes a clock signal C3 * having a double frequency (4 mHz) and is supplied to the 2: 1 MUX 307. The clock signal C3 * is supplied to the mixer circuit 31.
1 is input. The clock signal C3 * input to the mixer circuit 311 becomes a clock signal C4 * having a double frequency (8 mHz) and is input to the clock terminal of the DF / F 312. The DF / F 312 is a mixer circuit 311
Synchronizes with the 8 mHz clock signal C4 * multiplied by, and retiming of the 8 mb / s multiplexed data signal D18.
【００３１】以上説明したように第３の実施の形態にお
いては、データの多重化の方向とクロックの倍周の時間
方向とが同じであるので、各段のタイミング設計を容易
にすることができる。また、最終段のＤ−Ｆ／Ｆ３１２
のクロック端子に入力するクロック信号に遅延時間の大
きな遅延回路を設けなくても良い。さらに、倍周回路と
してギルバートセル型のミキサ回路を用いたが、他のタ
イプのミキサ回路を用いてＲＦ信号およびＬＯ信号に同
じ周波数の信号を入力しても、同様の効果が得られる。As described above, in the third embodiment, since the direction of data multiplexing and the time direction of clock multiplication are the same, the timing design of each stage can be facilitated. . In addition, the DF / F 312 of the last stage
It is not necessary to provide a delay circuit with a large delay time for the clock signal input to the clock terminal. Further, although a Gilbert cell type mixer circuit is used as the frequency multiplying circuit, a similar effect can be obtained by inputting a signal of the same frequency to the RF signal and the LO signal using another type of mixer circuit.
【００３２】［第４の実施の形態］図４は、本発明の第
４の実施の形態におけるマルチプレクサの基本的な構成
を示すブロック図である。図４に示したマルチプレクサ
のデータ多重部は、図１に示した第１の実施の形態の場
合と同様に、２：１ＭＵＸを縦に積み上げた構成となっ
ており、２：１ＭＵＸ４０１〜４０７と、Ｄ−Ｆ／Ｆ４
１２とを有する構成となっている。また、クロック発生
部は、バッファ回路４０８と、トランジスタをＣ級動作
させて高調波成分を拾うアナログ型の周波数逓倍器（以
下、単に逓倍器と記述する）４０９〜４１１とを有する
構成となっている。[Fourth Embodiment] FIG. 4 is a block diagram showing a basic configuration of a multiplexer according to a fourth embodiment of the present invention. The data multiplexing unit of the multiplexer shown in FIG. 4 has a configuration in which 2: 1 MUXs are vertically stacked, as in the case of the first embodiment shown in FIG. 1, and 2: 1 MUXs 401 to 407; DF / F4
12 are provided. Further, the clock generator has a configuration including a buffer circuit 408 and analog frequency multipliers (hereinafter simply referred to as multipliers) 409 to 411 that operate the class-C transistors to pick up harmonic components. I have.
【００３３】図４に示すように、２：１ＭＵＸ４０１〜
４０４のそれぞれは、ｍｂ／ｓの入力データ信号Ｄ１，
Ｄ２と、Ｄ３，Ｄ４と、Ｄ５，Ｄ６と、Ｄ７，Ｄ８とを
多重化して、２ｍｂ／ｓのデータ信号Ｄ１２，Ｄ３４，
Ｄ５６，Ｄ７８を出力する。２：１ＭＵＸ４０５，４０
６のそれぞれは、多重化された２ｍｂ／ｓのデータ信号
Ｄ１２，Ｄ３４およびＤ５６，Ｄ７８をさらに多重化し
て、４ｍｂ／ｓのデータ信号Ｄ１４，Ｄ５８を出力す
る。２：１ＭＵＸ４０７は、多重化された４ｍｂ／ｓの
Ｄ１４，Ｄ５８を多重化して、８ｍｂ／ｓのシリアルな
データ信号Ｄ１８を出力する。Ｄ−Ｆ／Ｆ４１２は、８
個の入力データ信号Ｄ１〜Ｄ８の全てを多重化したデー
タ信号Ｄ１８をリタイミングする。シリアルに接続され
た逓倍器４０９〜４１１のそれぞれは、入力した信号の
２逓倍信号を発生する。逓倍器４０９は、ｍＨｚのクロ
ック入力信号Ｃ１を入力して、Ｃ１を２逓倍したクロッ
ク信号を発生する。逓倍器４１０は逓倍器４０９の出力
を入力し、逓倍器４１１は逓倍器４１０の出力を入力す
る。As shown in FIG. 4, 2: 1 MUX 401 to
404 each have an mb / s input data signal D1,
D2, D3, D4, D5, D6, D7, and D8 are multiplexed to generate 2 mb / s data signals D12, D34,
D56 and D78 are output. 2: 1 MUX405, 40
6 further multiplexes the multiplexed 2 mb / s data signals D12 and D34 and D56 and D78, and outputs 4 mb / s data signals D14 and D58. The 2: 1 MUX 407 multiplexes the multiplexed D4 and D58 of 4 mb / s, and outputs a serial data signal D18 of 8 mb / s. DF / F 412 is 8
The data signal D18 obtained by multiplexing all of the input data signals D1 to D8 is retimed. Each of the serially connected multipliers 409 to 411 generates a double signal of the input signal. The multiplier 409 receives the mHz clock input signal C1 and generates a clock signal obtained by doubling C1. The multiplier 410 receives the output of the multiplier 409, and the multiplier 411 receives the output of the multiplier 410.
【００３４】ｍＨｚのクロック入力信号Ｃ１は、外部か
ら入力されるクロック信号またはバッファ回路（不図
示）を介して供給される信号であり、バッファ回路４０
８を介して２：１ＭＵＸ４０１〜４０４に供給される。
また、クロック入力信号Ｃ１はバッファ回路４０８を介
して逓倍器４０９に入力される。逓倍器４０９に入力さ
れたクロック入力信号Ｃ１は、２倍の周波数（２ｍＨ
ｚ）のクロック信号Ｃ２＊となって、２：１ＭＵＸ４０
５，４０６に供給される。また、クロック信号Ｃ２＊は
逓倍器４１０に入力される。逓倍器４１０に入力された
クロック信号Ｃ２＊は、２倍の周波数（４ｍＨｚ）のク
ロック信号Ｃ３＊となって、２：１ＭＵＸ４０７に供給
される。また、クロック信号Ｃ３＊は逓倍器４１１に入
力される。逓倍器４１１に入力されたクロック信号Ｃ３
＊は、２倍の周波数（８ｍＨｚ）のクロック信号Ｃ４＊
となって、Ｄ−Ｆ／Ｆ４１２のクロック端子に入力され
る。Ｄ−Ｆ／Ｆ４１２は、逓倍器４１１で倍周された８
ｍＨｚのクロック信号Ｃ４＊で同期されて、８ｍｂ／ｓ
の多重化されたデータ信号Ｄ１８をリタイミングする。The mHz clock input signal C1 is an externally input clock signal or a signal supplied via a buffer circuit (not shown).
8 to the 2: 1 MUXs 401-404.
The clock input signal C1 is input to the multiplier 409 via the buffer circuit 408. The clock input signal C1 input to the multiplier 409 has a double frequency (2 mH
z) becomes the clock signal C2 * and becomes 2: 1 MUX40
5,406. The clock signal C2 * is input to the multiplier 410. The clock signal C2 * input to the multiplier 410 becomes a clock signal C3 * having a double frequency (4 mHz) and is supplied to the 2: 1 MUX 407. Further, the clock signal C3 * is input to the multiplier 411. The clock signal C3 input to the multiplier 411
* Is the clock signal C4 * of twice the frequency (8 mHz)
And is input to the clock terminal of the DF / F 412. The DF / F 412 is multiplied by 8 by the multiplier 411.
8 mb / s synchronized with the mHz clock signal C4 *
Of the multiplexed data signal D18.
【００３５】図５は、図４に示した周波数逓倍器の構成
を示すブロック図である。図５に示した周波数逓倍器
は、整合回路４２１，４２５と、ＦＥＴ４２２と、スタ
ブ４２３，４２４とを有する構成となっている。ＦＥＴ
４２２のゲートには、整合回路４２１を介して入力信号
（ここでは、ｍＨｚのクロック信号とする）が入力され
る。ＦＥＴ４２２のゲートは、ピンチオフ付近にバイア
スされている。ＦＥＴ４２２のドレインからは、ｍＨｚ
のクロック信号の偶数次の成分を多く含む電流波形が出
力される。ＦＥＴ４２２のドレイン側では、スタブ４２
３，４２４を用いて不要な周波数成分を抑制して、整合
回路４２５を介して２ｍＨｚの成分を取り出して出力す
る。FIG. 5 is a block diagram showing a configuration of the frequency multiplier shown in FIG. The frequency multiplier shown in FIG. 5 has a configuration including matching circuits 421 and 425, an FET 422, and stubs 423 and 424. FET
An input signal (here, a clock signal of mHz) is input to the gate of 422 via the matching circuit 421. The gate of FET 422 is biased near pinch-off. MHz from the drain of the FET 422
A current waveform including many even-order components of the clock signal is output. On the drain side of the FET 422, the stub 42
Unnecessary frequency components are suppressed using 3,424, and a 2 mHz component is extracted and output via the matching circuit 425.
【００３６】以上説明したように第４の実施の形態にお
いては、データの多重化の方向とクロックの倍周の時間
方向とが同じであるので、各段のタイミング設計を容易
にすることができる。また、最終段のＤ−Ｆ／Ｆ４１２
のクロック端子に入力するクロック信号に遅延時間の大
きな遅延回路を設けなくても良い。さらに、倍周回路と
して用いた周波数逓倍器は、１個のＦＥＴを用いる構成
のものを示したが、他のトランジスタや２個のトランジ
スタを用いたバランス型のアナログ周波数逓倍器を用い
ても同様に実現することができる。As described above, in the fourth embodiment, since the direction of data multiplexing is the same as the time direction of clock multiplication, the timing design of each stage can be facilitated. . Also, the DF / F 412 at the last stage
It is not necessary to provide a delay circuit with a large delay time for the clock signal input to the clock terminal. Furthermore, although the frequency multiplier used as the frequency multiplier circuit has a configuration using one FET, the same applies to the case where a balanced analog frequency multiplier using another transistor or two transistors is used. Can be realized.
【００３７】［第５の実施の形態］図６は、本発明の第
５の実施の形態におけるマルチプレクサの基本的な構成
を示すブロック図である。図６に示したマルチプレクサ
のデータ多重部は、図１に示した第１の実施の形態の場
合と同様に、２：１ＭＵＸを縦に積み上げた構成となっ
ており、２：１ＭＵＸ５０１〜５０７と、Ｄ−Ｆ／Ｆ５
１７とを有する構成となっている。また、クロック発生
部は、図２に示した第２の実施の形態の場合と同様に、
９０度位相可変器５０８，５１０，５１２と、ＥＸ−Ｏ
Ｒ回路５０９，５１１，５１３とを有する構成となって
いる。[Fifth Embodiment] FIG. 6 is a block diagram showing a basic configuration of a multiplexer according to a fifth embodiment of the present invention. The data multiplexing unit of the multiplexer shown in FIG. 6 has a configuration in which 2: 1 MUXs are vertically stacked, as in the case of the first embodiment shown in FIG. 1, and 2: 1 MUXs 501 to 507; DF / F5
17 are provided. Further, the clock generation unit is similar to the second embodiment shown in FIG.
90-degree phase changers 508, 510, 512 and EX-O
It has a configuration including R circuits 509, 511, and 513.
【００３８】図６に示すように、２：１ＭＵＸ５０１〜
５０４のそれぞれは、ｍｂ／ｓの入力データ信号Ｄ１，
Ｄ２と、Ｄ３，Ｄ４と、Ｄ５，Ｄ６と、Ｄ７，Ｄ８とを
多重化して、２ｍｂ／ｓのデータ信号Ｄ１２，Ｄ３４，
Ｄ５６，Ｄ７８を出力する。２：１ＭＵＸ５０５，５０
６のそれぞれは、多重化された２ｍｂ／ｓのデータ信号
Ｄ１２，Ｄ３４およびＤ５６，Ｄ７８をさらに多重化し
て、４ｍｂ／ｓのデータ信号Ｄ１４，Ｄ５８を出力す
る。２：１ＭＵＸ５０７は、多重化された４ｍｂ／ｓの
Ｄ１４，Ｄ５８を多重化して、８ｍｂ／ｓのシリアルな
データ信号Ｄ１８を出力する。Ｄ−Ｆ／Ｆ５１４は、８
個の入力データ信号Ｄ１〜Ｄ８の全てを多重化したデー
タ信号Ｄ１８をリタイミングする。シリアルに接続され
たＥＸ−ＯＲ回路５０９，５１１，５１３のそれぞれ
は、入力した信号と９０度位相が可変された信号とを入
力して、入力した信号の２逓倍信号を発生する。ＥＸ−
ＯＲ回路５０９は、ｍＨｚのクロック入力信号Ｃ１を入
力して、Ｃ１を２逓倍したクロック信号を発生する。Ｅ
Ｘ−ＯＲ回路５１１はＥＸ−ＯＲ回路５０９の出力を入
力し、ＥＸ−ＯＲ回路５１３はＥＸ−ＯＲ回路５１１の
出力を入力する。As shown in FIG. 6, 2: 1 MUX 501-
504 each have an mb / s input data signal D1,
D2, D3, D4, D5, D6, D7, and D8 are multiplexed to generate 2 mb / s data signals D12, D34,
D56 and D78 are output. 2: 1 MUX 505, 50
6 further multiplexes the multiplexed 2 mb / s data signals D12 and D34 and D56 and D78, and outputs 4 mb / s data signals D14 and D58. The 2: 1 MUX 507 multiplexes the multiplexed D4 and D58 of 4 mb / s and outputs a serial data signal D18 of 8 mb / s. DF / F514 is 8
The data signal D18 obtained by multiplexing all of the input data signals D1 to D8 is retimed. Each of the serially connected EX-OR circuits 509, 511, and 513 receives the input signal and the signal whose phase is changed by 90 degrees, and generates a double signal of the input signal. EX-
The OR circuit 509 receives the clock input signal C1 of mHz and generates a clock signal obtained by doubling C1. E
The X-OR circuit 511 receives the output of the EX-OR circuit 509, and the EX-OR circuit 513 receives the output of the EX-OR circuit 511.
【００３９】ｍＨｚのクロック入力信号Ｃ１は、外部か
ら入力されるクロック信号またはバッファ回路（不図
示）を介して供給される信号であり、２：１ＭＵＸ５０
１〜５０４に供給される。また、クロック入力信号Ｃ１
はＥＸ−ＯＲ回路５０９および９０度位相可変器５０８
に入力される。９０度位相可変器５０８に入力されたｍ
Ｈｚのクロック入力信号Ｃ１は、９０度位相が可変され
てＥＸ−ＯＲ回路５０９および２：１ＭＵＸ５０１〜５
０４に入力される。クロック入力信号Ｃ１および９０度
位相可変器５０８で９０度位相が可変された信号は、Ｅ
Ｘ−ＯＲ回路５０９に入力され、２倍の周波数（２ｍＨ
ｚ）のクロック信号Ｃ２＊となって、２：１ＭＵＸ５０
５，５０６に供給される。また、クロック信号Ｃ２＊は
ＥＸ−ＯＲ回路５１１および９０度位相可変器５１０に
入力される。９０度位相可変器５１０に入力された２ｍ
Ｈｚのクロック信号Ｃ２＊は、９０度位相が可変されて
ＥＸ−ＯＲ回路５１１および２：１ＭＵＸ５０５，５０
６に入力される。クロック信号Ｃ２＊および９０度位相
可変器５１０で９０度位相が可変された信号は、ＥＸ−
ＯＲ回路５１１に入力され、２倍の周波数（４ｍＨｚ）
のクロック信号Ｃ３＊となって、２：１ＭＵＸ５０７に
供給される。また、クロック信号Ｃ３＊はＥＸ−ＯＲ回
路５１３および９０度位相可変器５１２に入力される。
９０度位相可変器５１２に入力された４ｍＨｚのクロッ
ク信号Ｃ３＊は、９０度位相が可変されてＥＸ−ＯＲ回
路５１３および２：１ＭＵＸ５０７に入力される。クロ
ック信号Ｃ３＊および９０度位相可変器５１２で９０度
位相が可変された信号は、ＥＸ−ＯＲ回路５１３に入力
され、２倍の周波数（８ｍＨｚ）のクロック信号Ｃ４＊
となって、Ｄ−Ｆ／Ｆ５１４のクロック端子に入力され
る。Ｄ−Ｆ／Ｆ５１４は、ＥＸ−ＯＲ回路５１３で倍周
された８ｍＨｚのクロック信号Ｃ４＊で同期されて、８
ｍｂ／ｓの多重化されたデータ信号Ｄ１８をリタイミン
グする。The mHz clock input signal C1 is a clock signal input from the outside or a signal supplied via a buffer circuit (not shown), and is a 2: 1 MUX 50
1 to 504. Also, the clock input signal C1
Is an EX-OR circuit 509 and a 90-degree phase changer 508
Is input to M input to the 90-degree phase changer 508
The frequency of the clock input signal C1 of 90 Hz is changed by 90 degrees, and the EX-OR circuit 509 and the 2: 1 MUXs 501 to 5
04 is input. The clock input signal C1 and the signal whose phase is changed by 90 degrees by the 90-degree phase changer 508 are represented by E
The signal is input to the X-OR circuit 509 and doubled in frequency (2 mH
z) becomes the clock signal C2 * and becomes 2: 1 MUX50
5,506. The clock signal C2 * is input to the EX-OR circuit 511 and the 90-degree phase changer 510. 2 m input to the 90-degree phase changer 510
The frequency of the clock signal C2 * of 90 Hz is changed by 90 degrees, and the EX-OR circuit 511 and the 2: 1 MUXs 505, 50
6 is input. The clock signal C2 * and the signal whose phase is changed by 90 degrees by the 90-degree phase changer 510 are EX-
Input to OR circuit 511, double frequency (4mHz)
The clock signal C3 * is supplied to the 2: 1 MUX 507. The clock signal C3 * is input to the EX-OR circuit 513 and the 90-degree phase changer 512.
The 4 mHz clock signal C3 * input to the 90-degree phase changer 512 is input to the EX-OR circuit 513 and the 2: 1 MUX 507 with the phase changed by 90 degrees. The clock signal C3 * and the signal whose phase is changed by 90 degrees by the 90-degree phase changer 512 are input to the EX-OR circuit 513, and the clock signal C4 * having a double frequency (8 mHz) is input.
And is input to the clock terminal of the DF / F 514. The DF / F 514 is synchronized with the 8 mHz clock signal C4 * multiplied by the EX-OR circuit 513, and
The mb / s multiplexed data signal D18 is retimed.
【００４０】図７は、図６に示した２：１ＭＵＸの構成
を示すブロック図である。図７を用いて、データとクロ
ックとのタイミング関係を解りやすく説明する。FIG. 7 is a block diagram showing the configuration of the 2: 1 MUX shown in FIG. The timing relationship between the data and the clock will be described with reference to FIG.
【００４１】図７に示した２：１ＭＵＸは、入力データ
信号ＤＡを入力するマスター・スレーブからなるＤ−Ｆ
／Ｆ５１５と、入力データ信号ＤＢを入力するマスター
・スレーブ・マスターからなるＤ−Ｆ／Ｆ５１６と、Ｄ
−Ｆ／Ｆ５１５，５１６から出力されるデータＳＤＡ，
ＳＤＢを入力して多重化するセレクタ回路５１７と、セ
レクタ回路のデータ取込み信号を出力する９０度位相可
変器５１８と、ＥＸ−ＯＲ回路５１９と、セレクタ回路
５１７から出力されるデータＤＡＢを入力してリタイミ
ングし、データＳＤＡＢを出力するＤ−Ｆ／Ｆ５２０と
を有する構成となっている。ここで、Ｄ−Ｆ／Ｆ５１
５，５１６は一対となって、それぞれパラレルな入力信
号ＤＡ，ＤＢを入力する。クロック入力信号ＣＬＫは、
外部から入力される信号またはバッファ回路（不図示）
を介して供給される信号であり、Ｄ−Ｆ／Ｆ５１５，５
１６に供給される。また、クロック入力信号ＣＬＫは、
９０度位相可変器５１８に入力され、９０度位相が可変
されたクロック信号ＣＬＫ＊となってセレクタ回路５１
７のデータ取込み信号となる。さらに、クロック入力信
号ＣＬＫおよびクロック信号ＣＬＫはＥＸ−ＯＲ回路５
１９に入力され、２倍の周波数をもつクロック信号ＣＬ
Ｋ２が出力され、Ｄ−Ｆ／Ｆ５２０のクロック端子に入
力される。The 2: 1 MUX shown in FIG. 7 is a DF comprising a master / slave for inputting an input data signal DA.
/ F 515, a DF / F 516 comprising a master / slave master for inputting the input data signal DB,
Data SDA output from the F / Fs 515 and 516,
A selector circuit 517 for inputting and multiplexing the SDB, a 90-degree phase changer 518 for outputting a data fetch signal of the selector circuit, an EX-OR circuit 519, and data DAB output from the selector circuit 517. And a DF / F 520 for retiming and outputting data SDAB. Here, DF / F51
5 and 516 are paired and input parallel input signals DA and DB, respectively. The clock input signal CLK is
Externally input signal or buffer circuit (not shown)
DF / F 515, 5
16. The clock input signal CLK is
The clock signal CLK * input to the 90-degree phase changer 518 and having a 90-degree phase changed becomes the selector circuit 51
7 is the data fetch signal. Further, the clock input signal CLK and the clock signal CLK are supplied to the EX-OR circuit 5
19, a clock signal CL having a double frequency
K2 is output and input to the clock terminal of the DF / F 520.
【００４２】図８は、図７に示した２：１ＭＵＸの動作
を説明するためのタイミングチャートである。図８に示
すように、入力データ信号ＤＡ、ＤＢはそれぞれ、Ｄ−
Ｆ／Ｆ５１５，５１６において、入力されたクロック入
力信号ＣＬＫに同期される。セレクタ回路５１７は、９
０度位相可変器５１８においてクロック入力信号ＣＬＫ
の９０度位相が可変されたクロック信号ＣＬＫ＊によっ
てデータ取込み信号を切り替える。すなわち、クロック
信号ＣＬＫ＊が“Ｌ”レベルのときにはＤ−Ｆ／Ｆ５１
５から出力されるデータ信号ＳＤＡが取り込まれ、クロ
ック信号ＣＬＫ＊が“Ｈ”レベルのときにはＤ−Ｆ／Ｆ
５１６から出力されるデータ信号ＳＤＢが取り込まれ
る。したがって、セレクタ回路５１７からは、入力デー
タ信号ＤＡ，ＤＢを多重化した信号ＤＡＢが出力され
る。この多重化データ信号は、Ｄ−Ｆ／Ｆ５２０を介し
て、クロック信号ＣＬＫ２に同期した多重化データ信号
ＳＤＡＢとして出力される。FIG. 8 is a timing chart for explaining the operation of the 2: 1 MUX shown in FIG. As shown in FIG. 8, input data signals DA and DB are D-
The F / Fs 515 and 516 synchronize with the input clock input signal CLK. The selector circuit 517 has 9
Clock input signal CLK at 0 degree phase changer 518
The data fetch signal is switched by the clock signal CLK * whose phase has been changed by 90 degrees. That is, when the clock signal CLK * is at the “L” level, the DF / F 51
5 is taken in, and when clock signal CLK * is at "H" level, DF / F
Data signal SDB output from 516 is captured. Therefore, signal DAB obtained by multiplexing input data signals DA and DB is output from selector circuit 517. This multiplexed data signal is output as a multiplexed data signal SDAB synchronized with the clock signal CLK2 via the DF / F 520.
【００４３】以上説明したように第５の実施の形態にお
いては、データの多重化の方向とクロックの倍周の時間
方向とが同じであるので、各段のタイミング設計を容易
にすることができる。また、最終段のＤ−Ｆ／Ｆ５１４
のクロック端子に入力するクロック信号に遅延時間の大
きな遅延回路を設けなくても良い。さらに、２：１ＭＵ
Ｘのセレクタ回路５１７に供給するクロック信号ＣＬＫ
＊は、前段のＤ−Ｆ／Ｆ５１５，５１６に供給されるク
ロック信号ＣＬＫに対して９０度の位相差をもつので、
クロックのマージンを大きくすることができる。As described above, in the fifth embodiment, since the direction of data multiplexing is the same as the time direction of clock doubling, the timing design of each stage can be facilitated. . Also, the DF / F 514 at the last stage
It is not necessary to provide a delay circuit with a large delay time for the clock signal input to the clock terminal. In addition, 2: 1 MU
Clock signal CLK supplied to X selector circuit 517
* Has a phase difference of 90 degrees with respect to the clock signal CLK supplied to the DF / Fs 515 and 516 at the preceding stage.
The clock margin can be increased.
【００４４】[0044]
【発明の効果】以上説明したように本発明は、データの
多重化の方向とクロックの倍周の時間方向とが同じであ
るので、各段のタイミング設計を容易にすることがで
き、タイミングマージンを大きく確保することができる
という効果を有する。また、各段のタイミングを合わせ
るために遅延時間の大きな遅延回路を設ける必要がない
という効果を有する。As described above, according to the present invention, since the direction of data multiplexing and the time direction of clock multiplication are the same, the timing design of each stage can be facilitated and the timing margin can be improved. Has a large effect. Further, there is an effect that it is not necessary to provide a delay circuit having a large delay time in order to match the timing of each stage.
【図１】本発明の第１の実施の形態におけるマルチプレ
クサの基本的な構成を示すブロック図FIG. 1 is a block diagram showing a basic configuration of a multiplexer according to a first embodiment of the present invention.
【図２】本発明の第２の実施の形態におけるマルチプレ
クサの基本的な構成を示すブロック図FIG. 2 is a block diagram showing a basic configuration of a multiplexer according to a second embodiment of the present invention.
【図３】本発明の第３の実施の形態におけるマルチプレ
クサの基本的な構成を示すブロック図FIG. 3 is a block diagram showing a basic configuration of a multiplexer according to a third embodiment of the present invention.
【図４】本発明の第４の実施の形態におけるマルチプレ
クサの基本的な構成を示すブロック図FIG. 4 is a block diagram showing a basic configuration of a multiplexer according to a fourth embodiment of the present invention.
【図５】図４に示した周波数逓倍器の構成を示すブロッ
ク図FIG. 5 is a block diagram showing a configuration of the frequency multiplier shown in FIG. 4;
【図６】本発明の第５の実施の形態におけるマルチプレ
クサの基本的な構成を示すブロック図FIG. 6 is a block diagram showing a basic configuration of a multiplexer according to a fifth embodiment of the present invention.
【図７】図６に示した２：１ＭＵＸの構成を示すブロッ
ク図FIG. 7 is a block diagram showing a configuration of the 2: 1 MUX shown in FIG. 6;
【図８】図７に示した２：１ＭＵＸの動作を説明するた
めのタイミングチャートFIG. 8 is a timing chart for explaining the operation of the 2: 1 MUX shown in FIG. 7;
【図９】従来例におけるマルチプレクサの基本的な構成
を示すブロック図FIG. 9 is a block diagram showing a basic configuration of a conventional multiplexer.
【図１０】図９に示した２：１ＭＵＸの構成を示すブロ
ック図FIG. 10 is a block diagram showing a configuration of the 2: 1 MUX shown in FIG. 9;
【図１１】図１０に示した２：１ＭＵＸの動作を説明す
るためのタイミングチャートFIG. 11 is a timing chart for explaining the operation of the 2: 1 MUX shown in FIG. 10;
【符号の説明】 １０１〜１０７，２０１〜２０７，３０１〜３０７，４
０１〜４０７，５０１〜５０７，１００１〜１００７
２：１ＭＵＸ １１１，２１４，３１２，４１２，５１４〜５１６，５
２０，１０１１，１０２１，１０２２，１０２５ Ｄ
−Ｆ／Ｆ １０８〜１１０ 倍周器 ２０８，２１０，２１２，５０８，５１０，５１２，５
１８ ９０度位相可変器 ２０９，２１１，２１３，５０９，５１１，５１３，５
１９ ＥＸ−ＯＲ回路 ３０８，４０８ バッファ回路 ３０９〜３１１ ギルバートセル型ミキサ回路 ４０９〜４１１ アナログ型周波数逓倍器 ４２１，４２５ 整合回路 ４２２ ＦＥＴ ４２３，４２４ スタブ ５１７，１０２３ セレクタ回路 １００８〜１０１０ 分周器 １０１２，１０１３ 遅延回路 １０２４ Ｔ−Ｆ／Ｆ[Description of Signs] 101 to 107, 201 to 207, 301 to 307, 4
01 to 407, 501 to 507, 1001 to 1007
2: 1 MUX 111, 214, 312, 412, 514 to 516, 5
20, 1011, 1021, 1022, 1025 D
-F / F 108 to 110 Doubler 208, 210, 212, 508, 510, 512, 5
18 90-degree phase changer 209, 211, 213, 509, 511, 513, 5
19 EX-OR circuit 308, 408 Buffer circuit 309-311 Gilbert cell type mixer circuit 409-411 Analog type frequency multiplier 421, 425 Matching circuit 422 FET 423, 424 Stub 517, 1023 Selector circuit 1008-1010 Divider 1012 1013 Delay circuit 1024 TF / F
Claims (5)
を有し、並列の入力データ信号を直列のデータ信号に多
重化するマルチプレクサにおいて、 該クロック発生部が、それぞれが入力した信号の２倍の
周波数を持つ信号を発生するＮ個の倍周回路を有し、該
入力データ信号に相当する周波数のクロック信号をクロ
ック入力信号として入力して、該クロック入力信号の２
N 倍の周波数を持つクロック信号を出力し、 該Ｎ個の倍周回路のうちの第１の倍周回路が、該クロッ
ク入力信号の２倍の周波数を持つ第１のクロック信号を
発生し、 該Ｎ個の倍周回路のうちの第２の倍周回路が、該第１の
クロック信号の２倍の周波数を持つ第２のクロック信号
を発生し、 該Ｎ個の倍周回路のうちの第Ｎの倍周回路が、第（Ｎ−
１）のクロック信号の２倍の周波数を持つ第Ｎのクロッ
ク信号を発生し、 該クロック入力信号の２N 倍の周波数を持つ該第Ｎのク
ロック信号を、該データ多重部の出力データである該直
列のデータ信号のタイミングを制御する出力段に供給す
ることを特徴とする、マルチプレクサ。1. A multiplexer having a clock generation unit and a plurality of data multiplexing units for multiplexing a parallel input data signal into a serial data signal, wherein the clock generation unit is twice as large as a signal input thereto. N frequency-multiplier circuits for generating a signal having a frequency of .times..times..times..times..times..times..times.
Outputting a clock signal having N times the frequency, wherein a first one of the N number of frequency generating circuits generates a first clock signal having a frequency twice as high as the clock input signal; A second frequency multiplier of the N frequency multipliers generates a second clock signal having a frequency twice as high as the first clock signal; The N-th multiplying circuit is the (N-
An N-th clock signal having a frequency twice that of the clock signal of 1) is generated, and the N-th clock signal having a frequency of 2 N times that of the clock input signal is output data of the data multiplexing unit. A multiplexer for supplying the serial data signal to an output stage for controlling the timing of the serial data signal.
度位相可変回路と排他的論理和回路とを備えることを特
徴とする、請求項１に記載のマルチプレクサ。2. The method according to claim 2, wherein each of the N number of frequency multipliers comprises 90
2. The multiplexer according to claim 1, further comprising a variable phase circuit and an exclusive OR circuit.
サ回路を備えることを特徴とする、請求項１に記載のマ
ルチプレクサ。3. The multiplexer according to claim 1, wherein each of the N frequency multipliers includes a mixer circuit.
ンジスタをＣ級動作させて高調波成分を拾うアナログ型
周波数逓倍回路を備えることを特徴とする、請求項１に
記載のマルチプレクサ。4. The multiplexer according to claim 1, wherein each of said N number of frequency multiplying circuits includes an analog type frequency multiplying circuit that operates a transistor in class C to pick up a harmonic component.
第１のデータを入力する第１のフリップフロップ回路
と、第２のデータを入力する第２のフリップフロップ回
路と、該第１のフリップフロップ回路および該第２のフ
リップフロップ回路の出力を入力するセレクタ回路と、
９０度位相可変回路と排他的論理和回路とを備え、 該９０度位相可変回路に入力されるクロック信号と同位
相の第１のクロック信号を、該第１のフリップフロップ
回路および該第２のフリップフロップ回路に供給し、 該９０度位相可変回路から出力されるクロック信号と同
位相の第２のクロック信号を、該セレクタ回路に供給す
ることを特徴とする、請求項１に記載のマルチプレク
サ。5. Each of the plurality of data multiplexing units includes:
A first flip-flop circuit for inputting first data, a second flip-flop circuit for inputting second data, and an output of the first flip-flop circuit and an output of the second flip-flop circuit; A selector circuit;
A 90-degree phase variable circuit and an exclusive OR circuit, wherein the first clock signal having the same phase as the clock signal input to the 90-degree phase variable circuit is supplied to the first flip-flop circuit and the second 2. The multiplexer according to claim 1, wherein a second clock signal supplied to a flip-flop circuit and having the same phase as a clock signal output from the 90-degree phase variable circuit is supplied to the selector circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9164679A JPH1117636A (en) | 1997-06-20 | 1997-06-20 | Multiplexer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9164679A JPH1117636A (en) | 1997-06-20 | 1997-06-20 | Multiplexer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117636A true JPH1117636A (en) | 1999-01-22 |
Family
ID=15797795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9164679A Pending JPH1117636A (en) | 1997-06-20 | 1997-06-20 | Multiplexer |
Country Status (1)
| Country | Link |
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