JPH1117118A

JPH1117118A - 半導体デバイス

Info

Publication number: JPH1117118A
Application number: JP9185959A
Authority: JP
Inventors: Minoru Yoshida; 稔吉田; Yasuhiko Nishikubo; 靖彦西久保
Original assignee: INOTETSUKU KK
Current assignee: INOTETSUKU KK
Priority date: 1997-06-26
Filing date: 1997-06-26
Publication date: 1999-01-22
Anticipated expiration: 2017-06-26
Also published as: US5914525A; FR2766006B1; FR2766006A1; JP3328168B2

Abstract

(57)【要約】【課題】従来からの外づけインダクタンスを不要とし
て、インダクタンスを一体化した半導体デバイスを実現
し、インダクタンスを用いる電子部品を小型化できるよ
うにすること、また、このような電子部品の構成点数を
削減して、コストダウンを図ることを目的とする。【解決手段】半導体ウエハチップ上面に形成した集積回
路と、この半導体ウエハチップの側面に形成したインダ
クタンスとからなる。また、集積回路に、インダクタン
スを接続し、共振回路を構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体デバイス
に関し、詳しくは携帯電話機、パーソナル携帯情報機器
などに用いる超小型機能電子部品を実現するのに最適な
半導体デバイスに関する。

【０００２】

【従来の技術】近年は、PHS、PDA（携帯情報機器）など
といった情報機器が盛んに使用されている。これらの情
報機器には小型化の要求が著しい。そして、このような
小型化の要求に応じるために、電子回路部品をできるだ
け小さくする努力が払われている。例えば、信号の送受
信に必要な共振回路として、図６に示すように、半導体
ウエハチップW3からなる半導体デバイス３の上面にキャ
パシタンスを含む集積回路３１を形成し、この集積回路
３１には、外づけインダクタンス、すなわちコイル３０
を接続している。

【０００３】

【発明が解決しようとする課題】しかし、従来、小型通
信機器を構成するうえで、小型化を阻む一番の原因は、
受信・送信の共振回路を構成するのに必要な上記コイル
３０の存在であった。電子回路およびキャパシタンス
は、半導体ウエハチップの同一平面上に容易に実現でき
る。しかし、インダクタンスを同一平面上に形成するこ
とは、あまり得策ではない。例えば、図５に示すように
インダクタンス４２を半導体デバイス４のウエハチップ
上に平面コイル状に作成することはできる。しかし、イ
ンダクタンス容量を大きくするために、コイルの直径や
巻き数を十分に確保しようとすると、ウエハチップ上
で、インダクタンスが占める面積が大きくなってしま
う。そのため、ウエハチップ表面積を大きくしまければ
ならなくなると、これも、小型化に反する。

【０００４】このように、ウエハチップ表面にインダク
タンスを形成することは、あまり有利ではないので、コ
イル３０を外づけにしていたのである。この外づけのイ
ンダクタンスが、情報機器の超小型化実現の大きな阻害
要因となっていた。また外づけインダクタンスの使用
は、部品点数および組み付け工数の点からも、コストア
ップの一因になっていた。そこで、この発明は、従来か
らの外づけインダクタンスを不要として、インダクタン
スを一体化した半導体デバイスを実現し、インダクタン
スを用いる電子部品を小型化できるようにすることを目
的とする。また、このような電子部品の構成点数を削減
して、コストダウンを図ることを目的とする。

【０００５】

【課題を解決するための手段】第１の発明の半導体デバ
イスは、半導体ウエハチップ上面に形成した集積回路
と、この半導体ウエハチップの側面に形成したインダク
タンスとからなる点に特徴を有する。第２の発明は、第
１の発明を前提とし、集積回路に、インダクタンスを接
続し、共振回路を構成した点に特徴を有する。第３の発
明は、上記第１、または第２の発明における半導体ウエ
ハチップ形状が、多角柱である点に特徴を有する。

【０００６】

【発明の実施の形態】図１〜図３に示す第１実施例の半
導体デバイス１は、半導体ウエハチップW1の表面上に集
積回路１１、半導体ウエハチップW1の外側面にインダク
タンス１２を形成している。このようにした半導体デバ
イス１は、集積回路１１とインダクタンス１２とを接続
導体１０１、１０２によって一体化している。そして、
上記ウエハチップW1は、底面が正方形の四角柱である。
なお、図２は、図１の半導体デバイス１を上面から見た
概略図で、図３は、側面から見た概略図である。また、
これらの図において、インダクタンス１２を形成する導
体部分を太線で表わしている。

【０００７】ここで、図１の半導体デバイス１を製造す
る方法の一例を説明する。まず、この半導体デバイス１
の集積回路１１は、従来からある集積回路の製造方法で
半導体ウエハ上に製造され、これをダイシングして個々
のウエハチップW1にする。その後、図１および、図３に
示すように、ウエハチップW1の側面にコイル状に導体を
巻き付けたようなインダクタンス１２を形成する。この
インダクタンス１２は、PVD、CVDなどのメタル蒸着堆積
装置と写真製版技術を用いた半導体製造技術によって、
作製することができる。むろん、インダクタンス１２形
成時には、集積回路１１はマスキングされていなければ
ならないのは当然である。それから、集積回路１１とイ
ンダクタンス１２は、接続導体１０１、１０２を介して
接続され、半導体デバイス１となる。

【０００８】この製造説明は一例であり、現在の既知技
術を用いて種々の製造方法が考えられるのは当然であ
る。例えば、インダクタンス１２は転写方式の印刷など
によっても十分可能である。また、接続導体１０１、１
０２はインダクタンス１２と同時に、メタル堆積装置あ
るいは印刷方式などによって生成できることは言うまで
もない。このように構成した半導体デバイス１は、集積
回路１１とインダクタンス１２とを接続導体１０１、１
０２で接続しているので、そのままで共振回路を構成す
ることができるが、必ずしも、集積回路１１とインダク
タンス１２とは、あらかじめ接続しておかなくても良
い。集積回路１１とインダクタンス１２とのそれぞれの
接続端子を半導体デバイス１の外部に形成しておけば、
必要に応じて、外部で互いを接続することもできるし、
例えば、インダクタンス１２を集積回路１１と接続する
のではなく、他のデバイスと接続することもできる。

【０００９】次に、第１実施例のインダクタンス１２の
ようにチップ外側面に生成した場合と、図５に示す半導
体デバイス４のようにウエハチップ表面に平面コイル状
のインダクタンス４２を生成した場合とのインダクタン
ス容量Ｌを、シミュレーションによって計算し、比較す
る。（シミュレーション条件）シミュレータ：米国AnSoft社製、電磁界シミュレータMaxwell チップ厚さ：８００μｍ堆積導体：銅（導電率＝５．８×１０⁷ｍｈｏ／ｍ）導体ライン＆スペース：２０μｍ、２０μｍ導体堆積厚み：１０μｍ

【００１０】（シミュレーション）図５のように、半導体デバイス４の表面に、インダク
タンス４２を平面コイル状に形成したときのインダクタ
ンス容量Ｌ４２を計算する。ただし、半導体デバイスの
底面は１ｍｍ×１ｍｍの正方形とする。インダクタンス容量：Ｌ４２＝６．８９×１０^-8Ｈ図１のように、半導体デバイス１の外側面一杯にイン
ダクタンス１２を生成したときのインダクタンス容量Ｌ
１２を計算する。ただし、半導体デバイスの底面は１ｍ
ｍ×１ｍｍの正方形とする。インダクタンス容量：Ｌ１２＝３．８６×１０^-7Ｈ

【００１１】半導体デバイスの底面を１０ｍｍ×１０
ｍｍの正方形とし、図１と同様に外側面部一杯にインダ
クタンス１２を生成したときのインダクタンス容量Ｌ１
２を計算する。インダクタンス容量：Ｌ１２＝１．０２×１０^-5Ｈなお、上記シミュレーションに用いた計算式は、複雑な
ので、ここでは省略するが、インダクタンス容量は、コ
イル巻き数とコイル径が増加すればそれに伴って増加す
るものである。

【００１２】上記シミュレーション、の結果より、
同じ大きさの半導体デバイスに形成したインダクタンス
において、半導体デバイスの表面に平面的に形成した場
合のインダクタンス容量Ｌ４２に比べて、側面に形成
した場合のインダクタンス容量Ｌ１２の方が大きいこ
とが解る。しかも、上記シミュレーション、つまり図
５の半導体デバイス４は、インダクタンス４２だけを備
えたものである。集積回路部分を全て犠牲にして、イン
ダクタンス４２を形成したのにもかかわらず、ウエハチ
ップ外側面に形成した図１のインダクタンス１２のイン
ダクタンス容量Ｌ１２に及ばない。

【００１３】また、シミュレーションの結果から半導
体デバイスの底面積を大きくすることで、インダクタン
ス容量Ｌ１２が大きくなることがわかる。これは、イン
ダクタンス１２のコイル直径が大きくなるためである。
もし、図５に示すように、インダクタンス４２を半導体
デバイス４のウエハチップ全平面上に作ると、この半導
体デバイス４は、インダクタンスのみの半導体デバイス
となってしまい、集積回路を別に設けなければならな
い。これでは、外づけインダクタンスとほとんど変わら
ないので、現実にはこのようなことはしない。

【００１４】かといって、ウエハチップの底面積がある
程度大きい場合にも、インダクタンスと集積回路とを同
一平面上で一体化すると、インダクタンスに大きな面積
を占有されてしまうので、集積回路を形成する部分の面
積が小さくなってしまう。例えば、シミュレーション
の条件で、インダクタンス１２を形成する側面部分の面
積は、１０ｍｍ×８００μｍ×４である。この面積は、
ウエハチップ底面積１０ｍｍ×１０ｍｍの３０％に当た
る。したがって、上記面積と同等の面積を使ってウエハ
チップ底面に、平面コイル状のインダクタンス４２を形
成すると、集積回路を形成する面積が、３０％少なくな
ることになる。

【００１５】しかも、インダクタンス４２は、平面コイ
ル状にしているので、中心に向かってコイル径が小さく
なる。この場合、同一径で巻かれたインダクタンス１２
と比べると、同じ面積を使っても、小さなインダクタン
ス容量しが得られない。つまり、厳密な計算はしていな
いが、インダクタンス１２と同等のインダクタンス容量
を得ようとすれば、さらに多くの面積を必要とする。こ
のように、集積回路を形成する面積を３０％以上も犠牲
にすることは現実的ではない。

【００１６】図４に示す第２実施例は、円筒形の半導体
デバイス２である。ウエハチップW2の表面に集積回路２
１を形成し、側面にインダクタンス２２を形成してい
る。そして、これら集積回路２１とインダクタンス２２
とを、接続導体２０１、２０２で接続している。そし
て、この半導体デバイス２も第１実施例と同様に機能す
る。第１、第２実施例のように構成したこの発明の半導
体デバイスは、従来は使用していなかったウエハチップ
外側面を利用して、インダクタンスを生成することによ
って、ウエハチップ表面の集積回路とインダクタンスと
を一体化できる。しかも、ウエハチップ表面上に形成す
る平面コイルに比較して、全体を大型化せずに、充分な
インダクタンス容量を得ることができる。このように、
従来必要とされた外づけインダクタンスを用いないイン
ダクタンス一体型の半導体デバイスは、今後主流となる
カード型あるいは腕時計型等の超小型情報機器へ用いる
ことができる。また、アンテナチップとしての利用も考
えられる。

【００１７】なお、上記第１、第２実施例の半導体デバ
イス１、２は、四角柱および円筒形であるが、集積回路
を形成する底面と、インダクタンスを形成する側面とを
備えていれば、どのような立体であってもかまわない。
ただ、第２実施例のような円筒形より、第１実施例の四
角柱のような多角柱の方が、ダイシングが簡単である。
しかも、ウエハの無駄になる部分が少ない。特に、第１
実施例のような四角柱が、他の角柱より、切り分けが容
易であるが、他の形状でもかまわない。そして、ウエハ
チップの表面形状を変えると、表面積を等しくしても外
周が変わるので、コイル径を変えることもできる。

【００１８】

【発明の効果】第１の発明のように、従来使用していな
かったウエハチップ外側面にインダクタンスを構成する
ことにより、ゲート面積利用率の大きい高機能集積回路
を従来どおり実現したままで、さらにインダクタンスを
同時に備えた超小型の半導体デバイスを実現できる。第
２の発明は、共振回路を備えた超小型の半導体デバイス
が得られる。また、これらの発明により、外づけ部品
であったインダクタンスを除去できるので、小型化だけ
でなく、部品点数および組み付け工数を減らして、コス
トダウンが図れる。そのうえ、ウエハチップ側面外周に
作ったインダクタンスの方が、集積回路と同一平面に平
面的に形成するインダクタンスと比べて、大きなインダ
クタンス容量が実現できる。したがって、この発明の半
導体デバイスは、例えば、今後主流となる、カード型あ
るいは腕時計型の超小型情報機器ような超小型の高性能
機能電子部品に応用できる。さらに、第３の発明のよう
に、ウエハチップ形状を多角柱とすれば、チップの作成
が簡単で、ウエハの無駄も少なくできる。

【図面の簡単な説明】

【図１】第１実施例の半導体デバイスの斜視概略図であ
る。

【図２】第１実施例の半導体デバイスの概略上面図であ
る。

【図３】第１実施例の半導体デバイスの概略側面図であ
る。

【図４】第２実施例の半導体デバイスの概略斜視図であ
る。

【図５】半導体ウエハ底面上にインダクタンスを形成し
た場合の上面からの概略図である。

【図６】従来例のインダクタンスを搭載してない半導体
デバイスと外づけインダクタンスとによる、本発明の半
導体デバイス１の等価回路の構成説明図である。

【符号の説明】

１、２半導体デバイス W1、W2 半導体ウエハチップ１１、２１集積回路１２、２２インダクタンス１０１、１０２、２０１、２０１接続導体

Claims

【特許請求の範囲】

【請求項１】半導体ウエハチップ上面に形成した集積
回路と、この半導体ウエハチップの側面に形成したイン
ダクタンスとからなる半導体デバイス。
【請求項２】集積回路に、インダクタンスを接続し、
共振回路を構成した請求項１に記載の半導体デバイス。
【請求項３】半導体ウエハチップ形状が多角柱である
請求項１に記載の半導体デバイス。