JPH1117014A - Field programmable gate array structure - Google Patents

Field programmable gate array structure

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Publication number
JPH1117014A
JPH1117014A JP9167522A JP16752297A JPH1117014A JP H1117014 A JPH1117014 A JP H1117014A JP 9167522 A JP9167522 A JP 9167522A JP 16752297 A JP16752297 A JP 16752297A JP H1117014 A JPH1117014 A JP H1117014A
Authority
JP
Japan
Prior art keywords
logic module
logic
input variables
input
gate array
Prior art date
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Pending
Application number
JP9167522A
Other languages
Japanese (ja)
Inventor
Hiroki Ochi
博樹 越智
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH1117014A publication Critical patent/JPH1117014A/en
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Abstract

PROBLEM TO BE SOLVED: To provide a field programmable gate array structure of high working efficiency by a method wherein programmable wiring regions are provided on the circumferential part of a substrate in such a manner that they can be programmably connected between each logic module and between each module and an input/output circuit logic module. SOLUTION: A logic module 2 of a small number of input variables, a logic module 3 of an intermediate number of input variables and a logic module 4 of a large number of input variables are arranged in matrix form in an excellently wiring-balanced manner, and an input/output circuit logic module 5 is provided between the above-mentioned logic modules 2, 3 and 4 and on the circumferential part of them. A programmable wiring region 6 is provided on the circumferential part of a substrate in such a manner that between the logic modules 2, 3 and 4 and the input/output circuit logic module 5 can be programmably connected. As a result, a high-speed circuit, having little affection of the delay caused by the programmable wiring which connects between the logic modules, can be obtained.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、フィールドプログ
ラマブル・ゲートアレイ構造に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field programmable gate array structure.

【0002】[0002]

【従来の技術】従来のフィールドプログラマブル・ゲー
トアレイ構造では、入力変数が1種類の入力変数の論理
モジュールを複数個アレイ状に配列した構成、もしくは
異種類の論理モジュールを柔軟に結合する構成がとられ
ていた。
2. Description of the Related Art A conventional field-programmable gate array structure has a configuration in which a plurality of logic modules of one type of input variable are arranged in an array or a configuration in which different types of logic modules are flexibly connected. Had been.

【0003】[0003]

【発明が解決しようとする課題】上述の従来の入力変数
の少ない論理モジュールにより構成されるフィールドプ
ログラマブル・ゲートアレイ構造では、入力変数の多い
組み合わせ回路を実現する場合、複数の論理モジュール
にまたがった回路構成となるので、論理モジュール間を
接続するプログラマブルな配線構造により、配線遅延の
割合が高くなり高速回路の実現が困難であった。
In the above-mentioned conventional field programmable gate array structure composed of logic modules having a small number of input variables, when a combinational circuit having a large number of input variables is realized, a circuit extending over a plurality of logic modules is required. Therefore, the programmable wiring structure that connects the logic modules increases the rate of wiring delay, making it difficult to realize a high-speed circuit.

【0004】また入力変数の多い論理モジュールにより
構成されるフィールドプログラマブル・ゲートアレイ構
造では、組み合わせ回路の入力変数が少ない回路を実現
する場合、論理モジュールを構成する、リソースが無駄
になり使用効率が低くなる問題があった。
In a field-programmable gate array structure composed of logic modules having a large number of input variables, when a circuit having a small number of input variables of a combinational circuit is to be realized, the logic module is wasted, resources are wasted, and the use efficiency is low. There was a problem.

【0005】そこで本発明の目的は、高速回路で、かつ
使用効率の高いフィールドプログラマブル・ゲートアレ
イ構造の実現を図ることである。
An object of the present invention is to realize a high-speed circuit and a field-programmable gate array structure with high use efficiency.

【0006】[0006]

【課題を解決するための手段】本発明のフィールドプロ
グラマブル・ゲートアレイ構造は、出力段に順序回路を
含む少入力変数の論理モジュール、中間の入力変数の論
理モジュール及び多入力変数論理モジュールがそれぞれ
配線バランスよくマトリックス状に配列され、入出力回
路用論理モジュールが各論理モジュール間と周辺部に配
置され、プログラマブル配線領域が各論理モジュール間
及びこれら各論理モジュールと前記入出力回路用論理モ
ジュール間をプログラマブルに接続可能に基板周縁部に
備えられたことを特徴としている。
According to the field programmable gate array structure of the present invention, a logic module having a small number of input variables including a sequential circuit in an output stage, a logic module having an intermediate input variable and a logic module having multiple input variables are respectively wired. The input / output circuit logic modules are arranged in a well-balanced matrix, and the logic modules for the input / output circuits are arranged between the logic modules and in the peripheral area. The programmable wiring area is programmable between the logic modules and between these logic modules and the logic module for the input / output circuit. And provided on the peripheral portion of the substrate so as to be connectable to the substrate.

【0007】なお、フィールドプログラマブル・ゲート
アレイ構造は、少入力変数の論理モジュールの入力数が
1ないし5個、中間の入力変数の論理モジュールの入力
数が6ないし10個及び多入力変数論理モジュールが1
1ないし20個であることが好ましい。
In the field programmable gate array structure, the number of inputs of a logic module having a small number of input variables is 1 to 5, the number of inputs of a logic module having an intermediate input variable is 6 to 10, and a logic module having a number of input variables is provided. 1
The number is preferably 1 to 20.

【0008】また、フィールドプログラマブル・ゲート
アレイ構造は、各入力変数の論理モジュールが、基板上
に最左列から最右列へ順に少、中、多、多、中、少、
少、中、多、多、中および少の各入力変数の論理モジュ
ールの順で、かつ各列のモジュールが10個以上の同数
配置されていることも好ましい。
In the field programmable gate array structure, the logic modules of each input variable are arranged in order from the leftmost column to the rightmost column on the substrate in order of small, medium, many, many, medium, small,
It is also preferable that the same number of modules in each row is arranged in the order of the logic modules of each of the small, medium, many, many, medium and small input variables and in each column.

【0009】本発明は、多入力変数、中入力変数、およ
び少入力変数プログラマブル論理モジュールをバランス
よく配置したことを特徴とすることにより、高速回路の
実現と使用効率の高いフィールドプログラマブル・ゲー
トアレイ構造を提供するものである。
The present invention is characterized in that a multi-input variable, a medium-input variable, and a small-input variable programmable logic module are arranged in a well-balanced manner, thereby realizing a high-speed circuit and using a field-programmable gate array having a high use efficiency. Is provided.

【0010】そして、組み合わせ回路の入力変数に応
じ、少入力変数、中入力変数、および多入力変数の論理
モジュールをバランスよく配置することにより、ユーザ
ー回路中の順序回路間の入力変数の多い組み合わせ回路
は、多入力変数の論理モジュール1つで実現できる割合
が高くなる。また、入力変数の少ない組み合わせ回路の
場合は、入力変数の少ない論理モジュールを選択使用す
ることにより論理モジュールが備えるリソースを無駄に
することなく使用できるため高速回路の実現が容易にな
るとともに使用効率の高い回路が実現できる。
[0010] By arranging logic modules of small input variables, medium input variables, and multiple input variables in a well-balanced manner according to the input variables of the combinational circuit, a combinational circuit having many input variables between sequential circuits in the user circuit. Increases the ratio that can be realized by one logic module of multiple input variables. In the case of a combinational circuit having a small number of input variables, a logic module having a small number of input variables can be selected and used without wasting resources provided by the logic module. A high circuit can be realized.

【0011】[0011]

【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。
Next, embodiments of the present invention will be described with reference to the drawings.

【0012】図1は、本発明のフィールドプログラマブ
ル・ゲートアレイ構造1の一実施形態例の模式平面図、
図2(a)は、図1の少入力変数の論理モジュール2の
一実施の形態形態例の拡大回路図、(b)は、図1の中
入力変数の論理モジュール3の一実施の形態形態例の拡
大回路図、(c)は、図1の多入力変数の論理モジュー
ル4の一実施の形態形態例の拡大回路図である。
FIG. 1 is a schematic plan view of one embodiment of a field programmable gate array structure 1 of the present invention.
FIG. 2A is an enlarged circuit diagram of an embodiment of the logic module 2 having a small number of input variables in FIG. 1, and FIG. 2B is an embodiment of the logic module 3 having a middle input variable in FIG. FIG. 3C is an enlarged circuit diagram of an embodiment of the multi-input variable logic module 4 in FIG. 1.

【0013】図1は、本発明の複数入力変数を持つ論理
モジュールから構成されるフィールドプログラマブル・
ゲートアレイ構造1の実施形態の例を示し、図1に示す
ように、少入力変数の論理モジュール2、中間の入力変
数の論理モジュール3及び多入力変数論理モジュール4
が、それぞれ配線バランスよくマトリックス状に配列さ
れ、入出力回路用論理モジュール5が、各論理モジュー
ル2、3、4間と周辺部に配置され、プログラマブル配
線領域6が、各論理モジュール2、3、4間およびこれ
ら各論理モジュール2、3、4と前記入出力回路用論理
モジュール5間をプログラマブルに接続可能に基板周縁
部に備えられている。
FIG. 1 shows a field-programmable logic circuit comprising a logic module having a plurality of input variables according to the present invention.
An example of an embodiment of a gate array structure 1 is shown, as shown in FIG. 1, a logic module 2 for small input variables, a logic module 3 for intermediate input variables, and a logic module 4 for multiple input variables.
Are arranged in a matrix with good wiring balance, the input / output circuit logic module 5 is arranged between the logic modules 2, 3, 4 and in the peripheral part, and the programmable wiring area 6 is arranged in each logic module 2, 3,. 4 and the respective logic modules 2, 3, 4 and the input / output circuit logic module 5 are provided at the periphery of the substrate so as to be programmably connectable.

【0014】なお、図2(a),(b),(c)には、
本発明のフィールドプログラマブル・ゲートアレイ構造
1の例として、少入力変数の論理モジュール2の入力数
が4個、中間の入力変数の論理モジュールの入力数が9
個、そして多入力変数論理モジュールが15個の場合が
示されている。
2 (a), 2 (b) and 2 (c)
As an example of the field programmable gate array structure 1 of the present invention, the number of inputs of the logic module 2 having a small number of input variables is four, and the number of inputs of the logic module of an intermediate input variable is nine.
And 15 multi-input variable logic modules are shown.

【0015】また、図1にフィールドプログラマブル・
ゲートアレイ構造1として、各入力変数の論理モジュー
ル2、3、4は、基板上に最左列から最右列へ順に少
2、中3、多4、多4、中3、少2、少2、中3、多
4、多4、中3および少2の各入力変数の論理モジュー
ルの順で、かつ各列のモジュールが14個ずつ配置され
た例が示されている。
FIG. 1 shows a field programmable device.
As the gate array structure 1, the logic modules 2, 3, and 4 of each input variable are arranged on the substrate from the leftmost column to the rightmost column in the order of small 2, medium 3, many 4, many 4, medium 3, small 2, small An example is shown in which logic modules of each of the input variables 2, 3, 3, 4, 4, 3 and 2 are arranged in that order, and 14 modules in each column are arranged.

【0016】本発明は、以上の例示のように、組み合わ
せ回路の入力変数に応じ、少入力変数、中入力変数およ
び多入力変数のプログラマブルな論理モジュール2、
3、4がバランスよく配置され、かつ、各入力変数論理
モジュール2、3、4相互間および各論理モジュール
2、3、4と入出力回路用論理モジュール5の間をプロ
グラマブルに相互接続するためのプログラマブル配線領
域6が備えられたので、ユーザー回路中の順序回路間の
入力変数の多い組み合わせ回路は、多入力変数の論理モ
ジュール1つで実現できる割合が高くなる。また、入力
変数の少ない組み合わせ回路の場合は、入力変数の少な
い論理モジュールを選択使用することにより論理モジュ
ールが備えるリソースを無駄にすることなく使用でき
る。したがって、高速回路の実現が容易になるとともに
使用効率の高い回路が実現できる。
According to the present invention, as described above, according to the input variables of the combinational circuit, the programmable logic module 2 having a small input variable, a medium input variable, and a multiple input variable,
3 and 4 are arranged in a well-balanced manner, and are used to programmably interconnect each of the input variable logic modules 2, 3, and 4 and between each of the logic modules 2, 3, and 4 and the input / output circuit logic module 5. Since the programmable wiring region 6 is provided, the ratio of a combinational circuit having a large number of input variables between sequential circuits in the user circuit can be realized with a single logic module having a large number of input variables. Further, in the case of a combinational circuit having a small number of input variables, a logic module having a small number of input variables is selectively used, so that the resources of the logic module can be used without wasting. Therefore, a high-speed circuit can be easily realized, and a circuit with high use efficiency can be realized.

【0017】[0017]

【発明の効果】本発明は、入力変数の異なる複数の論理
モジュール2〜4を選択的使用できるよう、バランスよ
く配列し備えることにより、ユーザー論理回路の順序回
路間を構成する組み合わせ回路の入力変数に応じ、最適
な入力変数の論理モジュール2〜4を選択できるので、
フィールドプログラマブル・ゲートアレイ構造1が備え
る論理モジュール内のリソースを効率よく使用でき、ま
た、順序回路間の組み合わせ回路を1つの論理モジュー
ルにより実現できる割合が高くなるので、論理モジュー
ル間を接続するプログラマブル配線による遅延の影響が
少ない高速な回路が実現できるフィールドプログラマブ
ル・ゲートアレイ構造を提供できる効果がある。
According to the present invention, a plurality of logic modules 2-4 having different input variables are arranged in a well-balanced manner so as to be selectively used. , The optimal input variable logic modules 2 to 4 can be selected.
Since the resources in the logic modules provided in the field programmable gate array structure 1 can be used efficiently, and the combination circuit between the sequential circuits can be realized by one logic module at a high rate, the programmable wiring connecting the logic modules is increased. Thus, there is an effect that a field-programmable gate array structure capable of realizing a high-speed circuit with less influence of delay caused by the delay can be provided.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明のフィールドプログラマブル・ゲートア
レイ構造1の一実施形態例の模式平面図である。
FIG. 1 is a schematic plan view of one embodiment of a field programmable gate array structure 1 of the present invention.

【図2】(a)は、図1の少入力変数の論理モジュール
2の一実施の形態形態例の拡大回路図、(b)は、図1
の中入力変数の論理モジュール3の一実施の形態形態例
の拡大回路図、(c)は、図1の多入力変数の論理モジ
ュール4の一実施の形態形態例の拡大回路図である。
FIG. 2A is an enlarged circuit diagram of an embodiment of the logic module 2 having a small number of input variables in FIG. 1, and FIG.
1 is an enlarged circuit diagram of an embodiment of the logic module 3 for middle input variables, and FIG. 2C is an enlarged circuit diagram of an embodiment of the logic module 4 for multiple input variables of FIG.

【符号の説明】[Explanation of symbols]

1 フィールドプログラマブル・ゲートアレイ構造 2 少入力変数の論理モジュール 3 中入力変数の論理モジュール 4 多入力変数の論理モジュール 5 入出力回路用論理モジュール領域 6 各論理モジュール間のプログラマブル配線接続領
域 7 入力部 8 出力部 9 複数入力変数の組み合せ回路部 10 順序回路
DESCRIPTION OF SYMBOLS 1 Field programmable gate array structure 2 Logic module of small input variables 3 Logic module of medium input variables 4 Logic module of multiple input variables 5 Logic module area for input / output circuits 6 Programmable wiring connection area between logic modules 7 Input section 8 Output unit 9 Combination circuit unit for multiple input variables 10 Sequential circuit

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 フィールドプログラマブル・ゲートアレ
イ構造において、 出力段に順序回路を含む少入力変数の論理モジュール、
中間の入力変数の論理モジュール及び多入力変数の論理
モジュールがそれぞれ配線バランスよくマトリックス状
に配列され、入出力回路用論理モジュールが前記各論理
モジュール間と周辺部に配置され、プログラマブル配線
領域が前記各論理モジュール間及びこれら各論理モジュ
ールと前記入出力回路用論理モジュール間をプログラマ
ブルに接続可能に基板周縁部に備えられたことを特徴と
するフィールドプログラマブル・ゲートアレイ構造。
In a field programmable gate array structure, a logic module having a small number of input variables including a sequential circuit in an output stage,
The logic modules of the intermediate input variables and the logic modules of the multi-input variables are arranged in a matrix with good wiring balance, and the logic modules for the input / output circuits are arranged between the logic modules and in the peripheral portion, and the programmable wiring area is A field-programmable gate array structure, which is provided on a peripheral portion of a substrate so as to be programmably connectable between logic modules and between each logic module and the logic module for the input / output circuit.
【請求項2】 前記少入力変数の論理モジュールの入力
数が1ないし5個、前記中間の入力変数の論理モジュー
ルの入力数が6ないし10個及び前記多入力変数論理モ
ジュールが11ないし20個である、請求項1記載のフ
ィールドプログラマブル・ゲートアレイ構造。
2. The logic module having a small number of input variables has 1 to 5 inputs, the logic module having an intermediate input variable has 6 to 10 inputs, and the logic module having multiple input variables has 11 to 20 logic modules. 2. The field programmable gate array structure of claim 1, wherein the gate array structure comprises:
【請求項3】 前記各入力変数の論理モジュールは、基
板上に最左列から最右列へ順に少、中、多、多、中、
少、少、中、多、多、中および少の各入力変数の論理モ
ジュールの順で、かつ各列のモジュールが10個以上の
同数配置されている、請求項1記載のフィールドプログ
ラマブル・ゲートアレイ構造。
3. The logic module of each of the input variables includes a small, medium, many, many, middle,
2. The field programmable gate array according to claim 1, wherein the logic modules of each of the small, small, medium, large, large, medium, and small input variables are arranged in the order, and ten or more modules in each column are arranged in the same number. Construction.
JP9167522A 1997-06-24 1997-06-24 Field programmable gate array structure Pending JPH1117014A (en)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7521962B2 (en) 2006-04-27 2009-04-21 Nec Electronics Corporation Semiconductor integrated circuit apparatus
US9082508B2 (en) 2013-08-30 2015-07-14 Kabushiki Kaisha Toshiba Semiconductor device

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US7521962B2 (en) 2006-04-27 2009-04-21 Nec Electronics Corporation Semiconductor integrated circuit apparatus
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