JPH1116912A - Manufacture of semiconductor integrated circuit device and manufacture device of semiconductor integrated circuit device - Google Patents

Manufacture of semiconductor integrated circuit device and manufacture device of semiconductor integrated circuit device

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JPH1116912A
JPH1116912A JP16870797A JP16870797A JPH1116912A JP H1116912 A JPH1116912 A JP H1116912A JP 16870797 A JP16870797 A JP 16870797A JP 16870797 A JP16870797 A JP 16870797A JP H1116912 A JPH1116912 A JP H1116912A
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JP
Japan
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integrated circuit
circuit device
semiconductor integrated
wiring
manufacturing
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JP16870797A
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Japanese (ja)
Inventor
Naoki Fukuda
Tadashi Ohashi
Nobuo Owada
Tatsuyuki Saito
Hide Yamaguchi
伸郎 大和田
直史 大橋
日出 山口
直樹 福田
達之 齋藤
Original Assignee
Hitachi Ltd
株式会社日立製作所
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To reduce contact resistance in the connection hole parts of a semiconductor integrated circuit device having wirings, in which Cu and the like are set to be main conduction layers. SOLUTION: Silicon films are deposited on the wirings 14, where copper is set to be main conduction layers 14a by a sputtering method or a CVD method, and an interlayer insulating film 16 is formed. Connection holes 17 are opened to the interlayer insulating film 16 is prescribed positions by using photographic technology. Oxide layers 23 are formed at the bases of the connection holes 17 after the connection holes 17 are opened by ashing for removing a resist mask used for photolithography or the exposure of atmosphere after the connection holes 17 are opened. Then, the oxide layers 23 are changed into copper by thermal treatment or plasma treatment or the irradiation of ultraviolet rays under a reducing atmosphere of hydrogen or ammonia, so as to dissolve it.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、半導体集積回路装置の製造技術および半導体集積回路装置に関し、特に、 The present invention relates to relates to a manufacturing technique and a semiconductor integrated circuit device of a semiconductor integrated circuit device, in particular,
銅を主導電層とする配線を有する半導体集積回路装置に適用して有効な技術に関するものである。 When applied to a semiconductor integrated circuit device having a wiring main conductive layer of copper to a technique effectively.

【0002】 [0002]

【従来の技術】従来、半導体集積回路における配線層の形成は、たとえば、昭和59年11月30日、株式会社オーム社発行、「LSIハンドブック」、p253〜p Conventionally, formation of a wiring layer in a semiconductor integrated circuit, for example, 1984 November 30, Ltd. Ohm published by, "LSI Handbook", p253~p
292に記載されているように、絶縁膜上にアルミニウム(Al)合金またはタングステン(W)などの高融点金属薄膜を成膜した後、フォトリソグラフィ工程により配線用薄膜上に配線パターンと同一形状のレジストパターンを形成し、それをマスクとしてドライエッチング工程により配線パターンを形成していた。 292 as described in, after forming a refractory metal film such as aluminum (Al) alloy or a tungsten (W) on the insulating film, having the same shape as the wiring pattern on the wiring on the thin film by a photolithography process the resist pattern was formed thereon to form a wiring pattern by a dry etching process it as a mask.

【0003】しかし、このAl合金を用いる方法では配線の微細化に伴い、配線抵抗の増大が顕著となり、それに伴い配線遅延が増加し、半導体集積回路装置の性能が低下する等の問題があった。 However, with miniaturization of the wiring in the method of using the Al alloy wiring increase in resistance becomes remarkable, it wiring delay increases with the performance of the semiconductor integrated circuit device has a problem such as a decrease . 特に高性能なロジックLS In particular, high-performance logic LS
Iにおいては、その性能阻害要因として大きな問題が生じている。 In I, major problems arise as a performance inhibiting factor.

【0004】このため、最近では、1993 VMIC [0004] For this reason, in recent years, 1993 VMIC
(VLSI Multilevel Interconnection Conference)予稿集、p15〜p21に記載されているように、絶縁膜に形成した溝上にCuを主導体層とする配線用金属を埋め込んだ後、溝外部の余分な金属を化学機械研磨法(CM (VLSI Multilevel Interconnection Conference) Proceedings, as described in P15~p21, after filling the wiring metal to be a main conductor layer of Cu on a groove formed in the insulating film, a chemical excess metal Mizogaibu mechanical polishing method (CM
P法)を用いて除去することにより溝内に配線パターンを形成する方法が検討されている。 A method of forming a wiring pattern in the groove by removing using Method P) has been studied.

【0005】また、1995 VMIC(VLSI Multile [0005] In addition, 1995 VMIC (VLSI Multile
vel Interconnection Conference)予稿集、p308〜 vel Interconnection Conference) Proceedings, p308~
p314に記載されているように、Cu膜をスパッタ後基板を熱処理してCuを流動化し、流動化したCuを溝内に移動せしめて溝を埋め込む技術が知られている。 As described in P314, the Cu fluidized by heat-treating sputtered substrate after the Cu film, there is known a technique of embedding a groove moved the Cu the fluidized in the groove.

【0006】さらに、公開された技術ではないが、本発明者らにより発明された技術であって、特願平8−25 [0006] In addition, although not in the published technology, a technology that was invented by the present inventors, Japanese Patent Application No. 8-25
4362号として出願されている技術、すなわちCu膜をスパッタ後、Cu膜にボイドが存在したままの状態で基板を熱処理し、溝内にCuを埋め込むと同時に溝内のCuと絶縁膜表面のCu膜とを分断し、絶縁膜表面の余分なCu膜をテープ等で剥離して除去する技術が知られている。 Filed by techniques as No. 4362, i.e. after the sputtering of the Cu film, and heat-treating the substrate in a state in which voids are present in the Cu film, the Cu simultaneously inner groove Embedding Cu in the groove surface of the insulating film Cu divided the film, the excessive Cu film of the insulating film surface is known a technique for removing by peeling with tape or the like.

【0007】 [0007]

【発明が解決しようとする課題】しかし、Cuを主導体層とする配線を用いる半導体集積回路装置の場合、下層の配線に接続するためにその配線層を覆う層間絶縁膜に接続孔を開口する際に、接続孔底部の下層配線の表面に酸化膜(酸化銅)が形成される。 [SUMMARY OF THE INVENTION However, in the case of a semiconductor integrated circuit device using a wiring as a main conductor layer Cu, to a connection hole in the interlayer insulating film covering the wiring layer to connect to the lower wiring when the connection hole bottom portion of the lower layer wiring surface oxide film (copper oxide) is formed. あるいは、配線をダマシン法あるいはフォトリソグラフィとエッチングを組み合わせたパターニングにより形成した後に、配線の表面あるいは側面に酸化膜が形成される。 Alternatively, after forming a patterning that combine damascene method or photolithography and etching wiring, the oxide film is formed on the surface or side of the wiring. このような酸化膜は、接続孔を開口した後のレジストのアッシング等の際のオゾンまたは酸素プラズマに暴露されることによる酸化あるいは、接続孔または配線を形成した後に大気雰囲気に暴露されることによる自然酸化により形成されるものであり、接続孔底部でのコンタクト抵抗の増加、あるいは配線自体の抵抗の増大を引き起こすという問題を生じる。 Such oxide film, due to being exposed to atmospheric air after forming the oxide or connection hole or the wiring due to exposed connection hole to ozone or oxygen plasma when ashing or the like of the resist after the opening and those formed by natural oxidation, there arises a problem that connection the increase in the contact resistance at the hole bottom, or causes an increase in resistance of the wiring itself. ひいては半導体集積回路装置の高速応答を阻害する等の性能低下の原因ともなり、顕著な場合には動作不良、あるいは信頼性の低下の原因ともなる。 Thus also cause performance degradation such as to inhibit the fast response of the semiconductor integrated circuit device, it becomes in malfunction or degradation of reliability if significant.

【0008】このような酸化膜を除去する方法として、 As a method for removing such an oxide film,
特殊な酸化銅のエッチングガスを用いたエッチングプロセスを実施し、あるいは、スパッタエッチにより酸化銅を除去する工程を追加することを考えることができる。 And an etching process using an etching gas of a special copper oxide, or may be considered to add a step of removing copper oxide by sputter etching.

【0009】しかし、特殊なエッチングガスを用いる場合には、新規なガスが必要となり、エッチングプロセスおよびエッチング装置が複雑となって好ましくない。 [0009] However, when using a special etching gas, new gas is required, the etching process and the etching apparatus unfavorably complicated. また、スパッタエッチにより酸化銅を除去する場合には、 Further, in the case of removing copper oxide by sputtering etch,
酸化銅が接続孔の底部に形成されているときには微細化の進展に伴って接続孔が高アスペクト比化されており、 Connection hole with the progress of miniaturization when the copper oxide is formed on the bottom of the connection hole are high aspect ratio,
深い接続孔の底部にまでスパッタの効果を及ぼすことが困難となる。 To the bottom of the deep contact hole it becomes difficult to exert the effects of sputtering. すなわち、今後の高度に微細化された半導体集積回路装置においては、スパッタエッチにより接続孔底部の配線表面をクリーニングすることは難しい。 That is, in the semiconductor integrated circuit device which is highly refined in the future, it is difficult to clean the wire surface of the connecting hole bottom portion by sputter etching.

【0010】本発明の目的は、Cu等を主導体層とする配線を有する半導体集積回路装置の接続孔部分におけるコンタクト抵抗を低減することができる技術を提供することにある。 An object of the present invention is to provide a technique capable of reducing the contact resistance in contact hole portion of a semiconductor integrated circuit device having a wiring which a main conductor layer of Cu or the like.

【0011】また、本発明の目的は、Cu等を主導体層とする配線を有する半導体集積回路装置の配線抵抗を低減することができる技術を提供することにある。 [0011] Another object of the present invention is to provide a technique capable of reducing the wiring resistance of the semiconductor integrated circuit device having a wiring which a main conductor layer of Cu or the like.

【0012】さらに、本発明の目的は、Cu等を主導体層とする配線を有する半導体集積回路装置の動作を確保し、その信頼性の向上を図ること、およびその性能の向上を図ることができる技術を提供することにある。 Furthermore, object of the present invention is to ensure the operation of the semiconductor integrated circuit device having a wiring which a main conductor layer of Cu or the like, to achieve the improved reliability, and can improve its performance It is to provide a technique capable.

【0013】また、本発明の目的は、Cu等を主導体層とする配線、あるいは接続孔の形成の際に形成される酸化膜を簡便に除去することができる技術およびそれを実現することができる半導体集積回路装置の製造装置を提供することにある。 [0013] Another object of the present invention, be implemented wiring as a main conductor layer of Cu, etc., or techniques and it can be easily remove the oxide film formed during the formation of the connection hole it is to provide an apparatus for manufacturing a semiconductor integrated circuit device.

【0014】本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

【0015】 [0015]

【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 Among the inventions disclosed in the present application Means for Solving the Problems] To briefly explain the summary of typical,
次のとおりである。 It is as follows.

【0016】(1)本発明の半導体集積回路装置の製造方法は、半導体基体の主面上に半導体集積回路素子が形成され、その上層に銅、銀もしくはアルミニウムまたはそれらの合金からなる配線を有し、配線が複数層形成された多層配線構造を有する半導体集積回路装置の製造方法であって、(a)配線を覆う層間絶縁膜に接続孔または溝を開口する工程、(b)半導体基体を還元雰囲気に保持しつつ熱、プラズマまたは光のエネルギを印加する工程、(c)接続孔または溝に導電部材を形成する工程、を有するものである。 [0016] (1) A method of manufacturing a semiconductor integrated circuit device of the present invention, a semiconductor integrated circuit device is formed on a major surface of the semiconductor substrate, organic copper, a wiring made of silver or aluminum or their alloys thereon and, wiring method for manufacturing a semiconductor integrated circuit device having a plurality of layers forming multilayer wiring structure, process, and (b) a semiconductor substrate of a connection hole or a groove in an interlayer insulating film covering the (a) wire step of applying heat while maintaining a reducing atmosphere, the energy of plasma or light, and has a step of forming a conductive member (c) connecting hole or groove.

【0017】このような半導体集積回路装置の製造方法によれば、配線を覆う層間絶縁膜にたとえば接続孔を開口した後に半導体基体を還元雰囲気に保持しつつ熱、プラズマまたは光のエネルギを印加するため、接続孔の開口の際に形成された接続孔底部の配線表面の酸化膜(酸化銅)を除去することができる。 According to the manufacturing method of the semiconductor integrated circuit device, for applying heat, energy of plasma or light, while the semiconductor body after opening the interlayer insulating film, for example connecting hole cover the wiring held in a reducing atmosphere Therefore, oxide film (copper oxide) of the formed contact hole bottom portion of the wire surface during the opening of the connection hole can be removed. そのため、その後接続孔にプラグ等の導電部材を形成しても、高抵抗体である酸化銅によりコンタクト抵抗を増加することがなく、半導体集積回路装置の所定の性能を保持し、また、信頼性を向上することが可能である。 Therefore, even if a conductive member such as a plug thereafter connecting hole, without increasing the contact resistance due to oxidation of copper which is a high resistance, maintaining a predetermined performance of the semiconductor integrated circuit device, also reliability it is possible to improve.

【0018】すなわち、配線を覆う層間絶縁膜に接続孔を開口した際に、接続孔底部の配線表面に高抵抗体である酸化銅(CuO等)が形成されるが、本発明では、酸化銅が還元され、銅に変化するため、コンタクト抵抗を増加することがない。 [0018] That is, when a connection hole in the interlayer insulating film covering the wires, but high resistance at which copper oxide wire surface of the connecting hole bottom portion (CuO, etc.) is formed, in the present invention, copper oxide There is reduced, in order to change the copper, does not increase the contact resistance.

【0019】なお、還元雰囲気において熱エネルギを加えることにより、還元反応を促進することができ、プラズマエネルギを加えることにより、たとえば水素ラジカルを生成して水素ラジカルの反応性により還元反応を促進することができる。 [0019] Incidentally, by applying heat energy in a reducing atmosphere, it is possible to promote the reduction reaction, by the addition of plasma energy, for example, to promote the reduction reaction by a reaction of hydrogen radicals to produce hydrogen radicals can. さらに、光エネルギを加えることにより、還元雰囲気のガスを励起して反応性を高め、たとえば水素あるいはアンモニウムラジカルを生成して、 Further, by adding light energy, reactivity increased by exciting a gas a reducing atmosphere, for example to produce a hydrogen or an ammonium radical,
還元反応を促進することができる。 It is possible to promote the reduction reaction.

【0020】また、プラズマエネルギを加える場合には、プラズマの自己バイアスの効果等によりスパッタリングの作用が同時に及ぼされ、ラジカルによる化学的な作用に加えてスパッタリング(ボンバードメント)の物理的作用もおよび、両作用の相乗効果によりさらに還元反応を促進することが可能となる。 Further, in the case of adding the plasma energy, the action of the sputtering is exerted simultaneously by the effect or the like of the plasma self-bias, and also the physical effects of sputtering (bombardment) In addition to the chemical action by radical, it is possible to promote the further reduction reaction by the synergistic effect of both effects.

【0021】なお、このような製造方法では、プラズマエネルギを加える場合を除きスパッタ等の作用を伴わないため、アスペクト比の高い接続孔の底部をも確実に還元作用を及ぼすことが可能であり、今後の微細化の進展に対しても有利に作用する。 [0021] In this manufacturing method, since without the action of the sputtering or the like unless the addition of plasma energy, it is possible to exert a reliable reducing action even bottom of the high aspect ratio contact hole, also it acts advantageously for the future development of miniaturization. また、スパッタ等の作用を伴わないため、接続孔の形状を変化させることがなく、 Moreover, since without the action of the sputtering or the like, without changing the shape of the connecting hole,
微細加工に容易に対処することも可能である。 It is also possible to easily cope with fine processing. さらに、 further,
スパッタ等によりエッチングされた被エッチ物が接続孔底部に再付着することなく、これらの再付着物によるコンタクト不良を発生させることもない。 Without the etch product it has been etched by sputtering or the like is reattached to the connecting hole bottom, never causing a contact failure due to these reattachment. また、接続孔底部の配線は、還元されるのみで、スパッタによりエッチングされるわけではないので、配線を構成する銅原子等が減少することなく、配線の堆積が減少するような不具合も発生することがない。 Further, the wiring connection hole bottom, only be reduced, because not etched by sputtering without copper atoms or the like constituting the wiring is reduced, also occurs inconvenience such as the deposition of the wiring is reduced that there is no. プラズマエネルギを加える場合であっても、スパッタリングの作用を低く抑え、化学的作用を強く及ぼす条件で処理する場合には、上記効果を同様に得ることが可能である。 Even if the addition of plasma energy, suppressing the effects of sputtering, in the case of treatment with strongly on the conditions of chemical action, it is possible to obtain the same above effects. このような条件は、一般に、高い処理圧力および低い投入電力により実現することが可能である。 Such conditions generally can be realized by high process pressure and low input power.

【0022】(2)また、本発明の半導体集積回路装置の製造方法は、半導体基体の主面上に半導体集積回路素子が形成され、その上層に銅、銀もしくはアルミニウムまたはそれらの合金からなる配線を有し、配線が複数層形成された多層配線構造を有する半導体集積回路装置の製造方法であって、(a)半導体集積回路素子または配線を覆う層間絶縁膜に溝または接続孔を形成し、溝または接続孔を含む層間絶縁膜の表面に銅、銀もしくはアルミニウムまたはそれらの合金からなる薄膜を堆積した後、溝または接続孔を除く層間絶縁膜上の薄膜を除去して配線または配線と下層配線とを接続する接続部材を形成する工程、(b)半導体基体を還元雰囲気に保持しつつ熱、プラズマまたは光のエネルギを印加する工程、を有するものである。 [0022] (2) A manufacturing method of a semiconductor integrated circuit device of the present invention, a semiconductor integrated circuit device is formed on a major surface of the semiconductor substrate, copper thereon, made of silver or aluminum or their alloys wires the a, wiring method for manufacturing a semiconductor integrated circuit device having a plurality of layers forming multilayer wiring structure, a groove or contact hole in an interlayer insulating film covering (a) a semiconductor integrated circuit device or wiring, after depositing a thin film made of the interlayer copper on the surface of the insulating film, a silver or aluminum or alloys thereof comprising a groove or contact hole, a thin film was removed by wiring or wiring on the interlayer insulating film except for the grooves or connection holes and the lower forming a connecting member for connecting the wires, and has heat, the step of applying the energy of plasma or light, the while kept in a reducing atmosphere (b) the semiconductor substrate.

【0023】このような半導体集積回路装置の製造方法によれば、前記(1)に記載した接続孔の底部のみならず、配線あるいは接続部材をいわゆるダマシン法を用いて形成した場合の配線あるいは接続部材の表面に形成された酸化膜(酸化銅)の除去を行うことも可能である。 According to the manufacturing method of the semiconductor integrated circuit device, wherein (1) not only the bottom of the connection holes described, wiring or connections when the wiring or connecting member is formed by a so-called damascene method it is also possible to carry out the removal of the oxide film formed on the surface of the member (copper oxide).
この結果、配線あるいは接続部材の表面に形成される酸化膜の影響で配線あるいは接続部材の抵抗値が上昇することなく、半導体集積回路装置の性能を向上することが可能である。 As a result, without the resistance of the wiring or connecting member is increased by the influence of the oxide film formed on the surface of the wiring or connecting member, it is possible to improve the performance of the semiconductor integrated circuit device. 今後、半導体集積回路装置の微細化が進展し、配線あるいは接続部材の膜厚が減少するときには、 In the future, when the miniaturization of semiconductor integrated circuit device is developed, the thickness of the wiring or connecting member is decreased,
酸化膜の影響が相対的に大きくなる状況にあり、このような対策を施す効果がより顕著となる。 There a situation where the influence of the oxide film is relatively large, the effect of applying such a measure is more pronounced.

【0024】(3)また、本発明の半導体集積回路装置の製造方法は、半導体基体の主面上に半導体集積回路素子が形成され、その上層に銅、銀もしくはアルミニウムまたはそれらの合金からなる配線を有し、配線が複数層形成された多層配線構造を有する半導体集積回路装置の製造方法であって、(a)半導体集積回路素子または配線を覆う層間絶縁膜の上面に銅、銀もしくはアルミニウムまたはそれらの合金からなる薄膜を堆積した後、薄膜をパターニングして配線を形成する工程、(b)半導体基体を還元雰囲気に保持しつつ熱、プラズマまたは光のエネルギを印加する工程、を有するものである。 [0024] (3) A method of manufacturing a semiconductor integrated circuit device of the present invention, a semiconductor integrated circuit device is formed on a major surface of the semiconductor substrate, copper thereon, made of silver or aluminum or their alloys wires having, wiring method for manufacturing a semiconductor integrated circuit device having a plurality of layers forming multilayer wiring structure, (a) copper on the upper surface of the interlayer insulating film covering the semiconductor integrated circuit device or wiring, silver or aluminum, or after depositing a thin film made of an alloy thereof, those having the step of forming a wiring by patterning the thin film, the process of applying heat, the energy of plasma or light while maintaining a reducing atmosphere (b) the semiconductor body is there.

【0025】このような半導体集積回路装置の製造方法によれば、前記(1)および(2)に記載した場合のみならず、層間絶縁膜上に配線をパターニングした場合に生成される酸化膜の除去を行うことも可能である。 According to the manufacturing method of the semiconductor integrated circuit device, wherein (1) and (2) not only described, the oxide film generated when patterning the wiring on the interlayer insulating film it is also possible to carry out the removal. この結果、(2)に記載したと同様に、酸化膜に起因する配線の抵抗上昇を抑制し、半導体集積回路装置の性能を向上することが可能である。 As a result, it is possible to improve the same manner to suppress the resistance increase of the wire due to oxide film, performance of the semiconductor integrated circuit device as described in (2).

【0026】(4)なお、前記薄膜は、スパッタ法またはCVD法あるいはメッキ法により堆積されてもよく、 [0026] (4) In addition, the thin film may be deposited by sputtering or CVD method or plating method,
または、スパッタ法による銅、銀もしくはアルミニウムからなるシード膜を形成した後に、そのシード膜上にメッキ法により堆積されてもよい。 Or copper by sputtering, after forming a seed film made of silver or aluminum, may be deposited by plating on the seed layer. このようにスパッタ法またはCVD法を用いて薄膜を形成することにより、従来確立されたプロセスを用いて安定的に半導体集積回路装置を製造することができ、また、メッキ法を用いた場合にはプロセスを簡便化して製造コストを低減することが可能である。 By forming the thin film thus using a sputtering method or the CVD method, using conventional established process could be produced stably semiconductor integrated circuit device, also in the case of using the plating method it is possible to reduce the manufacturing cost by simplifying the process.

【0027】なお、前記の薄膜を堆積する前にバリアメタルを形成して、その薄膜を構成する金属等原子の層間絶縁膜への拡散を防止することができる。 [0027] Incidentally, by forming a barrier metal prior to depositing the thin film can be prevented from diffusing into the interlayer insulating film of a metal such as atoms constituting the thin film. また、拡散を防止するためには、バリアメタルに限られず、層間絶縁膜の改質等により、金属等原子の侵入を防止してもよい。 Further, in order to prevent the diffusion is not limited to the barrier metal, the modification or the like of the interlayer insulating film may be prevented from entering, such as metal atoms.

【0028】(5)また、前記還元雰囲気は、水素雰囲気またはアンモニア雰囲気とすることができる。 Further (5), wherein the reducing atmosphere may be a hydrogen atmosphere or ammonia atmosphere. このように、水素雰囲気またはアンモニア雰囲気とすることにより特別なガスを使用することなく配線を還元することが可能となり、プロセスの容易化と製造装置の簡便化を図ることが可能となる。 Thus, it becomes possible to reduce the wiring without the use of special gas by a hydrogen atmosphere or an ammonia atmosphere, it is possible to achieve simplification of facilitation and apparatus for manufacturing processes.

【0029】(6)また、前記製造方法において、前記(b)工程の前または後に、接続孔底部、接続部材の上面または前記配線の上面もしくは側面の還元雰囲気に暴露される、または暴露された配線部分または接続部材部分をプラズマスパッタによりスパッタエッチングする工程を含むことができる。 Further (6) In the production method, the (b) before or after step, connecting hole bottom are exposed to an upper surface or a reducing atmosphere of the upper surface or side surface of the wiring of the connecting member, or exposed the wiring portions or connection member portion may comprise a step of sputter etching by plasma sputtering.

【0030】このように、還元雰囲気に暴露された配線部分または接続部材部分、つまり配線または接続部材の酸化膜が除去された部分に、さらにスパッタエッチングを施すことにより、さらにコンタクト抵抗の低減、または配線の抵抗値の低減を確実なものとすることができる。 [0030] Thus, the exposed wire portion or connecting member portion to a reducing atmosphere, that is, the portion where the oxide film is removed of the wiring or connecting member, by further performing a sputter etch, further reduction of the contact resistance, or the reduction of the resistance value of the wiring can be made reliable. すなわち、接続孔の底部あるいは配線の表面、側面に不純物が存在する場合には、この不純物が接続孔のコンタクト抵抗を上昇し、または、配線の抵抗値を上昇する原因となると考えられるが、スパッタエッチングによりこの不純物を除去することができ、コンタクト抵抗の低減、または配線の抵抗値の低減を図ることができる。 That is, the bottom or the surface of the wiring connection hole, when impurities are present on the side surface, the impurity increases the contact resistance of the connection hole, or is considered to be responsible for increasing the resistance value of the wiring, the sputtering able to remove this impurity by etching, it is possible to reduce the resistance of the reduction of the contact resistance, or wiring.

【0031】(7)なお、前記配線には、前記配線をパターニングする際の、または、前記配線上の層間絶縁膜に接続孔または溝を形成する際の露光光の反射を防止する反射防止膜が含まれる。 [0031] (7) In addition, the wiring for patterning the wiring, or the anti-reflection film that prevents reflection of exposure light at the time of forming a connection hole or a groove in an interlayer insulating film on the wiring It is included. 反射防止膜は、窒化チタン(TiN)等の他、銅等の合金により構成することが可能である。 Antireflection film, other such as titanium nitride (TiN), may be constituted by an alloy of copper.

【0032】(8)また、前記製造方法において、前記(b)工程の後に、半導体基体を加熱し、接続孔底部、 Further (8), in the manufacturing method, after step (b), heating the semiconductor substrate, bottom of the contact hole,
接続部材の上面または配線の上面もしくは側面の還元雰囲気に暴露された配線部分または接続部材部分を再結晶化する工程を含むことができる。 It may include the step of recrystallizing the top or upper surface or the exposed wire portion or connecting member portion to a reducing atmosphere side of the wiring of the connection member. このように、還元雰囲気に暴露された部分、つまり、酸化膜が除去された部分を加熱により再結晶化することにより、接続孔のコンタクト抵抗または配線の抵抗値を低減することが可能である。 Thus, exposed portions in a reducing atmosphere, that is, by re-crystallized by heating the portion where the oxide film has been removed, it is possible to reduce the resistance value of the contact resistance or the wiring connection hole. すなわち、配線または接続部材の還元により酸化膜が除去された部分は、酸化膜のうち酸素原子が取り除かれ、たとえば銅で構成される場合には、銅がポーラスとなっている可能性のあるものである。 That is, the portion where the oxide film is removed by reduction of wiring or connecting member an oxygen atom of the oxide film is removed, for example, be composed of copper, which are likely to copper is in the porous it is. このようなポーラスな部分は、コンタクト抵抗を上昇し、あるいは、配線の抵抗値を上昇する可能性のあるものであるが、本発明では加熱により配線あるいは接続部材を流動化し、再結晶化するため、ポーラス部分をなくすことが可能である。 Such porous portion is to increase the contact resistance, or it is intended that may increase the resistance of the wiring, because the present invention to fluidize the wiring or connecting member by heating and recrystallized , it is possible to eliminate the porous part. この結果、コンタクト抵抗を上昇し、あるいは、配線の抵抗値を上昇を抑制することが可能である。 As a result, it increases the contact resistance, or a resistance value of the wiring can be prevented from increasing. なお、 It should be noted that,
加熱温度の具体例としては、たとえば、銅を350℃の水素雰囲気で還元する場合には、さらに100℃上昇させ、450℃で処理する方法を例示することができる。 Specific examples of the heating temperature is, for example, in the case of reduction with a hydrogen atmosphere of copper 350 ° C. is raised further 100 ° C., it can be exemplified a method of processing at 450 ° C..
さらに、本方法によると、CMP法による配線形成時に、配線表面に形成される研磨傷を部材の流動化により軽減あるいはなくすことが可能である。 Furthermore, according to the present method, when the wiring formation by the CMP method, it is possible to reduce or eliminate the flow of the polishing scratches are formed on the wiring surface member.

【0033】(9)本発明の半導体集積回路装置の製造装置は、半導体基体を還元雰囲気に保持しつつ熱、プラズマまたは光のエネルギを印加することができる第1の反応室と、金属または金属化合物を堆積することができる第2の反応室とを有する半導体集積回路装置の製造装置であって、第1の反応室と前記第2の反応室とを同一の反応室とするもの、あるいは、第1の反応室と第2の反応室とを非酸化性雰囲気または減圧雰囲気で結合するものとすることができる。 [0033] (9) apparatus for manufacturing a semiconductor integrated circuit device of the present invention, the heat while maintaining the semiconductor body to a reducing atmosphere, a first reaction chamber which can apply the energy of plasma or light, metal or metal a manufacturing apparatus for a semiconductor integrated circuit device having a second reaction chamber which may be deposited compounds, those of said second reaction chamber and first reaction chamber and the same reaction chamber, or, it can be made to couple the first reaction chamber and a second reaction chamber in a non-oxidizing atmosphere or reduced-pressure atmosphere.

【0034】このような半導体集積回路装置の製造装置によれば、第1の反応室と前記第2の反応室とが同一の反応室、あるいは、第1の反応室と第2の反応室とが非酸化性雰囲気または減圧雰囲気で結合されているため、 According to such an apparatus for manufacturing a semiconductor integrated circuit device, wherein the first reaction chamber the second reaction chamber and is identical to the reaction chamber, or, a first reaction chamber and the second reaction chamber because There coupled in a non-oxidizing atmosphere or reduced-pressure atmosphere,
接続孔底部あるいは配線の表面または側面の酸化膜を除去した後に、その部分を酸化させることなく金属または金属化合物を堆積することができる。 After removing the oxide film on the surface or side of the connecting hole bottom or the wiring, it is possible to deposit a metal or metal compound without oxidizing the parts. これにより、接続孔のコンタクト抵抗を低減し、配線の抵抗値を低減して、半導体集積回路装置の性能の向上と、信頼性の向上とを図ることが可能である。 This reduces the contact resistance of the connection hole, to reduce the resistance value of the wiring, and improve the performance of the semiconductor integrated circuit device, it is possible to achieve the improvement of the reliability.

【0035】(10)なお、本発明の製造装置は、さらにプラズマスパッタにより半導体基体をスパッタエッチングすることができる第3の反応室を有し、第1の反応室と第2の反応室と第3の反応室とを同一の反応室とするもの、あるいは、第1の反応室と第2の反応室と第3 [0035] (10) The manufacturing apparatus of the present invention further includes a third reaction chamber capable of sputter etching the semiconductor substrate by plasma sputtering, the first reaction chamber and the second reaction chamber the intended to 3 of the reaction chamber with the same reaction chamber, or the first reaction chamber and the second reaction chamber and the third
の反応室とを非酸化性雰囲気または減圧雰囲気で結合するものとすることもできる。 It may be one that binds the reaction chamber in a non-oxidizing atmosphere or reduced-pressure atmosphere. このように、スパッタエッチングすることができる第3の反応室を備えることにより、さらに接続孔底部あるいは配線の表面または側面の不純物を除去し、よりいっそうの接続孔のコンタクト抵抗の低減および配線の抵抗値の低減を図ることが可能となる。 In this way, by providing the third reaction chamber capable of sputter etching, further connecting hole bottom or to remove surface or side impurity wiring, further reduction of the contact resistance of the connection hole and wiring resistance it is possible to reduce the value. しかも、これらの反応室は、同一反応室あるいは非酸化性雰囲気または減圧雰囲気で結合されているため、その工程の途中において接続孔底部あるいは配線の表面または側面が酸化されることがない。 Moreover, these reaction chamber, since it is coupled in the same reaction chamber or a non-oxidizing atmosphere or reduced-pressure atmosphere, is not a surface or side of the connecting hole bottom or the wire in the middle of the process is oxidized.

【0036】(11)本発明の半導体集積回路装置の製造方法は、半導体基体の主面上に半導体集積回路素子が形成され、その上層に銅、銀もしくはアルミニウムまたはそれらの合金からなる配線を有し、配線が複数層形成された多層配線構造を有する半導体集積回路装置の製造方法であって、配線を覆う層間絶縁膜に接続孔を開口した後、または、配線を形成した後に、接続孔または配線を有する半導体基体を加熱するものである。 [0036] (11) A method of manufacturing a semiconductor integrated circuit device of the present invention, a semiconductor integrated circuit device is formed on a major surface of the semiconductor substrate, organic copper, a wiring made of silver or aluminum or their alloys thereon and, wiring method for manufacturing a semiconductor integrated circuit device having a plurality of layers forming multilayer wiring structure, after a connection hole in the interlayer insulating film covering the wires, or, after the formation of the wiring connection hole or it is to heat the semiconductor substrate having wiring. このような半導体集積回路装置の製造方法によれば、接続孔の底部あるいは配線の表面または側面に酸化膜が形成されていても、半導体基体の加熱により、酸化銅(CuO等)の酸素原子のみが除去され、コンタクト抵抗の上昇または配線の抵抗値の上昇を抑制することができる。 According to the manufacturing method of the semiconductor integrated circuit device, even if the oxide film on the surface or side of the bottom or the wiring of the connection hole is formed, by heating the semiconductor substrate, only the oxygen atoms of the copper oxide (CuO, etc.) There is removed, it is possible to suppress the increase in the resistance value of the increase or the wiring of the contact resistance. すなわち、酸化銅(CuO等)の酸素は、ある程度の蒸気圧を有するものであり、加熱により酸化銅(CuO等)から銅に変化させることが可能である。 That is, oxygen in copper oxide (CuO, etc.) are those having a certain degree of vapor pressure, it is possible to change the copper from copper oxide (CuO, etc.) by heating. このような加熱は、 Such heating,
不活性雰囲気でも行うことができるが、減圧下で行うことが好ましい。 Can be carried out in an inert atmosphere, it is preferably carried out under reduced pressure.

【0037】 [0037]

【発明の実施の形態】以下、本発明の実施の形態を図面に基づいて詳細に説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, will be described in detail with reference to embodiments of the present invention with reference to the drawings. なお、実施の形態を説明するための全図において、同一の部材には同一の符号を付し、その繰り返しの説明は省略する。 In all the drawings for explaining the embodiments, the same members denoted by the same reference numerals, and description thereof is not repeated.

【0038】(実施の形態1)図1は、本発明の一実施の形態である半導体集積回路装置の製造方法を適用して製造される半導体集積回路装置の一例を示した断面図である。 [0038] (Embodiment 1) FIG. 1 is a sectional view showing an example of a semiconductor integrated circuit device manufactured by applying the manufacturing method of a semiconductor integrated circuit device according to an embodiment of the present invention.

【0039】本実施の形態1の半導体集積回路装置は、 The semiconductor integrated circuit device of this embodiment 1,
SOI絶縁層2およびU溝素子分離領域3を有する半導体基板1のpウェル4にn形MISFETQnが形成されたものである。 The p-well 4 of the semiconductor substrate 1 having an SOI insulating layer 2 and the U-groove isolation region 3 in which n-type MISFETQn is formed. SOI絶縁層2、U溝素子分離領域3 SOI insulating layer 2, U groove isolation region 3
は、たとえばシリコン酸化膜を例示することができる。 It can be exemplified, for example, silicon oxide film.

【0040】n形MISFETQnは、半導体基板1の主面上にたとえば数nmの膜厚を有するシリコン酸化膜からなるゲート絶縁膜6を介して形成され、たとえば低抵抗多結晶シリコン膜からなるゲート電極7と、ゲート電極7の両側の半導体基板1の主面に形成された不純物半導体領域8とを有するものであり、ゲート電極7の側面および上面にはサイドウォールスペーサ9およびキャップ絶縁膜10がそれぞれ形成されている。 [0040] n-type MISFETQn is formed through a gate insulating film 6 made of a silicon oxide film having a thickness of several nm, for example, on the main surface of the semiconductor substrate 1, for example, a gate electrode made of low-resistance polycrystalline silicon film 7, which has an impurity semiconductor region 8 formed on both sides of the main surface of the semiconductor substrate 1 of the gate electrode 7, the sidewall spacers 9 and the cap insulating film 10 on the side and upper surfaces of the gate electrode 7, respectively It is formed.

【0041】不純物半導体領域8は、n形MISFET The impurity semiconductor region 8, n-type MISFET
Qnのソース・ドレイン領域として機能するものである。 It is intended to function as a source and drain regions of Qn. ゲート電極7および不純物半導体領域8の上部にW W on the gate electrode 7 and the impurity semiconductor regions 8
Six、MoSix 、TiSix 、TaSix などの高融点金属シリサイド膜を積層したシリサイド膜で構成してもよい。 Six, MoSix, TiSix, it may be constituted by a silicide film formed by laminating a refractory metal silicide film such as TaSix. サイドウォールスペーサ9およびキャップ絶縁膜10は、たとえばシリコン酸化膜あるいはシリコン窒化膜とすることができ、シリコン窒化膜を用いる場合には、そのシリコン窒化膜からなるサイドウォールスペーサ9およびキャップ絶縁膜10をマスクとして用い、 Sidewall spacers 9 and the cap insulating film 10 may be, for example, a silicon oxide film or a silicon nitride film, in the case of using a silicon nitride film, a sidewall spacer 9 and the cap insulating film 10 made of the silicon nitride film used as a mask,
後に説明する層間絶縁膜に自己整合的に接続孔を開口することができる。 It can be opened in a self-aligned manner connection hole in the interlayer insulating film to be described later.

【0042】半導体基板1およびn形MISFETQn The semiconductor substrate 1 and the n-type MISFETQn
の上面には層間絶縁膜11aが形成されている。 It is formed the interlayer insulating film 11a on the upper surface. 層間絶縁膜11aとして、BPSG膜またはPSG膜等のリフロー膜を用いることができるが、層間絶縁膜11aの下部もしくは上部にCVD法またはスパッタ法により形成されたシリコン酸化膜との積層膜とすることもできる。 As the interlayer insulating film 11a, it is possible to use reflow film such as a BPSG film or a PSG film, a stacked film of a silicon oxide film formed by CVD or sputtering on the bottom or top of the interlayer insulating film 11a It can also be.
不純物半導体領域8上の層間絶縁膜11aには接続孔1 The interlayer insulating film 11a on the impurity semiconductor regions 8 connection hole 1
2が設けられ、接続孔12には、たとえばスパッタ法により形成されたタングステン膜13a、およびたとえばブランケットCVD法あるいは選択CVD法により形成されたタングステンからなる金属プラグ13bが形成されている。 2 is provided, the connection hole 12, metal plug 13b made of tungsten which are formed, for example, tungsten film 13a is formed by sputtering, and for example, by blanket CVD method or selective CVD method is formed.

【0043】層間絶縁膜11aの上層には、層間絶縁膜11bが形成され、配線14が層間絶縁膜11bに形成された配線溝15内に形成されている。 [0043] the upper layer of the interlayer insulating film 11a is formed an interlayer insulating film 11b, wiring 14 is formed in the interlayer insulating film 11b is formed in the wiring groove 15.

【0044】配線14は、主導電層14aと窒化チタン膜14bとからなる。 The wiring 14 is composed of a main conductive layer 14a and the titanium nitride film 14b. 主導電層14aは、たとえば銅を例示することができるが、銀もしくはアルミニウムまたはそれらの合金であってもよい。 Main conductive layer 14a is, for example, copper can be exemplified, it may be a silver or aluminum or their alloys. これら低抵抗率の低い材料を主な導電層とすることにより配線14の微細化に伴う配線抵抗の上昇を抑制することができる。 It is possible to suppress an increase in wiring resistance due to miniaturization of the wiring 14 by the lower of these low-resistivity material as main conductive layer. これにより半導体集積回路装置の高性能化を達成することができる。 This makes it possible to achieve a high performance of a semiconductor integrated circuit device. 窒化チタン膜14bは、主導電層14aを構成する材料たとえば銅の拡散を防止するブロッキング膜として作用させることができ、窒化チタン膜の他、たとえば、 Titanium nitride film 14b can be made to act as a blocking film for preventing the diffusion of materials such as copper constituting the main conductive layer 14a, another titanium nitride film, for example,
窒化タンタル膜、窒化タングステン膜、スパッタタングステン膜、あるいはこれらのシリコンとの化合物とすることもできる。 Tantalum nitride film may be tungsten nitride film, sputtered tungsten film, or a compound of these silicon.

【0045】配線14および層間絶縁膜11bの上面には層間絶縁膜16が形成されている。 [0045] the upper surface of the wiring 14 and the interlayer insulating film 11b is formed an interlayer insulating film 16. 層間絶縁膜16として、CVD法またはスパッタ法により形成されたシリコン酸化膜を例示することができる。 As the interlayer insulating film 16, it can be exemplified a silicon oxide film formed by CVD or sputtering. また、配線14上の層間絶縁膜16には接続孔17が設けられ、接続孔1 The connection hole 17 is provided in the interlayer insulating film 16 on the wiring 14, the connection hole 1
7には接続孔12と同様に、たとえばスパッタ法により形成されたタングステン膜18a、およびたとえばブランケットCVD法あるいは選択CVD法により形成されたタングステンからなる金属プラグ18bが形成されている。 , Like the connecting hole 12 to 7, the metal plug 18b made of tungsten which are formed, for example, tungsten film 18a is formed by sputtering, and for example, by blanket CVD method or selective CVD method is formed.

【0046】なお、接続孔17の底部のタングステン膜18aと配線14との界面には、配線14を構成するたとえば銅の酸化物である酸化銅は形成されていない。 [0046] Note that the interface between the tungsten film 18a and the wiring 14 of the bottom of the connection hole 17, copper oxide for example copper oxide constituting the wiring 14 is not formed. これは後に説明するように接続孔17の開口後に接続孔1 Connection which after opening of the contact hole 17 as described later hole 1
7の底部の配線14の表面に形成された酸化膜を還元して消失させるためであり、これにより、接続孔17でのコンタクト抵抗を低減し、また電気的接続の信頼性を向上することが可能である。 7 is for causing the bottom of the disappearance of reducing an oxide film formed on the surface of the wiring 14 of, thereby, reducing the contact resistance at the contact hole 17, also it is possible to enhance the reliability of the electrical connection possible it is. この結果、半導体集積回路装置の性能および信頼性を向上することができる。 As a result, it is possible to improve the performance and reliability of the semiconductor integrated circuit device.

【0047】層間絶縁膜16の上層には、層間絶縁膜1 [0047] The upper layer of the interlayer insulating film 16, interlayer insulating film 1
9が形成され、配線20が層間絶縁膜19に形成された配線溝21内に形成されている。 9 is formed, the wiring 20 is formed in the interlayer insulating film 19 which is formed in the wiring trench 21.

【0048】配線20は配線14と同様に、主導電層2 The wire 20 is similar to the wiring 14, the main conductive layer 2
0aと窒化チタン膜20bとからなる。 Consisting 0a and a titanium nitride film 20b. 主導電層20a The main conductive layer 20a
は、たとえば銅を例示することができるが、銀もしくはアルミニウムまたはそれらの合金であってもよい。 Is, for example, copper can be exemplified, it may be a silver or aluminum or their alloys. これら低抵抗率の低い材料を主な導電層とすることにより配線20の微細化に伴う配線抵抗の上昇を抑制することができる。 It is possible to suppress an increase in wiring resistance due to miniaturization of the wiring 20 by the lower of these low-resistivity material as main conductive layer. これにより半導体集積回路装置の高性能化を達成することができる。 This makes it possible to achieve a high performance of a semiconductor integrated circuit device. 窒化チタン膜20bは、主導電層20aを構成する材料たとえば銅の拡散を防止するブロッキング膜として作用させることができ、窒化チタン膜の他、窒化タンタル膜、窒化タングステン膜、スパッタタングステン膜、あるいはこれらのシリコンとの化合物とすることもできる。 Titanium nitride film 20b is main conductive layer 20a can be made to act as a blocking film for preventing the diffusion of materials such as copper constituting the other of the titanium nitride film, a tantalum nitride film, tungsten nitride film, sputtered tungsten film or their, It may be a compound with silicon.

【0049】なお、配線14あるいは配線20の表面には酸化膜が形成されていない。 It should be noted, on the surface of the wiring 14 or the wiring 20 is not formed oxide film. これは、後に説明する配線14あるいは配線20のたとえばCMP法による形成後、その表面に生成された酸化膜を還元して消失させるためであり、これにより、配線14あるいは配線20の抵抗を低減することが可能である。 This is after the formation by e.g. CMP method of the wiring 14 or the wiring 20 will be described later, and in order to eliminate by reducing the generated oxide film on the surface, thereby reducing the resistance of the wiring 14 or the wiring 20 It is possible. この結果、半導体集積回路装置の性能を向上することができる。 As a result, it is possible to improve the performance of the semiconductor integrated circuit device.

【0050】また、本実施の形態1では、配線層が2層の場合を例示しているが、層間絶縁膜16,19および配線20と同様な層間絶縁膜および配線をさらに多層に構成して3層以上の多層配線構造を有する半導体集積回路装置とすることも可能である。 [0050] In the first embodiment, the wiring layer is illustrates the case of two layers, further configured to multilayer similar interlayer insulating film and the wiring interlayer insulating film 16, 19 and the wiring 20 it is also possible to a semiconductor integrated circuit device having a three-layered or more multi-layer wiring structure.

【0051】次に、上記した半導体集積回路装置の製造方法を図に従って説明する。 Next, it will be described with reference to FIG. The method of manufacturing a semiconductor integrated circuit device described above. 図2〜図18は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。 2 to 18 are sectional views of an example shown in the order of steps of the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.

【0052】まず、高濃度酸素注入法等により形成されたSOI絶縁層2を有するp -形の単結晶シリコンからなる半導体基板1を用意し、p形の導電形にするための不純物、たとえばボロンをイオン注入等によりドープしてpウェル4を形成する。 Firstly, p has a SOI insulating layer 2 formed by hyperoxia implantation or the like - providing a semiconductor substrate 1 made of the form of single crystal silicon, an impurity for the conductivity type of p-type, such as boron to form a p-well 4 is doped by ion implantation or the like. pウェル4は、高濃度酸素注入法におけるエピタキシャル成長時に不純物ガスを混入し、ドーピングを行ってもよい。 p-well 4, the impurity gas is mixed during the epitaxial growth at high concentrations of oxygen injection method, it may be doped.

【0053】次に、半導体基板1の主面に、SOI絶縁層2に達するU溝形成し、その後たとえばシリコン酸化膜を堆積した後CMP法等を用いて余分なシリコン酸化膜を除去して、前記U溝にシリコン酸化膜を埋め込み、 Next, the main surface of the semiconductor substrate 1, U and grooves formed reaches the SOI insulation layer 2, to remove excess silicon oxide film by subsequent e.g. CMP method after depositing a silicon oxide film or the like, buried silicon oxide film in the U groove,
U溝素子分離領域3を形成する(図2)。 Forming a U-trench isolation region 3 (Fig. 2).

【0054】次に、半導体基板1の主面上にゲート絶縁膜6となるシリコン酸化膜、ゲート電極7となる多結晶シリコン膜およびキャップ絶縁膜10となるシリコン酸化膜を順次堆積して積層膜を形成し、フォトリソグラフィによりパターニングされたレジストをマスクとして前記積層膜をエッチングし、ゲート絶縁膜6、ゲート電極7およびキャップ絶縁膜10を形成する(図3)。 Next, a silicon oxide film serving as a gate insulating film 6 on the main surface of the semiconductor substrate 1, a gate electrode 7 polycrystalline silicon film and successively deposited to laminate film of the silicon oxide film serving as a cap insulating film 10 It is formed and etching the stacked film using the patterned resist by photolithography as a mask, the gate insulating film 6, a gate electrode 7 and the cap insulating film 10 (FIG. 3). ゲート絶縁膜6はたとえば熱CVD法により堆積することができ、ゲート電極7はCVD法により形成することができるが、その抵抗値を低減するためにn形の不純物(例えばP)をドープしてもよい。 The gate insulating film 6 can be deposited by, for example, a thermal CVD method, the gate electrode 7 can be formed by a CVD method, doped with an n-type impurity (e.g., P) in order to reduce its resistance it may be. なお、ゲート電極7の上部にWSix 、MoSix 、TiSix、TaSix などの高融点金属シリサイド膜を積層してもよい。 Incidentally, the upper portion of the gate electrode 7 WSix, MoSix, TiSix, may be stacked refractory metal silicide film such as TaSix. キャップ絶縁膜10はたとえばCVD法により堆積することができる。 Cap insulating film 10 may be, for example, by CVD.

【0055】次に、半導体基板1上にCVD法で酸化シリコン膜を堆積した後、反応性イオンエッチング(RI Next, after depositing a silicon oxide film by CVD on the semiconductor substrate 1, the reactive ion etching (RI
E)法でこの酸化シリコン膜を異方性エッチングすることにより、ゲート電極7の側壁にサイドウォールスペーサ9を形成し、n形不純物(リン)をイオン注入してゲート電極7の両側のpウェル4にn形MISFETQn The silicon oxide film by anisotropic etching in E) method to form a sidewall spacer 9 on the sidewalls of the gate electrode 7, both sides of the p-well of the gate electrode 7 n-type impurity (phosphorus) are ion-implanted 4 in the n-type MISFETQn
のソース、ドレイン領域を構成する不純物半導体領域8 Impurity semiconductor region 8 forming the source and drain regions
を形成する(図4)。 To form (Fig. 4). なお、サイドウォールスペーサ9 In addition, sidewall spacers 9
の形成前に低濃度の不純物半導体領域を形成し、サイドウォールスペーサ9の形成後に高濃度の不純物半導体領域を形成してもよい。 Prior to the formation to form a low concentration impurity semiconductor region may be formed of high density impurity semiconductor region after the formation of sidewall spacers 9.

【0056】次に、半導体基板1上にスパッタ法またはCVD法で酸化シリコン膜を堆積し、層間絶縁膜11a Next, a silicon oxide film is deposited by sputtering or CVD on the semiconductor substrate 1, an interlayer insulating film 11a
を形成する。 To form. さらに、半導体基板1の主面の不純物半導体領域8上の層間絶縁膜11aに、公知のフォトリソグラフィ技術を用いて接続孔12を開口する(図5)。 Further, the interlayer insulating film 11a on the impurity semiconductor regions 8 of the main surface of the semiconductor substrate 1, to a connection hole 12 by a known photolithography technique (Fig. 5).

【0057】次に、スパッタ法によりタングステン膜1 Next, a tungsten film 1 by a sputtering method
3aを堆積し(図6)、さらにブランケットCVD法によりタングステン膜13cを堆積する(図7)。 3a was deposited (Fig. 6), further depositing a tungsten film 13c by blanket CVD method (FIG. 7).

【0058】次に、接続孔12以外の層間絶縁膜11a Next, contact hole 12 other than the interlayer insulating film 11a
上のタングステン膜13cおよびタングステン膜13a Tungsten film 13c and the tungsten film 13a of the upper
をCMP法により研磨して除去し、金属プラグ13bを形成する(図8)。 It was removed by the CMP method to form a metal plug 13b (FIG. 8).

【0059】次に、スパッタ法またはCVD法で酸化シリコン膜を堆積して層間絶縁膜11bを形成し、さらに公知のフォトリソグラフィ技術およびエッチング技術を用いて加工し、配線溝15を形成する(図9)。 Next, by depositing a silicon oxide film by sputtering or CVD to form an interlayer insulating film 11b, further processed using well-known photolithography and etching to form a wiring trench 15 (FIG. 9). なお、 It should be noted that,
ここでは、スパッタ法またはCVD法で形成されたシリコン酸化膜を例示しているが、SOG等の塗布膜、有機膜、フッ素を添加したCVDシリコン酸化膜、シリコン窒化膜、その他複数種の絶縁膜を積層した多層膜であってもよい。 Although it illustrates a silicon oxide film formed by sputtering or CVD method, a coating film such as SOG, an organic film, fluorine-added and CVD silicon oxide film, a silicon nitride film, several other types of insulating film it may be a multi-layer film was laminated. また、配線溝15は後に配線材料を埋め込んで配線14としたい領域に形成される。 The wiring groove 15 is formed in a region to be the wiring 14 by burying a wiring material later. なお、本実施の形態1では、金属プラグ13を形成した後に配線溝15 In the first embodiment, the wiring groove 15 after formation of the metal plug 13
を形成しているが、接続孔12を開口した後に配線溝1 While forming the wiring connection hole 12 after opening groove 1
5を形成し、その後金属プラグ13を形成してもよい。 5 is formed, it may be formed subsequent metal plug 13.

【0060】次に、半導体基板1の全面に配線14の窒化チタン膜14bとなる窒化チタン膜14bを堆積する(図10)。 Next, depositing a titanium nitride film 14b which on the whole surface of the semiconductor substrate 1 becomes a titanium nitride film 14b of the wiring 14 (Fig. 10). 窒化チタン膜14bは、たとえばCVD法あるいはスパッタ法により堆積することができる。 Titanium nitride film 14b may be, for example, deposited by a CVD method or a sputtering method. 窒化チタン膜14bの堆積は、後に説明する銅膜の密着性の向上および銅の拡散防止のために行うものである。 Deposition of the titanium nitride film 14b is to perform in order to improve and copper diffusion preventing adhesion of the copper film to be described later. なお、本実施の形態1では窒化チタン膜を例示するが、タンタル等の金属膜あるいは窒化タンタル膜等であってもよい。 Incidentally, illustrate the embodiment 1, the titanium nitride film of the present embodiment may be a metal film or a tantalum nitride film of tantalum or the like. また、次工程である主導電層14aの堆積直前に窒化チタン膜14bの表面をスパッタエッチすることも可能である。 It is also possible to the surface of the titanium nitride film 14b to the deposition immediately before the main conductive layer 14a which is the next step to sputter etching. このようなスパッタエッチにより、窒化チタン膜14bの表面に吸着した水、酸素分子等を除去し、主導電層14aの接着性を改善することができる。 Such sputter etching, can be water adsorbed on the surface of the titanium nitride film 14b, to remove oxygen molecules, etc., to improve adhesion of the main conductive layer 14a.
特に、窒化チタン膜14bの堆積後、真空破壊して表面を大気に曝し、その主導電層14aを堆積する場合に効果が大きい。 In particular, after deposition of the titanium nitride film 14b, exposing the surface to atmosphere and vacuum break, the effect is large when depositing its main conductive layer 14a.

【0061】次に主導電層14aとなる金属、たとえば銅の薄膜を堆積し、これを熱処理して流動化し、配線溝15に良好に埋め込まれた主導電層14aを形成する(図11)。 [0061] Metal next the main conductive layer 14a, for example, depositing a thin film of copper, fluidized by heat-treating this to form a main conductive layer 14a buried in the well in the wiring groove 15 (FIG. 11). 銅膜の堆積は、通常のスパッタ法を用いることができるが、蒸着法等の物理的気相成長法を用いてもよい。 Deposition of the copper film can be used ordinary sputtering method, or by a physical vapor deposition method of vapor deposition or the like. また、熱処理の条件は、主導電層14aを構成する銅が流動化する温度および時間を必要とし、たとえば、350℃〜400℃、3分〜5分を例示することができる。 The condition of the heat treatment, the copper that constitutes the main conductive layer 14a is required temperature and time for fluidization, for example, can be illustrated 350 ° C. to 400 ° C., for 3 to 5 minutes.

【0062】次に、層間絶縁膜11b上の余分な窒化チタン膜14bおよび主導電層14aを除去し、配線14 Next, to remove excess titanium nitride film 14b and the main conductive layer 14a on the interlayer insulating film 11b, wiring 14
を構成する主導電層14aおよび窒化チタン膜14bを形成する(図12)。 Forming a main conductive layer 14a and a titanium nitride film 14b constituting the (Figure 12). 窒化チタン膜14bおよび主導電層14aの除去は、たとえばCMP法を例示することができるが、エッチバック法を用いてもよい。 Removal of the titanium nitride film 14b and the main conductive layer 14a is, for example, can be exemplified by CMP may be using an etch-back method. なお、この配線14の形成の際に、たとえばCMP法を用いた場合には、その工程は大気雰囲気で行われるものであり、銅が露出した配線14の表面は大気雰囲気に曝され、酸化される。 At the time of formation of the wiring 14, for example in the case of using the CMP method, the process is intended to be performed in an air atmosphere, the surface of the wiring 14 of copper is exposed is exposed to the atmosphere, it is oxidized that. この結果、配線14の表面に酸化層(酸化銅) As a result, oxide layers on the surface of the wiring 14 (copper oxide)
22が生成される。 22 is generated. この酸化層22は、高抵抗体であり、このまま放置した場合には、配線14の抵抗値を増加させ、また、後に説明する上層配線との電気的接続に不良が発生し、半導体集積回路装置の性能の低下と信頼性の低下を来す原因となる。 The oxide layer 22 is a high resistance, when allowed to stand in this state increases the resistance value of the wiring 14, also defective electrical connection between the upper wiring to be described later is generated, the semiconductor integrated circuit device cause cause a reduction in the deterioration and reliability of the performance of. しかし、本実施の形態1では、次に説明する工程において、酸化層22を還元し、 However, in the first embodiment, then the process described, reducing an oxide layer 22,
銅に変化させるため、このような不具合を発生することはない。 For changing the copper it does not occur such an inconvenience.

【0063】次に、酸化層22を還元して銅に変化させ、これを消失させる(図13)。 Next, by reducing an oxide layer 22 is changed to copper, to eliminate it (Figure 13). 還元反応は、半導体基板1を還元雰囲気に保持し、熱、プラズマまたは光のエネルギを印加して行う。 Reduction reaction, holding the semiconductor substrate 1 in a reducing atmosphere is carried out thermally, by applying the energy of plasma or light. 還元雰囲気としては水素雰囲気あるいはアンモニア雰囲気を例示することができる。 The reducing atmosphere can be exemplified hydrogen atmosphere or ammonia atmosphere.
また、還元雰囲気は、常圧あるいは減圧とすることができる。 The reducing atmosphere may be a normal pressure or reduced pressure. このような還元雰囲気において、同時に熱、プラズマまたは光のエネルギを加えることにより水素あるいはアンモニアを活性化し、反応性を高めて還元反応を促進することができる。 In the reducing atmosphere, it is possible to simultaneously heat the hydrogen or ammonia activated by the addition of energy of plasma or light, to promote the reduction reaction by increasing reactivity. また、熱、プラズマまたは光のエネルギを加えることにより水素ラジカルの生成を促し、 Also, encourage the formation of hydrogen radicals by application of heat, the energy of plasma or light,
この水素ラジカルに酸化層22が暴露されることにより還元反応を促進することができる。 It is possible to promote the reduction reaction by oxidation layer 22 on the hydrogen radical is exposed.

【0064】熱エネルギの印加は、半導体基板1を加熱することにより行うことができ、たとえば、水素あるいはアンモニア雰囲気下での350℃程度の熱処理を例示することができる。 [0064] application of thermal energy, can be carried out by heating the semiconductor substrate 1, for example, it can be exemplified 350 ° C. of about heat treatment under a hydrogen or ammonia atmosphere. また、プラズマエネルギの印加は、 In addition, the application of the plasma energy,
水素あるいはアンモニア、またはこれらのガスとアルゴン等の希ガスとの混合ガスの減圧下におけるグロー放電により行うことができる。 It can be carried out by glow discharge under reduced pressure of a gas mixture of hydrogen or ammonia, or a noble gas such as these gases and argon. さらに、光エネルギの印加は、水素あるいはアンモニア雰囲気下での紫外線の照射により行うことができる。 Furthermore, the application of light energy, can be performed by irradiation of ultraviolet rays under a hydrogen or ammonia atmosphere. 紫外線は、たとえば低圧水銀ランプあるいはエキシマレーザ等の遠紫外線を用いることが好ましく、また、酸化層22に直接照射されるようにすることが好ましい。 UV, for example preferably used deep UV such as low-pressure mercury lamp or an excimer laser, also, it is preferable to directly irradiated to the oxide layer 22.

【0065】また、半導体基板1を還元雰囲気に置かず、非酸化雰囲気において単に加熱処理を施すのみであっても酸化層22中の酸素原子のみが除去され、酸化層22を銅に変化させることができる。 [0065] Furthermore, without putting the semiconductor substrate 1 in a reducing atmosphere, merely an oxygen atom in the oxide layer 22 be only subjected to a heat treatment in a non-oxidizing atmosphere is removed, varying the oxide layer 22 on the copper can. これは、酸化銅にある程度の蒸気圧が存在し、特に減圧下においては酸素が解離する可能性があるためと考えられる。 This degree of vapor pressure in the copper oxide is present, presumably because there is a possibility that oxygen dissociates in particular under reduced pressure. もっとも、 However,
酸素原子の除去効果は還元雰囲気下で熱処理を行う方が大きいと考えられる。 Removal effect of the oxygen atom is considered to be greater for performing a heat treatment in a reducing atmosphere.

【0066】このように本実施の形態1では酸化層22 [0066] Thus in the present embodiment 1, the oxide layer 22
を除去することができるため、配線14の抵抗値を低減し、半導体集積回路装置の性能を向上することが可能である。 It is possible to remove, reduce the resistance value of the wiring 14, it is possible to improve the performance of the semiconductor integrated circuit device. しかも、上記酸化層22の除去は、エッチング作用による除去ではなく、酸化層22の還元による銅への変化であり、堆積減少を伴うものではない。 Moreover, removal of the oxide layer 22 is not a removal by etching action, a change in the copper by reduction of the oxidized layer 22, it does not involve the deposition reduction. このため、 For this reason,
このような還元処理を行っても配線14の膜厚が減少することはなく、抵抗値を低減するものではない。 Such reduction treatment not possible to reduce the thickness of the wiring 14 is carried out, it does not reduce the resistance value.

【0067】なお、プラズマエネルギを印加して酸化層22の酸素を除去する場合には、プラズマの自己バイアスを利用したスパッタ作用を併用することができる。 [0067] Incidentally, when applying a plasma energy to remove oxygen of the oxidized layer 22 can be used together with sputtering effect using the self-bias of the plasma. この場合には酸化層22の酸素を除去して還元反応を促進するのみならず、酸化層22あるいは配線14に付着した不純物をも除去することが可能である。 Not only promote the reduction reaction by removing the oxygen of the oxide layer 22 in this case, it is also possible to remove adhering oxide layer 22 or the wiring 14 impurities. これにより不純物に起因する配線14の抵抗値の上昇を抑制し、半導体集積回路装置の性能を向上することができる。 Thereby suppressing an increase in resistance value of the wiring 14 due to impurities, it is possible to improve the performance of the semiconductor integrated circuit device.

【0068】また、酸化層22の還元と同時に、または還元を行った後に、半導体基板1を加熱し、配線14の銅を流動化して再結晶化させることができる。 [0068] Furthermore, after reduction of the oxidized layer 22 at the same time, or a reduction, by heating the semiconductor substrate 1, a copper wire 14 can be recrystallized fluidized. これは、 this is,
還元後の配線14の表面は、幾分かポーラスになっている可能性があり、これを再結晶化により解消して配線1 The surface of the wiring 14 after reduction, may be turned on somewhat porous, wiring resolved by recrystallised 1
4の抵抗値の上昇を抑制することができる。 4 of the increase in the resistance value can be suppressed. また、ポーラス状態の解消は、再度の酸化を抑制する効果も有する。 Also, elimination of porous state has also the effect of suppressing the oxidation again. さらに本方法によるとCMP法による配線形成時に配線表面に形成される研磨傷を部材の流動化により軽減もしくは解消することができる。 Further, according to the present method the scratches formed on the wiring surface during wiring formation by the CMP method can be reduced or eliminated by fluidization members.

【0069】なお、図示はしないが、配線14の表面には、反射防止膜となる金属層が形成されていてもよい。 [0069] Although not shown, the surface of the wiring 14 is a metal layer serving as the anti-reflection film may be formed.

【0070】次に、半導体基板1上にスパッタ法またはCVD法で酸化シリコン膜を堆積し、層間絶縁膜16を形成する。 Next, a silicon oxide film is deposited by sputtering or CVD on the semiconductor substrate 1, an interlayer insulating film 16. なお、ここではスパッタ法またはCVD法で形成されたシリコン酸化膜を例示しているが、SOG等の塗布膜、有機膜、フッ素を添加したCVDシリコン酸化膜、シリコン窒化膜、その他複数種の絶縁膜を積層した多層膜であってもよい。 Here, although an example a silicon oxide film formed by sputtering or CVD method, a coating film such as SOG, an organic film, a fluorine-the added CVD silicon oxide film, a silicon nitride film, other more insulating film may be a multi-layer film was laminated. さらに、所定の位置の層間絶縁膜16に、公知のフォトリソグラフィ技術を用いて接続孔17を開口する(図14)。 Further, the interlayer insulating film 16 of a predetermined position, and a connection hole 17 by a known photolithography technique (Fig. 14). この接続孔17の底部には、接続孔17の開口後にフォトリソグラフィに用いたレジストマスクの除去のためのアッシングにより、あるいは、接続孔17の開口後の大気雰囲気の暴露により、酸化層23が形成される。 At the bottom of the connection hole 17, by ashing for removing the resist mask used in the photolithography after opening of the contact hole 17, or by exposure ambient atmosphere after the opening of the contact hole 17, the oxide layer 23 formed It is. この酸化層23は、酸化層22と同様に高抵抗体であり、これをそのまま放置すれば、後に説明する金属プラグとの電気的接続が不良となり、半導体集積回路装置の正常な動作の確保ができず、また、信頼性の低下を来す原因となる。 The oxide layer 23 is a high resistance element in the same manner as the oxide layer 22, if it is standing, electrical connection between the metal plug to be described later becomes poor, to ensure normal operation of the semiconductor integrated circuit device can not, also, it cause cause a decrease in reliability.

【0071】したがって、前記配線14の表面に形成された酸化層22と同様に、酸化層23を還元して銅に変化させ、これを消失させる(図15)。 [0071] Thus, similarly to the oxide layer 22 formed on the surface of the wiring 14, by reducing the oxide layer 23 is changed to copper, to eliminate it (Figure 15). 還元反応は、酸化層22の場合と同様であるため詳細な説明を省略する。 Reduction reaction, a detailed description thereof will be omitted for the case is the same as that of the oxide layer 22.

【0072】このように、このように本実施の形態1では酸化層23を除去することができるため、接続孔17 [0072] Thus, since it is possible to remove this manner the embodiment 1, oxide layer 23 of the present embodiment, the contact hole 17
の底部での電気的接続を確実に行うことができ、半導体集積回路装置の正常な動作を確保し、その信頼性と性能を向上することが可能である。 Can make the electrical connection at the bottom reliably, and ensure the normal operation of the semiconductor integrated circuit device, it is possible to improve the reliability and performance. しかも、上記酸化層23 In addition, the oxide layer 23
の除去は、エッチング作用による除去ではなく、酸化層23の還元による銅への変化であり、堆積減少を伴うものではない。 Removal of, rather than removal by etching action, a change in the copper by reduction of the oxidized layer 23, does not involve the deposition reduction. このため、このような還元処理を行っても配線14の膜厚が減少することはなく、抵抗値を低減するものではない。 Thus, no such be subjected to reduction treatment to reduce the film thickness of the wiring 14 is not intended to reduce the resistance value. また、エッチング作用を伴わないため、接続孔17の形状を変化させることがない。 Moreover, since without etching effect, it is not to change the shape of the contact hole 17. これはより精密な微細加工が要求される今後の技術の要求の方向に合致したものであり、半導体集積回路装置の高集積化を容易にする技術の1つであるという効果もある。 This is obtained by matching the direction of the requirements of future technologies more precise micropatterning is required, there is also an effect that the semiconductor integrated circuit device which is one of the technologies that facilitate integration of. さらに、接続孔17の側壁がスパッタされて、接続孔17 Further, the side wall of the contact hole 17 is sputtered, the contact hole 17
の底部へのスパッタ物の再付着がない。 Reattachment is no sputtering of the bottom of the. これは、電気的接続の信頼性を低下させる原因になる可能性があるスパッタによる再付着物を発生しないこととなり、半導体集積回路装置の信頼性をより向上させることができることとなる。 This will not re-deposit occurred due may become a cause of lowering the reliability of the electrical connection sputtering, it becomes possible to further improve the reliability of the semiconductor integrated circuit device.

【0073】なお、プラズマエネルギを印加して酸化層23の酸素を除去する場合には、プラズマの自己バイアスを利用したスパッタ作用を併用することができる。 [0073] Incidentally, when applying a plasma energy to remove oxygen of the oxidized layer 23 can be used together with sputtering effect using the self-bias of the plasma. この場合には酸化層23の酸素を除去して還元反応を促進するのみならず、接続孔17の底部の不純物をも除去することが可能である。 Not only promote the reduction reaction by removing the oxygen of the oxide layer 23 in this case, it is possible also to remove impurities at the bottom of the contact hole 17. これにより不純物に起因する電気的接続の信頼性の低下を抑制し、半導体集積回路装置の信頼性を向上することができる。 Thereby suppressing a decrease in reliability of electrical connection caused by impurities, it is possible to improve the reliability of the semiconductor integrated circuit device.

【0074】また、スパッタは、還元により酸化層23 [0074] In addition, sputtering, oxidation by reduction layer 23
を消失させる前、または消失させた後にも行うことができる。 Can also be carried out after the previous or abolished to eliminate the. これにより不純物を除去して半導体集積回路装置の信頼性を向上することができることは上記の効果と同様である。 It is similar to the above effects thereby to improve the reliability of the semiconductor integrated circuit device to remove impurities.

【0075】また、酸化層23の還元を行った後に、半導体基板1を加熱し、接続孔17の底部の配線14の銅を流動化して再結晶化させることができる。 [0075] Further, after the reduction of the oxidized layer 23 by heating the semiconductor substrate 1, a copper bottom portion of the wiring 14 of the connection hole 17 can be recrystallized fluidized. これは、還元後の配線14の表面は、幾分かポーラスになっている可能性があり、これを再結晶化により解消して電気的接続信頼性の低減を抑制することができる。 This is the surface of the wiring 14 after reduction, may be turned on somewhat porous, it is possible to suppress the reduction in the electrical connection reliability by eliminating the recrystallised. また、ポーラス状態の解消は、再度の酸化を抑制する効果も有する。 Also, elimination of porous state has also the effect of suppressing the oxidation again.

【0076】次に、スパッタ法によりタングステン膜1 [0076] Next, a tungsten film 1 by a sputtering method
8aを堆積し(図16)、さらにブランケットCVD法によりタングステン膜18cを堆積する(図17)。 8a was deposited (Figure 16), further depositing a tungsten film 18c by blanket CVD method (FIG. 17). なお、タングステン膜18aの堆積は、酸化層23の還元後、大気雰囲気に曝されることなく、減圧雰囲気あるいは非酸化性雰囲気に保持したまま行うことが好ましい。 Incidentally, the deposition of the tungsten film 18a after the reduction of the oxide layer 23, without being exposed to the air atmosphere, it is preferable to perform while maintaining a reduced pressure atmosphere or non-oxidizing atmosphere.

【0077】次に、接続孔17以外の層間絶縁膜16上のタングステン膜18cおよびタングステン膜18aをCMP法により研磨して除去し、金属プラグ18bを形成する(図18)。 Next, the tungsten film 18c and the tungsten film 18a on the interlayer insulating film 16 other than the connection hole 17 is removed by the CMP method to form a metal plug 18b (FIG. 18).

【0078】最後に、層間絶縁膜11bおよび配線14 [0078] Finally, an interlayer insulating film 11b and the wiring 14
の場合と同様に、層間絶縁膜19と、層間絶縁膜19に形成した配線溝21に主導電層20aおよび窒化チタン膜20bからなる配線20を形成して、図1に示す半導体集積回路装置がほぼ完成する。 As in the case of an interlayer insulating film 19, to form the wiring 20 made of a main conductive layer 20a and a titanium nitride film 20b in the wiring groove 21 formed in the interlayer insulating film 19, the semiconductor integrated circuit device shown in FIG. 1 almost complete. この配線20には、配線14と同様に酸化層が形成されるが、配線14と同様に還元してこれを消失させることができることは言うまでもない。 The wiring 20 is likewise oxidized layer and the wiring 14 is formed, it is of course possible to eliminate this by reducing similarly to the wiring 14.

【0079】本実施の形態1の半導体集積回路装置の製造方法によれば、配線14,20の表面には酸化層が形成されず、また、接続孔17の底面の配線14には酸化層が形成されない。 [0079] According to the manufacturing method of a semiconductor integrated circuit device of this embodiment 1, oxide layer is not formed on the surface of the wiring 14 and 20, also, an oxide layer on the bottom surface of the wiring 14 of the connection hole 17 not formed. この結果、半導体集積回路装置の所定の機能を確保し、半導体集積回路装置の信頼性と性能を向上することが可能である。 Consequently, to ensure a predetermined function of the semiconductor integrated circuit device, it is possible to improve the reliability and performance of the semiconductor integrated circuit device.

【0080】(実施の形態2)図19は、本発明の他の実施の形態である半導体集積回路装置の製造方法を適用して製造される半導体集積回路装置の一例を示した断面図である。 [0080] (Embodiment 2) FIG. 19 is a sectional view showing an example of a semiconductor integrated circuit device manufactured by applying the manufacturing method of a semiconductor integrated circuit device in another embodiment of the present invention .

【0081】本実施の形態2の半導体集積回路装置は、 [0081] The semiconductor integrated circuit device of the second embodiment,
実施の形態1と同様に半導体基板1にn形MISFET n-type MISFET in the semiconductor substrate 1 as in the first embodiment
Qnが形成され、その上層の層間絶縁膜11bの配線溝15に第1層配線である配線14を有するまでの構成は実施の形態1と同様である。 Qn is formed, the structure of the wiring groove 15 of the upper interlayer insulating film 11b to have a wire 14 which is a first layer wiring is the same as in the first embodiment. したがって、その部分の説明は省略する。 Therefore, description thereof is omitted. 本実施の形態2の半導体集積回路装置が実施の形態1の半導体集積回路装置と相違する点は、第2層配線が配線用の溝および第1層配線への接続孔を同時に開口された状態から接続部材および配線材を同時に一体として形成し、その後CMP法等により余分な配線材を除去することにより形成されている点である。 State semiconductor integrated circuit device of the second embodiment is differs from the semiconductor integrated circuit device of the first embodiment, the second layer wiring grooves and the connection holes of the first layer wiring for wiring are simultaneously opened connecting members and to form a wiring member integrally simultaneously from a point which is formed by removing the excess wiring material by subsequent CMP method or the like. したがって、以下の説明ではその相違する点についてのみ説明する。 Accordingly, the following description will be only points to the difference.

【0082】配線14および層間絶縁膜11bの上面には層間絶縁膜24が形成されている。 [0082] the upper surface of the wiring 14 and the interlayer insulating film 11b is formed an interlayer insulating film 24. 層間絶縁膜24 Interlayer insulating film 24
は、実施の形態1と同様にCVD法またはスパッタ法により形成されたシリコン酸化膜を例示することができる。 It may be exemplified a silicon oxide film formed by CVD or sputtering as in the first embodiment.

【0083】また、層間絶縁膜24には接続孔25および配線溝26が所定の位置に一体で設けられ、その接続孔25および配線溝26内に接続部材および配線材としての導電体である配線27が形成されている。 [0083] The connection hole 25 and the wiring grooves 26 in the interlayer insulating film 24 is provided integrally at a predetermined position, the wiring that is a conductor of the connecting member and the wiring member to the connecting hole 25 and the wiring trench 26 27 is formed. 配線27 Wiring 27
は、接続部材および配線材を同時に一体として形成するものである。 It is intended to simultaneously form an integral connecting member and the wiring member.

【0084】配線27は、主導電層27aと主導電層2 [0084] wiring 27, the main conductive layer 27a and the main conductive layer 2
7aをメッキ法により形成するためのシード膜27bと窒化チタン膜27cとから構成される。 7a composed of the seed layer 27b and the titanium nitride film 27c to form a plating method. 主導電層27a The main conductive layer 27a
およびシード膜27bは、たとえば銅を例示することができるが、銀もしくはアルミニウムまたはそれらの合金であってもよい。 And the seed layer 27b is, for example, copper can be illustrated, it may be a silver or aluminum or their alloys. これら低抵抗率の低い材料を主な導電層とすることにより配線27の微細化に伴う配線抵抗の上昇を抑制することができる。 It is possible to suppress an increase in wiring resistance due to miniaturization of the wiring 27 by the lower of these low-resistivity material as main conductive layer. 窒化チタン膜27cは、 Titanium nitride film 27c is,
主導電層27aおよびシード膜27bを構成する材料たとえば銅の拡散を防止するブロッキング膜として作用させることができ、窒化チタン膜の他、窒化タンタル膜、 It can act as a blocking film for preventing the diffusion of materials such as copper constituting the main conductive layer 27a and the seed layer 27b, another titanium nitride film, a tantalum nitride film,
窒化タングステン膜、スパッタタングステン膜、あるいはこれらのシリコンとの化合物とすることもできる。 Tungsten nitride film, sputtered tungsten film, or may be a compound of these silicon.

【0085】なお、接続孔25の底部の窒化チタン膜2 [0085] Incidentally, the titanium nitride at the bottom of the connection hole 25 film 2
7cと配線14との界面には、配線14を構成するたとえば銅の酸化物である酸化銅は形成されていない。 The interface 7c and the wiring 14, the copper oxide for example copper oxide constituting the wiring 14 is not formed. これは実施の形態1と同様に、接続孔25の開口および配線溝26の形成後に接続孔25の底部の配線14の表面に形成された酸化膜を還元して消失させるためであり、これにより、接続孔25でのコンタクト抵抗を低減し、また電気的接続の信頼性を向上することが可能である。 This in the same manner as in the first embodiment, and in order to eliminate by reducing the opening and the oxide film formed on the surface of the bottom portion of the wiring 14 of the connection hole 25 after the formation of the wiring grooves 26 of the connection hole 25, thereby to reduce the contact resistance at the connection hole 25, also it is possible to improve the reliability of the electrical connection. この結果、半導体集積回路装置の性能および信頼性を向上することができる。 As a result, it is possible to improve the performance and reliability of the semiconductor integrated circuit device.

【0086】また、配線14あるいは配線27の表面には酸化膜が形成されていない。 [0086] Further, on the surface of the wiring 14 or the wiring 27 is not formed oxide film. これも実施の形態1と同様に、配線14あるいは配線27のたとえばCMP法による形成後、その表面に生成された酸化膜を還元して消失させるためであり、これにより、配線14あるいは配線27の抵抗を低減することが可能である。 This is also similar to the first embodiment, after the formation by e.g. CMP method of the wiring 14 or the wiring 27, and in order to eliminate by reducing the generated oxide film on the surface, thereby, the wiring 14 or the wiring 27 it is possible to reduce the resistance. この結果、 As a result,
半導体集積回路装置の性能を向上することができる。 It is possible to improve the performance of the semiconductor integrated circuit device.

【0087】また、本実施の形態2では、配線層が2層の場合を例示しているが、さらに多層に構成して3層以上の多層配線構造を有する半導体集積回路装置としてもよいことは実施の形態1と同様である。 [0087] In the second embodiment, the wiring layer is illustrates the case of two layers, it may also be a further semiconductor integrated circuit device having a multilayer wiring structure of three or more layers constituting the multilayer it is the same as in the first embodiment.

【0088】次に、上記した半導体集積回路装置の製造方法を図に従って説明する。 Next, it will be described with reference to FIG. The method of manufacturing a semiconductor integrated circuit device described above. 図20〜図23は、本発明の他の実施の形態である半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。 Figures 20-23 are cross-sectional views showing an example in the process sequence of the method for manufacturing a semiconductor integrated circuit device in another embodiment of the present invention.

【0089】本実施の形態2の製造方法は、実施の形態1における図13までの工程と同様である。 [0089] manufacturing method of the second embodiment is the same as the steps up to FIG. 13 in the first embodiment. したがって、その部分の説明は省略し、その後の工程について説明する。 Therefore, description thereof is omitted, will be described subsequent steps.

【0090】層間絶縁膜11bおよび配線14上にスパッタ法またはCVD法で酸化シリコン膜を堆積し、層間絶縁膜24を形成する。 [0090] The silicon oxide film is deposited by sputtering or CVD on the interlayer insulating film 11b and the wiring 14, an interlayer insulating film 24. その後、所定の位置の層間絶縁膜24に、公知のフォトリソグラフィ技術を用いて接続孔25を開口する。 Thereafter, the interlayer insulating film 24 of a predetermined position, and a connection hole 25 by a known photolithography technique. さらに、公知のフォトリソグラフィ技術を用いて配線溝26を形成する(図20)。 Further, a wiring trench 26 by a known photolithography technique (Fig. 20). この接続孔25の底部には、接続孔25および配線溝26の形成後にフォトリソグラフィに用いたレジストマスクの除去のためのアッシングにより、あるいは、接続孔25および配線溝26の形成後の大気雰囲気の暴露により、実施の形態1と同様に、酸化層28が形成される。 At the bottom of the connection hole 25, connected after the formation of the hole 25 and the wiring trench 26 by ashing for removing the resist mask used for photolithography, or after formation of the connection hole 25 and the wiring grooves 26 of the atmosphere by exposure, as in the first embodiment, oxide layer 28 is formed. この酸化層28は、実施の形態1の酸化層22,23と同様に高抵抗体であり、これをそのまま放置すれば、接続孔2 The oxide layer 28 is a high resistance element in the same manner as oxide layers 22 and 23 of the first embodiment, if it is standing, the connection hole 2
5の底部での電気的接続が不良となり、半導体集積回路装置の正常な動作の確保ができず、また、信頼性の低下を来す原因となる。 Electrical connection at 5 the bottom becomes bad, can not ensure a normal operation of the semiconductor integrated circuit device, also causes cause a decrease in reliability.

【0091】したがって、実施の形態1と同様に酸化層28を還元して銅に変化させ、これを消失させる。 [0091] Thus, by reducing the oxide layer 28 as in the first embodiment is changed to copper, to eliminate it. これにより接続孔25の底部での電気的接続を確保することができる。 Thus it is possible to secure an electrical connection at the bottom of the connection hole 25. なお、還元反応は、実施の形態1と同様であるため詳細な説明を省略する。 Incidentally, reduction reaction, a detailed description thereof will be omitted because it is similar to the first embodiment.

【0092】このように本実施の形態2では酸化層28 [0092] In this second way exemplary oxide layer 28
を除去することができるため、接続孔25の底部での電気的接続を確実に行うことができ、半導体集積回路装置の正常な動作を確保し、その信頼性と性能を向上することが可能である。 It is possible to remove the electrical connection at the bottom of the connection hole 25 can be reliably performed, to ensure the normal operation of the semiconductor integrated circuit device, capable of improving the reliability and performance is there. しかも、上記酸化層28の除去は、エッチング作用による除去ではなく、酸化層28の還元による銅への変化であり、堆積減少を伴うものではない。 Moreover, removal of the oxide layer 28 is not a removal by etching action, a change in the copper by reduction of the oxidized layer 28, it does not involve the deposition reduction.
このため、このような還元処理を行っても配線14の膜厚が減少することはなく、抵抗値を低減するものではない。 Thus, no such be subjected to reduction treatment to reduce the film thickness of the wiring 14 is not intended to reduce the resistance value. また、エッチング作用を伴わないため、接続孔25 Moreover, since without etching effect, the connection hole 25
および配線溝26の形状を変化させることがない。 And it is not possible to change the shape of the wiring trench 26. これはより精密な微細加工が要求される今後の技術の要求の方向に合致したものであり、半導体集積回路装置の高集積化を容易にする技術の1つであるという効果もある。 This is obtained by matching the direction of the requirements of future technologies more precise micropatterning is required, there is also an effect that the semiconductor integrated circuit device which is one of the technologies that facilitate integration of.
さらに、接続孔25および配線溝26の側壁がスパッタされて、接続孔25の底部へのスパッタ物の再付着がない。 Further, the connection hole 25 and the side wall is sputtered interconnect trench 26, reattachment is no sputtering of the bottom of the connection hole 25. これは、電気的接続の信頼性を低下させる原因になる可能性があるスパッタによる再付着物を発生しないこととなり、半導体集積回路装置の信頼性をより向上させることができることとなる。 This will not re-deposit occurred due may become a cause of lowering the reliability of the electrical connection sputtering, it becomes possible to further improve the reliability of the semiconductor integrated circuit device.

【0093】なお、プラズマエネルギを印加して酸化層28の酸素を除去する場合には、プラズマの自己バイアスを利用したスパッタ作用を併用することができること、スパッタは、還元により酸化層28を消失させた後にも行うことができることは、実施の形態1と同様である。 [0093] Incidentally, when applying a plasma energy to remove oxygen of the oxidized layer 28, that can be used in combination with sputtering effect using the self-bias of the plasma, sputtering, abolished the oxide layer 28 by reduction also it can be performed after are the same as in the first embodiment.

【0094】また、酸化層28の還元を行った後に、半導体基板1を加熱し、接続孔25の底部の配線14の銅を流動化して再結晶化させることができることも実施の形態1と同様である。 [0094] Further, after the reduction of the oxidized layer 28 by heating the semiconductor substrate 1, similarly to the first embodiment that the copper bottom portion of the wiring 14 of the connection hole 25 can be recrystallized fluidized it is.

【0095】次に、半導体基板1の全面に窒化チタン膜27cを堆積し、さらに、主導電層27aと同じ材料のシード膜27bを堆積する(図21)。 Next, by depositing a titanium nitride film 27c on the entire surface of the semiconductor substrate 1, further depositing a seed layer 27b of the same material as the main conductive layer 27a (FIG. 21).

【0096】窒化チタン膜27cは、たとえばCVD法あるいはスパッタ法により堆積することができ、シード膜27bは、たとえばスパッタ法またはCVD法により堆積することができる。 [0096] Titanium nitride film 27c may be, for example, be deposited by CVD or sputtering, a seed layer 27b can be, for example, by sputtering or CVD. 窒化チタン膜27cの堆積は、 Deposition of the titanium nitride film 27c is
後に説明する銅膜の密着性の向上および銅の拡散防止のために行うものである。 It is performed for a later improvement in adhesion of the copper film to be described and copper diffusion preventing. なお、窒化チタン膜以外に、タンタル等の金属膜であってもよい。 In addition to the titanium nitride film may be a metal film such as tantalum. また、シード膜27 In addition, the seed film 27
b堆積直前に窒化チタン膜27cの表面をスパッタエッチすることも可能である。 It is also possible to sputter etch the surface of the titanium nitride film 27c to b deposition immediately before. このようなスパッタエッチにより、窒化チタン膜27cの表面に吸着した水、酸素分子等を除去し、シード膜27bの接着性を改善することができる。 Such sputter etching, water adsorbed on the surface of the titanium nitride film 27c, to remove oxygen molecules, etc., can improve the adhesion of the seed layer 27b.

【0097】シード膜27bは、後に説明する主導電層27aをメッキ法で形成するための結晶成長核となる膜である。 [0097] The seed layer 27b is a film to be a crystal growth nuclei for forming a main conductive layer 27a by plating to be described later.

【0098】次に主導電層27aとなる金属、たとえば銅をメッキ法で堆積する(図22)。 [0098] Metal next the main conductive layer 27a, for example, copper is deposited by a plating method (FIG. 22). メッキ法は、電解メッキまたは無電解メッキを例示することができる。 Plating method, it can be exemplified electrolytic plating or electroless plating. 本実施の形態2では、メッキ法で主導電層27aを堆積するため、ステップカバレッジに優れ、接続孔25および配線溝26を良好に埋め込むことができる。 In the second embodiment, to deposit the main conductive layer 27a by plating, excellent step coverage, the connection hole 25 and the wiring grooves 26 can be embedded well. また、1工程での大量な処理が可能であるため、工程のスループットを向上し、製造コストを低減することが可能である。 Further, since a large amount of processing in one step is possible, to improve the throughput of the process, it is possible to reduce the manufacturing cost.
なお、メッキ法を用いずに、実施の形態1と同様に通常のスパッタ法、蒸着法等を用いてもよいことは言うまでもない。 Incidentally, without using a plating method, conventional sputtering method in the same manner as in the first embodiment, it may of course be an evaporation method, or the like. また、無電解メッキの場合にはシード膜27b In addition, the seed film 27b in the case of electroless plating
は特に必要でなく、窒化チタン膜27c上に直接主導電層27aを形成してもよい。 It is not particularly necessary, may be formed directly main conductive layer 27a on the titanium nitride film 27c.

【0099】次に、層間絶縁膜24上の余分な窒化チタン膜27c、シード膜27bおよび主導電層27aを除去し、配線27を形成する(図23)。 [0099] Then, excess titanium nitride film 27c on the interlayer insulating film 24 to remove the seed layer 27b and the main conductive layer 27a, to form the wiring 27 (Fig. 23). 窒化チタン膜2 Titanium nitride film 2
7c、シード膜27bおよび主導電層27aの除去は、 7c, the removal of the seed film 27b and the main conductive layer 27a is,
たとえばCMP法を例示することができるが、エッチバック法を用いてもよい。 For example, it can be exemplified by CMP may be using an etch-back method. なお、この配線27の形成の際に、たとえばCMP法を用いた場合には、その工程は大気雰囲気で行われるものであり、銅が露出した配線27 At the time of formation of the wiring 27, for example in the case of using the CMP method, the process is intended to be performed in an air atmosphere, the wiring copper is exposed 27
の表面は大気雰囲気に曝され、酸化される。 The surface is exposed to the atmosphere, it is oxidized. この結果、 As a result,
配線27の表面に酸化層29が生成される。 Oxide layer 29 is formed on the surface of the wiring 27. この酸化層29は、高抵抗体であり、このまま放置した場合には、 The oxide layer 29 is a high resistance, when allowed to stand in this state is,
配線27の抵抗値を増加させる原因となる可能性があるが、実施の形態1と同様にこれを還元して消失させることが可能である。 There is a possibility that is responsible for increasing the resistance value of the wiring 27, it is possible to eliminate by reducing it as in the first embodiment. この結果、図19に示すような半導体集積回路装置をほぼ完成することができる。 As a result, it is possible to substantially complete the semiconductor integrated circuit device as shown in FIG. 19.

【0100】本実施の形態2の半導体集積回路装置の製造方法によれば、配線27の表面には酸化層が形成されず、また、接続孔25の底面の配線14には酸化層が形成されない。 [0100] According to the manufacturing method of a semiconductor integrated circuit device of the second embodiment, oxide layer is not formed on the surface of the wiring 27, also oxidized layer is not formed on the bottom surface of the wiring 14 of the connection hole 25 . この結果、半導体集積回路装置の所定の機能を確保し、半導体集積回路装置の信頼性と性能を向上することが可能である。 Consequently, to ensure a predetermined function of the semiconductor integrated circuit device, it is possible to improve the reliability and performance of the semiconductor integrated circuit device. また、本実施の形態2では接続部材として銅を主導電層とする部材を用いているため、 Moreover, due to the use of members of the main conductive layer of copper as a connecting member in the second embodiment,
接続部材での抵抗値を低減し、半導体集積回路装置の性能を向上することができる。 Reducing the resistance of the connection member, it is possible to improve the performance of the semiconductor integrated circuit device.

【0101】(実施の形態3)図24は、本発明のさらに他の実施の形態である半導体集積回路装置の製造方法を適用して製造される半導体集積回路装置の一例を示した断面図である。 [0102] Figure 24 (Embodiment 3), in cross-sectional view showing an example of a semiconductor integrated circuit device manufactured by applying the manufacturing method of another semiconductor integrated circuit device according to the embodiment of the present invention is there.

【0102】本実施の形態3の半導体集積回路装置は、 [0102] The semiconductor integrated circuit device of the present embodiment 3,
実施の形態1と同様に半導体基板1にn形MISFET n-type MISFET in the semiconductor substrate 1 as in the first embodiment
Qnが形成され、その上層の層間絶縁膜11bの配線溝15に第1層配線である配線14を有するまでの構成は実施の形態1と同様である。 Qn is formed, the structure of the wiring groove 15 of the upper interlayer insulating film 11b to have a wire 14 which is a first layer wiring is the same as in the first embodiment. したがって、その部分の説明は省略する。 Therefore, description thereof is omitted. 本実施の形態3の半導体集積回路装置が実施の形態1の半導体集積回路装置と相違する点は、第1配線層である配線14と2層配線との接続を銅を主導電層とするプラグにより形成されている点、および、第2配線層にフォトリソグラフィを用いてパターニングされた銅配線が用いられている点である。 That the semiconductor integrated circuit device of the third embodiment is different from the semiconductor integrated circuit device of the first embodiment, plug connections of the wiring 14 and the two-layer wiring is first wiring layer and main conductive layer of copper that it is formed by, and is that the patterned copper wiring by using a photolithography on the second wiring layer is used. したがって、以下の説明ではその相違する点についてのみ説明する。 Accordingly, the following description will be only points to the difference.

【0103】配線14および層間絶縁膜11bの上面には層間絶縁膜30が形成され、層間絶縁膜30に開口した接続孔31には銅を主導電層とする銅プラグ32が形成されている。 [0103] wiring 14 and the upper surface of the interlayer insulating film 11b interlayer insulating film 30 is formed, copper plug 32 to a main conductive layer of copper is formed in the contact holes 31 opened in the interlayer insulating film 30. 銅プラグ32は、銅のブロッキング層として作用する窒化チタン膜32bと銅からなる主導電層32aからなる。 Copper plug 32 is composed of a main conductive layer 32a made of copper and titanium nitride film 32b which acts as a blocking layer of copper.

【0104】また、層間絶縁膜30および銅プラグ32 [0104] Further, an interlayer insulating film 30 and the copper plug 32
の上層には銅配線33が形成され、銅配線33を覆う層間絶縁膜34が形成されている。 The upper layer of the copper wiring 33 is formed, the interlayer insulating film 34 covering the copper wiring 33 is formed.

【0105】層間絶縁膜30,34は、実施の形態1と同様にCVD法またはスパッタ法により形成されたシリコン酸化膜を例示することができる。 [0105] interlayer insulating film 30 and 34, it can be exemplified a silicon oxide film formed by CVD or sputtering as in the first embodiment.

【0106】また、接続孔31の底部の配線14と銅プラグ32との界面、銅プラグ32と銅配線33との界面、および、銅配線33の上面および側面には酸化層が形成されていない。 [0106] Also, the interface between the bottom of the wiring 14 and the copper plug 32 of the connection hole 31, the interface between the copper plug 32 and copper wiring 33, and the upper and side surfaces of the copper wiring 33 is not formed oxide layer . これは実施の形態1,2と同様に、 This, like the embodiments 1 and 2,
各部材の形成工程後に生成される酸化層を還元して消失させるためであり、これにより、接続孔31でのコンタクト抵抗を低減し、また電気的接続の信頼性を向上することが可能であり、銅配線33の抵抗値を低減して半導体集積回路装置の性能および信頼性を向上することができる。 The oxide layer that is produced after the step of forming each member is in order to eliminate by reducing, thereby, to reduce the contact resistance at the contact holes 31, also it is possible to enhance the reliability of the electrical connection , it is possible to improve the performance and reliability of the semiconductor integrated circuit device by reducing the resistance of the copper wiring 33.

【0107】次に、上記した半導体集積回路装置の製造方法を図に従って説明する。 [0107] will now be described with reference to FIG manufacturing method of a semiconductor integrated circuit device described above. 図25〜図30は、本発明のさらに他の実施の形態である半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。 Figures 25-30 are cross-sectional views of an example shown in the order of steps of method of manufacturing a semiconductor integrated circuit device which is another embodiment of the present invention.

【0108】本実施の形態3の製造方法は、実施の形態1における図13までの工程と同様である。 [0108] manufacturing method of the third embodiment are similar to the steps up to FIG. 13 in the first embodiment. したがって、その部分の説明は省略し、その後の工程について説明する。 Therefore, description thereof is omitted, will be described subsequent steps.

【0109】層間絶縁膜11bおよび配線14上にスパッタ法またはCVD法で酸化シリコン膜を堆積し、層間絶縁膜30を形成する。 [0109] The silicon oxide film is deposited by sputtering or CVD on the interlayer insulating film 11b and the wiring 14, an interlayer insulating film 30. その後、所定の位置の層間絶縁膜30に、公知のフォトリソグラフィ技術を用いて接続孔31を開口する(図25)。 Thereafter, the interlayer insulating film 30 of a predetermined position, and a connection hole 31 by a known photolithography technique (Fig. 25). この接続孔31の底部には、接続孔31の形成後にフォトリソグラフィに用いたレジストマスクの除去のためのアッシングにより、あるいは、接続孔31の形成後の大気雰囲気の暴露により、 At the bottom of the connection hole 31, by ashing for removing the resist mask used in the photolithography after formation of the contact holes 31, or by exposure air atmosphere after formation of the contact hole 31,
実施の形態1と同様に、酸化層35が形成される。 Similar to the first embodiment, oxide layer 35 is formed. この酸化層35は、実施の形態1,2と同様に高抵抗体であり、これをそのまま放置すれば、接続孔31の底部での電気的接続が不良となり、半導体集積回路装置の正常な動作の確保ができず、また、信頼性の低下を来す原因となる。 The oxide layer 35 is a high resistance element in the same manner as the first and second embodiments, if it is standing, electrical connection at the bottom of the connection hole 31 becomes defective, the normal operation of the semiconductor integrated circuit device of not be secured, also causes cause a decrease in reliability.

【0110】したがって、実施の形態1,2と同様に酸化層35を還元して銅に変化させ、これを消失させる。 [0110] Thus, by reducing the oxide layer 35 in the same manner as the first and second embodiments it is changed to copper, to eliminate it.
これにより接続孔31の底部での電気的接続を確保することができる。 Thus it is possible to secure an electrical connection at the bottom of the contact holes 31. なお、還元反応は、実施の形態1,2と同様であるため詳細な説明を省略する。 Incidentally, reduction reaction, a detailed description thereof will be omitted because it is similar to the first and second embodiments.

【0111】このように、このように本実施の形態3では酸化膜を除去することができるため、接続孔31の底部での電気的接続を確実に行うことができ、半導体集積回路装置の正常な動作を確保し、その信頼性と性能を向上することが可能である。 [0111] Normal Thus, in this way it is possible to remove the form 3, the oxide film of the present embodiment, it is possible to reliably perform the electrical connection at the bottom of the contact holes 31, the semiconductor integrated circuit device securing Do operation, it is possible to improve the reliability and performance. しかも、上記酸化層35の除去は、エッチング作用による除去ではなく、酸化層35 Moreover, removal of the oxide layer 35 is not a removal by etching action, oxide layer 35
の還元による銅への変化であり、堆積減少を伴うものではないこと、接続孔31の形状を変化させないこと、再付着がないことは、実施の形態1,2と同様である。 Is the change in the copper by reduction of, it does not involve the deposition decreases, it does not change the shape of the contact holes 31, the absence reattachment is similar to the first and second embodiments. また、プラズマエネルギを印加する場合にスパッタ作用を併用することができること、スパッタは還元により酸化層35を消失させた後にも行うことができることも、実施の形態1,2と同様である。 Moreover, the may be used in combination with sputtering effects when applying the plasma energy, sputtering also can be carried out even after the disappearance of the oxide layer 35 by reduction, it is similar to the first and second embodiments. さらに、酸化層35の還元を行った後に、半導体基板1を加熱し、接続孔31の底部の配線14の銅を流動化して再結晶化させることができることも実施の形態1、2と同様である。 Furthermore, after the reduction of the oxidized layer 35 by heating the semiconductor substrate 1, the same applies in Embodiments 1 and 2 that the copper bottom portion of the wiring 14 of the connection hole 31 can be recrystallized fluidized is there.

【0112】次に、半導体基板1の全面に窒化チタン膜32bを堆積する(図26)。 Next, depositing a titanium nitride film 32b over the entire surface of the semiconductor substrate 1 (FIG. 26). 窒化チタン膜32bは、 Titanium nitride film 32b is
たとえばCVD法あるいはスパッタ法により堆積することができる。 For example, it can be deposited by CVD or sputtering. 窒化チタン膜32bの堆積は、後に説明する銅膜の密着性の向上および銅の拡散防止のために行うものである。 Deposition of the titanium nitride film 32b is to perform in order to improve and copper diffusion preventing adhesion of the copper film to be described later. なお、窒化チタン膜以外に、タンタル等の金属膜であってもよい。 In addition to the titanium nitride film may be a metal film such as tantalum.

【0113】次に、たとえば銅からなる主導電層32a [0113] Next, the main conductive layer 32a made of, for example, copper
を堆積する(図27)。 The deposited (Figure 27). 主導電層32aは、通常のスパッタ法、蒸着法、あるいはメッキ法で堆積することができる。 Main conductive layer 32a is normal sputtering can be deposited by vapor deposition, or plating.

【0114】次に、層間絶縁膜30上の余分な窒化チタン膜32bおよび主導電層32aを除去し、銅プラグ3 Next, to remove excess titanium nitride film 32b and the main conductive layer 32a on the interlayer insulating film 30, a copper plug 3
2を形成する(図28)。 Forming a 2 (Figure 28). 窒化チタン膜32bおよび主導電層32aの除去は、たとえばCMP法を例示することができるが、エッチバック法を用いてもよい。 Removal of the titanium nitride film 32b and the main conductive layer 32a is, for example, can be exemplified by CMP may be using an etch-back method. なお、 It should be noted that,
この銅プラグ32の形成の際に、たとえばCMP法を用いた場合には、その工程は大気雰囲気で行われるものであり、銅が露出した表面は大気雰囲気に曝され、酸化される。 In the formation of the copper plug 32, for example, when using the CMP method, the process is intended to be performed in an air atmosphere, the surface of copper is exposed is exposed to the atmosphere, is oxidized. この結果、銅プラグ32の表面に酸化層36が生成される。 As a result, the oxide layer 36 is produced on the surface of the copper plug 32. この酸化層36は、高抵抗体であり、このまま放置した場合には、銅プラグ32と銅配線33との接続抵抗を増加させる原因となる可能性があるが、実施の形態1,2と同様にこれを還元して消失させることが可能である。 The oxide layer 36 is a high resistance, when allowed to stand in this state, it is likely to be responsible for increasing the connection resistance between the copper plug 32 and copper wiring 33, similarly to Embodiments 1 and 2 it is possible to eliminate by reducing it to.

【0115】次に、半導体基板1の全面に銅薄膜37を堆積する(図29)。 Next, depositing a copper film 37 on the entire surface of the semiconductor substrate 1 (FIG. 29). 銅薄膜37の堆積は、スパッタ法またはCVD法を用いることができる。 Deposition of the copper thin film 37, it is possible to use a sputtering method or a CVD method. なお、銅薄膜3 It should be noted that the copper thin film 3
7の表面には反射防止膜を設けてもよい。 7 may be provided with an anti-reflection film on the surface of the.

【0116】次に、銅薄膜37を、公知のフォトリソグラフィおよびエッチング技術を用いてパターニングし、 [0116] Next, a copper thin film 37 is patterned by using a known photolithography and etching techniques,
銅配線33を形成する(図30)。 Forming a copper wiring 33 (Fig. 30). このパターニングの後、銅配線33が大気に暴露されることにより、その上面および側面に酸化層38が形成されるが、この酸化層38は、上記したように還元により消失させることが可能である。 After this patterning, by copper wiring 33 is exposed to the atmosphere, but its upper and side surfaces to the oxidation layer 38 is formed, the oxide layer 38 can be eliminated by reduction as described above . これにより、銅配線33の抵抗値の増加を抑制して半導体集積回路装置の性能を向上することが可能である。 Thus, it is possible to improve the performance of the semiconductor integrated circuit device by suppressing the increase in the resistance of the copper wiring 33.

【0117】最後に、層間絶縁膜34を半導体基板1の全面に堆積し、図24に記載の半導体集積回路装置がほぼ完成する。 [0117] Finally, an interlayer insulating film is deposited 34 on the entire surface of the semiconductor substrate 1, a semiconductor integrated circuit device according to FIG. 24 is almost completed.

【0118】本実施の形態3の半導体集積回路装置の製造方法によれば、銅配線33の上面および側面には酸化層が形成されず、また、接続孔31に形成された銅プラグ32の上面および底面には酸化層が形成されない。 [0118] According to the manufacturing method of a semiconductor integrated circuit device of the third embodiment, the upper and side surfaces of the copper wiring 33 is not formed is oxidized layer, the upper surface of the copper plug 32 formed in the connection hole 31 and the oxide layer is not formed on the bottom surface. この結果、半導体集積回路装置の所定の機能を確保し、半導体集積回路装置の信頼性と性能を向上することが可能である。 Consequently, to ensure a predetermined function of the semiconductor integrated circuit device, it is possible to improve the reliability and performance of the semiconductor integrated circuit device.

【0119】(実施の形態4)図31は、本発明の他の実施の形態である半導体集積回路装置の製造装置の一例を示す概念図である。 [0119] (Embodiment 4) FIG. 31 is a conceptual diagram illustrating an example of a manufacturing apparatus for a semiconductor integrated circuit device in another embodiment of the present invention.

【0120】図31(a)は、ロード室39およびアンロード室40を有し、前処理室41、還元処理室42、 [0120] FIG. 31 (a) has a load chamber 39 and unload chamber 40, the pre-processing chamber 41, reducing treatment chamber 42,
スパッタエッチ室43、タングステンスパッタ室44、 Sputter etching chamber 43, a tungsten sputtering chamber 44,
ブランケットタングステンCVD室45を備えた金属膜形成装置であり、各処理室が搬送室46にゲート弁47 A metal film forming apparatus having a blanket tungsten CVD chamber 45, the processing chamber gate valve in the conveying chamber 46 47
を介して接続されているものである。 Those connected via the.

【0121】前処理室41では基板加熱を行うことができ、吸着水分子や吸着酸素の離脱を行うことができる。 [0121] pre-treatment chamber can be performed 41 in the substrate heating can be carried out separation of adsorbed water molecules and adsorbed oxygen.
また、還元処理室42では、水素雰囲気あるいはアンモニア雰囲気下での加熱、プラズマ処理または紫外線照射を行うことができる。 Further, the reduction treatment chamber 42, heating under a hydrogen atmosphere or an ammonia atmosphere, can be subjected to plasma treatment or UV irradiation. また、スパッタエッチ室43は必須ではないが、たとえばアルゴン等の希ガスのプラズマ処理を行うことができる。 Also, sputter-etch chamber 43 is not essential, it can be carried out, for example plasma treatment of a rare gas such as argon. タングステンスパッタ室44 Tungsten sputtering chamber 44
では、実施の形態1で説明したタングステン膜18aを堆積することができ、ブランケットタングステンCVD So it is possible to deposit a tungsten film 18a described in the first embodiment, the blanket tungsten CVD
室45では、実施の形態1で説明したタングステン膜1 In the chamber 45, a tungsten film 1 described in the first embodiment
8cを堆積することができる。 It is possible to deposit the 8c.

【0122】このような半導体集積回路装置の製造装置によれば、ロード室39から搬送室46を介して前処理室41、還元処理室42、スパッタエッチ室43、タングステンスパッタ室44、ブランケットタングステンC [0122] According to such an apparatus for manufacturing a semiconductor integrated circuit device, the processing chamber 41 via the front transfer chamber 46 from the load chamber 39, reducing treatment chamber 42, the sputter-etch chamber 43, a tungsten sputtering chamber 44, the blanket tungsten C
VD室45に順次搬送されるため、処理基板を非酸化性雰囲気に保持することが可能である。 To be sequentially transported to the VD chamber 45, it is possible to hold the substrate in a non-oxidizing atmosphere. このため、実施の形態1での配線14等に生成した酸化層を還元処理室4 Therefore, oxide layer to reduction treatment chamber generated in the wiring 14 or the like in the first embodiment 4
2で消失させた後に、その部分を酸化させることなくタングステン膜18aおよびタングステン膜18cを堆積することができ、高い接続孔での電気的接続信頼性を有する半導体集積回路装置を製造することができる。 After abolished by 2, it is possible to deposit a tungsten film 18a and the tungsten film 18c without oxidizing the portion, it is possible to manufacture a semiconductor integrated circuit device having an electrical connection reliability in high connection hole .

【0123】なお、各処理室および搬送室46は、減圧あるいは真空状態とすることが好ましいが、不活性ガス等の非酸化性雰囲気であってもよい。 [0123] Incidentally, each of the processing chambers and the transfer chamber 46, it is preferable that the reduced pressure or vacuum, may be a non-oxidizing atmosphere such as an inert gas.

【0124】また、本実施の形態4では金属プラグ13 [0124] Further, in this fourth embodiment the metal plugs 13
bを形成する場合の製造装置の例を示したが、実施の形態2,3における銅からなる配線27あるいは銅プラグ32を形成する場合には、タングステンスパッタ室44 Although an example of a manufacturing apparatus in the case of forming a b, and the case of forming the wiring 27 or the copper plug 32 made of copper in the second and third embodiments, the tungsten sputtering chamber 44
を窒化チタンのCVD室に、ブランケットタングステンCVD室45を銅のスパッタ室に置き換えることにより実現することができる。 To CVD chamber of titanium nitride, a blanket tungsten CVD chamber 45 can be achieved by replacing the sputtering chamber of the copper. なお、バリア層としての窒化チタンに代えて、窒化タンタル、タングステン、窒化タングステン、あるいはこれらのシリサイド膜であってもよい。 Instead of the titanium nitride as a barrier layer, tantalum nitride, tungsten, tungsten nitride, or may be those of the silicide film. これらのバリア膜は、CVD法あるいはスパッタ法のいずれの堆積法であってもよい。 These barrier film may be any deposition of CVD or sputtering.

【0125】また、図31(b)に示すような複数の処理室48がゲート弁49を介して接続されている装置でも前記のような前処理室41、還元処理室42、スパッタエッチ室43、タングステンスパッタ室44、ブランケットタングステンCVD室45を各処理室48に割り当て、交互に処理を行うことが可能である。 [0125] Further, a plurality of processing chambers 48 pretreatment chamber 41 as described above be a device connected via a gate valve 49 as shown in FIG. 31 (b), the reducing treatment chamber 42, the sputter-etch chamber 43 , tungsten sputtering chamber 44, assigns a blanket tungsten CVD chamber 45 to the processing chamber 48, it is possible to perform the processing alternately.

【0126】以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。 [0126] In the foregoing, the invention made by the inventors has been concretely described based on the embodiments of the invention, the present invention is not limited to the above embodiments, various ways without departing from the scope of the invention it is needless to say that the possible changes.

【0127】たとえば、上記実施の形態1〜4では、主にスパッタ法について説明したが、蒸着法、あるいはイオン化スパッタ法に適用してもよい。 [0127] For example, in the first to fourth embodiments have been described mainly for the sputtering method, it may be applied to a vapor deposition method, or ionization sputtering.

【0128】また、主導電層が銅の場合を例示したが、 [0128] Further, although the main conductive layer is illustrated in the case of copper,
銀あるいはアルミニウムの場合であってもよく、その他酸化により支障の生じる金属または金属化合物を配線あるいは接続部材に用いる場合に本発明を適用することができる。 May be a case of silver or aluminum, it is possible to apply the present invention in the case of using the other metal or metal compound occurs hinder the oxidation wires or connecting members.

【0129】また、上記実施の形態4では複数処理室を有する製造装置の例を示したが、単一の処理室で各処理を行うようにしてもよい。 [0129] Also, although an example of a manufacturing apparatus having a multi-processing chamber in the fourth embodiment, it may be performed each process in a single processing chamber.

【0130】 [0130]

【発明の効果】本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Effects of the Invention Among the inventions disclosed in the present application The following is a brief description of effects obtained by typical.

【0131】(1)Cu等を主導体層とする配線を有する半導体集積回路装置の接続孔部分におけるコンタクト抵抗を低減することができる。 [0131] (1) Cu, etc. can be reduced contact resistance in contact hole portion of a semiconductor integrated circuit device having a wiring which a main conductor layer.

【0132】(2)Cu等を主導体層とする配線を有する半導体集積回路装置の配線抵抗を低減することができる。 [0132] (2) it is possible to reduce the wiring resistance of the semiconductor integrated circuit device having a wiring which a main conductor layer of Cu or the like.

【0133】(3)Cu等を主導体層とする配線を有する半導体集積回路装置の動作を確保し、その信頼性の向上を図ること、およびその性能の向上を図ることができる。 [0133] (3) ensuring the operation of the semiconductor integrated circuit device having a wiring which a main conductor layer of Cu or the like, it is possible to achieve the improvement of the reliability, and to improve its performance.

【0134】(4)Cu等を主導体層とする配線、あるいは接続孔の形成の際に形成される酸化膜を簡便に除去することができ、それを実現することができる半導体集積回路装置の製造装置を実現できる。 [0134] (4) wire and a Cu or the like main conductor layer, or the oxide film can be easily removed to be formed during the formation of the connection hole, the semiconductor integrated circuit device capable of realizing it It can be realized manufacturing apparatus.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施の形態である半導体集積回路装置の製造方法を適用して製造される半導体集積回路装置の一例を示した断面図である。 1 is a cross-sectional view showing an example of a semiconductor integrated circuit device manufactured by applying the manufacturing method of a semiconductor integrated circuit device according to an embodiment of the present invention.

【図2】本発明の一実施の形態である半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。 2 is a cross-sectional view of an example shown in the order of steps of the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.

【図3】本発明の一実施の形態である半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。 3 is a cross-sectional view of an example shown in the order of steps of the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.

【図4】本発明の一実施の形態である半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。 4 is a cross-sectional view of an example shown in the order of steps of the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.

【図5】本発明の一実施の形態である半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。 5 is a cross-sectional view of an example shown in the order of steps of the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.

【図6】本発明の一実施の形態である半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。 6 is a cross-sectional view of an example shown in the order of steps of the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.

【図7】本発明の一実施の形態である半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。 7 is a cross-sectional view of an example shown in the order of steps of the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.

【図8】本発明の一実施の形態である半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。 8 is a cross-sectional view of an example shown in the order of steps of the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.

【図9】本発明の一実施の形態である半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。 9 is a cross-sectional view of an example shown in the order of steps of the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.

【図10】本発明の一実施の形態である半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。 10 is a cross-sectional view of an example shown in the order of steps of the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.

【図11】本発明の一実施の形態である半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。 11 is a cross-sectional view of an example shown in the order of steps of the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.

【図12】本発明の一実施の形態である半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。 12 is a cross-sectional view of an example shown in the order of steps of the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.

【図13】本発明の一実施の形態である半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。 13 is a cross-sectional view of an example shown in the order of steps of the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.

【図14】本発明の一実施の形態である半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。 14 is a cross-sectional view of an example shown in the order of steps of the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.

【図15】本発明の一実施の形態である半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。 15 is a cross-sectional view of an example shown in the order of steps of the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.

【図16】本発明の一実施の形態である半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。 16 is a cross-sectional view of an example shown in the order of steps of the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.

【図17】本発明の一実施の形態である半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。 17 is a cross-sectional view of an example shown in the order of steps of the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.

【図18】本発明の一実施の形態である半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。 18 is a cross-sectional view of an example shown in the order of steps of the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.

【図19】本発明の他の実施の形態である半導体集積回路装置の製造方法を適用して製造される半導体集積回路装置の一例を示した断面図である。 19 is a cross-sectional view showing an example of a semiconductor integrated circuit device manufactured by applying the manufacturing method of a semiconductor integrated circuit device according to another embodiment of the present invention.

【図20】本発明の他の実施の形態である半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。 20 is a cross-sectional view of an example shown in the order of steps of the method for manufacturing another semiconductor integrated circuit device according to the embodiment of the present invention.

【図21】本発明の他の実施の形態である半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。 21 is a sectional view showing an example in the process sequence of the method for manufacturing a semiconductor integrated circuit device in another embodiment of the present invention.

【図22】本発明の他の実施の形態である半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。 22 is a sectional view showing an example in the process sequence of the method for manufacturing a semiconductor integrated circuit device in another embodiment of the present invention.

【図23】本発明の他の実施の形態である半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。 23 is a cross-sectional view showing an example in the process sequence of the method for manufacturing a semiconductor integrated circuit device in another embodiment of the present invention.

【図24】本発明のさらに他の実施の形態である半導体集積回路装置の製造方法を適用して製造される半導体集積回路装置の一例を示した断面図である。 24 is a cross-sectional view showing an example of a semiconductor integrated circuit device manufactured by applying the manufacturing method of another semiconductor integrated circuit device according to the embodiment of the present invention.

【図25】本発明のさらに他の実施の形態である半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。 25 is a cross-sectional view of an example shown in the order of steps further another method of manufacturing a semiconductor integrated circuit device according to the embodiment of the present invention.

【図26】本発明のさらに他の実施の形態である半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。 26 is a cross-sectional view showing an example in the process sequence of the method for manufacturing a semiconductor integrated circuit device which is another embodiment of the present invention.

【図27】本発明のさらに他の実施の形態である半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。 27 is a cross-sectional view showing an example in the process sequence of the method for manufacturing a semiconductor integrated circuit device which is another embodiment of the present invention.

【図28】本発明のさらに他の実施の形態である半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。 28 is a cross-sectional view showing an example in the process sequence of the method for manufacturing a semiconductor integrated circuit device which is another embodiment of the present invention.

【図29】本発明のさらに他の実施の形態である半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。 29 is a cross-sectional view of an example shown in the order of steps further another method of manufacturing a semiconductor integrated circuit device according to the embodiment of the present invention.

【図30】本発明のさらに他の実施の形態である半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。 Figure 30 is a cross-sectional view of an example shown in the order of steps further another method of manufacturing a semiconductor integrated circuit device according to the embodiment of the present invention.

【図31】(a)および(b)は、本発明の他の実施の形態である半導体集積回路装置の製造装置の一例を各々示す概念図である。 [Figure 31] (a) and (b) is a conceptual diagram showing each an example of an apparatus for manufacturing a semiconductor integrated circuit device in another embodiment of the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 半導体基板 2 SOI絶縁層 3 U溝素子分離領域 4 pウェル 6 ゲート絶縁膜 7 ゲート電極 8 不純物半導体領域 9 サイドウォールスペーサ 10 キャップ絶縁膜 11a 層間絶縁膜 11b 層間絶縁膜 12 接続孔 13 金属プラグ 13a タングステン膜 13b 金属プラグ 13c タングステン膜 14 配線 14a 主導電層 14b 窒化チタン膜 15 配線溝 16 層間絶縁膜 17 接続孔 18a タングステン膜 18b 金属プラグ 18c タングステン膜 19 層間絶縁膜 20 配線 20a 主導電層 20b 窒化チタン膜 21 配線溝 22 酸化層 23 酸化層 24 層間絶縁膜 25 接続孔 26 配線溝 27 配線 27a 主導電層 27b シード膜 27c 窒化チタン膜 28 酸化層 29 酸化層 30 層間絶縁膜 31 接続孔 32 銅プラ 1 semiconductor substrate 2 SOI insulating layer 3 U groove isolation region 4 p-well 6 gate insulating film 7 gate electrode 8 impurity semiconductor region 9 sidewall spacers 10 cap insulating film 11a interlayer insulating film 11b interlayer insulating film 12 contact hole 13 metal plugs 13a tungsten film 13b metal plug 13c tungsten film 14 wirings 14a main conductive layer 14b titanium film 15 wiring trench 16 interlayer insulating film 17 contact hole 18a tungsten film 18b metal plug 18c tungsten film 19 interlayer insulating film 20 wirings 20a main conductive layer 20b of titanium nitride nitride film 21 wiring groove 22 oxide layer 23 oxide layer 24 interlayer insulating film 25 contact hole 26 wiring grooves 27 wire 27a main conductive layer 27b seed film 27c titanium nitride film 28 oxide layer 29 oxide layer 30 interlayer insulating film 31 contact hole 32 copper plug 32a 主導電層 32b 窒化チタン膜 33 銅配線 34 層間絶縁膜 35 酸化層 36 酸化層 37 銅薄膜 38 酸化層 39 ロード室 40 アンロード室 41 前処理室 42 還元処理室 43 スパッタエッチ室 44 タングステンスパッタ室 45 ブランケットタングステンCVD室 46 搬送室 47 ゲート弁 48 処理室 49 ゲート弁 Qn n形MISFET 32a main conductive layer 32b of titanium nitride film 33 of copper wire 34 interlayer insulating film 35 oxide layer 36 oxide layer 37 of copper film 38 oxide layer 39 loading chamber 40 unloading chamber 41 pre-treatment chamber 42 reducing treatment chamber 43 the sputter etch chamber 44 tungsten sputtering chamber 45 blanket tungsten CVD chamber 46 transfer chamber 47 the gate valve 48 processing chamber 49 gate valve Qn n-type MISFET

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 日出 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 大和田 伸郎 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Yamaguchi sunrise Ome, Tokyo Imai 2326 address Hitachi Seisakusho device development in the center (72) inventor Nobuo Owada Ome, Tokyo Imai 2326 address Hitachi Seisakusho device development in the center

Claims (11)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 半導体基体の主面上に半導体集積回路素子が形成され、前記半導体集積回路素子の上層に銅、銀もしくはアルミニウムまたはそれらの合金からなる配線を有し、前記配線が複数層形成された多層配線構造を有する半導体集積回路装置の製造方法であって、 (a)前記配線を覆う層間絶縁膜に接続孔または溝を開口する工程、 (b)前記半導体基体を還元雰囲気に保持しつつ熱、プラズマまたは光のエネルギを印加する工程、 (c)前記接続孔または溝に導電部材を形成する工程、 を有することを特徴とする半導体集積回路装置の製造方法。 1. A semiconductor integrated circuit device is formed on a major surface of the semiconductor substrate, the copper upper layer of the semiconductor integrated circuit device having a wiring made of silver or aluminum or an alloy thereof, the interconnect multiple layers formed a method of manufacturing a semiconductor integrated circuit device having a multilayer wiring structure, (a) a step of a connection hole or a groove in an interlayer insulating film covering the wires, held in a reducing atmosphere (b) the semiconductor body step of applying heat, the energy of plasma or light while manufacturing method of a semiconductor integrated circuit device characterized by having a step of forming a conductive member (c) the connecting hole or groove.
  2. 【請求項2】 半導体基体の主面上に半導体集積回路素子が形成され、前記半導体集積回路素子の上層に銅、銀もしくはアルミニウムまたはそれらの合金からなる配線を有し、前記配線が複数層形成された多層配線構造を有する半導体集積回路装置の製造方法であって、 (a)前記半導体集積回路素子または前記配線を覆う層間絶縁膜に溝または接続孔を形成し、前記溝または接続孔を含む前記層間絶縁膜の表面に銅、銀もしくはアルミニウムまたはそれらの合金からなる薄膜を堆積した後、 2. A semiconductor integrated circuit device is formed on a major surface of the semiconductor substrate, the copper upper layer of the semiconductor integrated circuit device having a wiring made of silver or aluminum or an alloy thereof, the interconnect multiple layers formed a method of manufacturing a semiconductor integrated circuit device having a multilayer wiring structure, including (a) the forming a groove or contact hole in a semiconductor integrated circuit device or an interlayer insulating film covering the wires, the grooves or connection holes after depositing the thin film of copper, silver or aluminum or alloys thereof on the surface of the interlayer insulating film,
    前記溝または接続孔を除く前記層間絶縁膜上の前記薄膜を除去して前記配線または前記配線と下層配線とを接続する接続部材を形成する工程、 (b)前記半導体基体を還元雰囲気に保持しつつ熱、プラズマまたは光のエネルギを印加する工程、 を有することを特徴とする半導体集積回路装置の製造方法。 Forming a connecting member which connects the groove or the said wire or the wiring by removing the thin film on the interlayer insulating film and the lower layer wiring, except the contact hole, and held in a reducing atmosphere (b) the semiconductor body while heat, a method of manufacturing a semiconductor integrated circuit device characterized by comprising the step, of applying a plasma or light energy.
  3. 【請求項3】 半導体基体の主面上に半導体集積回路素子が形成され、前記半導体集積回路素子の上層に銅、銀もしくはアルミニウムまたはそれらの合金からなる配線を有し、前記配線が複数層形成された多層配線構造を有する半導体集積回路装置の製造方法であって、 (a)前記半導体集積回路素子または前記配線を覆う層間絶縁膜の上面に銅、銀もしくはアルミニウムまたはそれらの合金からなる薄膜を堆積した後、前記薄膜をパターニングして前記配線を形成する工程、 (b)前記半導体基体を還元雰囲気に保持しつつ熱、プラズマまたは光のエネルギを印加する工程、 を有することを特徴とする半導体集積回路装置の製造方法。 3. A semiconductor integrated circuit device is formed on a major surface of the semiconductor substrate, the copper upper layer of the semiconductor integrated circuit device having a wiring made of silver or aluminum or an alloy thereof, the interconnect multiple layers formed a method of manufacturing a semiconductor integrated circuit device having a multilayer wiring structure, a thin film made of (a) the semiconductor integrated circuit device or copper on the upper surface of the interlayer insulating film covering the wirings, silver or aluminum or their alloys after deposition, the step of forming the wiring by patterning the thin film, semiconductor, characterized in that it comprises a step, of applying heat, the energy of plasma or light while maintaining a reducing atmosphere (b) said semiconductor substrate method of manufacturing an integrated circuit device.
  4. 【請求項4】 請求項2または3記載の半導体集積回路装置の製造方法であって、 前記(a)工程における前記薄膜は、スパッタ法またはCVD法またはメッキ法により堆積される第1の構成、 4. A method of manufacturing a semiconductor integrated circuit device according to claim 2 or 3, wherein the thin film in the step (a) a first structure that is deposited by sputtering or CVD, or plating,
    または、スパッタ法による銅、銀もしくはアルミニウムからなるシード膜上にメッキ法により堆積される第2の構成、のいずれかの構成により堆積されることを特徴とする半導体集積回路装置の製造方法。 Or, a method of manufacturing a semiconductor integrated circuit device characterized by being deposited by the second configuration, any one of the deposited by plating on the seed film made of copper, silver or aluminum by sputtering.
  5. 【請求項5】 請求項1、2、3または4記載の半導体集積回路装置の製造方法であって、 前記還元雰囲気は、水素雰囲気またはアンモニア雰囲気とすることを特徴とする半導体集積回路装置の製造方法。 5. A method of manufacturing a semiconductor integrated circuit device according to claim 1, 2, 3 or 4, wherein the reducing atmosphere, the production of a semiconductor integrated circuit device characterized by a hydrogen atmosphere or ammonia atmosphere Method.
  6. 【請求項6】 請求項1、2、3、4または5記載の半導体集積回路装置の製造方法であって、 前記(b)工程の前または後に、前記接続孔底部、前記接続部材の上面または前記配線の上面もしくは側面の前記還元雰囲気に暴露される、または暴露された前記配線部分または前記接続部材部分をプラズマスパッタによりスパッタエッチングする工程を有することを特徴とする半導体集積回路装置の製造方法。 6. A method of manufacturing a semiconductor integrated circuit device according to claim 1, 2, 3, 4 or 5, wherein (b) prior to step or after the connecting hole bottom portion, an upper surface of the connecting member or the method of manufacturing a semiconductor integrated circuit device characterized by comprising the step of sputter etching the upper surface or is exposed to the reducing atmosphere side or the exposed the wiring portion or the connecting member portion by plasma sputtering of the interconnect.
  7. 【請求項7】 請求項1、2、3、4、5または6記載の半導体集積回路装置の製造方法であって、 前記配線には、前記配線をパターニングする際の、または、前記配線上の層間絶縁膜に接続孔または溝を形成する際の露光光の反射を防止する反射防止膜が含まれることを特徴とする半導体集積回路装置の製造方法。 7. A method of manufacturing a semiconductor integrated circuit device according to claim 2, 3, 4, 5 or 6, wherein said wiring for patterning the wiring, or, on the wiring the method of manufacturing a semiconductor integrated circuit device, characterized in that that contains the anti-reflection film that prevents reflection of the exposure light at the time of forming a connection hole or groove in the interlayer insulating film.
  8. 【請求項8】 請求項1、2、3、4、5、6または7 8. The method of claim 3, 4, 5, 6 or 7
    記載の半導体集積回路装置の製造方法であって、 前記(b)工程の後に、前記半導体基体を加熱し、前記接続孔底部、前記接続部材の上面または前記配線の上面もしくは側面の前記還元雰囲気に暴露された前記配線部分または前記接続部材部分を再結晶化する工程を含むことを特徴とする半導体集積回路装置の製造方法。 A method of manufacturing a semiconductor integrated circuit device as claimed, after step (b), heating the semiconductor substrate, the connecting hole bottom portion, the reducing atmosphere of the top or upper surface or side surface of the wiring of the connecting member the method of manufacturing a semiconductor integrated circuit device which comprises the step of recrystallizing the exposed the wiring portion or the connecting member portion.
  9. 【請求項9】 半導体基体を還元雰囲気に保持しつつ熱、プラズマまたは光のエネルギを印加することができる第1の反応室と、金属または金属化合物を堆積することができる第2の反応室とを有する半導体集積回路装置の製造装置であって、 前記第1の反応室と前記第2の反応室とが同一の反応室である第1の構成、 前記第1の反応室と前記第2の反応室とが非酸化性雰囲気または減圧雰囲気で結合された第2の構成、 のいずれかの構成を有することを特徴とする半導体集積回路装置の製造装置。 9. The heat while maintaining the semiconductor body to a reducing atmosphere, a first reaction chamber which can apply the energy of plasma or light, and a second reaction chamber which is capable of depositing a metal or metal compound a manufacturing apparatus for a semiconductor integrated circuit device having, the first reaction chamber and the second reaction chamber is a first configuration of the same reaction chamber, wherein the first reaction chamber and the second a second configuration in which the reaction chamber is coupled in a non-oxidizing atmosphere or reduced-pressure atmosphere, apparatus for manufacturing a semiconductor integrated circuit device characterized by having any one of the.
  10. 【請求項10】 請求項9記載の半導体集積回路装置の製造装置であって、 前記半導体集積回路装置の製造装置は、さらにプラズマスパッタにより半導体基体をスパッタエッチングすることができる第3の反応室を有し、 前記第1の反応室と前記第2の反応室と前記第3の反応室とが同一の反応室である第1の構成、 前記第1の反応室と前記第2の反応室と前記第3の反応室とが非酸化性雰囲気または減圧雰囲気で結合された第2の構成、 のいずれかの構成を有することを特徴とする半導体集積回路装置の製造装置。 10. A manufacturing apparatus for a semiconductor integrated circuit device according to claim 9, the apparatus for manufacturing a semiconductor integrated circuit device, the third reaction chamber can be further sputter etching the semiconductor substrate by plasma sputtering a first configuration, the first reaction chamber and the second reaction chamber the first reaction chamber and said second reaction chamber and the third reaction chamber is the same reaction chamber apparatus for manufacturing a semiconductor integrated circuit device characterized by having any of the configurations of the second configuration, in which said third reaction chamber is coupled in a non-oxidizing atmosphere or reduced-pressure atmosphere.
  11. 【請求項11】 半導体基体の主面上に半導体集積回路素子が形成され、前記半導体集積回路素子の上層に銅、 11. The semiconductor integrated circuit device is formed on a major surface of the semiconductor substrate, copper upper layer of the semiconductor integrated circuit device,
    銀もしくはアルミニウムまたはそれらの合金からなる配線を有し、前記配線が複数層形成された多層配線構造を有する半導体集積回路装置の製造方法であって、 前記配線を覆う層間絶縁膜に接続孔を開口した後、または、前記配線を形成した後に、前記接続孔または前記配線を有する半導体基体を加熱することを特徴とする半導体集積回路装置の製造方法。 Has a wire made of silver or aluminum or their alloys, the wiring method of manufacturing a semiconductor integrated circuit device having a plurality of layers forming multilayer wiring structure, a connection hole in the interlayer insulating film covering the wires after, or, after forming the wiring, a method of manufacturing a semiconductor integrated circuit device, which comprises heating the semiconductor substrate having the connection hole or the wiring.
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