JP2006156486A - Substrate processing method and method of manufacturing semiconductor device - Google Patents

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Kaoru Maekawa
薫 前川
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Tokyo Electron Ltd
東京エレクトロン株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide a reliable semiconductor device wherein holes, trenches, etc. can be formed with high accuracy without requiring a process such as Ar sputtering which gives heavy damage.
SOLUTION: An interlayer dielectric 207 is etched with a resist pattern 208 as a mask, and then an insulation film 206 for preventing Cu diffusion is etched to form a concave portion 220 to expose a lower-layer interconnection 205. Next, a plasma treatment is carried out using a treatment gas containing either hydrogen, nitrogen, or oxygen to delaminate the resist pattern 208 and remove impurities mixed in a surface layer of Cu.
COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、基板処理方法および半導体装置の製造方法に関し、詳細には、半導体装置製造において、配線を接続する為のホールや配線溝を形成する工程に特徴を有する基板処理方法および半導体装置の製造方法に関する。 The present invention relates to a method of manufacturing a substrate processing method and a semiconductor device, in particular, in the semiconductor device manufacturing, manufacturing of the substrate processing method and a semiconductor device having the features in the step of forming a hole or a wiring groove for connecting the wires a method for.

半導体装置の製造に際して、配線接続用のコンタクトプラグや、Cu配線でのビア・配線は、一般に層間絶縁膜にホールや溝を形成後、メタルを埋め込むことによって形成される。 When manufacturing the semiconductor device, and a contact plug for wiring connections, via and wiring in Cu wiring, generally after formation of the holes or grooves in the interlayer insulating film, it is formed by embedding metal. 特にCu配線の埋込み形成方法は、ダマシンプロセスとして知られている(例えば、特許文献1)。 Particularly buried method Cu wiring is known as damascene process (e.g., Patent Document 1). そこで、シングルダマシンプロセスによって配線を形成する場合を例に挙げ、従来の方法について説明する。 Therefore, as an example the case of forming the wiring by a single damascene process is described conventional methods.

まず、下層配線上に、SiCやSiN等からなるCu拡散防止用絶縁膜と、層間絶縁膜を堆積し形成する。 First, on the lower layer wiring, a Cu diffusion preventing insulating film made of SiC and SiN or the like to form an interlayer insulating film is deposited. 次に、層間絶縁膜に形成する溝パターンに対応するレジストパターンを、層間絶縁膜上に形成する。 Next, a resist pattern corresponding to the groove pattern formed in the interlayer insulating film is formed on the interlayer insulating film. その後、このレジストパターンをマスクとして、層間絶縁膜にエッチング加工を施し、層間絶縁膜内に配線用の溝パターンを形成する。 Then, using this resist pattern as a mask, subjected to etching in the interlayer insulating film, forming a groove pattern for wiring in the interlayer insulating film. この段階では、Cu拡散防止用絶縁膜は除去されていない。 At this stage, the insulating film for preventing Cu diffusion is not removed.

次に、レジストを剥離し、残渣を除去するための洗浄処理をした後に、Cu拡散防止用絶縁膜のエッチングを施し、Cu等から構成される下層配線メタルを露出させる。 Then, the resist is removed, the residue after the cleaning treatment for removing, by etching the Cu diffusion preventing insulating film to expose the lower layer wiring metal consists of Cu. この後、Cuバリア用絶縁膜のエッチングによって表面に残った残渣を除去する為に洗浄を施し、スパッタ法またはPVD法(Physical Vapor Deposition)や電気めっき法を用いて、バリアメタルとCuを溝パターンに埋め込む。 Thereafter, subjected to cleaning to remove residue left on the surface by etching the Cu barrier insulating film, a sputtering method or a PVD method using (Physical Vapor Deposition) or electroplating method, the groove pattern the barrier metal and Cu embedded in. その後、余分なCuを取り除き平坦化処理してメタル配線を形成する。 Then, to form the metal wiring and planarized remove excess Cu.

このように、従来の技術では、Cuなどの下層配線メタルが露出する前にレジスト剥離を行い、レジスト剥離プロセスによって下層配線メタルが酸化する等のダメージを防いでいた。 Thus, in the prior art, resist stripping before the lower layer wiring metal such as Cu is exposed, the lower layer wiring metal was to prevent damage such as oxidation by the resist stripping process. しかし、この手順では、Cu拡散防止用絶縁膜をエッチングした後、露出した下層配線メタルであるCu表面上に残された残渣を除去する処理は、洗浄のみであった。 However, in this procedure, after etching the Cu diffusion preventing insulating film, a process for removing residues left on the Cu surface is exposed lower wiring Metall was washed only. このため、Cu表面に打ち込まれた炭素やフッ素からなる不純物元素が取りきれず、バリアメタルを堆積する処理に先立ち、前処理としてArスパッタ処理等による物理的な衝撃を用いてこれらの不純物を除去する工程が挿入されていた。 Therefore, not completely take the impurity element consisting of carbon and fluorine implanted into the Cu surface, prior to the process of depositing a barrier metal, remove these impurities by using a physical impact by Ar sputtering or the like as a pretreatment process to have been inserted.
特開2000−114368号公報(図11など) JP 2000-114368 JP (such as FIG. 11)

従来のダマシン技術においては、以下のような課題があった。 In the conventional damascene technique, it has the following problems.
Cu拡散防止用絶縁膜をエッチングした後に、露出した下層配線メタルであるCu上部に残された残渣は、洗浄により除去可能であるが、Cu表層部に打ち込まれた不純物の完全な除去は不可能であるため、バリアメタル堆積前にArスパッタ処理等による物理的な衝撃を用いてCu表面のクリーニングを行う工程が必要となる。 The Cu diffusion preventing insulating film after etching, left on Cu upper is exposed lower wiring metal residue is susceptible removed by washing, complete removal of impurities implanted into the Cu surface portion impossible because it is, the step for cleaning the Cu surface is required with physical impact by Ar sputtering or the like before a barrier metal deposition. このArスパッタ処理工程では、形成したホールや溝パターンの上部が削れる形状劣化(いわゆる、肩落ち)の問題や、削り落とされたパーティクルがCu表面に再付着することでビア抵抗不良を引き起こす原因となるなどの問題があった。 In the Ar sputter process, top scraped shape deterioration of the formed hole and groove pattern (so-called bowing) issues and a cause of the via resistance defect by cutting fallen particles are re-deposited on the Cu surface such as there has been a problem becomes. また、Arスパッタ処理の際に、下層配線メタルであるCuがスパッタされホールや溝パターンに再付着することで、後に成膜されるバリアメタルの密着性や膜質(配向性など)を劣化させ、配線の信頼性を低下させるという問題も生じていた。 Further, when the Ar sputter process, by a lower layer wiring metal Cu is reattached to the hole or groove pattern is sputtered, after adhesion and film quality of the barrier metal to be formed (orientation, etc.) degrade the, problem of decreasing the reliability of the wiring may have occurred. Arスパッタ処理工程自体、出来るだけ物理的な衝撃を和らげるような方向で条件の最適化が行われているが、衝撃の緩和と露出した下層配線メタルであるCu表層部に打ち込まれた不純物の除去効率とはトレードオフの関係にあり、最適条件の選択は現実には困難であった。 Ar sputtering process itself can but optimization of physical shock conditions in a direction that relieve have been made by removal of impurities implanted into the Cu surface layer portion is a lower layer wiring metal exposed and impact mitigation efficiency there is a trade-off between the selection of the optimum conditions were difficult in reality.

また、Arスパッタ処理は、層間絶縁膜に低誘電率絶縁膜を使用している場合は、側壁等に露出している低誘電率層間膜表面の構造を破壊することでダメージを与え、パーティクルの発生、密着性の低下や絶縁膜としての電気的特性劣化を招くという問題があった。 Further, Ar sputtering process, when using a low dielectric constant insulating film is an interlayer insulating film, damage by destroying the structure of a low dielectric constant interlayer film exposed surfaces on the side wall or the like, the particles generation, there is a problem that leads to electrical degradation of the reduction and the insulating film adhesion.

さらに、レジストパターンを剥離後、拡散防止用絶縁膜をエッチングする工程を行なうため、露出した表面にエッチングによる強固な残渣がそのまま残り、これらを除去するために使用する洗浄薬液も、強力なものが必要となる。 Furthermore, after removing the resist pattern, to perform the step of etching the diffusion preventing insulating film, remain a robust residue by etching the exposed surface, even wash liquor used to remove these, those strong is required. 従って、この洗浄工程により膜形状の変化が生じたり、特に低誘電率層間絶縁膜を使用している場合は、化学反応による構造の変化のために密着性低下や電気的特性の劣化が起こったりするという問題を招いていた。 Therefore, it occurs a change in film shape by the cleaning process, especially when using a low dielectric constant interlayer insulating film, or occurred deterioration of adhesiveness reduction and electrical properties due to changes in the structure by chemical reaction It had led to the problem of.

またさらに、レジストパターンの無い状況においてエッチングを行う為に、形成したホールや溝パターンの形状が拡散防止用絶縁膜のエッチング中に劣化してしまい、ホールや溝の形状の精度が損なわれるという問題もある。 Furthermore, problems in order to perform the etching in no circumstances the resist pattern, will be the shape of the formed hole and groove pattern is degraded during the etching of the insulating film for preventing diffusion, the accuracy of the shape of the hole or groove is impaired there is also. なお、このパターン劣化の問題は、ダマシンプロセスだけでなく、例えばトランジスタのゲート電極にコンタクト形成を行なう場合などにおいても同様に生ずることがある。 Incidentally, the problem of the pattern deterioration not only damascene process, for example, may also occur similarly in a case of performing a contact formed on the gate electrode of the transistor.

本発明は、上記のような問題点を解決すべくなされたものであり、Arスパッタ処理のようなダメージの大きい工程を必要とせず、高精度でホールや溝などを形成することが可能な基板処理方法、並びに信頼性の高い半導体装置を製造可能な半導体装置の製造方法を提供することを目的とする。 The present invention has been made to solve the above problem, without requiring a large step of damage such as Ar sputter process, capable of forming such holes or grooves with high accuracy substrate processing method, and an object thereof is to provide a method for manufacturing a semiconductor device capable of highly reliable semiconductor device.

上記課題を解決するため、本発明は、以下の(1)〜(24)を提供する。 To solve the above problems, the present invention provides the following (1) to (24).
(1) 少なくとも、基板上の他の部位と接続される被接続部と、その上に形成された被エッチング層と、該被エッチング層上に形成されパターニングされたマスク層と、を有し、前記被エッチング層にはエッチングによって前記マスク層のパターンに対応する凹部が形成され、該凹部において前記被接続部が露出した構造を有する被処理基板に対し、 (1) at least includes a connected part to be connected to other sites on the substrate, and the etched layer which is formed thereon, and a mask layer patterned is formed to said etching layer, a It said recesses corresponding to the pattern of the mask layer by etching the etching target layer is formed, with respect to the substrate to be processed having a structure wherein the connecting portion is exposed in the recess,
水素、窒素または酸素の少なくとも1種以上を含むガスのプラズマを用い、前記マスク層を除去するとともに前記被接続部に混入している不純物を除去するプラズマ処理を行なうことを特徴とする、基板処理方法。 Hydrogen, using a plasma of a gas containing at least at least one nitrogen or oxygen, and performing plasma treatment to remove impurities mixed in the portions for connection with removing the mask layer, the substrate processing Method.
(2) 前記被接続部が、前記被エッチング層より下層の配線層に埋め込まれた金属配線であることを特徴とする、上記(1)の基板処理方法。 (2) the connected part, characterized in that said a metal wire embedded in the lower wiring layer from the etched layer, the substrate processing method of the above (1).
(3) 前記被接続部が、トランジスタのソース・ドレイン領域またはゲート電極であることを特徴とする、上記(1)の基板処理方法。 (3) the portions for connection, characterized in that the source and drain regions or the gate electrode of the transistor, the substrate processing method of the above (1).
(4) 前記プラズマ処理は、被処理基板を載置する支持体に対してバイアス電圧を印加しながら行なうことを特徴とする、上記(1)から(3)のいずれかの基板処理方法。 (4) the plasma treatment, any of the substrate processing method, characterized by performing while applying a bias voltage to the support for mounting a substrate to be processed, from the (1) (3).

(5) 基板上に、下層金属配線を形成する工程と、 (5) on a substrate, forming a lower metal interconnect,
前記下層金属配線の上に層間絶縁膜を形成する工程と、 Forming an interlayer insulating film on the lower metal interconnect,
前記層間絶縁膜上に開口パターンを有するレジストを形成する工程と、 Forming a resist having an opening pattern on the interlayer insulating film,
前記レジストをマスクとしてエッチングを行い、前記層間絶縁膜に凹部を形成し、前記下層金属配線を露出させる工程と、 The resist by etching using as a mask to form a recess in the interlayer insulating film, thereby exposing the underlying metal interconnect,
前記レジストを除去する工程と、 Removing the resist,
前記レジストの除去後、基板の表面を洗浄する工程と、 After removal of the resist, the step of cleaning the surface of the substrate,
を具備する、半導体装置の製造方法。 Comprising a method for manufacturing a semiconductor device.
(6) 前記レジストを除去する工程では、水素、窒素または酸素の少なくとも1種以上を含むガスのプラズマを用い、前記レジストを除去するとともに前記下層金属配線に混入している不純物を除去するプラズマ処理を行なうことを特徴とする、上記(5)の半導体装置の製造方法。 (6) the resist in the step of removing the plasma treatment to remove hydrogen, using a plasma of a gas containing at least at least one nitrogen or oxygen, the impurities mixed in the lower metal interconnect with removing the resist and performing, a method of manufacturing a semiconductor device of the above (5).
(7) 前記基板の表面を洗浄する工程の後に、さらに、前記凹部において露出した前記下層金属配線の結晶欠陥を回復する工程を含むことを特徴とする、上記(5)または(6)の半導体装置の製造方法。 (7) after the step of cleaning the surface of said substrate, further comprising a step of recovering a crystal defect of the lower metal wiring exposed at the recessed portion, the semiconductor of the (5) or (6) manufacturing method of the device.
(8) 前記下層金属配線の結晶欠陥を回復する工程では、水素または窒素の少なくとも1種以上を含むガスの雰囲気中で100℃〜450℃の温度で熱処理を行なうことを特徴とする、上記(7)の半導体装置の製造方法。 (8) In the step of recovering a crystal defect of the lower metal wiring, and performing heat treatment at a temperature of 100 ° C. to 450 ° C. in an atmosphere of a gas containing at least one of hydrogen or nitrogen, the ( the method of manufacturing a semiconductor device 7).
(9) 前記下層金属配線の結晶欠陥を回復する工程の後に、さらに、前記凹部において露出した前記下層金属配線表面を清浄化する工程を含むことを特徴とする、上記(8)の半導体装置の製造方法。 (9) after the step of recovering a crystal defect of the lower metal interconnect, further comprising the step of cleaning the lower metal interconnect surface exposed in the recess, the semiconductor device of the above (8) Production method.
(10) 前記下層金属配線表面を清浄化する工程では、露出した前記下層金属配線表面に形成された酸化膜を還元処理することを特徴とする、上記(9)の半導体装置の製造方法。 (10) In the step of cleaning the lower metal interconnect surfaces, which comprises reducing processing an oxide film formed on the exposed the lower metal interconnect surface, a method of manufacturing a semiconductor device of the above (9).
(11) 下層金属配線表面を清浄化する工程の後に、さらに、前記層間絶縁膜に形成された凹部に、バリアメタル層と導電体層を堆積して多層金属配線を形成する工程を含むことを特徴とする、上記(10)の半導体装置の製造方法。 After the step of cleaning (11) the lower metal interconnect surfaces, further, the interlayer insulating film formed recess, further comprising the step of forming a multilayer metal wiring by depositing a barrier metal layer and the conductive layer wherein, the method of manufacturing a semiconductor device of the above (10).

(12) 基板上に、下層金属配線を形成する工程と、 (12) on a substrate, forming a lower metal interconnect,
前記下層金属配線上に層間絶縁膜を形成する工程と、 Forming an interlayer insulating film on the lower metal interconnect,
前記層間絶縁膜上に開口パターンを有する第1のレジストを形成する工程と、 Forming a first resist having an opening pattern on the interlayer insulating film,
前記第1のレジストをマスクとしてエッチングを行い、前記層間絶縁膜に第1の凹部を形成し、前記下層金属配線を露出させる工程と、 By etching using the first resist as a mask, a first recess formed in the interlayer insulating film, thereby exposing the underlying metal interconnect,
前記第1のレジストを除去する工程と、 Removing the first resist,
前記層間絶縁膜上に開口パターンを有する第2のレジストを形成する工程と、 Forming a second resist having an opening pattern on the interlayer insulating film,
前記第2のレジストをマスクとしてエッチングを行い、前記層間絶縁膜に第2の凹部を形成する工程と、 By etching using said second resist as a mask, forming a second recess in the interlayer insulating film,
前記第2のレジストを除去する工程と、 Removing the second resist,
前記レジストの除去後、基板の表面を洗浄する工程と、 After removal of the resist, the step of cleaning the surface of the substrate,
を具備する、半導体装置の製造方法。 Comprising a method for manufacturing a semiconductor device.
(13) 前記第1のレジストおよび/または前記第2のレジストを除去する工程では、水素、窒素または酸素の少なくとも1種以上を含むガスのプラズマを用い、前記レジストを除去するとともに前記下層金属配線に混入している不純物を除去するプラズマ処理を行なうことを特徴とする、上記(12)の半導体装置の製造方法。 (13) In the first resist and / or removing the second resist, hydrogen, using a plasma of a gas containing at least at least one nitrogen or oxygen, the lower metal interconnect with removing the resist and performing plasma treatment to remove impurities mixed in, the method of manufacturing a semiconductor device of the above (12).
(14) 前記基板の表面を洗浄する工程の後に、さらに、前記第2の凹部において露出した前記下層金属配線の結晶欠陥を回復する工程を含むことを特徴とする、上記(12)または(13)の半導体装置の製造方法。 (14) after the step of cleaning the surface of said substrate, further comprising the step of recovering crystal defects were exposed in the second recess the lower metal wiring (12) or (13 the method of manufacturing a semiconductor device).
(15) 前記下層金属配線の結晶欠陥を回復する工程では、水素または窒素の少なくとも1種以上を含むガスの雰囲気中で100℃〜450℃の温度で熱処理を行なうことを特徴とする、上記(14)の半導体装置の製造方法。 (15) In the step of recovering a crystal defect of the lower metal wiring, and performing heat treatment at a temperature of 100 ° C. to 450 ° C. in an atmosphere of a gas containing at least one of hydrogen or nitrogen, the ( the method of manufacturing a semiconductor device 14).
(16) 前記下層金属配線の結晶欠陥を回復する工程の後に、さらに、前記第2の凹部において露出した前記下層金属配線表面を清浄化する工程を含むことを特徴とする、上記(15)の半導体装置の製造方法。 (16) after the step of recovering a crystal defect of the lower metal interconnect, further comprising the step of cleaning the lower metal interconnect surface exposed in said second recess, above (15) the method of manufacturing a semiconductor device.
(17) 前記下層金属配線表面を清浄化する工程では、露出した前記下層金属配線表面に形成された酸化膜を還元処理することを特徴とする、上記(16)の半導体装置の製造方法。 (17) In the step of cleaning the lower metal interconnect surfaces, which comprises reducing processing the exposed oxide film formed on the lower metal interconnect surface, a method of manufacturing a semiconductor device of the above (16).
(18) 下層金属配線表面を清浄化する工程の後に、さらに、前記層間絶縁膜に形成された前記第1の凹部および前記第2の凹部に、バリアメタル層と導電体層を堆積して多層金属配線を形成する工程を含むことを特徴とする、上記(17)の半導体装置の製造方法。 (18) a lower metal interconnect surface after the step of cleaning further, the interlayer insulating film formed on said first recess and said second recess, multilayer and depositing a barrier metal layer and the conductive layer characterized in that it comprises a step of forming a metal wiring, a method of manufacturing a semiconductor device of the above (17).

(19) プラズマを発生させるプラズマ供給源と、 (19) a plasma source for generating plasma,
前記プラズマにより、被処理体に対しプラズマ処理を行なうための処理室を区画する処理容器と、 By the plasma, a processing vessel defining a processing chamber for performing a plasma processing on the workpiece,
前記処理容器内で前記被処理体を載置する支持体と、 A support for placing the object to be processed in the processing chamber;
前記処理容器内を減圧するための排気手段と、 And exhaust means for reducing the pressure inside the process vessel,
前記処理容器内にガスを供給するためのガス供給手段と、 A gas supply means for supplying a gas into the processing chamber;
上記(1)から(4)のいずれかの基板処理方法が行なわれるように制御する制御部と、 And controlling to any of the substrate processing method of (1) to (4) is performed,
を備えたことを特徴とする、プラズマ処理装置。 Characterized by comprising a plasma processing apparatus.
(20) コンピュータ上で動作し、実行時に、上記(1)から(4)のいずれかの基板処理方法が行なわれるようにプラズマ処理装置を制御することを特徴とする、制御プログラム。 (20) runs on a computer at run time, and controlling the plasma processing apparatus as one of the substrate processing method of (1) to (4) is performed, the control program.
(21) コンピュータ上で動作する制御プログラムが記憶されたコンピュータ記憶媒体であって、 (21) A computer storage medium having a control program is stored to operate on a computer,
前記制御プログラムは、実行時に、上記(1)から(4)のいずれかの基板処理方法に用いられるプラズマ処理装置を制御することを特徴とする、コンピュータ記憶媒体。 Wherein the control program, when executed, and controlling the plasma processing apparatus used in any of the substrate processing method of (1) to (4), computer storage media.

(22) 基板に対し、プラズマ処理を行なうプラズマ処理装置と、成膜処理を行なう成膜装置と、レジスト塗布処理および現像処理を行なうレジスト塗布・現像装置と、露光処理を行なう露光装置と、熱処理を行なう熱処理装置と、洗浄処理を行なう洗浄装置と、研磨処理を行なう研磨装置と、これらの装置を用い、上記(5)から(18)のいずれかの半導体装置の製造方法が行なわれるように制御する制御部と、を備えたことを特徴とする、半導体装置製造システム。 (22) with respect to the substrate, a plasma processing apparatus for performing plasma processing, a film forming apparatus for performing a film forming process, and the resist coating and developing apparatus for performing resist coating processing and developing processing, an exposure apparatus for performing exposure processing, heat treatment a heat treatment apparatus for performing a cleaning device for performing cleaning process, a polishing apparatus for performing a polishing process, using these devices, as the production method of any one of the above (5) (18) is carried out characterized by comprising a control unit for controlling a semiconductor device manufacturing system.
(23) コンピュータ上で動作し、実行時に、上記(5)から(18)のいずれかの半導体装置の製造方法が行なわれるように、複数の半導体製造装置を制御することを特徴とする、制御プログラム。 (23) runs on a computer, at runtime, as the production method of any one of the above (5) (18) is performed, and controls a plurality of semiconductor manufacturing devices, control program.
(24) コンピュータ上で動作する制御プログラムが記憶されたコンピュータ記憶媒体であって、 (24) A computer storage medium having a control program is stored to operate on a computer,
前記制御プログラムは、実行時に、上記(5)から(18)のいずれかの半導体装置の製造方法に用いられる複数の半導体製造装置を制御することを特徴とする、コンピュータ記憶媒体。 Wherein the control program, when executed, and controlling the plurality of semiconductor manufacturing apparatus used in the production process of any one of the above (5) (18), computer storage media.

本発明では、少なくとも、基板上の他の領域と接続される被接続部と、その上に形成された被エッチング層と、被エッチング層上に形成されパターニングされたレジストなどのマスク層と、を有する被処理基板に対し、まずエッチングによってマスク層のパターンに対応する凹部を形成する段階で被接続部を露出させておき、その後にプラズマ処理を行なうことによって、マスク層を除去すると同時に、エッチング過程で露出した被接続部に打ち込まれ、その表層に混入している不純物を除去することが可能になる。 In the present invention, at least a connected part to be connected to other regions on the substrate, and the etched layer which is formed thereon, and a mask layer such as a resist which is patterned is formed on the layer to be etched, the to the target substrate having, first etching allowed to expose the connected part at the stage of forming a concave portion corresponding to the pattern of the mask layer by, by subsequently performing a plasma process, and at the same time removing the mask layer, etching process in driven into the connecting portions exposed, it is possible to eliminate the impurities mixed in the surface layer thereof. この段階で不純物を除去することによって、後に続く工程で、Arスパッタ処理のような物理的衝撃を伴う手法を必要としない。 By removing the impurities at this stage, in a step that follows later it does not require a technique involving physical impact, such as Ar sputter process. また、プラズマ処理の過程で飛散したCuなどの付着物は、その後のウエット洗浄によって容易に除去できるので、バリアメタルとの密着性の障害要因になることはなく、洗浄自体も緩やかな条件で実施できる。 Moreover, deposits such as Cu scattered in the course of the plasma treatment, so can be easily removed by a subsequent wet cleaning, not become adhesion failure factors with the barrier metal, cleaning itself out at mild conditions it can.
従って、例えば、ダマシンプロセスによりビアや配線を形成する際や、トランジスタのソース・ドレインと呼ばれる拡散領域上やゲート電極上にコンタクトを形成する際等に、低抵抗で歩留りが高く、信頼性の高い多層配線形成を行うことが可能となる。 Thus, for example, when forming a via or wiring by a damascene process, in like forming the contact on the diffusion region or on the gate electrode, called the source and drain of the transistor, high yield at a low resistance, reliable it is possible to perform a multi-layer wiring formation. また、実質的に総工程数の削減が可能であり、製造コストの低減にも寄与できる。 Further, it can be substantially lower total number of steps, it is possible to contribute to the reduction in manufacturing cost.

以下、図面を参照しながら、本発明の好ましい形態について説明する。 Hereinafter, with reference to the drawings will be described a preferred embodiment of the present invention.
まず、本発明をダマシンプロセスに適用する場合を例に挙げ、発明の概略を説明する。 First, the case of applying the present invention to a damascene process as an example, an outline of the invention. 図1は、シングルダマシンプロセスの処理フローを示す例である。 Figure 1 is an example illustrating a processing flow of a single damascene process. この例では、シングルダマシンプロセスの代表的な工程としてステップS101〜ステップS111を示している。 This example shows the steps S101~ step S111 Typical steps of a single damascene process.

まず、ステップS101では、Cuが埋め込まれ、下層金属配線が形成された状態の半導体基板等にCu拡散防止用絶縁膜を形成する。 First, in step S101, Cu is embedded to form a Cu diffusion preventing insulating film on a semiconductor substrate or the like in a state where the lower metal wiring is formed. 次に、ステップS102では、Cu拡散防止用絶縁膜の上に層間絶縁膜を形成し、さらにステップS103では、例えばフォトリソグラフィー技術を用いて、ビアや溝に対応するレジストパターンを形成する。 Next, in step S102, an interlayer insulating film on the Cu diffusion preventing insulating film, further in step S103, for example, by using a photolithography technique to form a resist pattern corresponding to the via or trench.

ステップS104では、ステップS103で形成されたレジストパターンをマスクとして層間絶縁膜をエッチングして凹部(開口)を形成する。 In step S104, by etching the interlayer insulating film using the resist pattern formed in step S103 as a mask to form a recess (opening). このエッチングは、下層金属配線のCu表面が露出するまで行なう。 This etching is performed until the Cu surface of the lower metal wiring exposed. 次に、ステップS105のプラズマ処理工程では、後述するようにプラズマ処理装置を用い、所定の条件でプラズマ処理を行ない、レジストの除去(アッシング)を行なう。 Next, in the plasma treatment step of step S105, using the plasma processing apparatus as will be described later, it performs a plasma treatment under predetermined conditions, performing removal of the resist (Ashing). このステップS105では、レジストの除去と同時に、露出したCu表面にプラズマが作用することにより、ステップS104のエッチングの際にCu表層に打ち込まれたCやFなどの不純物が除去される。 In step S105, the resist removal at the same time, by plasma acting on the exposed Cu surface, impurities such as C or F implanted into the Cu surface layer is removed during the etching of the step S104.

続いて、ステップS106ではウエット洗浄を行い、基板表面の付着物を除去する。 Then, perform wet cleaning step S106, to remove the deposits on the substrate surface. この際、ステップS105のプラズマ処理におけるスパッタ作用によって凹部の側壁に付着したCuなども除去される。 At this time, such as Cu that is adhered to the side wall of the recess by sputtering action of the plasma processing of the step S105 is also removed.

洗浄後、ステップS107ではアニール(熱処理)を実施し、ステップS105のプラズマ処理において生じた下層金属配線の表層の結晶の乱れ(結晶欠陥)を回復させる。 After washing, performed in step S107 annealing (heat treatment), crystal disturbance (crystal defects) of the surface layer of the lower metal wiring generated in the plasma processing of step S105 recovering the. さらに、ステップS108では、バリアメタル形成に先だって、下層金属配線の表面に形成された酸化膜を還元処理し、清浄化する。 Further, in step S108, the barrier prior to the metal forming the oxide film formed on the surface of the lower metal interconnect reduction treatment, for cleaning. なお、ステップS107、S108は、必要に応じて行なうことができる任意の工程である。 Note that steps S107, S108 is an optional step that can be performed as needed.

次に、ステップS109では、ステップS104のエッチングにより形成された凹部にバリアメタルを形成し、ステップS110では導電体としてのCuを埋込み、ステップS111では、例えばCMP(化学機械研磨法;Chemical Mechanical Polishing)によって平坦化を実施する。 In step S109, a barrier metal is formed in the recess formed by etching step S104, the embedding of Cu as a conductor in step S110, in step S111, for example, CMP (chemical mechanical polishing method; Chemical Mechanical Polishing) implementing flattened by.

次に、本発明をデュアルダマシンプロセスに適用する場合を例に挙げて説明する。 Next, it will be described as an example a case of applying the present invention to a dual damascene process. 図2は、デュアルダマシンプロセスの処理フローを示す例である。 Figure 2 is an example showing the processing flow of a dual damascene process. この例では、デュアルダマシンプロセスの代表的な工程としてステップS201〜ステップS214を示しており、このうちステップS201〜ステップS203までと、ステップS212〜ステップS214までは図1のシングルダマシンプロセスと共通するため、ここでは説明を省略する。 In this example, it shows a step S201~ step S214 Typical process for a dual damascene process, and these to step S201~ step S203, step S212~ for up to step S214 in common with the single damascene process of FIG. 1 , the description thereof is omitted here.

ステップS204では、ステップS203で形成された第1のレジストパターンをマスクとして層間絶縁膜をエッチングし、第1の凹部(開口)を形成する。 In step S204, etching the interlayer insulating film a first resist pattern formed in a mask step S203, forming a first recess (opening). このエッチングは、下層金属配線のCu表面が露出するまで行なう。 This etching is performed until the Cu surface of the lower metal wiring exposed. 次に、ステップS205の第1のプラズマ処理工程では、後述するようにプラズマ処理装置を用いて所定の条件でプラズマ処理を行ない、レジストの除去(アッシング)を行なう。 Next, in the first plasma treatment process of step S205, performs a plasma treatment under predetermined conditions by using the plasma processing apparatus as will be described later, it performs the removal of the resist (Ashing). このステップS205では、レジストの除去と同時に、露出したCu表面にプラズマが作用することにより、ステップS204のエッチングの際にCu表層に打ち込まれたCやFなどの不純物が除去される。 In step S205, the resist removal at the same time, by plasma acting on the exposed Cu surface, impurities such as C or F implanted into the Cu surface layer is removed during the etching of the step S204.

続いて、ステップS206では、フォトリソグラフィーによりビアや溝に対応する第2のレジストパターンを形成する。 Then, in step S206, a second resist pattern corresponding to the vias and trenches by photolithography. 次に、ステップS207では、ステップS206で形成された第2のレジストパターンをマスクとして層間絶縁膜をエッチングして第2の凹部(開口)を形成する。 Next, in step S207, to form a second recess by etching the interlayer insulating film using the second resist pattern formed in step S206 as a mask (aperture). 通常、この第2の凹部は、断面視略T字形に形成される。 Usually, the second recess is formed in the cross-sectional view substantially T-shaped.
次に、ステップS208の第2のプラズマ処理工程では、後述するようにプラズマ処理装置を用いてプラズマ処理を行ない、所定の条件でレジストの剥離(アッシング)を行なう。 Then, in the second plasma treatment step of step S208, it performs plasma processing using a plasma processing apparatus, as will be described later, performs separation of the resist (Ashing) under predetermined conditions. このステップS208では、レジストの除去だけでなく、露出したCu表面にプラズマが作用することにより、ステップS207のエッチングの際にCu表層に打ち込まれたCやFなどの不純物が除去される。 In step S208, not only the removal of the resist, plasma exposed Cu surface by acting, impurities such as C or F implanted into the Cu surface during the etching of the step S207 is eliminated.

続いて、ステップS209ではウエット洗浄を行い、基板表面の付着物を除去する。 Then, perform wet cleaning step S209, to remove the deposits on the substrate surface. この際、ステップS208の第2のプラズマ処理におけるスパッタ作用によって凹部の側壁に付着したCuなども除去される。 At this time, also it removed such as Cu that is adhered to the side wall of the recess by sputtering action in the second plasma treatment step S208.

洗浄後、ステップS210ではアニール(熱処理)を実施し、ステップS205およびステップS208のプラズマ処理において生じた下層金属配線表層の結晶の乱れ(結晶欠陥)を回復させる。 After washing, performed in step S210 annealing (heat treatment), disorder (crystal defects) of the lower metal interconnect layer of the crystals produced in the plasma processing in step S205 and step S208 to restore. さらに、ステップS211では、バリアメタル形成に先だって、下層金属配線の表面に形成された酸化膜を還元処理し、清浄化する。 Further, in step S211, the barrier prior to the metal forming the oxide film formed on the surface of the lower metal interconnect reduction treatment, for cleaning. なお、ステップS210、S211は、必要に応じて行なうことができる任意の工程である。 Note that steps S210, S211 is an optional step that can be performed as needed.

次に、ステップS212では、以上のように形成された第2の凹部にバリアメタルを形成し、ステップS213では導電体としてのCuを埋込み、ステップS214では、例えばCMPによって平坦化を実施する。 Next, in step S212, the above barrier metal is formed in the second recess formed to the Cu as a conductive material in step S213 buried, in step S214, the implementing planarized, for example by CMP. 以上の一連の工程によりデュアルダマシンプロセスが実施される。 Dual damascene process is performed by a series of steps described above.

このように、本発明は、シングルダマシンプロセスと同様に、デュアルダマシンプロセスにも適用できる。 Thus, the present invention is similar to the single damascene process, it can be applied to a dual damascene process. なお、ここではCu膜を埋め込むダマシンプロセスを例に挙げたが、Al膜やW膜などの他の金属を用いるプロセスにも適用できる。 Here, although an example the damascene process for embedding a Cu film can be applied to a process using other metals such as Al film or a W film.

図3は、例えば図1や図2に示す手順に従い、本発明方法をダマシンプロセスに適用する上で好適に利用できる半導体装置製造システム100の構成を示す図面である。 3, for example, according to the procedure shown in FIG. 1 and FIG. 2 illustrates a structure of a semiconductor device manufacturing system 100 that can be suitably used in applying the method of the present invention in a damascene process. この半導体装置製造システム100は、半導体基板に対し、プラズマによるエッチング処理を行なうエッチング装置とアッシングを行なうアッシング装置を兼用したプラズマ処理装置101、スパッタ法、PVD法、CVD法、電気めっき法などによる成膜を行なう成膜装置102、フォトリソグラフィー工程でレジスト塗布・現像を行なうためのコーターやディベロッパーを備えたレジスト塗布・現像装置103、同様にフォトリソグラフィー工程で露光処理を行なうための露光装置104、熱処理(アニールやベーク)を行なうための熱処理装置105、薬液によるウエット洗浄を行なうための洗浄装置106、CMPを行なうための研磨装置107を備えた処理部110と、プロセスコントローラ111、ユーザーインターフェース1 The semiconductor device manufacturing system 100, to the semiconductor substrate, the plasma processing apparatus 101 also serves an ashing apparatus for performing an etching apparatus and ashing performing etching with plasma, sputtering, PVD method, CVD method, formed by an electric plating method deposition apparatus 102, resist coating and developing apparatus including a coater and developer for performing resist coating and developing a photolithographic step 103, similarly photolithography process by an exposure apparatus for performing exposure processing 104 for film, heat treatment thermal processing apparatus 105 for performing (annealing or baking), a processing unit 110 having a polishing apparatus 107 for performing the cleaning device 106, CMP for performing wet cleaning with a chemical solution, the process controller 111, the user interface 1 2、記憶部113を含むメイン制御部120を備えている。 2, and a main control unit 120 including a storage unit 113.
なお、プラズマ処理装置101、成膜装置102、レジスト塗布・現像装置103、露光装置104、熱処理装置105、洗浄装置106、研磨装置107としては、特に制限なく既知の構成の装置を利用できる。 In the plasma processing apparatus 101, the film forming apparatus 102, resist coating and developing apparatus 103, an exposure device 104, a heat treatment apparatus 105, cleaning apparatus 106, the polishing apparatus 107, particularly applicable to devices of known configurations without limitation. また、処理部110の各装置は、それぞれ単一の装置を意味するものではなく、例えば成膜装置101であれば、プラズマCVD装置と熱CVD、PVD装置、電気めっき装置というように、複数の装置を含む意味で用いる。 Further, each device of the processing unit 110 is not intended to mean a single unit, respectively, for example if the film-forming apparatus 101, a plasma CVD apparatus and a thermal CVD, PVD apparatus, so that the electroplating apparatus, a plurality of used in the sense of including devices.

処理部110の各装置は、CPUを備えたプロセスコントローラ111に接続されて制御される構成となっている。 Each device of the processing unit 110 is configured to be controlled are connected to the process controller 111 having a CPU. プロセスコントローラ111には、工程管理者が処理部110の各装置を管理するためにコマンドの入力操作等を行うキーボードや、処理部110の各装置の稼働状況を可視化して表示するディスプレイ等からなるユーザーインターフェース112と、処理部110で実行される各種処理をプロセスコントローラ111の制御にて実現するための制御プログラムや処理条件データ等が記録されたレシピが格納された記憶部113と、が接続されている。 The process controller 111 is comprised of a keyboard or the process manager performs input operation commands to manage the respective devices of the processing unit 110, the operation status of each device of the processing unit 110 and the display is used for showing visualized a user interface 112, a storage unit 113 which recipe is stored a control program and processing condition data and the like is recorded for realizing in the control of the process controller 111 various processes performed by the processing unit 110, is connected ing.

そして、必要に応じて、ユーザーインターフェース112からの指示等を受けて、任意のレシピを記憶部113から呼び出してプロセスコントローラ111に実行させることで、プロセスコントローラ111の制御下で、処理部110において所望の各種処理が行われる。 Then, if necessary desired, in response to an instruction from the user interface 112, by executing the process controller 111 recipe is retrieved from the storage unit 113, under the control of the process controller 111, the processing unit 110 various types of processing is performed. また、前記レシピは、例えば、CD−ROM、ハードディスク、フレキシブルディスク、不揮発性メモリなどの読み出し可能な記憶媒体に格納された状態のものを利用したり、あるいは、処理部110の各装置間、あるいは外部の装置から、例えば専用回線を介して随時伝送させてオンラインで利用したりすることも可能である。 Further, the recipe, for example, CD-ROM, a hard disk, flexible disk, or using those in a state of being stored in a readable storage medium such as a nonvolatile memory, or between the apparatuses in the process section 110, or from an external device, for example, it is also possible to transmit at any time via the dedicated line or to use on-line.
なお、メイン制御部120による全体的な制御は行なわず、あるいは、メイン制御部120による全体的な制御と重畳的に、処理部110の各装置毎にプロセスコントローラ、ユーザーインターフェースおよび記憶部を含む制御部を個別に配備する構成を採用することもできる。 Note that the overall control by the main control unit 120 is not performed, or, in a superimposed manner with the overall control by the main control unit 120, the process controller for each device of the processing unit 110, control including a user interface and a storage unit part may be the to adopt a configuration that individually deployed.

本発明は、例えば図1および図2の処理手順において、エッチング工程の後に行なわれるプラズマ処理工程に特徴を有している。 The present invention is, for example, in the procedure of FIG. 1 and 2, characterized by the plasma treatment step performed after the etching process. そこで、以下では、これらエッチング工程とプラズマ処理工程について、プラズマ処理装置101の構成とともに詳細に説明する。 In the following, for these etching step and the plasma treatment step will be described in detail the configuration of the plasma processing apparatus 101.
図4は、本発明方法におけるエッチング工程(例えば、図1のステップS104、図2のステップS204、ステップS207)と、プラズマ処理工程(例えば、図1のステップS105、図2のステップS205、ステップS208)の実施に好適に使用可能なプラズマ処理装置の構成例を模式的に示すものである。 4, an etching step in the present process (e.g., step S104 in FIG. 1, step S204 of FIG. 2, step S207) and, a plasma treatment step (e.g., step S105 in FIG. 1, step S205 of FIG. 2, step S208 a configuration example of a suitably usable plasma processing apparatus in the practice of) illustrates schematically. このプラズマ処理装置101は、電極板が上下平行に対向し、双方に高周波電源が接続された容量結合型平行平板方式のプラズマ処理装置として構成されている。 The plasma processing apparatus 101, the electrode plate is parallel to face vertically, the high frequency power source is configured as a plasma processing apparatus of the capacitive coupling type parallel plate type that is connected to both.

このプラズマ処理装置101は、例えば表面がアルマイト処理(陽極酸化処理)されたアルミニウムからなる円筒形状に成形されたチャンバー2を有しており、このチャンバー2は接地されている。 The plasma processing apparatus 101, for example, the surface has anodized chamber 2 which is formed into a cylindrical shape composed of (anodized) aluminum, the chamber 2 is grounded. チャンバー2内には、例えばシリコンからなり、その上に被処理基板として、所定の膜が形成されたウエハWを水平に載置し、下部電極として機能するサセプタ5がサセプタ支持台4に支持された状態で設けられている。 The chamber 2, for example, a silicon, a substrate to be processed thereon was placed horizontally wafer W to a predetermined film has been formed, the susceptor 5 serving as the lower electrode is supported by the susceptor support 4 It is provided in the state. このサセプタ5にはハイパスフィルター(HPF)6が接続されている。 A high pass filter (HPF) 6 is connected to the susceptor 5.

サセプタ支持台4の内部には、温度調節媒体室7が設けられており、導入管8を介して温度調節媒体室7に温度調節媒体が導入、循環され、サセプタ5を所望の温度に制御できるようになっている。 Inside the susceptor support 4, and the temperature control medium 7 is provided, the temperature control medium is introduced, is circulated in a temperature control medium 7 via the inlet pipe 8, it can be controlled susceptor 5 to a desired temperature It has become way.

サセプタ5は、その上中央部が凸状の円板状に成形され、その上にウエハWと略同形の静電チャック11が設けられている。 The susceptor 5 has its upper center portion is formed into a convex disk-shaped electrostatic chuck 11 of the wafer W and substantially the same shape is provided thereon. 静電チャック11は、絶縁材の間に電極12が介在された構成となっており、電極12に接続された直流電源13から例えば1.5kVの直流電圧が印加されることにより、クーロン力によってウエハWを静電吸着する。 The electrostatic chuck 11 includes an electrode 12 between the insulating material has a configurations mediated by a DC voltage of 1.5kV for example from a DC power source 13 connected to the electrode 12 is applied, by the Coulomb force the wafer W to the electrostatic attraction.

そして、絶縁板3、サセプタ支持台4、サセプタ5、さらには静電チャック11には、被処理基板であるウエハWの裏面に、伝熱媒体、例えばHeガスなどを所定圧力(バックプレッシャー)にて供給するためのガス通路14が形成されており、この伝熱媒体を介してサセプタ5とウエハWとの間の熱伝達がなされ、ウエハWが所定の温度に維持されるようになっている。 The insulating plate 3, the susceptor supporting table 4, the susceptor 5, further to the electrostatic chuck 11, the rear surface of the wafer W as a substrate to be processed, the heat transfer medium, for example, He gas or the like to a predetermined pressure (back pressure) are gas passage 14 is formed for supplying Te, this via a heat transfer medium heat transfer between the susceptor 5 and the wafer W is performed, so that the wafer W is maintained at a predetermined temperature .

サセプタ5の上端周縁部には、静電チャック11上に載置されたウエハWを囲むように、環状のフォーカスリング15が配置されている。 The upper peripheral portion of the susceptor 5, so as to surround the wafer W mounted on the electrostatic chuck 11 is disposed an annular focus ring 15. このフォーカスリング15は、セラミックスあるいは石英などの絶縁性材料からなり、プラズマ処理の均一性を向上させるように作用する。 The focus ring 15 is made of an insulating material such as ceramics or quartz, act to improve the uniformity of the plasma treatment.

サセプタ5の上方には、このサセプタ5と平行に対向して上部電極21が設けられている。 Above the susceptor 5, an upper electrode 21 are provided in parallel to face the susceptor 5. この上部電極21は、絶縁材22を介して、チャンバー2の上部に支持されており、サセプタ5との対向面を構成し、多数の吐出孔23を有する、例えばアルミニウムからなる電極板24と、この電極板24を支持する導電性材料、例えば表面がアルマイト処理されたアルミニウムからなる電極支持体25とによって構成されている。 The upper electrode 21 via the insulating member 22 is supported at the top of the chamber 2 constitutes a surface facing the susceptor 5, having a plurality of injection holes 23, for example, an electrode plate 24 made of aluminum, It is composed of a conductive material for supporting the electrode plate 24, for example, the surface and the electrode support 25 made of anodized aluminum. なお、サセプタ5と上部電極21との間隔は、調節可能とされている。 The distance between the susceptor 5 and the upper electrode 21 is adjustable.

上部電極21における電極支持体25の中央には、ガス導入口26が設けられ、さらにこのガス導入口26には、ガス供給管27が接続されており、さらにこのガス供給管27には、バルブ28並びにマスフローコントローラ29を介して、処理ガス供給源30が接続され、この処理ガス供給源30から、エッチングやレジスト剥離(アッシング)のための処理ガスが供給されるようになっている。 At the center of the electrode support 25 of the upper electrode 21 is provided a gas inlet 26, further to the gas inlet port 26 is connected a gas supply pipe 27 is further to the gas supply pipe 27, the valve 28 and through the mass flow controller 29, the processing gas supply source 30 is connected, from the processing gas supply source 30, the processing gas for etching or resist stripping (ashing) is adapted to be supplied. なお、図4では、一つの処理ガス供給源30のみを代表的に図示しているが、処理ガス供給源30は複数設けられており、複数種類のガスを、それぞれ独立に流量制御して、チャンバー2内に供給できるよう構成されている。 In FIG. 4, only one of the processing gas supply source 30 are shown representatively, the processing gas supply source 30 is provided with a plurality, a plurality of types of gases, independently by the flow control, and it is configured to be supplied into the chamber 2. ここで、エッチング用ガスとしては、例えば、C 、C 、CF 、CHF 、CH 、CH F等や、これらとN 、Ar、O 、He等との混合ガス等を用いることができる。 Here, as an etching gas, for example, C 4 F 8, C 5 F 8, CF 4, CHF 3, CH 2 F 2, CH 3 F , etc. or these with N 2, Ar, O 2, He , etc. mixed gas of, or the like can be used. また、アッシング用ガスとしては、例えば水素、窒素または酸素を含むガス、具体的には、CO、CO 、N 、H 、O 、NH 等やこれらの混合ガス、さらには上記したガスとHe、Ar等の混合ガス等を用いることができる。 As the ashing gas, for example hydrogen, a gas containing nitrogen or oxygen, specifically, CO, CO 2, N 2 , H 2, O 2, NH 3 , or the like, or a mixed gas, and further the above gas and He, gas mixture of Ar or the like, or the like can be used.

チャンバー2の底部には排気管31が接続されており、この排気管31には排気装置35が接続されている。 The bottom of the chamber 2 is connected to the exhaust pipe 31, an exhaust unit 35 is connected to the exhaust pipe 31. 排気装置35はターボ分子ポンプなどの真空ポンプを備えており、これによりチャンバー2内を所定の減圧雰囲気、例えば1Pa以下の所定の圧力まで真空引き可能なように構成されている。 Exhaust system 35 is constructed as a turbo molecular equipped with a vacuum pump, such as a pump, thereby vacuum evacuable the inside of the chamber 2 a depressurized atmosphere, for example, to less than the predetermined pressure 1 Pa. また、チャンバー2の側壁には、ゲートバルブ32が設けられており、このゲートバルブ32を開にした状態でウエハWが隣接するロードロック室(図示せず)との間で搬送されるようになっている。 Also, the sidewall of the chamber 2, the gate valve 32 is provided, as the wafer W while the gate valve 32 in the open is conveyed between the adjacent load-lock chamber (not shown) going on.

上部電極21には、第1の高周波電源40が接続されており、その給電線には整合器41が設けられている。 The upper electrode 21, a first high frequency power supply 40 is connected, the matching unit 41 is provided on its feed line. また、上部電極21にはローパスフィルター(LPF)42が接続されている。 Also, a low pass filter (LPF) 42 is connected to the upper electrode 21. この第1の高周波電源40は、50〜150MHzの範囲の周波数を有しており、このように高い周波数を印加することにより、チャンバー2内に好ましい解離状態で、かつ高密度のプラズマを形成することができ、低圧条件下でのプラズマ処理が可能となる。 The first high frequency power supply 40 has a frequency in the range of 50~150MHz, by applying such a high frequency, in a desired dissociation state in the chamber 2 and forms a high-density plasma it can, it is possible to plasma treatment under low pressure conditions. この第1の高周波電源40の周波数は、50〜80MHzが好ましく、典型的には図4中に示すように60MHzまたはその近傍の条件が採用される。 Frequency of the first high frequency power supply 40 is preferably 50~80MHz, typically conditions of 60MHz or near is employed as shown in FIG.

下部電極としてのサセプタ5には、第2の高周波電源50が接続されており、その給電線には整合器51が設けられている。 The susceptor 5 as a lower electrode, a second high frequency power supply 50 is connected, the matching unit 51 is provided on its feed line. この第2の高周波電源50は、数百kHz〜十数MHzの範囲の周波数を有しており、このような範囲の周波数の電力を印加することにより、ウエハWに対してダメージを与えることなく適切なイオン作用を与えることができる。 The second high frequency power supply 50 has a frequency in the range of a few hundred kHz~ dozen MHz, by applying the power of the frequency in such a range, without damaging the wafer W it can provide suitable ion effect. 第2の高周波電源50の周波数は、例えば図4に示すように13.56MHz、または800KHz等の条件が採用される。 Frequency of the second high-frequency power supply 50, 13.56 MHz as shown in FIG. 4 or 800KHz such conditions are employed, for example.

次に、このように構成されるプラズマ処理装置101によって、ウエハWに対しエッチングとアッシングを続けて実施することができる。 Next, the thus constructed plasma processing apparatus 101, with respect to the wafer W can be performed continuously etching and ashing.
まず、エッチング工程(図1のステップS104、図2のステップS204、ステップS207)では、ウエハWを、ゲートバルブ32を開放して、図示しないロードロック室からチャンバー2内へ搬入し、静電チャック11上に載置する。 First, the etching process (step S104 in FIG. 1, step S204 of FIG. 2, step S207) in the the wafer W, by opening the gate valve 32, and carried from the load lock chamber (not shown) into the chamber 2, the electrostatic chuck It is placed on the 11. そして、直流電源13から直流電圧を印加することによって、ウエハWを静電チャック11上に静電吸着する。 Then, by applying a DC voltage from the DC power supply 13, electrostatically attracting the wafer W on the electrostatic chuck 11.

次いで、ゲートバルブ32を閉じ、排気装置35によって、チャンバー2内を所定の真空度まで真空引きする。 Then, the gate valve 32 is closed by the exhaust device 35, evacuating the chamber 2 to a predetermined degree of vacuum. その後、バルブ28を開放し、処理ガス供給源30から、エッチング用の処理ガスとして、例えばCF をマスフローコントローラ29によって所定の流量に調整しつつ、処理ガス供給管27、ガス導入口26、上部電極21の中空部へと導入し、電極板24の吐出孔23を通じて、図4に矢印で示すように、ウエハWに対して均一に吐出させる。 Thereafter, the valve 28 is opened, the processing gas supply source 30, as the process gas for etching, for example while adjusting the CF 4 at a predetermined flow rate by the mass flow controller 29, the processing gas supply pipe 27, gas inlet 26, an upper It was introduced into the hollow portion of the electrode 21, through the discharge holes 23 of the electrode plate 24, as shown by the arrows in FIG. 4, of uniformly discharged onto the wafer W.

このエッチング工程において、チャンバー2内の圧力は所定の圧力に維持し、第1の高周波電源40から上部電極21に、また第2の高周波電源50から下部電極としてのサセプタ5に、それぞれ所定の高周波電力を印加し、処理ガスをプラズマ化してウエハW上に形成されたパターンに基づきエッチングを行なう。 In this etching step, the pressure in the chamber 2 is maintained at a predetermined pressure, the upper electrode 21 from the first RF power supply 40, also to the susceptor 5 as a lower electrode from the second RF power supply 50, each predetermined frequency applying a power, the process gas into plasma is etched on the basis of the pattern formed on the wafer W.

次に、アッシング処理(図1のステップS105のプラズマ処理、図2のステップS205の第1のプラズマ処理、ステップS208の第2のプラズマ処理)では、バルブ28を開放し、処理ガス供給源30からアッシング用のガスとして、少なくとも水素、窒素または酸素を含むガス、例えばN とH を、マスフローコントローラ29によって所定の流量に調整しつつ、処理ガス供給管27、ガス導入口26、上部電極21の中空部へと導入し、電極板24の吐出孔23を通じて、図4に矢印で示すように、ウエハWに対して均一に吐出させる。 Next, ashing (plasma processing in step S105 in FIG. 1, a first plasma process in step S205 in FIG. 2, a second plasma process in step S208) Now, the valve 28 is opened, the processing gas supply source 30 as gas for ashing gas containing at least hydrogen, nitrogen or oxygen, for example, N 2 and H 2, while adjusting to a predetermined flow rate by the mass flow controller 29, the processing gas supply pipe 27, gas inlet 26, the upper electrode 21 of introducing into the hollow portion through the discharge holes 23 of the electrode plate 24, as shown by the arrows in FIG. 4, of uniformly discharged onto the wafer W.

このアッシング処理において、チャンバー2内の圧力は、所定の圧力に維持し、第1の高周波電源40から上部電極21に、また第2の高周波電源50から下部電極としてのサセプタ5に、それぞれ所定の高周波電力を印加し、アッシングガスをプラズマ化してレジストの剥離を行う。 In this ashing process, the pressure in the chamber 2 is maintained at a predetermined pressure, the upper electrode 21 from the first RF power supply 40, also to the susceptor 5 as a lower electrode from the second RF power supply 50, each of the predetermined the high-frequency power is applied, it carries out the separation of the resist ashing gas into a plasma. この際、サセプタ5に高周波電力を印加することによって、発生した自己バイアス電圧により、プラズマから生成されたイオンを加速してウエハWに引き込むようにすることが好ましい。 In this case, by applying a high frequency power to the susceptor 5, a self-bias voltage generated, it is preferable to draw the wafer W to accelerate ions generated from the plasma. これによって、下層金属配線の露出面に対するスパッタ作用を強め、エッチングの過程で金属中に混入したC、Fなどの不純物を効率よく除去できる。 Thus, strengthening the sputtering effect on the exposed surface of the lower metal interconnect, C mixed in the metal in the process of etching, impurities such as F can be efficiently removed.

次に、さらに具体的な実施形態を挙げ、本発明をより詳しく説明するが、本発明はこれらによって制約されるものではない。 Then, taking a more specific embodiment, the present invention will be described more in detail, the present invention is not to be restricted by these.
<第1実施形態> <First Embodiment>
図5は本技術をシングルダマシンプロセスに適用した実施例である。 Figure 5 shows an embodiment in which the present technique is applied to a single damascene process.
図5(a)に示すように、Si基板201上には、例えばSiO などの層間絶縁膜202、低誘電率膜のHSQ(Hydrogen Silisesquioxane)などからなる配線層203が積層され、この配線層203には、TiN膜などのバリアメタル204を介してCuの下層配線205が形成されている。 Figure 5 (a), the on the Si substrate 201, for example, an interlayer insulating film 202 such as SiO 2, a wiring layer 203 made of a low dielectric constant film HSQ (Hydrogen Silisesquioxane) are stacked, the wiring layer 203 the, Cu lower wiring lines 205 via the barrier metal 204 such as TiN film is formed. まず、上層配線を形成すべく、配線層203の上にシリコン窒化膜などのCu拡散防止用絶縁膜206を形成し、その上に層間絶縁膜207を堆積する。 First, in order to form an upper wiring, the Cu diffusion preventing insulating film 206 such as a silicon nitride film is formed on the wiring layer 203 is deposited an interlayer insulating film 207 thereon. これらの工程は、成膜装置102により行なわれる。 These steps are performed by the film forming apparatus 102.
層間絶縁膜207としては、例えば、SiO や、SiO にフッ素を添加し低誘電率化したFSG(Fluorinated Silicate Glass)、または低誘電率層間絶縁膜などが用いられる。 The interlayer insulating film 207, for example, SiO 2 or the addition of fluorine to the SiO 2 low dielectric constant were FSG (Fluorinated Silicate Glass), or the like low-k interlayer insulating film is used. ここで低誘電率層間膜には、例えば、SiO に炭素を添加したCDO(Carbon Doped Oxide)やSiLK(登録商標;Dow Chemical社製)等の有機膜があり、有機膜を使用する場合は、層間絶縁膜上に、更に加工の為のハードマスク(SiO やSiN、SiC等)を堆積することが行なわれる。 Here, the low dielectric constant interlayer film, for example, CDO with carbon added to SiO 2 (Carbon Doped Oxide) or SiLK; there are organic film such as (R manufactured by Dow Chemical Co.), when using the organic film , on the interlayer insulating film, can be further depositing a hard mask for processing (SiO 2 or SiN, SiC, etc.) are performed.

次に図5(b)に示すように、前記層間絶縁膜207上にビアパターンに対応するレジストパターン208を形成する。 Next, as shown in FIG. 5 (b), a resist pattern 208 corresponding to the via pattern on the interlayer insulation film 207. レジストパターン208の形成は、レジスト塗布・現像装置103、露光装置104、熱処理装置105などを用いてフォトリソグラフィー技術により行なうことができる。 Formation of the resist pattern 208, the resist coating and developing apparatus 103, the exposure apparatus 104 can be performed by a photolithography technique by using a heat treatment apparatus 105.

図5(c)に示すように前記レジストパターン208をマスクとして、層間絶縁膜207をエッチングし、さらにCu拡散防止用絶縁膜206をエッチングして凹部220を形成し、下層配線205を露出する。 As a mask the resist pattern 208 as shown in FIG. 5 (c), an interlayer insulating film 207 is etched to further form a recess 220 by etching the Cu diffusion preventing insulating film 206 to expose the lower interconnect 205. この時点でウエハW上にはエッチングによる副生成物が残渣として存在しており、残渣はパターンを構成する凹部220の側壁や露出したCu表面に付着している。 The by-product by etching on the wafer W at the time is present as a residue, the residue is attached to the side walls and the exposed Cu surface of the recess 220 of the pattern. また、エッチングにより露出したCuの表層部にはある深さをもって炭素やフッ素等の不純物が混入している。 The impurity carbon, fluorine, etc. have a certain depth in the surface layer portion of the Cu exposed is mixed by etching.

続いて図5(d)に示すように、レジストパターン208を剥離する。 Subsequently, as shown in FIG. 5 (d), the resist pattern is peeled off 208. プラズマ処理工程は、例えばプラズマ処理装置101を用い、水素、窒素または酸素のいずれかの元素を含む処理ガスを用いて行なうことができる。 Plasma treatment step, for example using the plasma processing apparatus 101 can be performed using a process gas containing hydrogen, one of the elements nitrogen or oxygen. また、前記したように、これらのガスで構成されるプラズマ中のイオンがウエハW上に引き込まれるようなバイアス条件で実施することが好ましい。 Further, as described above, it is preferable that the ions in the formed plasma in these gases is carried out in the bias conditions as drawn on the wafer W.
また、処理ガス中に、少なくとも酸素を含む場合は、露出しているCuの表面が酸化しないような低圧、低温の条件を選ぶことが重要である。 Further, during the processing gas, if it contains at least oxygen, low pressure surface such that no oxidation of Cu are exposed, it is important to select a low-temperature conditions.

このようにプラズマ処理を行なうことにより、レジストパターン208を剥離すると同時に露出した下層配線205のCu表層部に打ち込まれた不純物を除去することが可能となる。 By performing in this way the plasma treatment, it is possible to remove the impurities implanted into the Cu surface layer of the lower layer wiring 205 exposed at the same time removing the resist pattern 208. レジストを剥離すると同時に、露出したCuがスパッタされて側壁に付着するが、これらは続く洗浄工程で除去することができる。 At the same time peeling off the resist, the exposed Cu is adhered to the side wall is sputtered, but they can be removed in subsequent washing steps.

プラズマ処理工程の後、洗浄装置106を用いてウエット洗浄による洗浄工程を実施する。 After the plasma treatment process, performing the washing step with wet cleaning using the cleaning device 106. 本発明においては、直前にエッチング工程が入らないので、ウエット洗浄は緩やかな条件で実施でき、薬液等の種類は特に限定されるものではない。 In the present invention, the etching process does not enter immediately before, wet cleaning can be carried out under mild conditions, the type of such chemical liquid is not particularly limited. 従って、強力な薬液を使用しなくてもよく、洗浄工程により膜形状の変化が生じたり、特に低誘電率層間絶縁膜を使用している場合に、化学反応による構造変化により密着性低下や電気的特性の劣化が起こったりするという問題を回避できる。 Therefore, it is not necessary to use a strong chemical, changes in membrane shape or caused by the washing step, particularly when using a low dielectric constant interlayer insulating film, the adhesion decreases and electricity by structural changes due to chemical reactions the deterioration of the characteristics can be avoided the problem or what happened.

また、下層配線205のCu表層部に導入された結晶欠陥を回復すべく、洗浄工程に続いてアニールを行うことが好ましい。 Further, in order to recover the crystal defects introduced into the Cu surface portion of the lower layer wiring 205, it is preferable to perform annealing following the cleaning step. アニールは、熱処理装置105を用い、例えば水素や窒素を含むガス雰囲気中で、100℃〜450℃の温度にて行うことができる。 Annealing, using the heat treatment apparatus 105, for example, in a gas atmosphere containing hydrogen and nitrogen, at a temperature of 100 ° C. to 450 ° C.. 水素や窒素を含むガスとしては、例えばN とH との混合ガスや、NH 、N 、H 等を挙げることができる。 As the gas containing hydrogen and nitrogen, for example, a mixed gas of N 2 and H 2, can be exemplified NH 3, N 2, H 2 or the like.

次に、バリアメタル209の成膜に先立ち、酸化した下層配線205のCu表面に還元処理を施し、清浄なCu表面を準備することが好ましい。 Then, prior to the deposition of barrier metal 209, the reduction processing on the Cu surface of the lower layer wiring 205 is oxidized, it is preferable to prepare a clean surface of Cu. この際、下層配線205のCu表面は酸化しているが、不純物はすでに除かれているので、従来技術におけるArスパッタ処理のような物理的衝撃を伴う手法を必要としない。 At this time, although the Cu surface of the lower layer wiring 205 is oxidized, since the impurity is already removed, it does not require a technique involving physical impact, such as Ar sputter process in the prior art. 従って、本実施形態では、形成したビアパターンの形状劣化を引き起こすことなく、また露出した下層配線25のCuをスパッタして凹部220の側壁に再付着させることなく、酸化した下層配線205のCuの還元を行なうことができる。 Thus, in this embodiment, formed without causing deterioration in shape of the via pattern, and without re attached to the side wall of the recess 220 by sputtering of Cu lower wiring 25 exposed, the Cu of the lower layer wiring 205 is oxidized reduction can be carried out.
下層配線205のCu表面の清浄化処理(還元処理)の方法としては、例えば、水素やNH 雰囲気の100℃〜450℃程度の高温中で還元する手法や、NH 、HF等との化学的反応によって酸化銅を還元する手法等が挙げられる。 As a method for cleaning treatment of the Cu surface of the lower wiring 205 (reduction treatment), for example, and methods of reduction with hydrogen and NH 3 100 ° C. in atmosphere to 450 ° C. of about in a high temperature, chemical and NH 3, HF, etc. It includes techniques such as the reduction of copper oxide by reaction. なお、層間絶縁膜として低誘電率絶縁膜を使用している場合は、これらの膜にダメージを及ぼさない手法、例えば100℃〜400℃程度の高温中で還元雰囲気にさらす手法や、He、H 等のガスからなるプラズマ雰囲気にさらす手法などを選択することが好ましい。 Note that when using a low dielectric constant insulating film as an interlayer insulating film, techniques which do not adversely damage to these films, and methods of exposure to a reducing atmosphere, for example 100 ° C. to 400 ° C. of about in a high temperature, the He, H it is preferable to select such techniques exposure to a plasma atmosphere composed of 2 or the like of gas.

そして、図5(e)に示すように、成膜装置102を用い、スパッタ法、PVD法、電気めっき法などにより、ビアパターンとしての凹部220にバリアメタル209を成膜し、さらにCu膜210を埋め込み、最後に図5(f)に示すようにCMPによる平坦化を行うことにより、ビアを形成した多層配線構造が形成される。 Then, as shown in FIG. 5 (e), using the film forming apparatus 102, sputtering, PVD method, or electroplating method, a barrier metal 209 is deposited in the recess 220 of the via pattern, further Cu film 210 embedding, finally by performing planarization by CMP as shown in FIG. 5 (f), a multilayer wiring structure formed vias are formed.

図5に示す実施形態では、シングルダマシン法によってビア形成する場合を例示したが、これはあくまでも本発明の適用例の1つであって、シングルダマシン法によって配線を形成する場合にも同様に適用可能である。 In the embodiment shown in FIG. 5, a case has been exemplified where vias formed by a single damascene method, which merely be one application of the present invention, similarly applied to the case of forming the wiring by a single damascene method possible it is. また、層間絶縁膜207上にハードマスクを積層した場合でも同様に実施可能である。 It is also feasible in the same manner even when stacking the hard mask on the interlayer insulating film 207. さらに、下層配線205の表面にメタル拡散防止層を形成した場合や、Cu拡散防止用絶縁膜206を設けない場合でも同様のプロセスを実施できる。 Furthermore, and in the case of forming a metal diffusion prevention layer on the surface of the lower wiring 205, it performs the same process even if not provided Cu diffusion preventing insulating film 206.

<第2実施形態> <Second Embodiment>
図6は、本発明をデュアルダマシンプロセスに適した実施例である。 Figure 6 is an embodiment suitable for the present invention to a dual damascene process. なお、図5のシングルダマシンプロセスと共通する事項については、適宜説明を省略する。 Incidentally, on matters common to the single damascene process of Figure 5 and it will not be further described.
図6(a)に示すように、Si基板201上には、層間絶縁膜202、配線層203が積層され、この配線層203には、バリアメタル204を介してCuの下層配線205が形成されている。 As shown in FIG. 6 (a), on a Si substrate 201, an interlayer insulating film 202, the wiring layer 203 are laminated on the wiring layer 203, Cu lower wiring lines 205 via the barrier metal 204 is formed ing. まず、上層配線を形成すべく、配線層203の上にCu拡散防止用絶縁膜206を形成し、その上に層間絶縁膜207を堆積する。 First, in order to form an upper wiring, the Cu diffusion preventing insulating film 206 is formed on the wiring layer 203 is deposited an interlayer insulating film 207 is formed thereon.

次に図6(b)に示すように、前記層間絶縁膜207上にビアパターンに対応するレジストパターン208を形成する。 Next, as shown in FIG. 6 (b), a resist pattern 208 corresponding to the via pattern on the interlayer insulation film 207. レジストパターン208の形成は、フォトリソグラフィー技術により行なうことができる。 Formation of the resist pattern 208 can be carried out by a photolithography technique.

図6(c)に示すように前記レジストパターン208をマスクとして、層間絶縁膜207をエッチングし、さらにCu拡散防止用絶縁膜206をエッチングして凹部221を形成し、下層配線205を露出する。 As a mask the resist pattern 208 as shown in FIG. 6 (c), an interlayer insulating film 207 is etched to further form a recess 221 by etching the Cu diffusion preventing insulating film 206 to expose the lower interconnect 205. この時点でウエハW上にはエッチングによる副生成物が残渣として存在しており、残渣はパターンを構成する凹部221の側壁や露出したCu表面に付着している。 The by-product by etching on the wafer W at the time is present as a residue, the residue is attached to the side walls and the exposed Cu surface of the recess 221 constituting the pattern. また、エッチングにより露出したCuの表層部にはある深さをもって炭素やフッ素等の不純物が混入している。 The impurity carbon, fluorine, etc. have a certain depth in the surface layer portion of the Cu exposed is mixed by etching.

続いて図6(d)に示すように、レジストパターン208を剥離する。 Subsequently, as shown in FIG. 6 (d), the resist pattern is peeled off 208. プラズマ処理工程は、例えばプラズマ処理装置101を用い、水素、窒素または酸素のいずれかの元素を含むガスを用いて行なうことができ、これらのガスで構成されるプラズマ中のイオンがウエハW上に引き込まれるような条件で実施することが好ましい。 Plasma treatment step, for example using the plasma processing apparatus 101, hydrogen, any element of nitrogen or oxygen can be performed by using a gas containing, on ions wafer W during consisting plasma in these gases it is preferably carried out in retracted by such conditions.
また、処理ガス中に、少なくとも酸素を含む場合は、露出しているCuの表面が酸化しないような低圧、低温の条件を選ぶことが重要である。 Further, during the processing gas, if it contains at least oxygen, low pressure surface such that no oxidation of Cu are exposed, it is important to select a low-temperature conditions. これによりレジストパターン208を剥離すると同時に露出した下層配線205のCu表層部に打ち込まれた不純物を除去することが可能となる。 It is possible to remove this by implanted into Cu surface layer of the lower layer wiring 205 exposed at the same time removing the resist pattern 208 impurities.

続いて、図6(e)に示すようにトレンチパターンに対応するレジストパターン211を形成する。 Subsequently, a resist pattern 211 corresponding to the trench pattern as shown in FIG. 6 (e). なお、レジストパターン211を形成する前に、例えばSi−Oなどの無機材料からなる犠牲膜(図示せず)を凹部221に埋込んでおくこともできる。 Before forming the resist pattern 211, for example, a sacrificial layer made of an inorganic material such as Si-O (not shown) may also be left crowded embedded in the recess 221. このようにすると、次の工程でエッチングをした際に層間絶縁膜207に形成される新たな凹部222(後述)の底部を平坦な形状にすることができる。 In this way, it is possible to the bottom of the new recess 222 is formed in the interlayer insulating film 207 upon etching in the next step (described later) to the flat shape.

その後、レジストパターン211をマスクとしてエッチングを実施し、図6(f)に示すように層間絶縁膜207に凹部222を形成する。 Thereafter, etching was performed using the resist pattern 211 as a mask to form a recess 222 in the interlayer insulating film 207 as shown in FIG. 6 (f). 続いて、図6(g)に示すようにレジストパターン211を除去する。 Subsequently, the resist pattern is removed 211 as shown in FIG. 6 (g). この工程は、例えばプラズマ処理装置101を用い、例えば水素、窒素または酸素のいずれかの元素を含むガスを用いて行なうことができる。 This step, for example using the plasma processing apparatus 101, for example hydrogen, may be carried out using a gas containing any of the elements of nitrogen or oxygen. また、前記したように、プラズマ中のイオンがウエハW上に引き込まれるような条件で実施することが好ましい。 Further, as described above, it is preferable that the ions in the plasma is carried out under conditions such as those drawn on the wafer W. また、処理ガス中に、少なくとも酸素を含む場合は、露出しているCuの表面が酸化しないような低圧、低温の条件を選ぶことが重要である。 Further, during the processing gas, if it contains at least oxygen, low pressure surface such that no oxidation of Cu are exposed, it is important to select a low-temperature conditions. これによりレジストパターン211を剥離すると同時に露出した下層配線205のCu表層部に打ち込まれた不純物を除去することが可能となる。 It is possible to remove this by implanted into Cu surface layer of the lower layer wiring 205 exposed at the same time removing the resist pattern 211 impurities. レジストパターン211を剥離すると同時に、露出したCuがスパッタされて側壁に付着するが、これらは続く洗浄工程で除去すればよい。 And simultaneously removing the resist pattern 211, although the exposed Cu is adhered to the side wall is sputtered, it may be removed in subsequent washing steps.

プラズマ処理工程の後、洗浄装置106を用い、ウエット洗浄などの洗浄工程を実施する。 After the plasma treatment process, using the cleaning device 106, implementing the cleaning process, such as wet cleaning. また、下層配線205のCu表層部に導入された結晶欠陥を回復すべく、洗浄工程に続いて熱処理装置105を用いてアニールを行うことが好ましい。 Further, in order to recover the crystal defects introduced into the Cu surface portion of the lower layer wiring 205, it is preferable to perform the annealing with a subsequently heat treatment apparatus 105 in the cleaning process.

次に、バリアメタル209の成膜に先立ち、酸化した下層配線205のCu表面に還元処理を施し、清浄なCu表面を準備することが好ましい。 Then, prior to the deposition of barrier metal 209, the reduction processing on the Cu surface of the lower layer wiring 205 is oxidized, it is preferable to prepare a clean surface of Cu. この際、下層配線205のCu表面は酸化しているが、不純物はすでに除かれているので、従来技術におけるArスパッタ処理のような物理的衝撃を伴う手法を必要としない。 At this time, although the Cu surface of the lower layer wiring 205 is oxidized, since the impurity is already removed, it does not require a technique involving physical impact, such as Ar sputter process in the prior art. 従って、本実施形態では、形成したビアパターンの形状劣化を引き起こすことなく、また露出した下層配線25のCuをスパッタによって凹部222の側壁に再付着させることなく、酸化した下層配線205のCuの還元を行なうことができる。 Thus, in this embodiment, formed without causing deterioration in shape of the via pattern, and without re attached to the side wall of the recess 222 by sputtering of Cu lower wiring 25 exposed, the reduction of Cu lower wiring 205 which is oxidized it can be carried out.
下層配線205のCu表面の清浄化処理(還元処理)は、前記と同様である。 Cleaning process of the Cu surface of the lower wiring 205 (reduction process) is the same as described above.

次に図6(h)に示すように、成膜装置102を用い、スパッタ法、PVD法、電気めっきなどにより、凹部222にバリアメタル209を成膜し、さらにCu膜210を埋め込み、CMPによる平坦化を行うことにより、上層配線とビアを形成した多層配線構造が形成される。 Next, as shown in FIG. 6 (h), using the film forming apparatus 102, sputtering, PVD method, or electroplating, forming a barrier metal 209 in the recess 222, further embedding the Cu film 210, by CMP by performing flattening, a multilayer wiring structure formed the upper layer wiring and vias are formed.
ここに記載した方法は本技術の実施例の一例であって、例えばトレンチ溝を先に形成した後にビアを形成するようなデュアルダマシンの形成方法等にも適用可能である。 The methods described herein is one example of the embodiment of the present technology, for example is also applicable to the formation method such as a dual damascene so as to form the via after a trench is formed first. また、層間絶縁膜207上にハードマスクを積層した場合も同様に実施可能である。 It is also feasible in the same manner also formed by laminating a hard mask on the interlayer insulating film 207. さらに、下層配線205のCu表面にメタル拡散防止膜を形成した場合や、Cu拡散防止用絶縁膜206を設けない場合でも同様に実施できる。 Furthermore, and in the case of forming a metal diffusion prevention film on the Cu surface of the lower wiring 205 can be performed similarly in the case without the Cu diffusion preventing insulating film 206.

<第3実施形態> <Third Embodiment>
図7は、本発明をゲート電極のコンタクト形成に適用した実施例である。 Figure 7 shows an embodiment in which the present invention is applied to the contact forming the gate electrode. 図7(a)に示すように、Si基板301には、ソース302およびドレイン303が形成され、さらにSiO などのゲート絶縁膜304、ポリシリコンなどのゲート電極305が形成されてトランジスタを構成している。 As shown in FIG. 7 (a), the Si substrate 301, source 302 and drain 303 are formed, further the gate insulating film 304 such as SiO 2, a gate electrode 305 of polysilicon is formed to constitute a transistor ing. この半導体基板上にシリコン窒化膜306を堆積し、その上に層間絶縁膜としてシリコン酸化膜307を堆積する。 The silicon nitride film 306 is deposited on a semiconductor substrate, depositing a silicon oxide film 307 as an interlayer insulating film formed thereon. なお、ここでは、ソース302およびドレイン303、ゲート電極305が被接続部となる。 Here, the source 302 and drain 303, a gate electrode 305 is connected part.

次に、図7(b)に示すように、シリコン酸化膜307上にコンタクトホールに対応するレジストパターン308を形成する。 Next, as shown in FIG. 7 (b), a resist pattern 308 corresponding to the contact holes on the silicon oxide film 307. 次に、図7(c)に示すようにレジストパターン308をマスクとしてシリコン酸化膜307とシリコン窒化膜306をエッチングし、凹部320および凹部321を形成し、トランジスタの拡散領域であるソース302(ドレイン303でもよい。以下同様である。)およびゲート電極305の表面を露出させる。 Next, the resist pattern 308 as shown in FIG. 7 (c) a silicon oxide film 307 and the silicon nitride film 306 is etched as a mask to form a recess 320 and the recess 321, a source 302 (drain the diffusion region of the transistor even 303 good. and so forth.) and exposing the surface of the gate electrode 305. この時点ではウエハW上にはエッチングによる副生成物が残渣として存在しており、残渣はパターンを構成する凹部320,321の側壁や、露出したソース302(ドレイン303)の表面、ゲート電極305の表面に付着している。 At this point in the wafer W is present as a by-product by etching residues, residue or side wall of the recess 320, 321 constituting the pattern, the exposed surface of the source 302 (drain 303), the gate electrode 305 adhering to the surface.
また、エッチングにより露出したソース302(ドレイン303)の表層部やゲート電極305の表層部には、ある深さをもって炭素やフッ素等の不純物が混入している。 Further, the surface layer portion of the surface layer portion and the gate electrode 305 of the source 302 which has been exposed by etching (the drain 303), are contaminated with impurities such as carbon and fluorine with a certain depth.

続いて図7(d)に示すようにレジストパターン308を剥離する。 Followed by removing the resist pattern 308 as shown in FIG. 7 (d). このプラズマ処理工程は、例えば、プラズマ処理装置101を用い、水素、窒素または酸素のいずれかの元素を含むガスを用いてプラズマ中で行い、これらのガスで構成されるイオンがウエハW上にバイアスで引き込まれる条件で行なうことが好ましい。 The plasma treatment step, for example, using the plasma processing apparatus 101, hydrogen, any element of nitrogen or oxygen using a gas containing a carried out in the plasma, ions bias on the wafer W consists of these gases it is preferably carried out in the conditions drawn in. また、少なくとも酸素を含む場合は、露出しているソース302(ドレイン303)の表面やゲート電極305の表面が酸化しないような低圧・低温の条件を選ぶことが必要である。 Also, if it contains at least oxygen, the surface or surfaces of the gate electrode 305 of the exposed and the source 302 (drain 303) is necessary to select a low pressure and low temperature conditions which do not oxidize. これによりレジストパターン308を剥離すると同時に露出したソース302(ドレイン303)の表層部やゲート電極305の表層部に打ち込まれた不純物を除去することが可能となる。 It is possible to remove this by implanted into the surface layer portion of the surface layer portion and the gate electrode 305 of the source 302 which is exposed at the same time removing the resist pattern 308 (drain 303) impurities.

レジストを剥離すると同時に、露出したソース302(ドレイン303)の表面やゲート電極305の表面に成膜されている金属原子や金属化合物、例えばSi、Ti、TiSix、Co、CoSix、Ni、NiSix、W、WSi、WNx、Ta、TaNx、TaSixNy等がスパッタされて凹部320,321の側壁に付着するが、これらは続く洗浄工程で除去することができる。 And simultaneously removing the resist, metal atom or a metal compound which is deposited on the surface or surfaces of the gate electrode 305 of the exposed source 302 (drain 303), for example Si, Ti, TiSix, Co, CoSix, Ni, NiSix, W , WSi, WNx, Ta, TaNx, but TaSixNy like from adhering to the side wall of the sputtering recesses 320 and 321, it can be removed in subsequent washing steps.

プラズマ処理工程の後、ウエット洗浄などの洗浄工程を実施する。 After the plasma treatment process, a cleaning process such as wet cleaning. 洗浄工程の後は、ソース302(ドレイン303)の表層部やゲート電極305の表層部に導入された結晶欠陥を回復すべく、洗浄に続いてアニールを行うことが好ましい。 After a washing step, in order to recover the crystal defects introduced into the surface layer of the surface layer portion and the gate electrode 305 of the source 302 (drain 303), it is preferable to perform annealing following the washing. アニールは水素もしくは窒素の少なくともいずれか1つを含むガス雰囲気中で、例えば200℃〜650℃の温度にて行うことができる。 Annealing can be carried out in a gas atmosphere containing at least one of hydrogen or nitrogen, for example at a temperature of 200 ° C. to 650 ° C..
アニール温度やアニール時間の設定は、ソース302(ドレイン303)やゲート電極305に堆積されているシリサイド(Silicide)やメタルを十分低抵抗化する条件に設定する。 Setting annealing temperature and annealing time, it sets the silicide (Silicide) or a metal which is deposited on the source 302 (drain 303) and the gate electrode 305 on the condition that sufficient low resistance.

続いて、図7(e)に示すように、形成したコンタクトホール(凹部320,321)内に、例えばタングステン(W)等のメタル309を埋め込むことにより、コンタクトプラグを形成することができる。 Subsequently, as shown in FIG. 7 (e), the formed contact hole (recess 320, 321) in, for example, by embedding a metal 309 such as tungsten (W), it is possible to form the contact plug.
なお、本実施形態は、本発明を適用した一例であって、例えばコンタクトプラグを形成するメタルは、タングステンにかぎらず、他のメタル埋め込んだ場合でも適用可能である。 The present embodiment is an example of applying the present invention, for example, a metal for forming the contact plug, not limited to tungsten, is applicable even when the buried other metal.

以上、本発明の実施形態を述べたが、本発明は上記実施形態に制約されることはなく、種々の変形が可能である。 Having described the embodiments of the present invention, the present invention is not limited to the above embodiments, and various modifications are possible.
例えば、上記実施形態では、プラズマ処理装置101として、上部電極21と下部電極としてのサセプタ5にそれぞれ高周波電力を印加する容量結合型の平行平板型プラズマ処理装置を用いたが、例えば上部電極のみ、あるいは下部電極のみに高周波電力を印加するプラズマ処理装置を使用してもよい。 For example, in the above embodiment, the plasma processing apparatus 101 has used a capacitive coupling type parallel plate plasma processing apparatus for applying respectively a high frequency power to the susceptor 5 serving as the upper electrode 21 and the lower electrode, for example, the upper electrode alone, or it may be used a plasma processing apparatus for applying a high frequency power only to the lower electrode. また、プラズマ処理装置としては、平行平板型の装置に限らず、例えば誘導結合方式(Inductive Coupling Plasma)を利用するプラズマ処理装置や、複数のスロットを有する平面アンテナ、特にRLSA(Radial Line Further, as the plasma processing apparatus is not limited to a parallel plate type apparatus, for example, a plasma processing apparatus that utilizes an inductive coupling method (Inductive Coupling Plasma), the planar antenna having a plurality of slots, particularly RLSA (Radial Line
Slot Antenna;ラジアルラインスロットアンテナ)にて処理室内にマイクロ波を導入してプラズマを発生させることにより、高密度かつ低電子温度のマイクロ波プラズマを発生させ得るRLSAマイクロ波プラズマ処理装置などを利用することもできる。 Slot Antenna; by introducing a microwave into the processing chamber at the radial line slot antenna) to generate a plasma, utilizing a high-density and RLSA microwave plasma processing apparatus capable of generating a microwave plasma of a low electron temperature it is also possible.
また、上記実施形態では、エッチングとレジスト剥離のためのプラズマ処理を同一のプラズマ処理装置101で行なう構成としたが、別々の装置で行なうこともできる。 In the above embodiment, a configuration for performing a plasma treatment for etching and resist stripping the same plasma processing apparatus 101 can be performed by separate devices.

本発明をシングルダマシンプロセスに適用した工程例を示すフローチャート。 Flowchart showing a process example of applying the present invention to a single damascene process. 本発明をデュアルダマシンプロセスに適用した工程例を示すフローチャート。 Flowchart showing a process example of applying the present invention to a dual damascene process. 本発明の実施に用いる処理システムの構成例を示す図面。 It illustrates an exemplary configuration of a processing system employed in the practice of this invention. 本発明の実施に用いるプラズマ処理装置の概要を示す図面。 Drawing showing an outline of a plasma processing apparatus used in the practice of the present invention. 本発明の第1実施形態の工程を説明するためウエハ断面の構成を模式的に示す図面。 Drawing schematically showing a configuration of a wafer cross-section for illustrating a step of the first embodiment of the present invention. 本発明の第2実施形態の工程を説明するためウエハ断面の構成を模式的に示す図面。 Drawing schematically showing a configuration of a wafer cross-section for explaining a process of the second embodiment of the present invention. 本発明の第3実施形態の工程を説明するためウエハ断面の構成を模式的に示す図面。 Drawing schematically showing a configuration of a wafer cross-section for explaining a process of the third embodiment of the present invention.

符号の説明 DESCRIPTION OF SYMBOLS

2;チャンバー 101;プラズマ処理装置 111;プロセスコントローラ 112;ユーザーインターフェース 113;記憶部 201:Si基板 202:層間絶縁膜 203:配線層 204:バリアメタル 205:下層配線 206:Cu拡散防止用絶縁膜 207:層間絶縁膜 208:レジストパターン 209:バリアメタル 210:Cu膜 211:レジストパターン 220,221,222:凹部 2; chamber 101; the plasma processing apparatus 111; the process controller 112; user interface 113; storage unit 201: Si substrate 202: interlayer insulating film 203: wiring layer 204: barrier metal 205: lower layer wiring 206: Cu diffusion preventing insulating film 207 : interlayer insulating film 208: resist pattern 209: barrier metal 210: Cu film 211: resist pattern 220, 221, 222: recess

Claims (24)

  1. 少なくとも、基板上の他の部位と接続される被接続部と、その上に形成された被エッチング層と、該被エッチング層上に形成されパターニングされたマスク層と、を有し、前記被エッチング層にはエッチングによって前記マスク層のパターンに対応する凹部が形成され、該凹部において前記被接続部が露出した構造を有する被処理基板に対し、 At least, it has a connected part to be connected to other sites on the substrate, and the etched layer which is formed thereon, and a mask layer patterned is formed to said etch layer, wherein the object to be etched layer recesses corresponding to the pattern of the mask layer by etching is formed on, relative to the target substrate having a structure wherein the connecting portion is exposed in the recess,
    水素、窒素または酸素の少なくとも1種以上を含むガスのプラズマを用い、前記マスク層を除去するとともに前記被接続部に混入している不純物を除去するプラズマ処理を行なうことを特徴とする、基板処理方法。 Hydrogen, using a plasma of a gas containing at least at least one nitrogen or oxygen, and performing plasma treatment to remove impurities mixed in the portions for connection with removing the mask layer, the substrate processing Method.
  2. 前記被接続部が、前記被エッチング層より下層の配線層に埋め込まれた金属配線であることを特徴とする、請求項1に記載の基板処理方法。 Wherein the connecting portion, wherein said a metal wire embedded in the lower wiring layer from the etched layer, the substrate processing method according to claim 1.
  3. 前記被接続部が、トランジスタのソース・ドレイン領域またはゲート電極であることを特徴とする、請求項1に記載の基板処理方法。 Wherein the connecting portion, characterized in that it is a source-drain regions or gate electrode of the transistor, the substrate processing method according to claim 1.
  4. 前記プラズマ処理は、被処理基板を載置する支持体に対してバイアス電圧を印加しながら行なうことを特徴とする、請求項1から請求項3のいずれか1項に記載の基板処理方法。 The plasma treatment, and performing while applying a bias voltage to the support for mounting a substrate to be processed, a substrate processing method according to any one of claims 1 to 3.
  5. 基板上に、下層金属配線を形成する工程と、 On a substrate, forming a lower metal interconnect,
    前記下層金属配線の上に層間絶縁膜を形成する工程と、 Forming an interlayer insulating film on the lower metal interconnect,
    前記層間絶縁膜上に開口パターンを有するレジストを形成する工程と、 Forming a resist having an opening pattern on the interlayer insulating film,
    前記レジストをマスクとしてエッチングを行い、前記層間絶縁膜に凹部を形成し、前記下層金属配線を露出させる工程と、 The resist by etching using as a mask to form a recess in the interlayer insulating film, thereby exposing the underlying metal interconnect,
    前記レジストを除去する工程と、 Removing the resist,
    前記レジストの除去後、基板の表面を洗浄する工程と、 After removal of the resist, the step of cleaning the surface of the substrate,
    を具備する、半導体装置の製造方法。 Comprising a method for manufacturing a semiconductor device.
  6. 前記レジストを除去する工程では、水素、窒素または酸素の少なくとも1種以上を含むガスのプラズマを用い、前記レジストを除去するとともに前記下層金属配線に混入している不純物を除去するプラズマ処理を行なうことを特徴とする、請求項5に記載の半導体装置の製造方法。 In the step of removing the resist, performing hydrogen, using a plasma of a gas containing at least at least one nitrogen or oxygen, the plasma treatment to remove impurities mixed in the lower metal interconnect with removing the resist wherein the method of manufacturing a semiconductor device according to claim 5.
  7. 前記基板の表面を洗浄する工程の後に、さらに、前記凹部において露出した前記下層金属配線の結晶欠陥を回復する工程を含むことを特徴とする、請求項5または請求項6に記載の半導体装置の製造方法。 After the step of cleaning the surface of said substrate, further comprising the step of recovering crystal defects were exposed in the recess the lower metal wiring of a semiconductor device according to claim 5 or claim 6 Production method.
  8. 前記下層金属配線の結晶欠陥を回復する工程では、水素または窒素の少なくとも1種以上を含むガスの雰囲気中で100℃〜450℃の温度で熱処理を行なうことを特徴とする、請求項7に記載の半導体装置の製造方法。 In the step of recovering a crystal defect of the lower metal wiring, and performing heat treatment at a temperature of 100 ° C. to 450 ° C. in an atmosphere of a gas containing at least one of hydrogen or nitrogen, according to claim 7 the method of manufacturing a semiconductor device.
  9. 前記下層金属配線の結晶欠陥を回復する工程の後に、さらに、前記凹部において露出した前記下層金属配線表面を清浄化する工程を含むことを特徴とする、請求項8に記載の半導体装置の製造方法。 After the step of recovering a crystal defect of the lower metal interconnect, further comprising the step of cleaning the lower metal interconnect surface exposed in the recess, a method of manufacturing a semiconductor device according to claim 8 .
  10. 前記下層金属配線表面を清浄化する工程では、露出した前記下層金属配線表面に形成された酸化膜を還元処理することを特徴とする、請求項9に記載の半導体装置の製造方法。 Wherein in the step of cleaning the lower metal interconnect surfaces, which comprises reducing processing the exposed oxide film formed on the lower metal interconnect surface, a method of manufacturing a semiconductor device according to claim 9.
  11. 下層金属配線表面を清浄化する工程の後に、さらに、前記層間絶縁膜に形成された凹部に、バリアメタル層と導電体層を堆積して多層金属配線を形成する工程を含むことを特徴とする、請求項10に記載の半導体装置の製造方法。 After the step of cleaning the lower metal interconnect surfaces, further, the interlayer insulating film formed recess, characterized in that it comprises a step of forming a multilayer metal wiring by depositing a barrier metal layer and the conductive layer the method of manufacturing a semiconductor device according to claim 10.
  12. 基板上に、下層金属配線を形成する工程と、 On a substrate, forming a lower metal interconnect,
    前記下層金属配線上に層間絶縁膜を形成する工程と、 Forming an interlayer insulating film on the lower metal interconnect,
    前記層間絶縁膜上に開口パターンを有する第1のレジストを形成する工程と、 Forming a first resist having an opening pattern on the interlayer insulating film,
    前記第1のレジストをマスクとしてエッチングを行い、前記層間絶縁膜に第1の凹部を形成し、前記下層金属配線を露出させる工程と、 By etching using the first resist as a mask, a first recess formed in the interlayer insulating film, thereby exposing the underlying metal interconnect,
    前記第1のレジストを除去する工程と、 Removing the first resist,
    前記層間絶縁膜上に開口パターンを有する第2のレジストを形成する工程と、 Forming a second resist having an opening pattern on the interlayer insulating film,
    前記第2のレジストをマスクとしてエッチングを行い、前記層間絶縁膜に第2の凹部を形成する工程と、 By etching using said second resist as a mask, forming a second recess in the interlayer insulating film,
    前記第2のレジストを除去する工程と、 Removing the second resist,
    前記レジストの除去後、基板の表面を洗浄する工程と、 After removal of the resist, the step of cleaning the surface of the substrate,
    を具備する、半導体装置の製造方法。 Comprising a method for manufacturing a semiconductor device.
  13. 前記第1のレジストおよび/または前記第2のレジストを除去する工程では、水素、窒素または酸素の少なくとも1種以上を含むガスのプラズマを用い、前記レジストを除去するとともに前記下層金属配線に混入している不純物を除去するプラズマ処理を行なうことを特徴とする、請求項12に記載の半導体装置の製造方法。 In the first resist and / or removing the second resist, hydrogen, using a plasma of a gas containing at least one nitrogen or oxygen, and mixed into the lower metal interconnect with removing the resist and performing plasma treatment to remove impurities and method of manufacturing a semiconductor device according to claim 12.
  14. 前記基板の表面を洗浄する工程の後に、さらに、前記第2の凹部において露出した前記下層金属配線の結晶欠陥を回復する工程を含むことを特徴とする、請求項12または請求項13に記載の半導体装置の製造方法。 After the step of cleaning the surface of said substrate, further comprising the step of recovering crystal defects were exposed in the second recess the lower metal interconnect of claim 12 or claim 13 the method of manufacturing a semiconductor device.
  15. 前記下層金属配線の結晶欠陥を回復する工程では、水素または窒素の少なくとも1種以上を含むガスの雰囲気中で100℃〜450℃の温度で熱処理を行なうことを特徴とする、請求項14に記載の半導体装置の製造方法。 In the step of recovering a crystal defect of the lower metal wiring, and performing heat treatment at a temperature of 100 ° C. to 450 ° C. in an atmosphere of a gas containing at least one of hydrogen or nitrogen, according to claim 14 the method of manufacturing a semiconductor device.
  16. 前記下層金属配線の結晶欠陥を回復する工程の後に、さらに、前記第2の凹部において露出した前記下層金属配線表面を清浄化する工程を含むことを特徴とする、請求項15に記載の半導体装置の製造方法。 After the step of recovering a crystal defect of the lower metal interconnect, further comprising the step of cleaning the lower metal interconnect surface exposed in the second recess, the semiconductor device according to claim 15 the method of production.
  17. 前記下層金属配線表面を清浄化する工程では、露出した前記下層金属配線表面に形成された酸化膜を還元処理することを特徴とする、請求項16に記載の半導体装置の製造方法。 Wherein in the step of cleaning the lower metal interconnect surfaces, which comprises reducing processing the exposed oxide film formed on the lower metal interconnect surface, a method of manufacturing a semiconductor device according to claim 16.
  18. 下層金属配線表面を清浄化する工程の後に、さらに、前記層間絶縁膜に形成された前記第1の凹部および前記第2の凹部に、バリアメタル層と導電体層を堆積して多層金属配線を形成する工程を含むことを特徴とする、請求項17に記載の半導体装置の製造方法。 After the step of cleaning the lower metal interconnect surfaces, further, the interlayer insulating film formed on said first recess and said second recess, the multi-layer metal wiring is deposited a barrier metal layer and the conductive layer characterized in that it comprises a step of forming, method for manufacturing a semiconductor device according to claim 17.
  19. プラズマを発生させるプラズマ供給源と、 A plasma source for generating plasma,
    前記プラズマにより、被処理体に対しプラズマ処理を行なうための処理室を区画する処理容器と、 By the plasma, a processing vessel defining a processing chamber for performing a plasma processing on the workpiece,
    前記処理容器内で前記被処理体を載置する支持体と、 A support for placing the object to be processed in the processing chamber;
    前記処理容器内を減圧するための排気手段と、 And exhaust means for reducing the pressure inside the process vessel,
    前記処理容器内にガスを供給するためのガス供給手段と、 A gas supply means for supplying a gas into the processing chamber;
    請求項1から請求項4のいずれか1項に記載された基板処理方法が行なわれるように制御する制御部と、 A control unit for controlling such that the substrate processing method according to any one of claims 1 to 4 is performed,
    を備えたことを特徴とする、プラズマ処理装置。 Characterized by comprising a plasma processing apparatus.
  20. コンピュータ上で動作し、実行時に、請求項1から請求項4のいずれか1項に記載の基板処理方法が行なわれるようにプラズマ処理装置を制御することを特徴とする、制御プログラム。 Running on a computer at run time, and controlling the plasma processing apparatus as the substrate processing method according to any one of claims 1 to 4 is performed, the control program.
  21. コンピュータ上で動作する制御プログラムが記憶されたコンピュータ記憶媒体であって、 A computer storage medium having a control program is stored to operate on a computer,
    前記制御プログラムは、実行時に、請求項1から請求項4のいずれか1項に記載の基板処理方法に用いられるプラズマ処理装置を制御することを特徴とする、コンピュータ記憶媒体。 Wherein the control program, when executed, and controlling the plasma processing apparatus used in a substrate processing method as claimed in any one of claims 4, computer storage media.
  22. 基板に対し、プラズマ処理を行なうプラズマ処理装置と、成膜処理を行なう成膜装置と、レジスト塗布処理および現像処理を行なうレジスト塗布・現像装置と、露光処理を行なう露光装置と、熱処理を行なう熱処理装置と、洗浄処理を行なう洗浄装置と、研磨処理を行なう研磨装置と、これらの装置を用い、請求項5から請求項18のいずれか1項に記載された半導体装置の製造方法が行なわれるように制御する制御部と、を備えたことを特徴とする、半導体装置製造システム。 To the substrate, performing a plasma processing apparatus for performing plasma processing, a film forming apparatus for performing a film forming process, and the resist coating and developing apparatus for performing resist coating processing and developing processing, an exposure apparatus for performing exposure processing, heat treatment heat treatment a device, a cleaning device for performing cleaning process, a polishing apparatus for performing a polishing process, using these devices, so that the manufacturing method of the semiconductor device according to claims 5 to any one of claims 18 is performed characterized by comprising a control unit for controlling the semiconductor device manufacturing system.
  23. コンピュータ上で動作し、実行時に、請求項5から請求項18のいずれか1項に記載の半導体装置の製造方法が行なわれるように、複数の半導体製造装置を制御することを特徴とする、制御プログラム。 Running on a computer, at runtime, as a method of manufacturing a semiconductor device according to any one of claims 18 claims 5 is performed, and controls a plurality of semiconductor manufacturing devices, control program.
  24. コンピュータ上で動作する制御プログラムが記憶されたコンピュータ記憶媒体であって、 A computer storage medium having a control program is stored to operate on a computer,
    前記制御プログラムは、実行時に、請求項5から請求項18のいずれか1項に記載の半導体装置の製造方法に用いられる複数の半導体製造装置を制御することを特徴とする、コンピュータ記憶媒体。 Wherein the control program, when executed, and controlling the plurality of semiconductor manufacturing apparatus used in the method of manufacturing a semiconductor device according to any one of claims 18 claim 5, computer storage media.
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