JP5089871B2 - Manufacturing method of semiconductor device - Google Patents
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Description
本発明は、デュアルダマシン構造を有する半導体装置を製造する半導体装置の製造方法に関する。 The present invention relates to the production how a semiconductor device for manufacturing a semiconductor device having a dual damascene structure.
近年、半導体装置の製造工程においては、半導体基板にビアホールとトレンチを形成しておき、これらに銅等の金属を埋め込んで、ビアコンタクトと配線とを同時に形成するデュアルダマシンプロセスが用いられるようになっている。 In recent years, in a manufacturing process of a semiconductor device, a dual damascene process in which a via hole and a trench are formed in a semiconductor substrate and a metal such as copper is embedded in the semiconductor substrate to form a via contact and a wiring simultaneously has come to be used. ing.
上記のようなデュアルダマシンプロセスとしては、例えば、以下のような工程によりビアコンタクトと配線とを形成する方法が知られている(例えば、特許文献1参照。)。この方法では、まずビア用のレジストマスクを介してエッチング等により、絶縁膜をエッチングし、ビアホールを形成する。次に、アッシング等により、残ったレジストマスクを除去する。次に、CVD等によりビアホール底部の下地層の保護のための保護膜を形成する。次に、コーターによるフォトレジストの塗布、露光装置による露光、現像装置による現像工程等によりトレンチ用のレジストマスクを形成する。次に、トレンチ用のレジストマスクを介してエッチングにより配線用のトレンチを形成する。そして、アッシング及びエッチング等により、残ったレジストマスク及び保護膜等を除去する。 As a dual damascene process as described above, for example, a method of forming a via contact and a wiring by the following process is known (see, for example, Patent Document 1). In this method, first, an insulating film is etched by etching or the like through a via resist mask to form a via hole. Next, the remaining resist mask is removed by ashing or the like. Next, a protective film for protecting the underlying layer at the bottom of the via hole is formed by CVD or the like. Next, a resist mask for trenches is formed by applying a photoresist with a coater, exposing with an exposure device, developing with a developing device, and the like. Next, a trench for wiring is formed by etching through a resist mask for trench. Then, the remaining resist mask, protective film, and the like are removed by ashing, etching, or the like.
以上の工程により、ビアホールとトレンチを形成し、次にめっき装置等により銅等の金属をこれらのビアホールとトレンチに埋め込み、CMP等によって表面を研磨してトレンチ部分以外の表面の金属を除去して、ビアコンタクトと配線とを形成する。
上記した従来の技術では、デュアルダマシンプロセスを実施するための多数の工程を、エッチング装置やCVD装置或いはアッシング装置を使用して行う必要がある。また、これらの工程間において、半導体ウエハの洗浄が必要になる場合があり、製造工程に時間がかかるという問題があった。 In the conventional technique described above, it is necessary to perform a number of steps for performing the dual damascene process using an etching apparatus, a CVD apparatus, or an ashing apparatus. In addition, there is a problem that it is necessary to clean the semiconductor wafer between these processes, and the manufacturing process takes time.
本発明は、上記課題を解決するためになされたもので、従来に比べて半導体装置の製造に要する時間の短縮を図ることのできる半導体装置の製造方法を提供することを目的とする。 The present invention has been made to solve the above problems, and an object thereof is to provide a manufacturing how a semiconductor device which can shorten the time required for manufacturing the semiconductor device as compared with the prior art.
請求項1の半導体装置の製造方法は、デュアルダマシン構造を有する半導体装置を製造する半導体装置の製造方法であって、絶縁膜上にトレンチ用マスクと、ビアホール用レジストマスクが積層して形成された半導体基板を処理チャンバーに収容する工程と、前記ビアホール用レジストマスクを介して前記絶縁膜をエッチングし、ビアホールを形成するビアホール形成工程と、前記ビアホール用レジストマスクをアッシングにより除去するレジストマスク除去工程と、前記絶縁膜の下層に位置し、ビアホール底部となる下地膜を保護するための有機材を有する保護膜をプラズマCVD法により形成する保護膜形成工程と、前記トレンチ用マスクを介して前記絶縁膜をエッチングし、トレンチを形成するトレンチ形成工程と、前記処理チャンバー内で、前記ビアホール形成工程、前記レジストマスク除去工程、前記保護膜形成工程、前記トレンチ形成工程を行った後、初めて当該処理チャンバー内から前記半導体基板を搬出する工程とを具備したことを特徴とする。
The method for manufacturing a semiconductor device according to
請求項2の半導体装置の製造方法は、請求項1記載の半導体装置の製造方法であって、前記ビアホール形成工程と、前記レジストマスク除去工程と、前記保護膜形成工程と、前記トレンチ形成工程とを、同一の前記処理チャンバー内で一連の処理として行うことを特徴とする。
A method for manufacturing a semiconductor device according to claim 2 is the method for manufacturing a semiconductor device according to
請求項3の半導体装置の製造方法は、デュアルダマシン構造を有する半導体装置を製造する半導体装置の製造方法であって、絶縁膜上にトレンチ用マスクと、ビアホール用レジストマスクが積層して形成された半導体基板を処理チャンバーに収容する工程と、前記ビアホール用レジストマスクを介して前記絶縁膜をエッチングし、ビアホールを形成するビアホール形成工程と、前記ビアホール用レジストマスクをアッシングにより除去するレジストマスク除去工程と、前記絶縁膜の下層に位置し、ビアホール底部となる下地膜を保護するための有機材を有する保護膜をプラズマCVD法により形成する保護膜形成工程と、前記トレンチ用マスクを介して前記絶縁膜をエッチングし、トレンチを形成するトレンチ形成工程と、残った前記保護膜をアッシングにより除去する保護膜除去工程と、前記処理チャンバー内で、前記ビアホール形成工程、前記レジストマスク除去工程、前記保護膜形成工程、前記トレンチ形成工程、前記保護膜除去工程を行った後、初めて当該処理チャンバー内から前記半導体基板を搬出する工程とを具備したことを特徴とする。
The method for manufacturing a semiconductor device according to
請求項4の半導体装置の製造方法は、請求項3記載の半導体装置の製造方法であって、前記ビアホール形成工程と、前記レジストマスク除去工程と、前記保護膜形成工程と、前記トレンチ形成工程と、前記保護膜除去工程とを、同一の前記処理チャンバー内で一連の処理として行うことを特徴とする。
A method for manufacturing a semiconductor device according to claim 4 is the method for manufacturing a semiconductor device according to
請求項5の半導体装置の製造方法は、請求項1〜4いずれか1項記載の半導体装置の製造方法であって、前記保護膜形成工程は、前記保護膜を堆積させる工程と、前記ビアホール内以外の部位に堆積した前記保護膜をアッシングにより除去する工程とを有することを特徴とする。
The method for manufacturing a semiconductor device according to claim 5 is the method for manufacturing a semiconductor device according to any one of
請求項6の半導体装置の製造方法は、請求項1〜5いずれか1項記載の半導体装置の製造方法であって、前記保護膜を、CxFyガス、又は、CxHyFzガスを用いて堆積させることを特徴とする。
The method for manufacturing a semiconductor device according to
本発明によれば、従来に比べて半導体装置の製造に要する時間の短縮を図ることができる。 According to the present invention, it is possible to reduce the time required for manufacturing a semiconductor device as compared with the conventional case.
以下、本発明の実施の形態について図面を参照して説明する。図1は、本実施形態に係る半導体装置の製造方法における半導体ウエハ(半導体基板)Wの断面構成を拡大して示すものであり、図2は、本実施形態に係る半導体製造装置としてのプラズマ処理装置の構成を示すものである。まず、図2を参照してプラズマ処理装置の構成について説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 shows an enlarged cross-sectional configuration of a semiconductor wafer (semiconductor substrate) W in the semiconductor device manufacturing method according to the present embodiment, and FIG. 2 shows plasma processing as a semiconductor manufacturing apparatus according to the present embodiment. The structure of an apparatus is shown. First, the configuration of the plasma processing apparatus will be described with reference to FIG.
プラズマ処理装置1は、電極板が上下平行に対向し、プラズマ形成用電源が接続された容量結合型平行平板エッチング装置として構成されている。
The
プラズマ処理装置1は、例えば表面が陽極酸化処理されたアルミニウム等からなり円筒形状に成形された処理チャンバー(処理容器)2を有しており、この処理チャンバー2は接地されている。処理チャンバー2内の底部にはセラミックなどの絶縁板3を介して、被処理物、例えば半導体ウエハWを載置するための略円柱状のサセプタ支持台4が設けられている。さらに、このサセプタ支持台4の上には、下部電極を構成するサセプタ5が設けられている。このサセプタ5には、ハイパスフィルター(HPF)6が接続されている。
The
サセプタ支持台4の内部には、冷媒室7が設けられており、この冷媒室7には、冷媒が冷媒導入管8を介して導入されて循環し、その冷熱がサセプタ5を介して半導体ウエハWに対して伝熱され、これにより半導体ウエハWが所望の温度に制御される。 A refrigerant chamber 7 is provided inside the susceptor support 4, and a refrigerant is introduced into the refrigerant chamber 7 through a refrigerant introduction pipe 8 and circulated, and the cold heat is transmitted through the susceptor 5 to the semiconductor wafer. Heat is transferred to W, whereby the semiconductor wafer W is controlled to a desired temperature.
サセプタ5は、その上側中央部が凸状の円板状に成形され、その上に半導体ウエハWと略同形の静電チャック11が設けられている。静電チャック11は、絶縁材の間に電極12を配置して構成されている。そして、電極12に接続された直流電源13から例えば1.5kVの直流電圧が印加されることにより、例えばクーロン力によって半導体ウエハWを静電吸着する。
The upper center portion of the susceptor 5 is formed in a convex disk shape, and an
絶縁板3、サセプタ支持台4、サセプタ5、静電チャック11には、半導体ウエハWの裏面に、伝熱媒体(例えばHeガス等)を供給するためのガス通路14が形成されており、この伝熱媒体を介してサセプタ5の冷熱が半導体ウエハWに伝達され半導体ウエハWが所定の温度に維持されるようになっている。
The
サセプタ5の上端周縁部には、静電チャック11上に載置された半導体ウエハWを囲むように、環状のフォーカスリング15が配置されている。このフォーカスリング15は、例えば、シリコンなどの導電性材料から構成されており、エッチングの均一性を向上させる作用を有する。
An
サセプタ5の上方には、このサセプタ5と平行に対向して上部電極21が設けられている。この上部電極21は、絶縁材22を介して、処理チャンバー2の上部に支持されており、サセプタ5との対向面を構成し、多数の吐出孔23を有する、例えば、表面に陽極酸化処理(アルマイト処理)されたアルミニウムに石英カバーを設けて構成された電極板24と、この電極板24を支持する導電性材料からなる電極支持体25とによって構成されている。サセプタ5と上部電極21とは、その間隔を変更可能とされている。
An
上部電極21における電極支持体25の中央にはガス導入口26が設けられ、このガス導入口26には、ガス供給管27が接続されている。さらにこのガス供給管27には、バルブ28、並びにマスフローコントローラ29を介して、処理ガス供給源30が接続されている。処理ガス供給源30から、プラズマ処理のための処理ガス、例えば、エッチングのための処理ガス、アッシングのための処理ガス、保護膜堆積のための処理ガス等が供給される。
A
処理チャンバー2の底部には排気管31が接続されており、この排気管31には排気装置35が接続されている。排気装置35はターボ分子ポンプなどの真空ポンプを備えており、処理チャンバー2内を所定の減圧雰囲気、例えば1Pa以下の所定の圧力まで真空引き可能なように構成されている。また、処理チャンバー2の側壁にはゲートバルブ32が設けられており、このゲートバルブ32を開にした状態で半導体ウエハWが隣接するロードロック室 (図示せず)との間で搬送されるようになっている。
An
上部電極21には、第1の高周波電源40が接続されており、その給電線には整合器41が介挿されている。また、上部電極21にはローパスフィルター(LPF)42が接続されている。この第1の高周波電源40は、50〜150MHzの範囲の周波数を有している。このように高い周波数を印加することにより処理チャンバー2内に好ましい解離状態でかつ高密度のプラズマを形成することができる。
A first high
下部電極としてのサセプタ5には、第2の高周波電源50が接続されており、その給電線には整合器51が介挿されている。この第2の高周波電源50は、第1の高周波電源40より低い周波数の範囲を有しており、このような範囲の周波数を印加することにより、被処理体である半導体ウエハWに対してダメージを与えることなく適切なイオン作用を与えることができる。第2の高周波電源50の周波数は1〜20MHzの範囲が好ましい。
A second high-
上記構成のプラズマ処理装置1は、制御部60によって、その動作が統括的に制御される。この制御部60には、CPUを備えプラズマ処理装置1の各部を制御するプロセスコントローラ61と、ユーザインタフェース62と、記憶部63とが設けられている。
The operation of the
ユーザインタフェース62は、工程管理者がプラズマ処理装置1を管理するためにコマンドの入力操作を行うキーボードや、プラズマ処理装置1の稼働状況を可視化して表示するディスプレイ等から構成されている。
The
記憶部63には、プラズマ処理装置1で実行される各種処理をプロセスコントローラ61の制御にて実現するための制御プログラム(ソフトウエア)や処理条件データ等が記憶されたレシピが格納されている。そして、必要に応じて、ユーザインタフェース62からの指示等にて任意のレシピを記憶部63から呼び出してプロセスコントローラ61に実行させることで、プロセスコントローラ61の制御下で、プラズマ処理装置1での所望の処理が行われる。また、制御プログラムや処理条件データ等のレシピは、コンピュータで読取り可能なコンピュータ記憶媒体(例えば、ハードディスク、CD、フレキシブルディスク、半導体メモリ等)などに格納された状態のものを利用したり、或いは、他の装置から、例えば専用回線を介して随時伝送させてオンラインで利用したりすることも可能である。
The
上記構成のプラズマ処理装置1によって、半導体ウエハWに、デュアルダマシン構造のためのビアホール及びトレンチを形成する場合、まず、半導体ウエハWは、ゲートバルブ32が開放された後、図示しないロードロック室から処理チャンバー2内へと搬入され、静電チャック11上に載置される。そして、高圧直流電源13から直流電圧が印加されることによって、半導体ウエハWが静電チャック11上に静電吸着される。次いで、ゲートバルブ32が閉じられ、排気装置35によって、処理チャンバー2内が所定の真空度まで真空引きされる。
When via holes and trenches for a dual damascene structure are formed in the semiconductor wafer W by the
その後、バルブ28が開放されて、処理ガス供給源30から所定の処理ガスが、マスフローコントローラ29によってその流量が調整されつつ、処理ガス供給管27、ガス導入口26を通って上部電極21の中空部へと導入され、さらに電極板24の吐出孔23を通って、図2の矢印に示すように、半導体ウエハWに対して均一に吐出される。
Thereafter, the
そして、処理チャンバー2内の圧力が、所定の圧力に維持される。その後、第1の高周波電源40から所定の周波数の高周波電力が上部電極21に印加される。これにより、上部電極21と下部電極としてのサセプタ5との間に高周波電界が生じ、処理ガスが解離してプラズマ化する。
Then, the pressure in the processing chamber 2 is maintained at a predetermined pressure. Thereafter, high frequency power having a predetermined frequency is applied to the
他方、第2の高周波電源50から、上記の第1の高周波電源40より低い周波数の高周波電力が下部電極であるサセプタ5に印加される。これにより、プラズマ中のイオンがサセプタ5側へ引き込まれ、イオンアシストによりエッチングの異方性が高められる。このサセプタ5への高周波電力の供給は、例えば、保護膜の堆積工程等において、イオンの引き込み効果が必要とされない場合は、低減されるか行われない。
On the other hand, high frequency power having a frequency lower than that of the first high
そして、後述する一連の所定の処理が終了すると、高周波電力の供給及び処理ガスの供給が停止され、上記した手順とは逆の手順で、半導体ウエハWが処理チャンバー2内から搬出される。 Then, when a series of predetermined processes to be described later is completed, the supply of high-frequency power and the supply of process gas are stopped, and the semiconductor wafer W is unloaded from the process chamber 2 by a procedure reverse to the procedure described above.
次に、図1を参照して、本実施形態に係るデュアルダマシン構造を有する半導体装置の製造方法について説明する。図1(a)に示すように、被処理物としての半導体ウエハWの表面には、下側から順に、銅等の金属(導体)からなる第2下地層101、SiCN等からなる第1下地層102、SiOC等からなる絶縁層103が形成されている。そして、絶縁層103の上には、TiN等からなるトレンチ用ハードマスク104と、フォトレジストからなるビアホール用レジストマスク105が積層して形成されている。半導体ウエハWは、この状態でプラズマ処理装置1の処理チャンバー2内に搬入される。
Next, a method for manufacturing a semiconductor device having a dual damascene structure according to the present embodiment will be described with reference to FIG. As shown in FIG. 1A, on the surface of a semiconductor wafer W as an object to be processed, a
処理チャンバー2内では、まず、ビアホール用レジストマスク105をマスクとして、絶縁層103をプラズマエッチングしてビアホール110を形成し、図1(b)に示す状態とする。このプラズマエッチングには、絶縁層103(例えばSiOC)をプラズマエッチング可能な公知のプラズマエッチング用の各種ガス、例えばフッ素系ガス等を使用することができる。
In the processing chamber 2, first, using the via hole resist
次に、図1(b)に示す状態から、アッシング行い、残ったビアホール用レジストマスク105を除去し、図1(c)に示す状態とする。このアッシングには、酸素ガス若しくは酸素とアルゴンの混合ガス等を使用することができる。
Next, ashing is performed from the state shown in FIG. 1B, and the remaining via hole resist
次に、ビアホール110の底部の第1下地層102を保護するための有機材を有する保護膜111の堆積を行って、図1(d)に示す状態とし、この後、アッシングを行って、ビアホール110内の保護膜111を残し、他の部分の保護膜111を除去して図1(e)の状態とする。これらの保護膜111の堆積工程と不要部分の除去工程によって保護膜111の形成工程が構成されている。保護膜111の堆積には、各種の堆積性を有するガスを使用することができ、例えば、CxFyガス、CxHyFzガス等(x,y,zは正の整数とする。)を用いることができる。具体的には、例えば、CF4、C2F6、C3F8、C4F8、C3F6、C4F6、C5F8、CH4、C2H4、C2H2、CHF3、C2F5、C3F7、CH2F2、CH3F等のガス及びこれらのガスと他のガスとの混合ガスを使用することができる。また、保護膜111のアッシングには、酸素ガス若しくは酸素とアルゴンの混合ガス等を使用することができる。
Next, a
次に、トレンチ用ハードマスク104をマスクとして、プラズマエッチングを行い、トレンチ112を形成して図1(f)の状態とする。この時、保護膜111によって、ビアホール110の底部の第1下地層102がエッチングされないように保護される。この後、アッシングを行って、ビアホール110内に残った保護膜111を除去して図1(g)に示す状態とする。このプラズマエッチングには、絶縁層103(例えばSiOC)をプラズマエッチング可能な公知のプラズマエッチング用の各種ガス、例えばフッ素系ガス等を使用することができる。また、保護膜111のアッシングには、酸素ガス若しくは酸素とアルゴンの混合ガス等を使用することができる。
Next, plasma etching is performed using the trench
処理チャンバー2内において、上記の一連の工程を実施して、半導体ウエハWにビアホール110とトレンチ112を形成した後、処理チャンバー2内から半導体ウエハWを搬出する。そして、この後、めっき工程、CMP工程等を実施して、ビアホール110及びトレンチ112内に銅等の導体を埋め込み、ビアコンタクトと配線とを形成する。なお、最後の残った保護膜111の除去は、半導体ウエハWを処理チャンバー2から搬出した後、他の工程により行っても良い。
In the processing chamber 2, the series of steps described above are performed to form the via
上記のように、本実施の形態では、半導体ウエハWを処理チャンバー2内に収容した状態で、上記の一連の工程を実施することにより、ビアホール110及びトレンチ112を形成することができる。したがって、各工程を異なった装置に搬送して別々に行っている従来に比べて、半導体装置の製造に要する時間を大幅に短縮することができる。
As described above, in the present embodiment, the via
実施例として、図2に示したプラズマ処理装置1を使用し、図1に示した構造の半導体ウエハW(フォトレジスト=100nm、TiN=50nm、SiOC=400nm、SiCN=50nm)に、上記した工程を、以下に示すようなレシピにより実施した。
As an example, the above-described process is performed on the semiconductor wafer W (photoresist = 100 nm, TiN = 50 nm, SiOC = 400 nm, SiCN = 50 nm) having the structure shown in FIG. 1 using the
なお、以下に示される実施例の処理レシピは、制御部60の記憶部63から読み出されて、プロセスコントローラ61に取り込まれ、プロセスコントローラ61がプラズマ処理装置1の各部を制御プログラムに基づいて制御することにより、読み出された処理レシピ通りのエッチング工程が実行される。
In addition, the process recipe of the Example shown below is read from the memory |
(ビアホールエッチング)
処理ガス:C4 F8 /N2/Ar=6/180/500sccm、圧力5.33Pa(40mTorr)、電力(上部/下部)=800/1700W。このビアホールエッチング工程におけるエッチングレートは、250nm/min、選択比(SiOCエッチングレート/SiCNエッチングレート)は、10であった。
(Via hole etching)
Process gas: C 4 F 8 / N 2 / Ar = 6/180/500 sccm, pressure 5.33 Pa (40 mTorr), power (upper / lower) = 800/1700 W. The etching rate in this via hole etching step was 250 nm / min, and the selectivity (SiOC etching rate / SiCN etching rate) was 10.
(ビアホール用レジストマスクのアッシング)
処理ガス:O2 =500sccm、圧力2.0Pa(15mTorr)、電力(上部/下部)=300/400W。このレジストマスクのアッシング工程におけるアッシングレートは、500nm/minであった。
(Ashing of resist mask for via holes)
Process gas: O 2 = 500 sccm, pressure 2.0 Pa (15 mTorr), power (upper / lower) = 300/400 W. The ashing rate in the ashing process of this resist mask was 500 nm / min.
(保護膜の堆積)
処理ガス:C4 F8 /Ar=20/300sccm、圧力26.6Pa(200mTorr)、電力(上部/下部)=1000/0W。この保護膜の堆積工程における保護膜の堆積速度は、200nm/minであった。
(Protective film deposition)
Process gas: C 4 F 8 / Ar = 20/300 sccm, pressure 26.6 Pa (200 mTorr), power (upper / lower) = 1000/0 W. The deposition rate of the protective film in this protective film deposition step was 200 nm / min.
(保護膜のアッシング)
処理ガス:O2 =500sccm、圧力2.0Pa(15mTorr)、電力(上部/下部)=300/400W。この保護膜のアッシング工程における保護膜のアッシングレートは、500nm/minであった
(Protecting film ashing)
Process gas: O 2 = 500 sccm, pressure 2.0 Pa (15 mTorr), power (upper / lower) = 300/400 W. The ashing rate of the protective film in this protective film ashing step was 500 nm / min.
(トレンチエッチング)
処理ガス:CF4 /Ar/O2=120/150/6sccm、圧力10.66Pa(80mTorr)、電力(上部/下部)=300/200W。このトレンチエッチング工程におけるエッチングレートは、250nm/min、選択比(SiOCエッチングレート/SiCNエッチングレート)は、3であった。
(Trench etching)
Process gas: CF 4 / Ar / O 2 = 120/150/6 sccm, pressure 10.66 Pa (80 mTorr), power (upper / lower) = 300/200 W. The etching rate in this trench etching step was 250 nm / min, and the selectivity (SiOC etching rate / SiCN etching rate) was 3.
(残った保護膜のアッシング)
処理ガス:O2 =500sccm、圧力2.0Pa(15mTorr)、電力(上部/下部)=300/400W。この残った保護膜のアッシング工程における保護膜のアッシングレートは、500nm/minであった。
(Ashing the remaining protective film)
Process gas: O 2 = 500 sccm, pressure 2.0 Pa (15 mTorr), power (upper / lower) = 300/400 W. The ashing rate of the protective film in this remaining protective film ashing step was 500 nm / min.
次に、トレンチ用ハードマスクと、ビアホール用レジストマスクを形成した半導体ウエハWの製造方法について、図3を参照して説明する。まず、図3(a)に示すように、予め、下側から順に、銅等の金属(導体)からなる第2下地層101、SiCN等からなる第1下地層102、SiOC等からなる絶縁層103が形成されている半導体ウエハWの表面に、TiN等のハードマスク材120をCVD等によって形成して図3(b)の状態とする。
Next, a method for manufacturing a semiconductor wafer W on which a trench hard mask and a via hole resist mask are formed will be described with reference to FIG. First, as shown in FIG. 3A, in advance from the bottom, a
次に、図3(c)に示すように、ハードマスク材120の表面にフォトレジスト121を塗布し、この後、露光現像して図3(d)に示すようにレジストマスク122を形成する。
Next, as shown in FIG. 3C, a
次に、レジストマスク122をマスクとしてハードマスク材120をエッチングして、図3(e)に示すように、トレンチ用ハードマスク104を形成し、この後、残ったレジストマスク122をアッシングにより除去して図3(f)に示す状態とする。
Next, the
次に、図3(g)に示すように、表面にフォトレジスト123を塗布し、この後、露光現像して図3(h)に示すようにビアホール用レジストマスク105を形成する。以上のような工程によって、トレンチ用ハードマスク104とビアホール用レジストマスク105とが形成された半導体ウエハWを製造することができる。そして、前述したとおり、この状態の半導体ウエハWが、処理チャンバー2内に搬入される。
Next, as shown in FIG. 3G, a
以上説明したとおり、本実施形態によれば、従来に比べて半導体装置の製造に要する時間の短縮を図ることができる。なお、本発明は上記の実施形態に限定されるものではなく、各種の変形が可能である。例えば、プラズマ処理装置は、図2に示した平行平板型の上下部高周波印加型に限らず、各種のプラズマ処理装置を使用することができる。また、使用する半導体基板についても、図1に示した構造のものと実質的に同様な構造を有するものであれば、例えばハードマスクの材質や絶縁層の材質等は例示したものに限られず、各種のものを使用することができる。 As described above, according to the present embodiment, the time required for manufacturing the semiconductor device can be reduced as compared with the conventional case. In addition, this invention is not limited to said embodiment, Various deformation | transformation are possible. For example, the plasma processing apparatus is not limited to the parallel plate type upper and lower high-frequency application type shown in FIG. 2, and various plasma processing apparatuses can be used. Further, the semiconductor substrate to be used is not limited to the exemplified materials of the hard mask and the insulating layer as long as the semiconductor substrate has a structure substantially similar to the structure shown in FIG. Various things can be used.
101……第2下地層(銅)、102……第1下地層(SiCN)、103……絶縁層(SiOC)、104……トレンチ用ハードマスク(TiN)、105……ビアホール用レジストマスク、110……ビアホール、111……保護膜、112……トレンチ。 101 …… Second underlayer (copper), 102 …… First underlayer (SiCN), 103 …… Insulating layer (SiOC), 104 …… Trench hard mask (TiN), 105 …… Via hole resist mask, 110 ... via hole, 111 ... protective film, 112 ... trench.
Claims (6)
絶縁膜上にトレンチ用マスクと、ビアホール用レジストマスクが積層して形成された半導体基板を処理チャンバーに収容する工程と、
前記ビアホール用レジストマスクを介して前記絶縁膜をエッチングし、ビアホールを形成するビアホール形成工程と、
前記ビアホール用レジストマスクをアッシングにより除去するレジストマスク除去工程と、
前記絶縁膜の下層に位置し、ビアホール底部となる下地膜を保護するための有機材を有する保護膜をプラズマCVD法により形成する保護膜形成工程と、
前記トレンチ用マスクを介して前記絶縁膜をエッチングし、トレンチを形成するトレンチ形成工程と、
前記処理チャンバー内で、前記ビアホール形成工程、前記レジストマスク除去工程、前記保護膜形成工程、前記トレンチ形成工程を行った後、初めて当該処理チャンバー内から前記半導体基板を搬出する工程と
を具備したことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device for manufacturing a semiconductor device having a dual damascene structure,
Storing a semiconductor substrate formed by stacking a trench mask and a via hole resist mask on an insulating film in a processing chamber;
Etching the insulating film through the via hole resist mask to form a via hole;
A resist mask removing step of removing the resist mask for via holes by ashing;
A protective film forming step of forming a protective film, which is located under the insulating film and having an organic material for protecting the base film serving as the bottom of the via hole, by a plasma CVD method;
Etching the insulating film through the trench mask to form a trench; and
And carrying out the semiconductor substrate from the processing chamber for the first time after performing the via hole forming step, the resist mask removing step, the protective film forming step, and the trench forming step in the processing chamber. A method of manufacturing a semiconductor device.
前記ビアホール形成工程と、前記レジストマスク除去工程と、前記保護膜形成工程と、前記トレンチ形成工程とを、同一の前記処理チャンバー内で一連の処理として行うことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
A method of manufacturing a semiconductor device, wherein the via hole forming step, the resist mask removing step, the protective film forming step, and the trench forming step are performed as a series of processes in the same processing chamber.
絶縁膜上にトレンチ用マスクと、ビアホール用レジストマスクが積層して形成された半導体基板を処理チャンバーに収容する工程と、
前記ビアホール用レジストマスクを介して前記絶縁膜をエッチングし、ビアホールを形成するビアホール形成工程と、
前記ビアホール用レジストマスクをアッシングにより除去するレジストマスク除去工程と、
前記絶縁膜の下層に位置し、ビアホール底部となる下地膜を保護するための有機材を有する保護膜をプラズマCVD法により形成する保護膜形成工程と、
前記トレンチ用マスクを介して前記絶縁膜をエッチングし、トレンチを形成するトレンチ形成工程と、
残った前記保護膜をアッシングにより除去する保護膜除去工程と、
前記処理チャンバー内で、前記ビアホール形成工程、前記レジストマスク除去工程、前記保護膜形成工程、前記トレンチ形成工程、前記保護膜除去工程を行った後、初めて当該処理チャンバー内から前記半導体基板を搬出する工程と
を具備したことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device for manufacturing a semiconductor device having a dual damascene structure,
Accommodating a semiconductor substrate formed by stacking a trench mask and a via hole resist mask on an insulating film in a processing chamber;
Etching the insulating film through the via hole resist mask to form a via hole;
A resist mask removing step of removing the resist mask for via holes by ashing;
A protective film forming step of forming a protective film, which is located under the insulating film and having an organic material for protecting the base film serving as the bottom of the via hole, by a plasma CVD method;
Etching the insulating film through the trench mask to form a trench; and
A protective film removing step of removing the remaining protective film by ashing;
After performing the via hole forming step, the resist mask removing step, the protective film forming step, the trench forming step, and the protective film removing step in the processing chamber, the semiconductor substrate is unloaded from the processing chamber for the first time. A method for manufacturing a semiconductor device, comprising: a step.
前記ビアホール形成工程と、前記レジストマスク除去工程と、前記保護膜形成工程と、前記トレンチ形成工程と、前記保護膜除去工程とを、同一の前記処理チャンバー内で一連の処理として行うことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 3,
The via hole forming step, the resist mask removing step, the protective film forming step, the trench forming step, and the protective film removing step are performed as a series of processes in the same processing chamber. A method for manufacturing a semiconductor device.
前記保護膜形成工程は、前記保護膜を堆積させる工程と、前記ビアホール内以外の部位に堆積した前記保護膜をアッシングにより除去する工程とを有することを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
The method of manufacturing a semiconductor device, wherein the protective film forming step includes a step of depositing the protective film, and a step of removing the protective film deposited in a portion other than the inside of the via hole by ashing.
前記保護膜を、CxFyガス、又は、CxHyFzガスを用いて堆積させることを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
A method of manufacturing a semiconductor device, wherein the protective film is deposited using CxFy gas or CxHyFz gas.
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