KR100867174B1 - Semiconductor device manufacturing method, semiconductor device manufacturing apparatus, control program and computer storage medium - Google Patents

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노조미 히라이
마사히로 나카무라
다쓰야 스기모토
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도쿄엘렉트론가부시키가이샤
니폰 제온 가부시키가이샤
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Abstract

포토레지스트막을 마스크로 하여 포토레지스트막에 대하여 SiO2막을 선택적으로 플라즈마 에칭하여 홀을 형성한다. 플라즈마 에칭에는 CxFyO(x는 4 또는 5, y는 정수이며 y/x는 1 내지 1.5)로 표시되는 불포화의 산소함유 플루오로카본 가스를 포함하는 에칭 가스를 사용한다. 불포화의 산소함유 플루오로카본 가스로서는, 예컨대 C4F4O 가스 및 C4F6O 가스를 이용한다. Holes are formed by selectively plasma etching the SiO 2 film with respect to the photoresist film using the photoresist film as a mask. In the plasma etching, an etching gas containing an unsaturated oxygen-containing fluorocarbon gas represented by C x F y O (x is 4 or 5, y is an integer and y / x is 1 to 1.5) is used. As the unsaturated oxygen-containing fluorocarbon gas, for example, C 4 F 4 O gas and C 4 F 6 O gas are used.

Description

반도체 장치의 제조 방법, 반도체 장치의 제조 장치, 제어 프로그램 및 컴퓨터 기억 매체{SEMICONDUCTOR DEVICE MANUFACTURING METHOD, SEMICONDUCTOR DEVICE MANUFACTURING APPARATUS, CONTROL PROGRAM AND COMPUTER STORAGE MEDIUM}Method for manufacturing semiconductor device, apparatus for manufacturing semiconductor device, control program, and computer storage media TECHNICAL FIELD

도 1은 본 발명의 반도체 장치의 제조 방법의 실시형태에 따른 반도체 웨이퍼의 단면 구성을 나타내는 도면이다.BRIEF DESCRIPTION OF THE DRAWINGS It is a figure which shows the cross-sectional structure of the semiconductor wafer which concerns on embodiment of the manufacturing method of the semiconductor device of this invention.

도 2는 본 발명의 실시형태에 따른 반도체 장치의 제조 장치의 개략 구성을 나타내는 도면이다.It is a figure which shows schematic structure of the manufacturing apparatus of the semiconductor device which concerns on embodiment of this invention.

도 3은 에칭률과 평탄부 및 파셋(facet)부에서의 선택비의 정의를 설명하기 위한 도면이다.3 is a view for explaining the definition of the etching rate and the selectivity in the flat portion and the facet portion.

도 4는 산소 유량과 에칭률 및 파셋부의 선택비의 관계를 나타내는 그래프이다.4 is a graph showing the relationship between the oxygen flow rate, the etching rate, and the selectivity of the facets.

도 5는 산소 유량과 에칭률 및 평탄부의 선택비의 관계를 나타내는 그래프이다.5 is a graph showing the relationship between the oxygen flow rate, the etching rate, and the selectivity of the flat portion.

본 발명은, 포토레지스트를 마스크로 하여 Si를 포함하는 유전막을 에칭하는 에칭 공정을 갖는 반도체 장치의 제조 방법, 반도체 장치의 제조 장치, 제어 프로그램 및 컴퓨터 기억 매체에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, an apparatus for manufacturing a semiconductor device, a control program, and a computer storage medium having an etching step of etching a dielectric film containing Si using a photoresist as a mask.

반도체 장치의 제조 공정에 있어서는, 포토레지스트를 마스크로 하여 Si를 포함하는 유전막(예컨대, SiO2막, SiOC막 등)을 에칭하는 에칭 공정에 의해 콘택트 홀 등을 형성하는 것이 알려져 있다. 또한, 예컨대 이러한 에칭 공정에 있어서, 에칭 가스로서 산소함유 플루오로카본 가스를 사용하는 것이 제안되어 있다.In the production process of a semiconductor device, using the photoresist as a mask, it is known to form a contact hole or the like by the etching step of etching the dielectric layer (e.g., SiO 2 film, SiOC film, and so on) that include Si. For example, in such an etching process, it is proposed to use an oxygen-containing fluorocarbon gas as the etching gas.

에칭 가스로 산소함유 플루오로카본 가스를 포함하는 가스를 사용한 기술로서는, 예컨대 C5F8O2를 포함하는 가스를 사용하여, 포토레지스트에 대하여 Si를 포함하는 유전막의 선택비(Si를 포함하는 유전막의 에칭률/포토레지스트의 에칭률)가 5.55 정도가 되도록 에칭하는 기술이 알려져 있다(예컨대, 일본 특허공개 제2005-39277호 공보 참조). As a technique using a gas containing an oxygen-containing fluorocarbon gas as the etching gas, for example, a gas containing C 5 F 8 O 2 is used to select a dielectric film containing Si to the photoresist (including Si The technique of etching so that the etching rate of a dielectric film / the etching rate of a photoresist may be about 5.55 is known (for example, refer Unexamined-Japanese-Patent No. 2005-39277).

또한, Si를 포함하는 유전막을 에칭할 때의 에칭 가스로서, C5F8, C4F6, C4F4O의 플루오로카본 가스와 불활성 가스(Ar) 및 산소, 일산화탄소 등의 혼합가스를 사용가능한 것도 알려져 있다(예컨대, 일본 특허공개 제2002-231596호 공보 참조). Further, as an etching gas for etching a dielectric film containing Si, a fluorocarbon gas of C 5 F 8 , C 4 F 6 , C 4 F 4 O, an inert gas (Ar), and a mixed gas such as oxygen and carbon monoxide It is also known to use (see, for example, Japanese Patent Laid-Open No. 2002-231596).

상기와 같이, 종래부터 산소함유 플루오로카본 가스를 사용하는 것은 제안되 어 있지만, 포토레지스트를 마스크로 하여 Si를 포함하는 유전막을 에칭하는 에칭 공정에 있어서 이러한 산소함유 플루오로카본 가스를 사용한 종래 기술에 있어서는 얻어지는 선택비가 5.55 정도였다.As described above, it has conventionally been proposed to use an oxygen-containing fluorocarbon gas, but the prior art using such an oxygen-containing fluorocarbon gas in an etching step of etching a dielectric film containing Si using a photoresist as a mask. In the case, the selectivity obtained was about 5.55.

한편, 포토레지스트를 마스크로 하여 Si를 포함하는 유전막을 에칭하는 에칭공정에 있어서는, 포토레지스트의 박막화나 생산성의 향상을 위해 포토레지스트에 대한 Si를 포함하는 유전막의 선택비를 더욱 향상시킬 수 있는 반도체 장치의 제조 방법 등의 개발이 요망되고 있었다. On the other hand, in an etching step of etching a dielectric film containing Si using a photoresist as a mask, a semiconductor capable of further improving the selectivity of the dielectric film containing Si to the photoresist for thinning the photoresist and improving productivity. The development of the manufacturing method of an apparatus, etc. was desired.

본 발명은, 상기 종래의 사정에 대처하여 이루어진 것으로, 종래에 비해 에칭 공정에 있어서의 포토레지스트에 대한 Si를 포함하는 유전막의 선택비를 향상시킬 수 있는 반도체 장치의 제조 방법, 반도체 장치의 제조 장치, 제어 프로그램 및 컴퓨터 기억 매체를 제공하는 것을 목적으로 한다.This invention is made | formed in response to the said conventional situation, Comprising: The manufacturing method of the semiconductor device which can improve the selectivity of the dielectric film containing Si with respect to the photoresist in an etching process, and the manufacturing apparatus of a semiconductor device compared with the past. And a control program and a computer storage medium.

본 발명의 한 태양은 피처리 기판에 형성된 Si를 포함하는 유전막을 포토레지스트를 마스크로 하여 플라즈마 에칭하는 플라즈마 에칭 공정을 갖는 반도체 장치의 제조 방법으로서, 상기 플라즈마 에칭 공정을 CxFyO(x는 4 또는 5, y는 정수이며 y/x는 1 내지 1.5)로 표시되는 불포화의 산소함유 플루오로카본 가스를 포함하는 에칭 가스를 사용한 플라즈마 에칭에 의해 행하여, 상기 포토레지스트에 대하여 상기 Si를 포함하는 유전막을 선택적으로 에칭하는 것을 특징으로 한다. An aspect of the present invention is a method of manufacturing a semiconductor device having a plasma etching process of plasma etching a dielectric film including Si formed on a substrate to be processed using a photoresist as a mask, wherein the plasma etching process is performed using C x F y O (x Is 4 or 5, y is an integer, and y / x is 1 to 1.5 by plasma etching using an etching gas containing an unsaturated oxygen-containing fluorocarbon gas to contain the Si to the photoresist. And selectively etching the dielectric film.

본 발명의 다른 한 태양은 피처리 기판에 형성된 Si를 포함하는 유전막을 포토레지스트를 마스크로 하여 플라즈마 에칭하는 플라즈마 에칭 공정을 갖는 반도체 장치의 제조 방법으로서, 상기 플라즈마 에칭 공정을 C4F4O 가스를 포함하는 에칭 가스를 사용한 플라즈마 에칭에 의해 행하여, 상기 포토레지스트에 대하여 상기 Si를 포함하는 유전막을 선택적으로 에칭하는 것을 특징으로 한다. Another aspect of the present invention is a method of manufacturing a semiconductor device having a plasma etching step of plasma etching a dielectric film including Si formed on a substrate to be processed using a photoresist as a mask, wherein the plasma etching step is performed using a C 4 F 4 O gas. It is carried out by the plasma etching using the etching gas containing, The dielectric film containing Si is selectively etched with respect to the said photoresist.

본 발명의 또다른 한 태양은 피처리 기판에 형성된 Si를 포함하는 유전막을 포토레지스트를 마스크로 하여 플라즈마 에칭하는 플라즈마 에칭 공정을 갖는 반도체 장치의 제조 방법으로서, 상기 플라즈마 에칭 공정을 C4F6O 가스를 포함하는 에칭 가스를 사용한 플라즈마 에칭에 의해 행하여, 상기 포토레지스트에 대하여 상기 Si를 포함하는 유전막을 선택적으로 에칭하는 것을 특징으로 한다. Another aspect of the present invention is a method of manufacturing a semiconductor device having a plasma etching step of plasma etching a dielectric film including Si formed on a substrate to be processed using a photoresist as a mask, wherein the plasma etching step is a C 4 F 6 O. It is performed by plasma etching using the etching gas containing a gas, and the dielectric film containing Si is selectively etched with respect to the said photoresist.

상기 에칭 가스로서는, 예컨대 C4F4O 가스와, Ne, Ar, Kr 및 Xe로 이루어진 군으로부터 선택된 적어도 하나의 희(稀) 가스와, O2, N2 및 CO로 이루어진 군으로부터 선택된 적어도 하나의 침착물 제거 가스(퇴적물 제거 가스)를 포함하는 혼합가스를 적합하게 사용할 수 있다. As the etching gas, for example, C 4 F 4 O gas, at least one rare gas selected from the group consisting of Ne, Ar, Kr and Xe, and at least one selected from the group consisting of O 2 , N 2 and CO A mixed gas containing a deposit removal gas (deposit removal gas) of may be suitably used.

또한, 상기 에칭 가스로서는 C4F6O 가스와, C4F6 가스와, Ne, Ar, Kr 및 Xe로 이루어진 군으로부터 선택된 적어도 하나의 희 가스와, O2, N2 및 CO로 이루어진 군으로부터 선택된 적어도 하나의 침착물 제거 가스(퇴적물 제거 가스)를 포함하는 혼합가스를 적합하게 사용할 수 있다. The etching gas may be a C 4 F 6 O gas, a C 4 F 6 gas, at least one rare gas selected from the group consisting of Ne, Ar, Kr, and Xe, and a group consisting of O 2 , N 2, and CO. A mixed gas comprising at least one deposit removal gas (deposit removal gas) selected from can be suitably used.

상기 침착물 제거 가스(퇴적물 제거 가스)로서는 O2 가스를 적합하게 사용할 수 있다. 또한, 상기 희 가스로서는 Ar 가스를 적합하게 사용할 수 있다. C4F4O 가스와 O2 가스를 사용한 경우, 상기 에칭 가스 중 C4F4O 가스의 유량에 대한 O2 가스의 유량의 비(O2 가스의 유량/C4F4O 가스의 유량)를 1 내지 1.35의 범위로 하는 것이 바람직하다. As the deposit removal gas (sediment removal gas), an O 2 gas can be suitably used. Moreover, Ar gas can be used suitably as said rare gas. C 4 F 4 O the case of using gas and O 2 gas, the flow rate of the flow rate / C 4 F 4 O gas in the etching gas of C 4 F 4 O O 2 flow rate ratio (O 2 gas in the gas to the flow rate of the gas ) Is preferably in the range of 1 to 1.35.

본 발명의 한 태양에서는, 상기 반도체 장치의 제조 방법의 플라즈마 에칭공정은 상기 피처리 기판이 탑재되는 하부 전극과 당해 하부 전극과 대향하는 상부 전극이 배치된 처리 챔버내에서, 상기 상부 전극과 상기 하부 전극 사이에 고주파 전력을 인가하여 행한다. In one aspect of the present invention, the plasma etching step of the method for manufacturing a semiconductor device includes the upper electrode and the lower part in a processing chamber in which a lower electrode on which the substrate to be processed is mounted and an upper electrode facing the lower electrode are disposed. This is done by applying high frequency power between the electrodes.

이 경우, 상기 고주파 전력은 상기 상부 전극에 인가되는 제 1 고주파 전력, 및 상기 제 1 고주파 전력보다 주파수가 낮은, 상기 하부 전극에 인가되는 제 2 고주파 전력을 적합하게 사용할 수 있다. 또한, 상기 플라즈마 에칭 공정은 상기 피처리 기판이 탑재되는 하부 전극과, 당해 하부 전극과 대향하는 상부 전극이 배치된 처리 챔버내에서, 상기 하부 전극에, 제 1 고주파 전력, 및 상기 제 1 고주파 전력보다 주파수가 낮은 제 2 고주파 전력을 동시에 인가하여 행할 수도 있다.In this case, the high frequency power can be suitably used as the first high frequency power applied to the upper electrode and the second high frequency power applied to the lower electrode having a lower frequency than the first high frequency power. In the plasma etching process, a first high frequency power and a first high frequency power are applied to the lower electrode in a processing chamber in which a lower electrode on which the substrate to be processed is mounted and an upper electrode facing the lower electrode are disposed. The second high frequency power having a lower frequency may be applied at the same time.

본 발명의 반도체 장치의 제조 장치의 한 태양은 피처리 기판을 수용하는 처리 챔버, 상기 처리 챔버내에 에칭 가스를 공급하는 에칭 가스 공급 수단, 상기 에칭 가스 공급 수단으로부터 공급된 상기 에칭 가스를 플라즈마화하여 상기 피처리 기판을 플라즈마 에칭하는 플라즈마 생성 수단, 및 상기 처리 챔버내에서 상기 반도체 장치의 제조 방법이 행해지도록 제어하는 제어부를 구비한 것을 특징으로 한다. One aspect of the apparatus for manufacturing a semiconductor device of the present invention is to plasma-process a processing chamber containing a substrate to be processed, etching gas supply means for supplying etching gas into the processing chamber, and the etching gas supplied from the etching gas supply means. And plasma control means for plasma etching the substrate to be processed, and a control unit for controlling the method of manufacturing the semiconductor device in the processing chamber.

본 발명의 제어 프로그램의 한 태양은 컴퓨터 상에서 동작하여 실행시에 상 기 반도체 장치의 제조 방법이 행해지도록 반도체 장치의 제조 장치를 제어하는 것을 특징으로 한다. One aspect of the control program of the present invention is characterized by controlling a manufacturing apparatus of a semiconductor device so as to operate on a computer and to execute the manufacturing method of the semiconductor device at the time of execution.

본 발명의 컴퓨터 기억 매체의 한 태양은 컴퓨터 상에서 동작하는 제어 프로그램이 기억된 컴퓨터 기억 매체로서, 상기 제어 프로그램은 실행시에 상기 반도체 장치의 제조 방법이 행해지도록 반도체 장치의 제조 장치를 제어하는 것을 특징으로 한다.One aspect of the computer storage medium of the present invention is a computer storage medium in which a control program operating on a computer is stored, wherein the control program controls the manufacturing apparatus of the semiconductor device such that the method of manufacturing the semiconductor device is performed at execution time. It is done.

이하, 본 발명의 실시형태에 대하여 도면을 참조하여 설명한다. 도 1은 본 실시형태에 따른 반도체 장치의 제조 방법에 있어서의 피처리 기판으로서의 반도체 웨이퍼(W)의 단면 구성을 확대하여 나타낸 것이고, 도 2는 본 실시형태에 따른 반도체 제조 장치로서의 플라즈마 처리 장치의 단면 구성을 나타내는 것이다. 우선, 도 2를 참조하여 플라즈마 처리 장치의 구성에 대하여 설명한다. EMBODIMENT OF THE INVENTION Hereinafter, embodiment of this invention is described with reference to drawings. 1 is an enlarged cross-sectional configuration of a semiconductor wafer W as a substrate to be processed in the method of manufacturing a semiconductor device according to the present embodiment, and FIG. 2 is a plasma processing apparatus as the semiconductor manufacturing device according to the present embodiment. It shows a cross-sectional structure. First, the structure of a plasma processing apparatus is demonstrated with reference to FIG.

플라즈마 처리 장치(1)는 전극판이 상하 평행하게 대향하고, 플라즈마 형성용 전원이 접속된 용량결합형 평행 평판 에칭 장치로서 구성되어 있다. The plasma processing apparatus 1 is configured as a capacitively coupled parallel flat etching apparatus in which electrode plates face each other in parallel, and are connected to a plasma forming power supply.

플라즈마 처리 장치(1)는, 예컨대 표면이 양극산화 처리된 알루미늄 등으로 이루어져 원통 형상으로 성형된 처리 챔버(처리 용기)(2)를 갖고 있고, 이 처리 챔버(2)는 접지되어 있다. 처리 챔버(2)내의 저부에는 세라믹 등의 절연판(3)을 통해 피처리물, 예컨대 반도체 웨이퍼(W)를 탑재하기 위한 대략 원주 형상의 서셉터 지지대(4)가 설치되어 있다. 또한, 이 서셉터 지지대(4)의 위에는 하부 전극을 구 성하는 서셉터(5)가 설치되어 있다. 이 서셉터(5)에는 하이 패스 필터((HPF)(6)가 접속되어 있다. The plasma processing apparatus 1 has a processing chamber (processing container) 2 formed of, for example, a cylindrical shape formed of aluminum whose surface is anodized and the like, and the processing chamber 2 is grounded. The bottom of the processing chamber 2 is provided with a susceptor support 4 having a substantially cylindrical shape for mounting a workpiece, such as a semiconductor wafer W, through an insulating plate 3 such as ceramic. Moreover, on this susceptor support 4, the susceptor 5 which comprises a lower electrode is provided. A high pass filter (HPF) 6 is connected to this susceptor 5.

서셉터 지지대(4)의 내부에는 냉매실(7)이 설치되어 있고, 이 냉매실(7)에는 냉매가 냉매 도입관(8)을 통해 도입되어 순환하고, 그 냉열이 서셉터(5)를 통해 반도체 웨이퍼(W)에 대하여 전열되어, 이에 의해 반도체 웨이퍼(W)가 원하는 온도로 제어된다. A coolant chamber 7 is provided inside the susceptor support 4, and a coolant is introduced and circulated through the coolant inlet tube 8 in the coolant chamber 7 so that the cooling heat causes the susceptor 5 to circulate. Heat is transferred to the semiconductor wafer W, thereby controlling the semiconductor wafer W to a desired temperature.

서셉터(5)는, 그 상측 중앙부가 볼록 형상의 원판 형상으로 성형되고, 그 위에 반도체 웨이퍼(W)와 대략 같은 모양의 정전 척(11)이 설치되어 있다. 정전 척(11)은 절연재의 사이에 전극(12)을 배치하여 구성되어 있다. 그리고, 전극(12)에 접속된 직류 전원(13)으로부터 예컨대 1.5kV의 직류 전압이 인가됨으로써, 예컨대 쿨롱 힘에 의해 반도체 웨이퍼(W)를 정전 흡착한다. The susceptor 5 is formed in a convex disk shape at an upper center portion thereof, and an electrostatic chuck 11 having a shape substantially the same as that of the semiconductor wafer W is provided thereon. The electrostatic chuck 11 is configured by disposing an electrode 12 between insulating materials. Then, a DC voltage of 1.5 kV, for example, is applied from the DC power supply 13 connected to the electrode 12 to electrostatically adsorb the semiconductor wafer W by, for example, a coulomb force.

절연판(3), 서셉터 지지대(4), 서셉터(5), 정전 척(11)에는, 반도체 웨이퍼(W)의 이면에 전열 매체(예컨대 He 가스 등)를 공급하기 위한 가스 통로(14)가 형성되어 있고, 이 전열 매체를 통해 서셉터(5)의 냉열이 반도체 웨이퍼(W)에 전달되어 반도체 웨이퍼(W)가 소정의 온도로 유지되도록 되어 있다.The gas passage 14 for supplying a heat transfer medium (for example, He gas, etc.) to the back surface of the semiconductor wafer W to the insulating plate 3, the susceptor support 4, the susceptor 5, and the electrostatic chuck 11. Is formed, and cooling heat of the susceptor 5 is transferred to the semiconductor wafer W through the heat transfer medium so that the semiconductor wafer W is maintained at a predetermined temperature.

서셉터(5)의 상단 주연부에는 정전 척(11) 상에 탑재된 반도체 웨이퍼(W)를 둘러싸도록 환상의 포커스 링(15)이 배치되어 있다. 이 포커스 링(15)은 예컨대 실리콘 등의 도전성 재료로부터 구성되어 있고, 에칭의 균일성을 향상시키는 작용을 갖는다. At the upper periphery of the susceptor 5, an annular focus ring 15 is arranged to surround the semiconductor wafer W mounted on the electrostatic chuck 11. The focus ring 15 is made of, for example, a conductive material such as silicon, and has an effect of improving the uniformity of etching.

서셉터(5)의 위쪽에는, 이 서셉터(5)와 평행하게 대향하여 상부 전극(21)이 설치되어 있다. 이 상부 전극(21)은 절연재(22)를 통해 처리 챔버(2)의 상부에 지지되어 있고, 서셉터(5)와의 대향면을 구성하고, 다수의 토출 구멍(23)을 갖는, 예컨대 표면에 양극산화 처리(알루마이트 처리)된 알루미늄에 석영 커버를 설치하여 구성된 전극판(24)과, 이 전극판(24)을 지지하는 도전성 재료로 이루어진 전극 지지체(25)에 의해 구성되어 있다. 서셉터(5)와 상부 전극(21)은 그 간격을 변경가능하도록 되어 있다. The upper electrode 21 is provided above the susceptor 5 so as to face the susceptor 5 in parallel. The upper electrode 21 is supported on the upper part of the processing chamber 2 via the insulating material 22, constitutes an opposing surface with the susceptor 5, and has a plurality of discharge holes 23, for example, on the surface. An electrode plate 24 formed by providing a quartz cover on anodized aluminum (anodized aluminum) and an electrode support 25 made of a conductive material for supporting the electrode plate 24 are formed. The susceptor 5 and the upper electrode 21 are adapted to change their spacing.

상부 전극(21)에 있어서의 전극 지지체(25)의 중앙에는 가스 도입구(26)가 설치되고, 이 가스 도입구(26)에는 가스 공급관(27)이 접속되어 있다. 나아가, 이 가스 공급관(27)에는 밸브(28) 및 유량 컨트롤러(29)를 통해 처리 가스로서의 에칭 가스를 공급하기 위한 처리 가스 공급원(30)이 접속되어 있다. A gas inlet 26 is provided in the center of the electrode support 25 in the upper electrode 21, and a gas supply pipe 27 is connected to the gas inlet 26. Furthermore, a process gas supply source 30 for supplying an etching gas as a process gas is connected to the gas supply pipe 27 through the valve 28 and the flow rate controller 29.

처리 챔버(2)의 저부에는 배기관(31)이 접속되어 있고, 이 배기관(31)에는 배기 장치(35)가 접속되어 있다. 배기 장치(35)는 터보 분자 펌프 등의 진공 펌프를 갖추고 있고, 처리 챔버(2)내를 소정의 감압 분위기, 예컨대 1Pa 이하의 소정 압력까지 진공 흡인 가능하도록 구성되어 있다. 또한, 처리 챔버(2)의 측벽에는 게이트 벨브(32)가 설치되어 있고, 이 게이트 벨브(32)를 개방한 상태로 반도체 웨이퍼(W)가 인접하는 로드록실(도시하지 않음) 사이에서 반송되도록 되어 있다. An exhaust pipe 31 is connected to the bottom of the processing chamber 2, and an exhaust device 35 is connected to the exhaust pipe 31. The exhaust device 35 is provided with a vacuum pump such as a turbo molecular pump, and is configured to be capable of vacuum suction in the processing chamber 2 to a predetermined pressure, for example, a predetermined pressure of 1 Pa or less. In addition, the gate valve 32 is provided in the side wall of the processing chamber 2, and the semiconductor wafer W is conveyed between adjacent load lock chambers (not shown) with the gate valve 32 open. It is.

상부 전극(21)에는, 제 1 고주파 전원(40)이 접속되어 있고, 그 공급 전선에는 정합기(41)가 개재되어 있다. 또한, 상부 전극(21)에는 로우 패스 필터(LPF)(42)가 접속되어 있다. 이 제 1 고주파 전원(40)은 50 내지 150MHz의 범위의 주파수를 갖고 있다. 이와 같이 높은 주파수를 인가함으로써 처리 챔버(2)내에 바람직한 해리 상태이고 또한 고밀도의 플라즈마를 형성할 수 있다. The first high frequency power supply 40 is connected to the upper electrode 21, and a matching device 41 is interposed in the supply wire. In addition, a low pass filter (LPF) 42 is connected to the upper electrode 21. The first high frequency power supply 40 has a frequency in the range of 50 to 150 MHz. By applying a high frequency in this manner, it is possible to form a plasma having a high dissociation state and a high density in the processing chamber 2.

하부 전극으로서의 서셉터(5)에는, 제 2 고주파 전원(50)이 접속되어 있고, 그 공급 전선에는 정합기(51)가 개재되어 있다. 이 제 2 고주파 전원(50)은 제 1 고주파 전원(40)보다 낮은 주파수의 범위를 갖고 있고, 이러한 범위의 주파수를 인가함으로써 피처리체인 반도체 웨이퍼(W)에 대하여 손상을 주는 일 없이 적절한 이온 작용을 줄 수 있다. 제 2 고주파 전원(50)의 주파수는 1 내지 20MHz의 범위가 바람직하다. The second high frequency power supply 50 is connected to the susceptor 5 as the lower electrode, and a matching device 51 is interposed in the supply wire. The second high frequency power supply 50 has a range of frequencies lower than that of the first high frequency power supply 40, and by applying a frequency in such a range, proper ion action is performed without damaging the semiconductor wafer W as an object to be processed. Can give The frequency of the second high frequency power supply 50 is preferably in the range of 1 to 20 MHz.

상기 구성의 플라즈마 처리 장치(1)는 제어부(60)에 의해 그 동작이 총괄적으로 제어된다. 이 제어부(60)에는 CPU를 갖춘 플라즈마 처리 장치(1)의 각 부를 제어하는 프로세스 컨트롤러(61), 유저 인터페이스(62) 및 기억부(63)가 설치되어 있다. The operation of the plasma processing apparatus 1 having the above-described configuration is collectively controlled by the controller 60. The control unit 60 is provided with a process controller 61, a user interface 62, and a storage unit 63 for controlling each unit of the plasma processing apparatus 1 with a CPU.

유저 인터페이스(62)는 공정 관리자가 플라즈마 처리 장치(1)를 관리하기 위해 명령의 입력 조작을 행하는 키보드나 플라즈마 처리 장치(1)의 가동 상황을 가시화하여 표시하는 디스플레이 등으로 구성되어 있다. The user interface 62 is composed of a keyboard on which the process manager performs a command input operation for managing the plasma processing apparatus 1, a display for visualizing and displaying the operation status of the plasma processing apparatus 1, and the like.

기억부(63)에는, 플라즈마 처리 장치(1)에서 실행되는 각종 처리를 프로세스 컨트롤러(61)의 제어로써 실현하기 위한 제어 프로그램(소프트웨이퍼)이나 처리 조건 데이터 등이 기억된 레서피가 격납되어 있다. 그리고, 필요에 따라 유저 인터페이스(62)로부터의 지시 등으로써 임의의 레서피를 기억부(63)로부터 호출하여 프로세스 컨트롤러(61)에 실행시킴으로써 프로세스 컨트롤러(61)의 제어하에서, 플라즈마 처리 장치(1)에서의 원하는 처리가 행해진다. 또한, 제어 프로그램이나 처리 조건 데이터 등의 레서피는 컴퓨터로 독해가능한 컴퓨터 기억 매체(예컨대, 하드 디스크, CD, 플렉시블 디스크, 반도체 메모리 등) 등에 격납된 상태의 것을 이용하거나, 혹은 다른 장치로부터, 예컨대 전용 회선을 통해 수시 전송된 온라인으로 이용하는 것도 가능하다.The storage unit 63 stores a recipe in which a control program (soft wafer), processing condition data, and the like are stored for realizing various processes executed in the plasma processing apparatus 1 under the control of the process controller 61. Then, if necessary, an arbitrary recipe is called from the storage unit 63 by the instruction from the user interface 62 and executed by the process controller 61, so that the plasma processing apparatus 1 is controlled under the control of the process controller 61. The desired processing in is performed. In addition, recipes, such as a control program and processing condition data, use the thing stored in the computer-readable medium (e.g., hard disk, CD, flexible disk, semiconductor memory, etc.) which can be read by a computer, etc., or from another apparatus, for example It is also possible to use on-line transmissions that are sent over time.

상기 구성의 플라즈마 처리 장치(1)에 의해서, 반도체 웨이퍼(W)에 형성된 Si를 포함하는 유전막(예컨대, SiO2막, SiOC막 등)을 포토레지스트를 마스크로 하여 선택적으로 에칭하는 플라즈마 에칭 공정을 행하는 경우, 우선 반도체 웨이퍼(W)는 게이트 벨브(32)가 개방된 후, 도시하지 않은 로드록실로부터 처리 챔버(2)내로 반입되어 정전 척(11) 상에 탑재된다. 직류 전원(13)으로부터 전극(12)에 직류 전압이 인가됨으로써, 반도체 웨이퍼(W)가 정전 척(11) 상에 정전 흡착된다. 게이트 벨브(32)가 닫혀지고, 배기 장치(35)에 의해 처리 챔버(2)내가 소정의 진공도까지 진공 흡인된다.By the plasma processing apparatus 1 having the above-described configuration, a plasma etching process of selectively etching a dielectric film (for example, a SiO 2 film, a SiOC film, etc.) containing Si formed on the semiconductor wafer W using a photoresist as a mask In the case of carrying out, the semiconductor wafer W is first loaded into the processing chamber 2 from the load lock chamber (not shown) and mounted on the electrostatic chuck 11 after the gate valve 32 is opened. By applying a DC voltage from the DC power supply 13 to the electrode 12, the semiconductor wafer W is electrostatically attracted onto the electrostatic chuck 11. The gate valve 32 is closed, and the inside of the processing chamber 2 is vacuum sucked up to a predetermined vacuum degree by the exhaust device 35.

그 후, 밸브(28)가 개방되어, 처리 가스 공급원(30)으로부터 소정의 에칭 가스가 유량 컨트롤러(29)에 의해 그 유량을 조정하면서, 가스 공급관(27), 가스 도입구(26)를 통해 상부 전극(21)의 중공부로 도입되어, 추가로 전극판(24)의 토출 구멍(23)을 통해 도 2의 화살표로 나타낸 바와 같이 반도체 웨이퍼(W)에 대하여 균일하게 토출된다. Thereafter, the valve 28 is opened, and the predetermined etching gas from the processing gas supply source 30 is adjusted by the flow rate controller 29 through the gas supply pipe 27 and the gas inlet 26. It is introduced into the hollow part of the upper electrode 21, and is further uniformly discharged with respect to the semiconductor wafer W as shown by the arrow of FIG. 2 through the discharge hole 23 of the electrode plate 24. FIG.

그리고, 처리 챔버(2)내의 압력이 소정의 압력으로 유지된다. 그 후, 제 1 고주파 전원(40)으로부터 소정의 주파수의 고주파 전력이 상부 전극(21)에 인가된 다. 이에 의해, 상부 전극(21)과 하부 전극으로서의 서셉터(5) 사이에 고주파 전계가 생겨 처리 가스가 해리되어 플라즈마화된다. Then, the pressure in the processing chamber 2 is maintained at a predetermined pressure. Thereafter, high frequency power of a predetermined frequency is applied to the upper electrode 21 from the first high frequency power supply 40. As a result, a high frequency electric field is generated between the upper electrode 21 and the susceptor 5 as the lower electrode, so that the processing gas dissociates and becomes plasma.

다른 한편으로는, 제 2 고주파 전원(50)으로부터, 상기 제 1 고주파 전원(40)보다 낮은 주파수의 고주파 전력이 하부 전극인 서셉터(5)에 인가된다. 이에 의해, 플라즈마 중의 이온이 서셉터(5)측으로 끌어 들여지고, 이온 어시스트에 의해 에칭의 이방성이 높아진다. On the other hand, from the second high frequency power supply 50, a high frequency power having a frequency lower than that of the first high frequency power supply 40 is applied to the susceptor 5 serving as the lower electrode. As a result, ions in the plasma are attracted to the susceptor 5 side, and the anisotropy of etching is increased by ion assist.

그리고, 플라즈마 에칭이 종료하면, 고주파 전력의 공급 및 에칭 가스의 공급이 정지되어, 상기한 순서와는 역의 순서로 반도체 웨이퍼(W)가 처리 챔버(2)내에서 반출된다. When the plasma etching ends, the supply of the high frequency power and the supply of the etching gas are stopped, and the semiconductor wafer W is carried out in the processing chamber 2 in the reverse order to that described above.

다음으로, 도 1을 참조하여 본 실시형태에 따른 반도체 장치의 제조 방법에 대하여 설명한다. 도 1(a)에 나타낸 바와 같이, 피처리 기판으로서의 반도체 웨이퍼(W)의 표면에는, 소정의 막 두께(예컨대 2000㎚)의 Si를 포함하는 유전막(예컨대 SiO2막, SiOC 막 등)(101)이 형성되고, 이 Si를 포함하는 유전막(101)의 표면에는 소정의 막 두께(예컨대 660㎚)의 포토레지스트막(102)이 형성되어 있다. 이 포토레지스트막(102)은, 노광, 현상 공정 등에 의해 소정의 패턴이 전사되어, 소정 패턴의 개구부(103)를 갖는 마스크로 되어 있다. 반도체 웨이퍼(W)는 이 상태로 플라즈마 처리 장치(1)의 처리 챔버(2)내에 반입된다. Next, with reference to FIG. 1, the manufacturing method of the semiconductor device which concerns on this embodiment is demonstrated. As shown in Fig. 1A, on the surface of a semiconductor wafer W as a substrate to be processed, a dielectric film (for example, a SiO 2 film, a SiOC film, etc.) 101 containing Si having a predetermined film thickness (for example, 2000 nm) 101 ) Is formed, and the photoresist film 102 having a predetermined film thickness (for example, 660 nm) is formed on the surface of the dielectric film 101 containing Si. The photoresist film 102 is a mask having a predetermined pattern transferred by an exposure, a developing step, or the like, and having an opening 103 having a predetermined pattern. The semiconductor wafer W is loaded into the processing chamber 2 of the plasma processing apparatus 1 in this state.

처리 챔버(2)내에서는, 포토레지스트막(102)을 마스크로 하여, 포토레지스트막(102)에 대하여, Si를 포함하는 유전막(101)을 선택적으로 플라즈마 에칭하여, 도 1(b)에 나타낸 바와 같이, 콘택트 홀 등의 홀(104)을 형성한다. 이 플라즈마 에칭에는 CxFyO(x는 4 또는 5, y는 정수이며 y/x는 1 내지 1.5)로 표시되는 불포화의 산소함유 플루오로카본 가스를 포함하는 에칭 가스를 사용한다. 이 불포화의 산소함유 플루오로카본 가스로서는, 예컨대 C4F4O 가스, C4F6O 가스를 이용할 수 있다. In the processing chamber 2, using the photoresist film 102 as a mask, the dielectric film 101 containing Si is selectively plasma-etched with respect to the photoresist film 102, as shown in FIG. 1 (b). As described above, holes 104 such as contact holes are formed. In this plasma etching, an etching gas containing an unsaturated oxygen-containing fluorocarbon gas represented by C x F y O (x is 4 or 5, y is an integer and y / x is 1 to 1.5) is used. As the carbon gas to the oxygen-containing fluoroalkyl unsaturated, for example may use a C 4 F 4 O gas, C 4 F 6 O gas.

C4F4O 가스를 이용하는 경우, 에칭 가스로서는, 예컨대 C4F4O 가스와, Ne, Ar, Kr 및 Xe로 이루어진 군으로부터 선택된 적어도 하나의 희 가스와, O2, N2 및 CO로 이루어진 군으로부터 선택된 적어도 하나의 침착물 제거 가스(퇴적물 제거 가스)를 포함하는 혼합가스를 적합하게 사용할 수 있으며, 예를 들면 C4F4O 가스와, Ar 가스와, O2 가스의 혼합가스를 적합하게 사용할 수 있다. 또한, 이러한 혼합가스에 필요에 따라 다른 가스, 예컨대 희 가스 등을 첨가할 수 있다. 상기 혼합가스를 사용하는 경우는, C4F4O 가스의 유량에 대한 O2 가스의 유량의 비(O2 가스의 유량/C4F4O 가스의 유량)를 1 내지 1.35의 범위로 하는 것이 바람직하다. 이 이유에 관해서는 후술한다. 또한, C4F4O로서는, 예컨대 이하에 나타내는 것과 같은 구조의 것을 사용할 수 있다. When using a C 4 F 4 O gas, the etching gas may be, for example, a C 4 F 4 O gas, at least one rare gas selected from the group consisting of Ne, Ar, Kr and Xe, and O 2 , N 2 and CO. A mixed gas including at least one deposit removing gas (sediment removing gas) selected from the group consisting of may be suitably used, and for example, a mixed gas of C 4 F 4 O gas, Ar gas, and O 2 gas may be used. It can use suitably. In addition, other gases such as rare gas may be added to the mixed gas as necessary. When using the mixed gas, C 4 F for 4 O ratio of the flow rate of O 2 gas to the flow rate of the gas (flow rate of the flow rate / C 4 F 4 O gas of O 2 gas) in the range of 1 to 1.35 It is preferable. This reason will be described later. As C 4 F 4 O, for example, those having a structure as shown below can be used.

Figure 112006076430202-pat00001
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Figure 112006076430202-pat00002
Figure 112006076430202-pat00002

C4F6O 가스를 이용하는 경우, 에칭 가스로서는, 예컨대 C4F6O 가스와, C4F6 가스와, Ne, Ar, Kr 및 Xe로 이루어진 군으로부터 선택된 적어도 하나의 희 가스와, O2, N2 및 CO로 이루어진 군으로부터 선택된 적어도 하나의 침착물 제거 가스(퇴적물 제거 가스)를 포함하는 혼합가스를 적합하게 사용할 수 있으며, 일례를 들면 C4F6O 가스와, C4F6 가스와, Ar 가스와, O2 가스의 혼합가스를 적합하게 사용할 수 있다. C4F6O로서는, 예컨대 이하에 나타내는 것과 같은 구조의 것을 사용할 수 있다. When using a C 4 F 6 O gas, the etching gas may be, for example, a C 4 F 6 O gas, a C 4 F 6 gas, at least one rare gas selected from the group consisting of Ne, Ar, Kr, and Xe, and A mixed gas comprising at least one deposit removal gas (sediment removal gas) selected from the group consisting of 2 , N 2 and CO may be suitably used, for example, C 4 F 6 O gas and C 4 F 6 A mixed gas of gas, Ar gas and O 2 gas can be suitably used. As C 4 F 6 O, for example, those having a structure as shown below can be used.

Figure 112006076430202-pat00003
Figure 112006076430202-pat00003

(실시예 1)(Example 1)

제 1 실시예로서, 도 2에 나타낸 플라즈마 처리 장치(1)를 사용하고, 도 1에 나타낸 구조의 반도체 웨이퍼(W)(포토레지스트막(P.R.) = 660㎚, Si를 포함하는 유전막(SiO2막) = 2000㎚)에 상기한 플라즈마 에칭 공정을 이하에 나타내는 것과 같은 레서피에 의해 실시하여 직경이 0.15㎛인 홀(104)을 형성했다. As a first embodiment, using the plasma processing apparatus 1 shown in FIG. 2, a semiconductor wafer W having a structure shown in FIG. 1 (photoresist film PR = 660 nm, a dielectric film containing Si (SiO 2) Film) = 2000 nm) The above-mentioned plasma etching process was performed by the following recipe, and the hole 104 of 0.15 micrometer in diameter was formed.

한편, 이하에 제시되는 실시예의 처리 레서피는 제어부(60)의 기억부(63)로부터 읽혀져 프로세스 컨트롤러(61)에 취입되고, 프로세스 컨트롤러(61)가 플라즈마 처리 장치(1)의 각부를 제어 프로그램에 기초하여 제어함으로써, 읽혀진 처리 레서피대로 에칭 공정이 실행된다. On the other hand, the processing recipe of the embodiment presented below is read from the storage unit 63 of the control unit 60 and incorporated into the process controller 61, and the process controller 61 supplies each part of the plasma processing apparatus 1 to the control program. By controlling on the basis of the above, the etching process is executed according to the read recipe.

에칭 가스: C4F4O/Ar/O2 = 20/300/24sccmEtching Gas: C 4 F 4 O / Ar / O 2 = 20/300 / 24sccm

압력: 2.0Pa(15mTorr)Pressure: 2.0 Pa (15 mTorr)

전력(상부/하부): 2200W(60MHz)/1800W(2MHz)Power (top / bottom): 2200 W (60 MHz) / 1800 W (2 MHz)

전극간 간격: 25㎜ Inter electrode spacing: 25 mm

온도(상부/측벽부/하부): 60/50/-10℃Temperature (top / side wall / bottom): 60/50 / -10 ° C

에칭 시간: 180초Etching Time: 180 seconds

상기 플라즈마 에칭 공정에 있어서의 홀부에서의 SiO2막의 에칭률은 532㎚/분이었다. 또한, SiO2막의 포토레지스트에 대한 선택비(SiO2막의 에칭률/포토레지스트의 에칭률)는 평탄부에서 13.7, 파셋(facet)부에서 7.2이었다. 한편, 상기 SiO2막의 에칭률이란, 도 3에 나타낸 바와 같이, 에칭에 의해서 생기는 홀의 깊이(c)를 에칭 시간으로 나눈 값을 나타내고 있다. 또한, 포토레지스트의 에칭률이란 포토레지스트의 평탄부에서 에칭된 두께(a)를 에칭 시간으로 나눈 값을 나타내고 있다. 또한, 평탄부의 선택비란, 도 3에 나타낸 바와 같이 「초기 포토레지스트막 두께」에 대하여 포토레지스트의 평탄부에 있어서 에칭된 두께(a)와 상기 c의 비(c/a)의 것을 나타내고 있다. 또한, 파셋부의 선택비란 도 3에 나타낸 바와 같이 포토레지스트의 개구부의 입구 부분에는 경사 에칭된 파셋부가 형성되므로, 「초기 포토레지스트막 두께」에 대하여 그의 파셋부에서의 에칭된 두께(b)와 상기 c의 비(c/b)의 것을 나타내고 있다.The etching rate of the SiO 2 film in the hole portion in the plasma etching step was 532 nm / min. In addition, the selection ratio (SiO 2 film etching rate / etching rate of photo resist) of the SiO 2 film photoresist was 7.2 at 13.7, facet (facet) unit in the flat portion. On the other hand, as shown in the SiO 2 film, the etch rate is, Figure 3 shows a depth (c) divided by the etching time value generated by the etching holes. Incidentally, the etching rate of the photoresist represents a value obtained by dividing the thickness a etched in the flat portion of the photoresist by the etching time. In addition, as shown in FIG. 3, the selection ratio of the flat part represents the ratio (c / a) of the thickness a and the c, which were etched in the flat part of the photoresist, with respect to the "initial photoresist film thickness". In addition, the selection ratio of the facet portion is an inclined etched facet portion formed at the inlet portion of the opening of the photoresist as shown in Fig. 3, so that the thickness (b) etched in the facet portion with respect to the "initial photoresist film thickness" The ratio of c (c / b) is shown.

비교예로서, 에칭 가스를 C4C6/Ar/O2 = 20/300/17sccm으로 변경한 것 외에는 상기와 같은 조건에서 플라스마 에칭 공정을 실시했다. 이 결과, 홀부에서의 SiO2막의 에칭률은 539㎚/분, SiO2막의 포토레지스트에 대한 선택비는 평탄부에서 10.6, 파셋부에서 6.1이었다.As a comparative example, the plasma etching step was performed under the same conditions as above except that the etching gas was changed to C 4 C 6 / Ar / O 2 = 20/300/17 sccm. As a result, the etching rate of the SiO 2 film in the hole portion was 539 nm / minute, and the selectivity ratio of the SiO 2 film to the photoresist was 10.6 in the flat portion and 6.1 in the facet portion.

상기의 결과로부터 알 수 있는 바와 같이, 상기 실시예에서는 비교예의 경우과 대략 같은 에칭률이 얻어지고, 또한 비교예의 경우에 비해 SiO2막의 포토레지스트에 대한 선택비를 평탄부에서 30% 정도, 파셋부에서 20% 정도 향상시킬 수 있었다. 또한, 직경이 0.15㎛인 홀에 대한 깊은 홀의 형성성(에칭-스톱하지 않고 깊은 홀을 형성하는 것이 가능한 성능)은 대략 같았다.As can be seen from the above results, in the above example, the same etching rate as in the comparative example was obtained, and the selectivity to the photoresist of the SiO 2 film was about 30% in the flat portion and the facet portion in comparison with the comparative example. We could improve about 20% at. Also, the formability of the deep hole (the ability to form the deep hole without etching-stop) for the hole having a diameter of 0.15 mu m was about the same.

도 4 및 5의 그래프는, 상기 실시예와 비교예에 있어서 에칭 가스인 O2 유량을 변화시킨 경우의 에칭률(실시예가 A, 비교예가 B), 및 SiO2막의 포토레지스트에 대한 선택비(실시예가 a, 비교예가 b)의 변화의 모양을 나타낸 것으로, 도 4가 파셋부의 경우를, 도 5가 평탄부의 경우를 나타내고 있다. 이들 도 4 및 5에 나타낸 바와 같이, C4F4O의 유량이 20sccm인 경우, O2 유량을 20 내지 27sccm의 범위로 하고, 이들 유량비(O2 유량/C4F4O 유량)가 1 내지 1.35의 범위가 되도록 함으로써 비교예의 경우에 비해 SiO2막의 포토레지스트에 대한 선택비를 크게 할 수 있었다. 한편, O2 유량보다 C4F4O 유량을 많게 하고 상기 유량비를 1 미만으로 하면, SiO2막의 에칭률이 급격히 저하되어 버렸다. 이 때문에, 상기 유량비는 적어도 1 이상으로 하는 것이 바람직하다. 4 and 5 show the etching rate (Example A, Comparative Example B) and the selectivity ratio of the SiO 2 film to the photoresist when the flow rate of O 2 as the etching gas was changed in the above Examples and Comparative Examples. The example shows the shape of the change of a and the comparative example b), and FIG. 4 has shown the case of a face part, and FIG. 5 has shown the case of a flat part. 4 and 5, when the flow rate of C 4 F 4 O is 20 sccm, the O 2 flow rate is in the range of 20 to 27 sccm, and these flow rate ratios (O 2 flow rate / C 4 F 4 O flow rate) are 1 by making to the extent of 1.35 as compared with the case of the comparative example it could increase the selectivity of the SiO 2 film photoresist. On the other hand, when the C 4 F 4 O flow rate was made larger than the O 2 flow rate and the flow rate ratio was less than 1, the etching rate of the SiO 2 film was drastically lowered. For this reason, it is preferable to make the said flow ratio into at least 1 or more.

(실시예 2)(Example 2)

다음으로, 제 2 실시예로서, 도 2에 나타낸 플라즈마 처리 장치(1)를 사용하고, 도 1에 나타낸 구조의 반도체 웨이퍼(W)(포토레지스트막 = 660㎚, SiO2막 = 2000 ㎚)에 상기한 플라즈마 에칭 공정을 이하에 나타내는 것 같은 레서피에 의해 실시하여 직경이 0.15㎛인 홀(104)을 형성했다. Next, as a second embodiment, using the plasma processing apparatus 1 shown in FIG. 2, the semiconductor wafer W (photoresist film = 660 nm, SiO 2 film = 2000 nm) having the structure shown in FIG. The above-mentioned plasma etching process was performed by the recipe shown below, and the hole 104 of 0.15 micrometer in diameter was formed.

한편, 이하에 제시된 실시예의 처리 레서피는 제어부(60)의 기억부(63)로부터 읽혀져 프로세스 컨트롤러(61)에 받아들여지고, 프로세스 컨트롤러(61)가 플라즈마 처리 장치(1)의 각 부를 제어 프로그램에 기초하여 제어함으로써 읽혀진 레서 피대로 에칭 공정이 실행된다.On the other hand, the processing recipe of the embodiment presented below is read from the storage unit 63 of the control unit 60 and received in the process controller 61, and the process controller 61 bases each unit of the plasma processing apparatus 1 on the basis of the control program. The etching step is performed with the recipe belt read by the control.

에칭 가스: C4F6O/C4F6/Ar/O2 = 10/20/300/25sccmEtching Gas: C 4 F 6 O / C 4 F 6 / Ar / O 2 = 10/20/300 / 25sccm

압력: 2.0Pa(15mTorr)Pressure: 2.0 Pa (15 mTorr)

전력(상부/하부): 2200W(60MHz)/1800W(2MHz)Power (top / bottom): 2200 W (60 MHz) / 1800 W (2 MHz)

전극간 간격: 25㎜ Inter electrode spacing: 25 mm

온도(상부/측벽부/하부): 60/50/-10℃Temperature (top / side wall / bottom): 60/50 / -10 ° C

에칭 시간: 3분Etching Time: 3 minutes

상기 플라즈마 에칭 공정에 있어서의 홀부에서의 SiO2막의 에칭률은 606㎚/분이었다. 또한, SiO2막의 포토레지스트에 대한 선택비(SiO2막의 에칭률/포토레지스트의 에칭률)는 평탄부에서 8.6, 파셋부에서 6.0이었다.The etching rate of the SiO 2 film in the hole portion in the plasma etching step was 606 nm / min. In addition, the selection ratio (SiO 2 film etching rate / etching rate of photo resist) of the SiO 2 film photoresist was 6.0 at 8.6, setbu wave from the flat portion.

비교예로서, 에칭 가스를 C4F6/Ar/O2 = 20/300/20sccm으로 변경한 것 외에는 상기와 같은 조건으로 플라즈마 에칭 공정을 실시했다. 이 결과, 홀부에서의 SiO2막의 에칭률은 533㎚/분, SiO2막의 포토레지스트에 대한 선택비는 평탄부에서 6.0, 파셋부에서 5.0이었다. As a comparative example, an etching gas C 4 F 6 / Ar / O 2 = was changed to 20/300 / 20sccm except conducted a plasma etching process under the condition as described above. As a result, the etching rate of the SiO 2 film in the hole portion was 533 nm / min, and the selectivity ratio of the SiO 2 film to the photoresist was 6.0 in the flat portion and 5.0 in the facet portion.

상기의 결과로부터 알 수 있는 바와 같이, 상기 실시예에서는 비교예보다도 큰 에칭률이 얻어지고, 또한 비교예의 경우에 비해 SiO2막의 포토레지스트에 대한 선택비를 평탄부에서 40% 정도, 파셋부에서 20% 정도 향상시킬 수 있었다. 또한, 직경이 0.15㎛인 홀에 대한 깊은 홀의 형성성은 대략 같았다. As can be seen from the above results, in the above example, an etching rate larger than that of the comparative example was obtained, and the selectivity ratio of the SiO 2 film to the photoresist was about 40% in the flat portion and the facet portion in comparison with the comparative example. 20% improvement was possible. In addition, the formability of the deep hole was approximately the same for the hole having a diameter of 0.15 mu m.

이상 설명한 바와 같이, 본 실시형태에 의하면, 반도체 제조 장치의 제조 방법에서의 플라즈마 에칭 공정에 있어서, 포토레지스트에 대한 Si를 포함하는 유전막의 선택비를 종래에 비해 향상시킬 수 있다. 한편, 본 발명은 상기 실시형태에 한정되는 것이 아니라, 각종의 변형이 가능하다. 예컨대, 플라즈마 처리 장치는 도 2에 나타낸 평행 평판형의 상하부 고주파 인가형에 한하지 않고, 하부 전극에 2주파의 고주파를 인가하는 타입이나 그 밖의 각종 플라즈마 처리 장치를 사용할 수 있다. As described above, according to this embodiment, in the plasma etching process in the manufacturing method of a semiconductor manufacturing apparatus, the selectivity of the dielectric film containing Si with respect to a photoresist can be improved compared with the past. In addition, this invention is not limited to the said embodiment, A various deformation | transformation is possible. For example, the plasma processing apparatus is not limited to the upper and lower portions of the parallel flat type high frequency application type shown in FIG. 2, and a type of applying a high frequency of two frequencies to the lower electrode or other various plasma processing apparatuses can be used.

이상, 본 발명의 실시형태 내지 실시예를 도면에 의해 상술하여 왔지만, 본 발명은 상기 실시형태 내지 실시예에 한정되는 것이 아니라, 본 발명의 요지를 일탈하지 않는 범위에서의 여러 설계 변경 등이 가능하다. As mentioned above, although embodiment-Example of this invention were described in detail by drawing, this invention is not limited to the said embodiment-Example, A various design change etc. are possible in the range which does not deviate from the summary of this invention. Do.

본 발명에 의하면, 포토레지스트를 마스크로 하여 Si를 포함하는 유전막을 에칭하는 에칭 공정에 있어서, 포토레지스트에 대한 Si를 포함하는 유전막의 선택비를 향상시킴으로써 포토레지스트의 박막화나 생산성의 향상을 도모할 수 있다.According to the present invention, in the etching step of etching the dielectric film containing Si using the photoresist as a mask, the selectivity of the dielectric film containing Si to the photoresist is improved to reduce the thickness of the photoresist and improve the productivity. Can be.

Claims (19)

삭제delete 피처리 기판에 형성된 Si를 포함하는 유전막을 포토레지스트를 마스크로 하여 플라즈마 에칭하는 플라즈마 에칭 공정을 갖는 반도체 장치의 제조 방법으로서,A method of manufacturing a semiconductor device having a plasma etching step of plasma etching a dielectric film including Si formed on a substrate to be processed using a photoresist as a mask, 상기 플라즈마 에칭 공정을, C4F4O 가스와, Ne, Ar, Kr 및 Xe로 이루어진 군으로부터 선택된 적어도 하나의 희 가스와, O2 가스를 포함하고, C4F4O 가스의 유량에 대한 O2 가스의 유량의 비(O2 가스의 유량/C4F4O 가스의 유량)가 1 내지 1.35의 범위인 에칭 가스를 사용한 플라즈마 에칭에 의해 행하여, 상기 포토레지스트에 대하여 상기 Si를 포함하는 유전막을 선택적으로 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법. The plasma etching step, C 4 F 4 O gas and comprising at least one noble gas and O 2 gas, selected from the group consisting of Ne, Ar, Kr and Xe, and on the flow rate of C 4 F 4 O gas (flow rate of the flow rate / C 4 F 4 O gas of O 2 gas) flow rate ratio of the O 2 gas is carried out by plasma etching with from 1 to 1.35 in the etching gas range, including the Si with respect to the photoresist And selectively etching the dielectric film. 삭제delete 삭제delete 삭제delete 제 2 항에 있어서,The method of claim 2, 상기 희 가스가 Ar 가스인 것을 특징으로 하는 반도체 장치의 제조 방법. The rare gas is Ar gas, The manufacturing method of a semiconductor device. 피처리 기판에 형성된 Si를 포함하는 유전막을 포토레지스트를 마스크로 하여 플라즈마 에칭하는 플라즈마 에칭 공정을 갖는 반도체 장치의 제조 방법으로서,A method of manufacturing a semiconductor device having a plasma etching step of plasma etching a dielectric film including Si formed on a substrate to be processed using a photoresist as a mask, 상기 플라즈마 에칭 공정을, C4F6O 가스와, C4F6 가스와, Ne, Ar, Kr 및 Xe로 이루어진 군으로부터 선택된 적어도 하나의 희 가스와, O2, N2 및 CO로 이루어진 군으로부터 선택된 적어도 하나의 침착물 제거 가스(퇴적물 제거 가스)를 포함하는 혼합가스로 이루어진 에칭 가스를 사용한 플라즈마 에칭에 의해 행하여, 상기 포토레지스트에 대하여 상기 Si를 포함하는 유전막을 선택적으로 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.The plasma etching process comprises a C 4 F 6 O gas, a C 4 F 6 gas, at least one rare gas selected from the group consisting of Ne, Ar, Kr and Xe, and a group consisting of O 2 , N 2 and CO By performing a plasma etching using an etching gas consisting of a mixed gas comprising at least one deposit removal gas (deposit removal gas) selected from the above, wherein the dielectric film containing Si is selectively etched with respect to the photoresist. The manufacturing method of the semiconductor device. 삭제delete 제 7 항에 있어서, The method of claim 7, wherein 상기 침착물 제거 가스(퇴적물 제거 가스)가 O2 가스인 것을 특징으로 하는 반도체 장치의 제조 방법. The depositing gas (sediment removing gas) is an O 2 gas. 제 7 항에 있어서, The method of claim 7, wherein 상기 희 가스가 Ar 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.The rare gas is Ar gas, The manufacturing method of a semiconductor device. 제 2 항에 있어서, The method of claim 2, 상기 플라즈마 에칭 공정은 상기 피처리 기판이 탑재되는 하부 전극과, 당해 하부 전극과 대향하는 상부 전극이 배치된 처리 챔버내에서, 상기 상부 전극과 상기 하부 전극 사이에 고주파 전력을 인가하여 행하는 것을 특징으로 하는 반도체 장치의 제조 방법. The plasma etching step is performed by applying high frequency power between the upper electrode and the lower electrode in a processing chamber in which the lower electrode on which the substrate to be processed is mounted and the upper electrode facing the lower electrode are disposed. The manufacturing method of the semiconductor device. 제 11 항에 있어서,The method of claim 11, 상기 고주파 전력은 상기 상부 전극에 인가되는 제 1 고주파 전력, 및 상기 제 1 고주파 전력보다 주파수가 낮은, 상기 하부 전극에 인가되는 제 2 고주파 전력으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법. And wherein the high frequency power comprises a first high frequency power applied to the upper electrode and a second high frequency power applied to the lower electrode having a frequency lower than that of the first high frequency power. 제 2 항에 있어서, The method of claim 2, 상기 플라즈마 에칭 공정은 상기 피처리 기판이 탑재되는 하부 전극과, 당해 하부 전극과 대향하는 상부 전극이 배치된 처리 챔버내에서, 상기 하부 전극에, 제 1 고주파 전력, 및 상기 제 1 고주파 전력보다 주파수가 낮은 제 2 고주파 전력을 동시에 인가하여 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.In the plasma etching process, a first high frequency power and a frequency higher than the first high frequency power are applied to the lower electrode in a processing chamber in which a lower electrode on which the substrate to be processed is mounted and an upper electrode facing the lower electrode are disposed. A second method of manufacturing a semiconductor device, wherein the second high frequency power is simultaneously applied. 피처리 기판을 수용하는 처리 챔버, A processing chamber containing a substrate to be processed, 상기 처리 챔버내에 에칭 가스를 공급하는 에칭 가스 공급 수단, Etching gas supply means for supplying an etching gas into the processing chamber; 상기 에칭 가스 공급 수단으로부터 공급된 상기 에칭 가스를 플라즈마화하여 상기 피처리 기판을 플라즈마 에칭하는 플라즈마 생성 수단, 및 Plasma generating means for converting the etching gas supplied from the etching gas supply means into plasma to etch the substrate to be processed; and 상기 처리 챔버내에서 제 2 항의 반도체 장치의 제조 방법이 행해지도록 제어하는 제어부A control unit for controlling the manufacturing method of the semiconductor device of claim 2 to be performed in the processing chamber. 를 구비한 것을 특징으로 하는 반도체 장치의 제조 장치. An apparatus for manufacturing a semiconductor device, comprising: 삭제delete 컴퓨터 상에서 동작하는 제어 프로그램이 기억된 컴퓨터 기억 매체로서, A computer storage medium storing a control program running on a computer, 상기 제어 프로그램은 실행시에 제 2 항의 반도체 장치의 제조 방법이 행해지도록 반도체 장치의 제조 장치를 제어하는 것을 특징으로 하는 컴퓨터 기억 매체. And the control program controls the manufacturing apparatus of the semiconductor device so that the manufacturing method of the semiconductor device of claim 2 is executed at execution time. 피처리 기판을 수용하는 처리 챔버, A processing chamber containing a substrate to be processed, 상기 처리 챔버내에 에칭 가스를 공급하는 에칭 가스 공급 수단, Etching gas supply means for supplying an etching gas into the processing chamber; 상기 에칭 가스 공급 수단으로부터 공급된 상기 에칭 가스를 플라즈마화하여 상기 피처리 기판을 플라즈마 에칭하는 플라즈마 생성 수단, 및Plasma generating means for converting the etching gas supplied from the etching gas supply means into plasma to etch the substrate to be processed; and 상기 처리 챔버내에서 제 7 항의 반도체 장치의 제조 방법이 행해지도록 제어하는 제어부A control unit that controls the manufacturing method of the semiconductor device of claim 7 to be performed in the processing chamber. 를 구비한 것을 특징으로 하는 반도체 장치의 제조 장치. An apparatus for manufacturing a semiconductor device, comprising: 삭제delete 컴퓨터 상에서 동작하는 제어 프로그램이 기억된 컴퓨터 기억 매체로서,A computer storage medium storing a control program running on a computer, 상기 제어 프로그램은 실행시에 제 7 항의 반도체 장치의 제조 방법이 행해지도록 반도체 장치의 제조 장치를 제어하는 것을 특징으로 하는 컴퓨터 기억 매체.The control program controls the manufacturing apparatus of the semiconductor device such that the manufacturing method of the semiconductor device of claim 7 is executed when the control program is executed.
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