JPH11168899A

JPH11168899A - モータ駆動制御装置における駆動制御方法及びモータ駆動制御装置

Info

Publication number: JPH11168899A
Application number: JP9343644A
Authority: JP
Inventors: Masuhiro Otsuka; 益弘大塚; Tsuneo Adachi; 恒夫安達
Original assignee: Zexel Corp
Current assignee: Bosch Corp
Priority date: 1997-12-01
Filing date: 1997-12-01
Publication date: 1999-06-22
Also published as: WO1999029033A1

Abstract

(57)【要約】【課題】比較的簡易な構成により、いわゆるフライホ
イール損失を安定、かつ、効率よく低減することのでき
るようにする。【解決手段】タイミング生成回路４Ａにおいては、マ
イクロコンピュータ２４から入力されたモータ６をいわ
ゆるＰＷＭ制御するためのＰＷＭ信号に基づいて、いわ
ゆる論理回路により、互いに時間的に重なることがない
２つの信号、すなわち、スイッチング素子としての第１
のＭＯＳＦＥＴ１０を駆動するためのＰＷＭ信号と、
フライホイール素子としての第２のＭＯＳＦＥＴ１１
を駆動するためのパルス信号とが生成、出力されるよう
になっており、特に、第２のゲートドライブ回路３へ対
する信号の論理値Ｈｉｇｈとなる前後の第１のゲートド
ライブ回路２へ出力されるＰＷＭ信号との時間間隔が、
ＰＷＭ信号のデューティ比の変化によらず、一定とされ
るようになっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、いわゆるＰＷＭ
（パルス幅変調）により駆動制御が行われるモータの駆
動制御装置に係り、特に、いわゆるフライホール素子の
損失軽減を図ったものに関する。

【０００２】

【従来の技術】従来、この種の装置としては、例えば、
特開昭６４−８９９９３号公報に示されたようにモータ
への駆動パルスの供給が停止される間に、いわゆる環流
電流を流す期間を確保するようにし、ＭＯＳＦＥＴを
介して環流電流を流通するようにしたものが開示されて
いる。すなわち、この駆動制御装置は、モータと直列接
続されたスイッチング素子に対してＰＷＭ制御のパルス
信号を出力するための第１のドライブ回路と、モータと
並列接続されたＭＯＳＦＥＴに対して駆動パルスを出
力する第２のドライブ回路と、三角波発生回路と、第１
及び第２の比較器とを具備して構成されたものとなって
いる。

【０００３】そして、第１の比較器の基準電圧は、第２
の比較器の基準電圧より大きな値に設定されており、三
角波発生器の出力が、第１の比較器の非反転入力端子及
び第２の比較器の反転入力端子へ、それぞれ入力される
ようになっている。これにより、第１の比較器からは、
三角波発生回路の出力信号に応じて論理値Ｈｉｇｈの信
号が出力されて、第１のドライブ回路へ印加される一
方、第２の比較器からは、この第１の比較器から論理値
Ｌｏｗの信号が出力される間の所定時間に渡って論理値
Ｈｉｇｈの信号が出力されて、第２のドライブ回路へ印
加されるようになっている。その結果、スイッチング素
子は、第１のドライブ回路により、ＭＯＳＦＥＴは、
第２のドライブ回路により、相互に時間的に重なること
がないようにそれぞれ駆動されるようになっている。

【０００４】

【発明が解決しようとする課題】しかしながら、上述の
従来装置においては、第１及び第２の比較器の基準電圧
を得るのに、３つの抵抗を直列接続し、これに電圧を印
加して、２つのいわゆる分圧電圧を得、それぞれ第１及
び第２の比較器の基準電圧としている。そして、基準電
圧の変更は、直列接続された３つの抵抗に印加する電圧
を変えることで行えるように構成されている。そのた
め、直列接続された３つの抵抗に印加する電圧の増大と
共に、第１の比較器から出力されるパルス信号の立ち下
がりと、第２の比較器から出力されるパルス信号の立ち
上がりとの間の時間及び、第２の比較器から出力される
パルス信号の立ち下がりと第１の比較器から出力される
パルス信号の立ち上がりとの間の時間が、徐々に大きく
なり、高い電圧が印加される際には、必要以上にこのパ
ルス信号間の時間が大きくなり、環流電流の流通を効率
良く果たせなくなるという問題が生ずる。

【０００６】本発明は、上記実状に鑑みてなされたもの
で、比較的簡易な構成により、いわゆるフライホイール
損失を安定、かつ、効率よく低減することのできるモー
タ駆動制御装置における駆動制御方法及びモータ駆動制
御装置を提供するものである。本発明の他の目的は、モ
ータ駆動用のスイッチング素子が導通されるタイミング
とフライホイール素子が導通されるタイミングとの間の
時間を、スイッチング素子に印加されるＰＷＭ制御によ
るパルス信号のパルス幅の変化に関わらず、所定値に保
持することができ、安定したフライホイール損失の低減
を図る事の可能なモータ駆動制御装置における駆動制御
方法及びモータ駆動制御装置を提供することにある。

【０００７】

【課題を解決するための手段】請求項１記載の発明に係
るモータ駆動制御装置における駆動制御方法は、電源と
アースとの間にスイッチング素子とモータとが直列接続
される一方、前記モータと並列にフライホイール素子が
接続され、前記スイッチング素子がＰＷＭ制御されると
共に、前記スイッチング素子が非導通状態にある間、前
記フライホイール素子が導通状態とされるよう構成され
てなるモータ駆動制御装置における駆動制御方法であっ
て、前記ＰＷＭ制御におけるデューティ比の変化に関わ
らず、前記スイッチング素子が非導通状態となった時点
から所定時間経過後に前記フライホイール素子を導通状
態とし、前記スイッチング素子が再び導通状態とされる
時点より前記所定時間前に前記フライホイール素子を非
導通状態とするように構成されたものである。

【０００８】かかる方法は、いわゆるＰＷＭ制御に用い
るパルス信号を、モータの所望回転速度に応じて変化さ
れる基準電圧と比較することで得られたパルス信号を用
いるようにした従来と異なり、特に、フライホイール素
子を駆動するためのパルス信号の立ち上がり及び立ち下
がりを、モータと直列接続されたスイッチング素子を駆
動するパルス信号の立ち上がりと立ち下がりを基準とし
て所定時間に設定するようにしたので、従来と異なり、
パルス信号のデューティ比が増大するに伴いフライホイ
ール素子を導通状態とする時間が短くなるようなことが
回避され、効率のよいフライホイール損失制御を行うこ
とができることとなるものである。

【０００９】請求項２記載の発明に係るモータ駆動制御
装置は、電源とアースとの間にスイッチング素子とモー
タとが直列接続される一方、前記モータと並列にフライ
ホイール素子が接続され、前記スイッチング素子がＰＷ
Ｍ制御されると共に、前記スイッチング素子が非導通状
態にある間、前記フライホイール素子が導通状態とされ
るよう構成されてなるモータ駆動制御装置であって、前
記ＰＷＭ制御のためのＰＷＭ信号を発生するＰＷＭ信号
発生手段と、前記ＰＷＭ信号発生手段の出力信号を所定
時間遅延させた信号と、前記ＰＷＭ手段の出力信号を基
に、前記スイッチング素子をＰＷＭ制御するための新た
なＰＷＭ信号と、前記スイッチング素子が非導通状態と
される間において、前記フライホイール素子を導通状態
とするための信号とを生成するタイミング生成手段と、
前記タイミング生成手段の出力信号に応じて前記スイッ
チング素子を駆動する第１の駆動手段と、前記タイミン
グ生成手段の出力信号に応じて前記フライホイール素子
を駆動する第２の駆動手段と、を具備してなものであ
る。

【００１０】かかる構成において、ＰＷＭ信号発生手段
は、いわゆるハードウェア、すなわち出力パルス信号の
デューティ比を変化することのできる発振回路を主体と
した電子回路のみで構成して実現でき、また、いわゆる
ＣＰＵを用いてソフトウェアの実行により実現すること
もできる。また、タイミング生成手段は、いわゆる論理
回路によって実現することが可能なものである。特に、
かかる構成においては、ＰＷＭ信号発生手段からの信号
を基にして、いわゆる論理処理により、モータに直列接
続されたスイッチング素子を駆動するためのパルス信号
と、フライホイール素子を駆動するためのパルス信号を
タイミング生成手段により生成、出力するようにしてた
め、従来と異なり、パルス信号のデューティ比が増大す
るに伴いフライホイール素子を導通状態とする時間が短
くなるようなことが回避され、効率のよいフライホイー
ル損失制御を行うことができることとなるものである。

【００１１】上記構成においては、特に、タイミング生
成手段は、ＰＷＭ信号発生手段の出力信号を所定時間だ
け遅延させた信号と、前記ＰＷＭ信号発生手段の出力信
号の論理和により得られた信号を新たなＰＷＭ信号とし
て第１の駆動手段へ出力する一方、ＰＷＭ信号発生手段
の出力信号を所定時間だけ遅延させ、かつ、極性反転し
た信号と、前記ＰＷＭ信号発生手段の出力信号を極性反
転した信号との論理和により得られた信号を第２の駆動
手段へ出力するように構成されてなるものが好適であ
る。

【００１２】また、タイミング生成手段は、フライホイ
ール損失制御の有無を選択するための外部入力されるコ
ントロール信号が所定の論理出力状態にある場合、第２
の駆動手段への出力を停止するよう構成されてなるもの
も好適である。かかる構成にあっては、フライホイール
損失制御を行わないとしても支障を来さないような、例
えば、ＰＷＭ信号のデューティ比が１００％の近傍にお
いて、フライホイール損失制御を停止させることが可能
となり、モータの駆動状態に応じて適切な制御が実現さ
れることとなるものである。

【００１３】さらに、ＰＷＭ信号発生手段は、モータの
所望回転速度に対して所定の条件により算出されたＰＷ
Ｍ信号のデューティ比が所定値以上の場合に、当該算出
されたＰＷＭ信号のデューティ比を所定の割合小さくし
てタイミング生成手段へ出力するよう構成されてなるも
のも好適である。

【００１４】かかる構成においては、特に、タイミング
生成手段がいわゆる論理回路から構成されてなる場合に
おいて、ＰＷＭ信号のデューティ比が１００％近傍とな
った際、いわゆるヒステリシス特性を有する論理素子の
入力レベルを過ぎらなくなるような現象が生ずることが
あり、それに起因して、第１の駆動手段へ対する出力信
号のパルス幅が所定時間だけ大きくなることがあり、か
かる事態を考慮したもので、パルス幅の増大ずる分だけ
タイミング生成手段へ入力するＰＷＭ信号のデューティ
比を小さくし、最終的には何等実質的な影響がなく、通
常通りの駆動がなされるようにしたものである。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態につい
て図１乃至図７を参照しつつ説明する。なお、以下に説
明する部材、配置等は本発明を限定するものではなく、
本発明の趣旨の範囲内で種々改変することができるもの
である。最初に、図１及び図２を参照しつつ第１の構成
例について説明する。この第１の構成例におけるモータ
駆動制御装置は、いゆわるＰＷＭ制御により駆動される
モータに対するもので、通電駆動回路１と、第１のゲー
トドライブ回路（図１においては「１st ＤＲＶ」と表
記）２と、第２のゲートドライブ回路（図１においては
「２nd ＤＲＶ」と表記）３と、タイミング生成回路４
と、ＰＷＭデューティ発生回路（図１においては「ＰＷ
ＭＯＳＣ」と表記）５とに大別されて構成されたもの
となっている。

【００１６】通電駆動回路１は、第１及び第２のゲート
ドライブ回路２，３からの駆動パルス信号に応じて、い
わゆるスイッチング素子が駆動されてモータ６への通電
が行われるようになっているもので、モータ６と直列接
続されたスイッチング素子としての第１のＭＯＳＦＥ
Ｔ１０と、モータ６と並列接続されたフライホイール素
子としての第２のＭＯＳＦＥＴ１１とを主たる構成要
素としてなるものである。

【００１７】すなわち、Ｎチャンネル型の第１のＭＯＳ
ＦＥＴ１０のドレインは、電源電圧Ｖccが印加される
ようになっており、ソースは、モータ６の一端に接続さ
れており、このモータ６の他端はアースされ、この第１
のＭＯＳＦＥＴ１０が導通状態とされることで、モー
タ６への通電がなされるようになっている。また、同じ
くＮチャンネル型の第２のＭＯＳＦＥＴ１１は、その
ドレインが第１のＭＯＳＦＥＴ１０のソースと共に、
モータ６の一端に接続される一方、そのソースはアース
されている。特に、第２のＭＯＳＦＥＴ１１は、ドレ
インとソースとの間に、いわゆる寄生ダイオード１２が
形成された構成となっているものである。そして、第２
のＭＯＳＦＥＴ１１は、後述するように、第１のＭＯ
ＳＦＥＴ１０によるモータ６への通電が停止されてい
る間の適宜な時間、導通状態とされて、いわゆる環流電
流が流されるようになっているものである。

【００１８】第１及び第２のゲートドライブ回路２，３
は、それぞれ、後述するようなタイミング生成回路４か
らのパルス信号が印加され、それぞれパルス信号のタイ
ミングで、第１のゲートドライブ回路２は、第１のＭＯ
ＳＦＥＴ１０の駆動に必要なゲート電圧で第１のＭＯ
ＳＦＥＴ１０を、また、第２のゲートドライブ回路３
は、第２のＭＯＳＦＥＴ１１の駆動に必要なゲート電
圧で第２のＭＯＳＦＥＴ１１を、それぞれ駆動するよ
うになっているものである。

【００１９】ＰＷＭデューティ発生回路５は、モータ６
の駆動速度に応じたパルス幅のパルス信号を所定の繰り
返し周期で出力するようになっているものである。この
ような機能を有するＰＷＭデューティ発生回路５は、例
えば、公知・周知のパルス発生回路を用いていわゆるハ
ードウェアのみで構成しても、また、例えば、いわゆる
ＣＰＵを用いてソフトウェア制御により所望のパルス幅
の繰り返しパルス信号を発生するように構成してもいず
れでもよい。

【００２０】タイミング生成回路４は、ＰＷＭデューテ
ィ発生回路５から入力されたパルス信号に基づいて、第
１のゲートドライブ回路２へ印加するパルス信号と、第
２のゲートドライブ回路３へ印加するパルス信号とを所
定のタイミングで後述するように生成、出力するもので
ある。

【００２１】この第１の回路構成例におけるタイミング
生成回路４は、第１及び第２の反転回路１３，１４と、
第１及び第２のＡＮＤ回路１５，１６と、積分回路１７
とを具備して構成されたものとなっている。積分回路１
７は、抵抗器１８とコンデンサ１９とを有してなるもの
で、抵抗器１８の一端がＰＷＭデューティ発生回路５の
出力段に接続され、抵抗器１８の他端は、一端がアース
されているコンデンサ１９の他端と共に、第２の反転回
路１４の入力段に接続されたものとなっている。

【００２２】そして、第２の反転回路１４の出力端子
は、第１のＡＮＤ回路１５の他方の負論理入力端子と、
第２のＡＮＤ回路１６の一方の入力端子に、それぞれ接
続されている。一方、第１の反転回路１３の入力端子
は、ＰＷＭデューティ発生回路５の入力段に接続され、
出力端子は、第１のＡＮＤ回路１５の一方の負論理入力
端子と、第２のＡＮＤ回路１６の他方の入力端子に、そ
れぞれ接続されている。

【００２３】ここで、第１及び第２の反転回路１３，１
４は、入出力特性が、入力信号が立ち上がる際に反転出
力が得られる入力レベルと、入力信号が立ち下がる際に
反転出力が得られる入力レベルとが異なるいゆわるヒス
テリシス特性を有するものとなっている。

【００２４】第１のＡＮＤ回路１５は、２つの負論理入
力が生じた際に、論理値Ｈｉｇｈの信号を出力するよう
になっているもので、その出力端子は、第１のゲートド
ライブ回路２に接続されている。一方、第２のＡＮＤ回
路１６の出力端子は、第２のゲートドライブ回路３に接
続されている。

【００２５】次に、このタイミング生成回路４の動作に
ついて、図２を参照しつつ説明する。なお、図２におい
て、ａはＰＷＭデューティ発生回路５の出力点を（図１
参照）、ｂは抵抗器１８とコンデンサ１９との接続点を
（図１参照）、ｃは第１の反転回路１３の出力点を（図
１参照）、ｄは第２の反転回路１４の出力点を（図１参
照）、ｅは第１のＡＮＤ回路１５の出力点を（図１参
照）、ｆは第２のＡＮＤ回路１６の出力点を（図１参
照）、それぞれ意味すものとする。

【００２６】まず、ＰＷＭデューティ発生回路５から
は、図２（Ａ）に示されたようなモータ６の所望の回転
速度に対応するパルス幅を有する繰り返しパルス信号が
入力される。この繰り返しパルス信号は、タイミング生
成回路４において、第１の反転回路と、積分回路１７と
に印加されることとなる。第１の反転回路１３において
は、入力される繰り返しパルス信号の立ち上がり及び立
ち下がりが急激になっていることから、出力信号は、ヒ
ステリシス特性に起因する遅延を受けることなく、入力
信号と略同様なタイミングで反転出力されて（図２
（Ｃ）参照）、第１及び第２のＡＮＤ回路１５，１６の
各々の入力端子に入力されることとなる。

【００２７】一方、積分回路１７に入力された信号は、
コンデンサ１９の作用により、その立ち上がり及び立ち
下がりが緩慢なものとなり（図２（Ｂ）参照）、第２の
反転回路１４に入力されることとなる。第２の反転回路
１４においては、図２（Ｂ）に示されたような波形の信
号が入力されると、ヒステリシス特性に起因して、その
出力信号の立ち上がり及び立ち下がりが、先のＰＷＭデ
ューティ発生回路５の出力信号に比してこの第２の反転
回路１４が有するヒステリシス特性によって定まる所定
の遅延時間だけ遅れたものとなり（図２（Ａ）及び図２
（Ｄ）参照）、第１及び第２のＡＮＤ回路１５，１６に
入力されることとなる。

【００２８】第１のＡＮＤ回路１５は、２つの入力端子
に共に、論理値Ｌｏｗの信号が印加された場合に、論理
値Ｈｉｇｈの信号が出力されるものであることから、図
２（Ｃ）及び図２（Ｄ）に示されたような入力に対して
は、図２（Ｅ）に示されたように、その立ち上がりは、
先のＰＷＭデューティ発生回路５の出力信号の立ち上が
りから所定時間ΔＴだけ遅延し、立ち下がりは、先のＰ
ＷＭデューティ発生回路５の出力信号の立ち下がりと略
一致したものとなり（図２（Ａ）及び図２（Ｅ）参
照）、第１のゲートドライブ回路２へ入力されることと
なる。すなわち、第１のゲートドライブ回路２へは、Ｐ
ＷＭデューティ発生回路５からのＰＷＭ信号を所定時間
だけ遅延させた信号と、ＰＷＭデューティ発生回路５か
らのＰＷＭ信号の論理和により得られた信号が新たなＰ
ＷＭ信号として印加されると言うことができる。

【００２９】一方、第２のＡＮＤ回路１６は、通常のい
わゆる正論理入力でいわゆるＡＮＤ信号を出力するもの
であり、その入力端子には、先に説明したように第１の
反転回路１３の出力信号（図２（Ｃ）参照）及び第２の
反転回路１４の出力信号（図２（Ｄ）参照）が入力され
る結果、図２（Ｆ）に示されたように、第１のＡＮＤ回
路１５から出力された信号が論理値Ｌｏｗの期間にあっ
て、所定時間の間、論理値Ｈｉｇｈとなる信号が出力さ
れることとなる。すなわち、この第２のＡＮＤ回路１６
からは、第１のＡＮＤ回路１５の出力信号の立ち下がり
から先の所定時間ΔＴ（以下、この所定時間ΔＴを「オ
ンディレイタイムΔＴ」と言う）だけ遅れて論理値Ｈｉ
ｇｈに立ち上がり、次の第１のＡＮＤ回路１５の出力信
号の立ち上がりよりも先のオンディレイタイムΔＴだけ
前に論理値Ｌｏｗとなる信号が出力され、第２のゲート
ドライブ回路３へ入力されることとなる。換言すれば、
第２のゲートドライブ回路３へは、ＰＷＭデューティ発
生回路５からのＰＷＭ信号を所定時間だけ遅延させ、か
つ、極性反転した信号と、ＰＷＭデューティ発生回路５
からのＰＷＭ信号を極性反転した信号との論理和により
得られた信号が印加されるようになっていると言うこと
ができる。

【００３０】次に、上述のような構成におけるこのモー
タ駆動制御装置の全体的な動作について説明する。例え
ば、図示されない設定スイッチ等による所望のモータ回
転速度が設定されると、ＰＷＭデューティ発生回路５か
らは、その設定速度に応じたパルス幅を有する繰り返し
パルス信号（以下「ＰＷＭ信号」と言う）が出力され、
タイミング生成回路４へ入力されることとなる（図２
（Ａ）参照）。

【００３１】タイミング生成回路４においては、このＰ
ＷＭデューティ発生回路５からの信号を基に、第１のＡ
ＮＤ回路１５からは、ＰＷＭデューティ発生回路５の出
力信号に対して、立ち上がりがオンディレイタイムΔＴ
分だけパルス幅が短くなった繰り返しパルス信号が新た
なＰＷＭ信号として第１のゲートドライブ回路２へ供給
される結果、第１のＭＯＳＦＥＴ１０は、第１のゲー
トドライブ回路２により、図２（Ｅ）に示されたタイミ
ングでオン・オフされ、オン状態にある間、電源Ｖccか
らモータ６への駆動電流が流れることとなる。

【００３２】一方、タイミング生成回路４の第２のＡＮ
Ｄ回路１６により第２のゲートドライブ回路３へは、図
２（Ｆ）に示されたように、第１のＭＯＳＦＥＴ１０
が非導通状態とされている間にあって、第１のゲートド
ライブ回路２への入力信号が論理値Ｈｉｇｈから論理値
Ｌｏｗへ立ち下がった時点からオンディレイタイムΔＴ
だけ遅れて論理値Ｈｉｇｈへ立ち上がり、その後、第１
のゲートドライブ回路２への入力信号が再び論理値Ｈｉ
ｇｈへ立ち上がるときよりも、オンディレイタイムΔＴ
分だけ手前の時点で論理値Ｌｏｗへ立ち下がる信号が入
力され、第２のゲートドライブ回路３により、第２のＭ
ＯＳＦＥＴ１１は、図２（Ｆ）のタイミングでオン・
オフされることとなる。

【００３３】第２のＭＯＳＦＥＴ１１がオン状態にあ
る間、モータ６及びこの第２のＭＯＳＦＥＴ１１を含
む閉回路が形成されるため、いわゆる環流電流が通常の
ダイオードに比していわゆる導通抵抗の低い第２のＭＯ
ＳＦＥＴ１１を介して流れることとなり、通常のダイ
オードを用いて環流電流を流す場合に比較して、この第
２のＭＯＳＦＥＴ１１における電力損、いわゆるフラ
イホイール損失が少ないものとなる。なお、第１のＭＯ
ＳＦＥＴ１０が非導通状態となり、第２のＭＯＳＦＥ
Ｔ１１が導通状態となるまでの間、すなわち、オンディ
レイタイムΔＴに相当する時間は、第２のＭＯＳＦＥ
Ｔ１１に形成された寄生ダイオード１２を介して環流電
流が流れることとなる。

【００３４】なお、図１において点線で囲まれた部分
は、図３に示されたような回路構成としても上述したと
同様な動作を得ることができる。すなわち、図３に示さ
れた構成は、抵抗器１８及びコンデンサ１９による積分
回路１７の部分は、先の図１に示された回路構成例と同
一であるが、第２の反転回路１４を比較器２０に置き換
えた構成となっているものである。具体的には、この比
較器２０の反転入力端子に抵抗器１８とコンデンサ１９
の一端が接続される一方、非反転入力端子には、論理回
路用の所定電圧（例えば５ｖ）を分圧するため、電源と
アースとの間に直列接続された分圧用第１及び第２の抵
抗器２１ａ，２１ｂの相互の接続点が接続されて、抵抗
分圧による所定の基準電圧が印加されるようになってい
る。

【００３５】したがって、この場合は、比較器２０に入
力される信号の立ち上がり及び立ち下がりに対する出力
信号の変化は、非反転入力端子に印加された基準電圧を
基準として変化することとなり、先の第２の反転回路１
４のようなヒステリス特性を有しない点が異なるものと
なるが、第１及び第２のＡＮＤ回路１５，１６からそれ
ぞれ出力される信号の相互の関係は、先に図２を参照し
つつ説明したものと基本的に変わるところはなく、先に
説明したと同様に第１及び第２のＭＯＳＦＥＴ１０，
１１を駆動することができることとなるものである。

【００３６】なお、上述した第１の回路構成例において
は、ＰＷＭデューティ発生回路５によりＰＷＭ信号発生
手段が、タイミング生成回路４によりタイミング生成手
段が、第１のゲートドライブ回路２及び通電駆動回路１
により第１の駆動手段が、第２のゲートドライブ回路３
及び通電駆動回路１により第２の駆動手段が、それぞれ
実現されたものとなっている。

【００３７】次に、第２の回路構成例について、図４乃
至図７を参照しつつ説明する。なお、図１に示された第
１の回路構成例と同一の構成要素については、同一の符
号を付し、その詳細な説明は省略することとし、以下、
異なる点を中心に説明することとする。この第２の回路
構成例におけるモータ駆動制御装置は、デューティ比が
特に１００％近傍のＰＷＭ信号が供給される場合におけ
る動作の信頼性を高めたもので、積分回路１７と第１及
び第２のＡＮＤ回路１５，２２との間の構成が図１に示
された第１の回路構成例と比較して次述するように異な
るものとなっている。

【００３８】まず、図１に示されたＰＷＭデューティ発
生回路５に代えて、マイクロコンピュータ２４が設けら
れており、ＰＷＭ信号と後述するようなコントロール信
号が出力されるようになっている。また、第２のＡＮＤ
回路２２は、３入力を有するものが用いられており、第
１の入力端子には第１の反転回路１３の出力信号が、第
２の入力端子には後述する比較器２０の出力信号が、さ
らに、第３の入力端子にはマイクロコンピュータ２４か
らの後述するようなコントロール信号（図４においては
「CONT SIG」と表記）が、それぞれ印加されるようにな
っている。

【００３９】またさらに、先の図１に示された第２の反
転回路１４に代わって、比較器２０が用いられており、
その反転入力端子には、積分回路１７の出力信号が印加
されるようになっている。一方、比較器２０の非反転入
力端子には、論理回路用の所定の電源（例えば５ｖ）と
アースとの間に直列接続された第１及び第２の分圧用抵
抗器２１ａ，２１ｂの相互の接続点が接続されている。
そして、これら第１及び第２の分圧用抵抗器２１ａ，２
１ｂによるいわゆる分圧電圧が基準電圧として印加され
るようになっており、積分回路１７の出力信号がその基
準電圧を越えると比較器２０からは論理値Ｌｏｗの信号
が出力されるようになっている。

【００４０】また、２つの負論理入力端子を有するＮＯ
Ｒ(Not OR)回路２３が設けられており、一方の入力端子
には、比較器２０の出力信号が、他方の入力端子には、
マイクロコンピュータ２４から出力されるコントロール
信号が、それぞれ入力されるようになっている。次に、
タイミング生成回路４Ａの動作について、図６及び図７
を参照しつつ説明する。なお、図６及び図７において、
ｂ，ｃ，ｄ，ｅ，ｆ，ｇは、各々図４に示された同一符
号の箇所を意味するものとする。

【００４１】最初に、前提として、マイクロコンピュー
タ２４から出力されるＰＷＭ信号のデューティ比は１０
０％に近いものとする。換言すれば、論理値Ｈｉｇｈと
なる時間が長く、論理値Ｌｏｗとなる時間が短い状態で
ある（図６（Ａ）参照）。また、マイクロコンピュータ
２４の制御により、コントロール信号が論理値Ｈｉｇｈ
として出力されている状態であるとする。かかる前提条
件の下、ＰＷＭ信号が論理値Ｌｏｗとなる期間、第１の
反転回路１３の出力は、略同一のタイミングで論理値Ｈ
ｉｇｈとなりる（図６（Ｃ）参照）。

【００４２】一方、積分回路１７からは、ＰＷＭ信号が
論理値Ｌｏｗとなるのに対応して、その立ち下がり及び
立ち上がりが遅れた信号が出力されることとなる（図６
（Ｂ）参照）。そして、この積分回路１７の出力信号が
比較器２０において、その基準電圧を下回ると、比較器
２０の出力は、論理値Ｈｉｇｈへ立ち上がる一方、積分
回路１７の出力が比較器２０の基準電圧を越えると、論
理値Ｈｉｇｈから論理値Ｌｏｗへ立ち下がる信号が出力
されることとなる（図６（Ｄ）参照）。したがって、こ
の比較器２０からの論理値Ｈｉｇｈの出力信号は、その
立ち上がり及び立ち下がりが、ＰＷＭ信号の立ち下がり
及び立ち下がりに対して先の第１の回路構成例で述べた
オンディレイタイムΔＴに相当する時間遅れたものとな
る（図６（Ａ）及び図６（Ｄ）参照）。

【００４３】ＮＯＲ回路２３には、比較器２０からの信
号が印加されると共に、マイクロコンピュータ２４から
は、論理値Ｈｉｇｈのコントロール信号が印加された状
態となっており、その結果、ＮＯＲ回路２３からは、比
較器２０の出力が論理値Ｈｉｇｈとなるのと略同一のタ
イミングで論理値Ｈｉｇｈとなる信号が出力されること
となる（図６（Ｄ）及び図６（Ｅ）参照）。そして、第
１のＡＮＤ回路１５においては、図６（Ｃ）に示された
ような第１の反転回路１３からの出力信号と、図６
（Ｅ）に示されたようなＮＯＲ回路２３からの出力信号
とが印加される結果、ＰＷＭ信号の立ち下がりに略一致
したタイミングで論理値Ｌｏｗへ立ち下がり、ＰＷＭ信
号の立ち上がりからオンディレイタイムΔＴに相当する
時間遅れて立ち上がる信号が出力され（図６（Ａ）及び
図６（Ｆ）参照）、第１のゲートドライブ回路２へ入力
されることとなる。

【００４４】一方、第２のＡＮＤ回路２２においては、
図６（Ｃ）に示されたような第１の反転回路１３の出力
信号及び図６（Ｄ）に示されたような比較器２０の出力
信号並びにマイクロコンピュータ２４からの論理値Ｈｉ
ｇｈのコントロール信号が印加される結果、第１の反転
回路１３の出力が論理値Ｈｉｇｈで、かつ、比較器２０
の出力が論理値Ｈｉｇｈとなる間、論理値Ｈｉｇｈとな
る信号が出力され（図６（Ｇ）参照）、第２のゲートド
ライブ回路３へ入力されることとなる。

【００４５】次に、マイクロコンピュータ２４からのコ
ントロール信号が論理値Ｌｏｗである場合のタイミング
生成回路４Ａの動作について説明する。この場合、ま
ず、第２のＡＮＤ回路２２の入力信号の一つであるコン
トロール信号が論理値Ｌｏｗであるため、他の入力信号
の論理値の如何に関わらず、出力は常時論理値Ｌｏｗと
なる（図６（Ｇ）参照）。一方、ＮＯＲ回路２３におい
ても、入力信号の一つであるコントロール信号が常時論
理値Ｌｏｗで入力されることにより、比較器２０の出力
信号のレベルに関わらず、出力信号は常時論理値Ｌｏｗ
となり（図６（Ｅ）参照）、第１のＡＮＤ回路１５へ印
加されることとなる。

【００４６】その結果、第１のＡＮＤ回路１５からは、
第１の反転回路１３の出力が論理値Ｈｉｇｈの間、論理
値Ｌｏｗとなるような信号が出力され（図６（Ｆ）参
照）、第１のゲートドライブ回路２へ入力されることと
なる。したがって、コントロール信号が論理値Ｌｏｗの
場合、第２のＭＯＳＦＥＴ１１は、第２のゲートドラ
イブ回路３を介して導通状態とされることはなく、常時
非導通状態とされることとなる。

【００４７】次に、この第２の回路構成例におけるモー
タ駆動制御装置の全体的な動作について、図５乃至図７
を参照しつつ説明する。図５に示された一連の処理は、
マイクロコンピュータ２４により周期的に実行されるよ
うになっているもので、マイクロコンピュータ２４によ
る制御動作が開始されると、最初に、ＰＷＭ制御におけ
る繰り返しパルス信号のデューティ比を算出するＰＷＭ
デューティ算出処理が、図示されない例えば、スイッチ
等により設定されたモータ６の所望回転速度に基づいて
行われることとなる（図５のステップ１００参照）。

【００４８】次いで、フラグFLY CONが、「０」か否か
が判定される（図５のステップ１２０参照）。ここで、
フラグFLY CONは、フライホイール損失制御を行うか否
か、換言すれば、第２のＭＯＳＦＥＴ１１を先に述べ
たように駆動して環流電流を流通させるか否か識別する
ためのもので、フライホール損失制御を行う場合は
「１」に設定され、フライホイール損失制御を行わない
場合には「０」に設定されるようになっているものであ
る。そして、マイクロコンピュータ２４の初期化の際
に、このフラグFLY CONは、「１」に設定されるように
なっている。

【００４９】そして、フラグFLY CON＝０ではないと判
定された場合（ＮＯの場合）は、後述するステップ２０
０の処理が行われる一方、フラグFLY CON＝０であると
判定された場合（ＹＥＳの場合）は、先のステップ１０
０における処理において算出されたデューティ比が第１
の所定値（例えば９３％）以下か否かが判定される（図
５のステップ１４０参照）。ステップ１４０において、
第１の所定値以下（例えば９３％以下）であると判定さ
れた場合（ＹＥＳの場合）には、フラグFLY CON＝１と
され（図５のステップ１６０参照）、続いて、コントロ
ール信号が論理値Ｈｉｇｈに設定されてマイクロコンピ
ュータ２４から出力される（図５のステップ１６２参
照）と共に、先のステップ１００において算出されたデ
ューティ比のＰＷＭ信号（図６（Ａ）参照）がマイクロ
コンピュータ２４から出力されることとなる（図５のス
テップ２６０参照）。

【００５０】したがって、この場合、タイミング生成回
路４Ａにおいては、ＰＷＭ信号に基づいて、先に図６
（Ａ）乃至図６（Ｇ）を用いて説明したような動作とな
り、第１及び第２のＭＯＳＦＥＴ１０，１１が、所定
の繰り返し周期で交互に導通状態とされ、モータ６が所
望の回転速度で回転することとなる。そして、第１のＭ
ＯＳＦＥＴ１０が非導通状態にある間の所定時間、第
２のＭＯＳＦＥＴ１１が導通状態とされ（図６（Ｇ）
参照）、第２のＭＯＳＦＥＴ１１を介して環流電流が
流れることとなる。

【００５１】一方、先のステップ１４０において、デュ
ーティ比が第１の所定値以下ではない、この例では、９
３％以下ではないと判定された場合（ＮＯの場合）に
は、先のステップ１００で算出されたデューティ比が所
定の割合だけ小さくされてデューティ比の再設定が行わ
れる（図５のステップ１８０参照）。すなわち、この第
２の回路構成例の場合、先のステップ１００で算出され
たデューティ比から６％小さくしたデューティ比に再設
定されることとなる。このように、ステップ１００で算
出されたデューティ比を所定の割合だけ小さくして後の
ステップ２６０で用いるようにするのは、次述するよう
な理由によるものである。

【００５２】すなわち、デューティ比が１００％近傍と
なると、第１の反転回路１３において、入力信号が第１
の反転回路１３のいわゆるスレシホールドレベルを過ぎ
らないことがあり、これに起因して、タイミング生成回
路４Ａから第１のゲートドライブ回路２へ印加されるＰ
ＷＭ信号のパルス幅がオンディレイタイムΔＴの２倍分
だけ増えるという現象を生ずるために、タイミング生成
回路４Ａにおけるこのようなパルス幅の増加を考慮して
マイクロコンピュータ２４からタイミング生成回路４Ａ
へ入力されるＰＷＭ信号のパルス幅を予めその分短く
し、実質的にパルス幅の変化が略無視できるようにする
ためである。なお、ステップ１００で算出されたデュー
ティ比を小さくする割合は、上述した６％に限定される
必要はないことは勿論であり、この数値はあくまでも一
例であって、タイミング生成回路４Ａの実際の回路素子
の特性等を考慮して適宜設定されるべきものである。

【００５３】上述のようにデューティ比が再設定された
後は、コントロール信号が論理値Ｌｏｗに設定されてマ
イクロコンピュータ２４から出力される（図５のステッ
プ１８２参照）と共に、先のステップ１８０において設
定されたデューティ比のＰＷＭ信号（図７（Ａ）参照）
がマイクロコンピュータ２４から出力されることとなる
（図５のステップ２６０参照）。したがって、この場
合、タイミング生成回路４Ａにおいては、ＰＷＭ信号に
基づいて、先に図７（Ａ）乃至図７（Ｇ）を用いて説明
したような動作となり、第１のＭＯＳＦＥＴ１０のみ
が、所定の繰り返し周期で導通状態とされ、モータ６が
所望の回転速度で回転することとなる。なお、この場
合、第２のＭＯＳＦＥＴ１１は、常時非導通状態であ
るため、第２のＭＯＳＦＥＴ１１を介しての環流電流
の流通、すなわちフライホイール損失制御はなされない
が、これによる実質的な影響は殆ど生じない。その理由
は、フライホイール損失制御は、第１のＭＯＳＦＥＴ
１０の非導通時間が長い場合、換言すれば、デューティ
比が小さな場合に有効となるものだからである。

【００５４】一方、先のステップ１２０において、フラ
グFLY CON＝０ではないと判定された場合（ＮＯの場
合）は、ステップ２００において、ステップ１００で算
出されたデューティ比が第２の所定値（例えば９５％）
以上であるか否かが判定されることとなる（図５のステ
ップ２００参照）。そして、デューティ比が第２の所定
値以上ではないと判定された場合（ＮＯの場合）には、
フライホール損失制御を行うのに何等支障ないとして、
コントロール信号が論理値Ｈｉｇｈに設定されてマイク
ロコンピュータ２４から出力される（図５のステップ２
０２参照）と共に、先のステップ１００において算出さ
れたデューティ比のＰＷＭ信号（図６（Ａ）参照）がマ
イクロコンピュータ２４から出力されることとなる（図
５のステップ２６０参照）。なお、先のステップ１４０
と上述のステップ２００において、それぞれ比較する値
を違えたのは、このようにすることで、いわゆるヒステ
リシス特性を有するようにして、動作の安定を図るため
である。

【００５５】一方、ステップ２００において、デューテ
ィ比が第２の所定値以上であると判定された場合（ＹＥ
Ｓの場合）には、フライホイール損失制御の必要なしと
して、フラグFLY CON＝０とされ（図５のステップ２２
０参照）、ステップ１００で算出されたデューティ比が
所定の割合だけ小さくされることとなる（図５のステッ
プ２４０参照）。すなわち、先のステップ１８０同様
に、ステップ１００で算出されたデューティ比から例え
ば６％小さくしたデューティ比に再設定されることとな
る。なお、このようにデューティ比を再設定する理由
は、先に述べたとおりである。

【００５６】そして、コントロール信号が論理値Ｌｏｗ
に設定されてマイクロコンピュータ２４から出力される
（図５のステップ２４２参照）と共に、先のステップ２
４０において設定されたデューティ比のＰＷＭ信号（図
７（Ａ）参照）がマイクロコンピュータ２４から出力さ
れることとなる（図５のステップ２６０参照）。したが
って、この場合、タイミング生成回路４Ａにおいては、
ＰＷＭ信号に基づいて、先に図７（Ａ）乃至図７（Ｇ）
を用いて説明したような動作となり、第１のＭＯＳＦ
ＥＴ１０のみが、所定の繰り返し周期で導通状態とさ
れ、モータ６が所望の回転速度で回転することとなる。

【００５７】上述した第２の回路構成例においては、マ
イクロコンピュータ２４によりＰＷＭ信号発生手段及び
動作制御手段が、タイミング生成回路４によりタイミン
グ生成手段が、第１のゲートドライブ回路２及び通電駆
動回路１により第１の駆動手段が、第２のゲートドライ
ブ回路３及び通電駆動回路１により第２の駆動手段が、
それぞれ実現されたものとなっている。

【００５８】なお、上述した回路構成例においては、モ
ータ６に対する通電駆動回路１が単相の例を挙げて説明
したが、いわゆる３相ブリッジに構成されたものや、い
わゆるＨブリッジに構成されたものにも、同様に適用す
ることができることは勿論である。

【００５９】

【発明の効果】以上、述べたように、本発明によれば、
フライホイール素子の駆動のためのパルス信号の前後に
おけるスイッチング素子を駆動するためのパルス信号と
の時間間隔を、スイッチング素子を駆動するパルス信号
のデューティ比の変化に関わらず、一定の値としたの
で、従来と異なり、いわゆるＰＷＭ信号のデューティ比
が増大しても、フライホイール素子の通電時間が短くな
るようなことが回避でき、効率のよいフライホイール損
失制御を行うことができ、フライホイール損失を安定、
かつ、効率よく低減することのできる。

【００６０】特に、請求項４及び５記載の発明において
は、上述した効果に加えて、フライホイール損失制御の
要否を選択することが可能となり、より効率のよい駆動
制御ができるという効果を奏するものである。また、請
求項６記載の発明においては、上記効果に加えて、タイ
ミング生成手段をいわゆる論理素子により構成した場合
の回路上の弱点、すなわち、入力されるＰＷＭ信号のデ
ューティ比が１００％近傍の場合に生ずることのある回
路の不安点な状態を回避することができ、安定した駆動
制御を実現することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態における第１の回路構成例
を示す構成図である。

【図２】図１に示された回路構成例におけるタイミング
生成回路の動作を説明するための主要な箇所における信
号のタイミング図であり、図２（Ａ）は入力信号のタイ
ミング図、図２（Ｂ）は積分回路の出力信号のタイミン
グ図、図２（Ｃ）は第１の反転回路の出力信号のタイミ
ング図、図２（Ｄ）は第２の反転回路の出力信号のタイ
ミング図、図２（Ｅ）は第１のＡＮＤ回路の出力信号の
タイミング図、図２（Ｆ）は第２のＡＮＤ回路の出力信
号のタイミング図である。

【図３】図１の点線部分の他の回路構成例を示す構成図
である。

【図４】本発明の実施の形態における第２の回路構成例
を示す構成図である。

【図５】図４に示された回路構成例におけるマイクロコ
ンピュータにより実行される制御手順を示すフローチャ
ートである。

【図６】図４に示された回路構成例において、コントロ
ール信号が論理値Ｈｉｇｈの場合のタイミング生成回路
の動作を説明するための主要な箇所における信号のタイ
ミング図であり、図６（Ａ）は入力信号のタイミング
図、図６（Ｂ）は積分回路の出力信号のタイミング図、
図６（Ｃ）は第１の反転回路の出力信号のタイミング
図、図６（Ｄ）は比較器の出力信号のタイミング図、図
６（Ｅ）はＮＯＲ回路の出力信号のタイミング図、図６
（Ｆ）は第１のＡＮＤ回路の出力信号のタイミング図、
図６（Ｇ）は第２のＡＮＤ回路の出力信号のタイミング
図である。

【図７】図４に示された回路構成例において、コントロ
ール信号が論理値Ｌｏｗの場合のタイミング生成回路の
動作を説明するための主要な箇所における信号のタイミ
ング図であり、図７（Ａ）は入力信号のタイミング図、
図７（Ｂ）は積分回路の出力信号のタイミング図、図７
（Ｃ）は第１の反転回路の出力信号のタイミング図、図
７（Ｄ）は比較器の出力信号のタイミング図、図７
（Ｅ）はＮＯＲ回路の出力信号のタイミング図、図７
（Ｆ）は第１のＡＮＤ回路の出力信号のタイミング図、
図７（Ｇ）は第２のＡＮＤ回路の出力信号のタイミング
図である。

【符号の説明】

１…通電駆動回路２…第１のゲートドライブ回路３…第２のゲートドライブ回路４…タイミング生成回路（第１の回路構成例）４Ａ…タイミング生成回路（第２の回路構成例）５…ＰＷＭデューティ比発生回路６…モータ２４…マイクロコンピュータ

Claims

【特許請求の範囲】

【請求項１】電源とアースとの間にスイッチング素子
とモータとが直列接続される一方、前記モータと並列に
フライホイール素子が接続され、前記スイッチング素子
がＰＷＭ制御されると共に、前記スイッチング素子が非
導通状態にある間、前記フライホイール素子が導通状態
とされるよう構成されてなるモータ駆動制御装置におけ
る駆動制御方法であって、前記ＰＷＭ制御におけるデューティ比の変化に関わら
ず、前記スイッチング素子が非導通状態となった時点か
ら所定時間経過後に前記フライホイール素子を導通状態
とし、前記スイッチング素子が再び導通状態とされる時
点より前記所定時間前に前記フライホイール素子を非導
通状態とすることを特徴とするモータ駆動制御装置にお
ける駆動制御方法。
【請求項２】電源とアースとの間にスイッチング素子
とモータとが直列接続される一方、前記モータと並列に
フライホイール素子が接続され、前記スイッチング素子
がＰＷＭ制御されると共に、前記スイッチング素子が非
導通状態にある間、前記フライホイール素子が導通状態
とされるよう構成されてなるモータ駆動制御装置であっ
て、前記ＰＷＭ制御のためのＰＷＭ信号を発生するＰＷＭ信
号発生手段と、前記ＰＷＭ信号発生手段の出力信号を所定時間遅延させ
た信号と、前記ＰＷＭ手段の出力信号を基に、前記スイ
ッチング素子をＰＷＭ制御するための新たなＰＷＭ信号
と、前記スイッチング素子が非導通状態とされる間にお
いて、前記フライホイール素子を導通状態とするための
信号とを生成するタイミング生成手段と、前記タイミング生成手段の出力信号に応じて前記スイッ
チング素子を駆動する第１の駆動手段と、前記タイミング生成手段の出力信号に応じて前記フライ
ホイール素子を駆動する第２の駆動手段と、を具備してなることを特徴とするモータ駆動制御装置。
【請求項３】タイミング生成手段は、ＰＷＭ信号発生
手段の出力信号を所定時間だけ遅延させた信号と、前記
ＰＷＭ信号発生手段の出力信号の論理和により得られた
信号を新たなＰＷＭ信号として第１の駆動手段へ出力す
る一方、ＰＷＭ信号発生手段の出力信号を所定時間だけ遅延さ
せ、かつ、極性反転した信号と、前記ＰＷＭ信号発生手
段の出力信号を極性反転した信号との論理和により得ら
れた信号を第２の駆動手段へ出力することを特徴とする
請求項２記載のモータ駆動制御装置。
【請求項４】タイミング生成手段は、フライホイール
損失制御の有無を選択するための外部入力されるコント
ロール信号が所定の論理出力状態にある場合、第２の駆
動手段への出力を停止することを特徴とする請求項３記
載のモータ駆動制御装置。
【請求項５】モータの所望の回転速度に応じたＰＷＭ
信号のデューティ比が所定値以上の場合、フライホイー
ル損失制御を停止させるためのコントロール信号をタイ
ミング生成手段へ出力する動作制御手段を設けたことを
特徴とする請求項４記載のモータ駆動制御装置。
【請求項６】ＰＷＭ信号発生手段は、モータの所望回
転速度に対して所定の条件により算出されたＰＷＭ信号
のデューティ比が所定値以上の場合に、当該算出された
ＰＷＭ信号のデューティ比を所定の割合小さくしてタイ
ミング生成手段へ出力することを特徴とする請求項４ま
たは５記載のモータ駆動制御装置。