JPH11150187A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH11150187A JPH11150187A JP31560997A JP31560997A JPH11150187A JP H11150187 A JPH11150187 A JP H11150187A JP 31560997 A JP31560997 A JP 31560997A JP 31560997 A JP31560997 A JP 31560997A JP H11150187 A JPH11150187 A JP H11150187A
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- Japan
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- antifuse
- insulating film
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- metal wiring
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Abstract
(57)【要約】
【課題】 低いプログラム書き込み電圧で無調化でき、
また専有面積が小さく集積素子数が多く、ゲインコント
ロール等のビット数を十分に確保できる半導体集積回路
装置を実現する。 【解決手段】 アナログ回路半導体基板上に第１の絶縁
膜１と第１のメタル配線層２を形成して平坦化し、その
上に開口部を持つ第２の層間絶縁膜４を形成しその開口
部にアンチヒューズ層５、アンチヒューズの上部電極
６、バリアメタル層７、第２のメタル配線層８を形成す
る。アンチヒューズ層５として膜厚７０ｎｍ程度の非晶
質シリコンを用いると絶縁破壊耐圧が１０±１Ｖとな
り、プログラミング電圧は１２Ｖに設定できる。素子最
小専有面積は第２のメタル配線層８のピッチ幅を一辺と
する正方形面積となり、さらに組立後にプログラミング
可能のため素子数に応じた制御用パッドは必要なく、小
型化できる。
また専有面積が小さく集積素子数が多く、ゲインコント
ロール等のビット数を十分に確保できる半導体集積回路
装置を実現する。 【解決手段】 アナログ回路半導体基板上に第１の絶縁
膜１と第１のメタル配線層２を形成して平坦化し、その
上に開口部を持つ第２の層間絶縁膜４を形成しその開口
部にアンチヒューズ層５、アンチヒューズの上部電極
６、バリアメタル層７、第２のメタル配線層８を形成す
る。アンチヒューズ層５として膜厚７０ｎｍ程度の非晶
質シリコンを用いると絶縁破壊耐圧が１０±１Ｖとな
り、プログラミング電圧は１２Ｖに設定できる。素子最
小専有面積は第２のメタル配線層８のピッチ幅を一辺と
する正方形面積となり、さらに組立後にプログラミング
可能のため素子数に応じた制御用パッドは必要なく、小
型化できる。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログＬＳＩに
おける無調化技術を備えたプログラマブル素子を集積化
した半導体集積回路装置に関する。
おける無調化技術を備えたプログラマブル素子を集積化
した半導体集積回路装置に関する。
【０００２】
【従来の技術】従来、無調化技術のためのプログラマブ
ル素子としてジャンクション破壊型、ヒューズ溶断型が
広く知られている。ジャンクション破壊型はプログラミ
ング前ではすべての素子は開放（絶縁）されており、書
き込み時に選択した素子に対してダイオードのｐｎ接合
を破壊する過電流を流して素子を導通させるタイプであ
る。一方ヒューズ溶断型はプログラム書き込み前ではす
べての素子はヒューズで短絡されており、書き込み時に
選択した素子に対してヒューズを溶断する過電流を流し
て素子を開放（絶縁）するタイプであるが、溶断時の発
熱、飛び散り等の問題があり、ジャンクション破壊型が
広く利用されている。
ル素子としてジャンクション破壊型、ヒューズ溶断型が
広く知られている。ジャンクション破壊型はプログラミ
ング前ではすべての素子は開放（絶縁）されており、書
き込み時に選択した素子に対してダイオードのｐｎ接合
を破壊する過電流を流して素子を導通させるタイプであ
る。一方ヒューズ溶断型はプログラム書き込み前ではす
べての素子はヒューズで短絡されており、書き込み時に
選択した素子に対してヒューズを溶断する過電流を流し
て素子を開放（絶縁）するタイプであるが、溶断時の発
熱、飛び散り等の問題があり、ジャンクション破壊型が
広く利用されている。
【０００３】図４はｐｎ接合ダイオードを利用したジャ
ンクション破壊型プログラマブル素子の断面構造を示す
ものである。図４において、１０１はＰ型シリコン基
板、１０２はＮ+型埋め込み層、１０３はＮ-型エピタキ
シャル層、１０４はＰ+型分離領域、１０５はＮ+型拡散
層、１０６はＰ+型拡散層、１０７は絶縁膜、１０８は
バリアメタル層、１０９はメタル配線層である。ダイオ
ード素子はＮ+型拡散層１０５およびＰ+型拡散層１０６
で構成され、通常時は逆バイアス下で使用し、書き込み
を行わない場合にはその抵抗値は無限大である。一方、
ダイオードの逆バイアス方向に破壊電圧を超える電圧を
印加するとダイオードのｐｎ接合は破壊され、配線のマ
イグレーションによりダイオードは短絡する。すなわ
ち、ツェナーザッピング素子は選択的に絶縁素子（オフ
状態）から抵抗素子（オン状態）に変えることができ、
つまりプログラミングによりその結線を制御することが
できるので集積回路の記憶素子、論理素子の配線スイッ
チなどに応用されている。
ンクション破壊型プログラマブル素子の断面構造を示す
ものである。図４において、１０１はＰ型シリコン基
板、１０２はＮ+型埋め込み層、１０３はＮ-型エピタキ
シャル層、１０４はＰ+型分離領域、１０５はＮ+型拡散
層、１０６はＰ+型拡散層、１０７は絶縁膜、１０８は
バリアメタル層、１０９はメタル配線層である。ダイオ
ード素子はＮ+型拡散層１０５およびＰ+型拡散層１０６
で構成され、通常時は逆バイアス下で使用し、書き込み
を行わない場合にはその抵抗値は無限大である。一方、
ダイオードの逆バイアス方向に破壊電圧を超える電圧を
印加するとダイオードのｐｎ接合は破壊され、配線のマ
イグレーションによりダイオードは短絡する。すなわ
ち、ツェナーザッピング素子は選択的に絶縁素子（オフ
状態）から抵抗素子（オン状態）に変えることができ、
つまりプログラミングによりその結線を制御することが
できるので集積回路の記憶素子、論理素子の配線スイッ
チなどに応用されている。
【０００４】
【発明が解決しようとする課題】しかしながら従来の構
成では、プログラム書き込み時にダイオードのｐｎ接合
破壊のためにプログラミング電圧を通常５０Ｖ以上に設
定する必要があり、かかる過電圧に対して耐圧をもつプ
ログラマブル素子の形成が必要となり、また書き込みは
プローブ検査時に行う必要があり、低測定精度および組
立時の特性シフトにより組立後の検査歩留まりが低下す
るという課題を有していた。
成では、プログラム書き込み時にダイオードのｐｎ接合
破壊のためにプログラミング電圧を通常５０Ｖ以上に設
定する必要があり、かかる過電圧に対して耐圧をもつプ
ログラマブル素子の形成が必要となり、また書き込みは
プローブ検査時に行う必要があり、低測定精度および組
立時の特性シフトにより組立後の検査歩留まりが低下す
るという課題を有していた。
【０００５】また、従来の構成ではプログラマブル素子
数に応じた制御用パッドが必要となるので構造上素子当
たりの専有面積が大きくなり、チップ専有面積の関係で
集積できる素子数が制限されるためゲインコントロール
等のために使用できるビット数を十分にとれないなどの
課題を有していた。
数に応じた制御用パッドが必要となるので構造上素子当
たりの専有面積が大きくなり、チップ専有面積の関係で
集積できる素子数が制限されるためゲインコントロール
等のために使用できるビット数を十分にとれないなどの
課題を有していた。
【０００６】本発明は、書き込み電圧が比較的低く、制
御素子の形成が容易なプログラマブル素子を搭載するこ
とにより、組立後に書き込み可能な無調化ＬＳＩを実現
することを目的とする。また、専有面積の小さいプログ
ラマブル素子を搭載することにより、十分な素子数を集
積可能にし、ゲインコントロール等のビット数を確保す
ることを目的とする。
御素子の形成が容易なプログラマブル素子を搭載するこ
とにより、組立後に書き込み可能な無調化ＬＳＩを実現
することを目的とする。また、専有面積の小さいプログ
ラマブル素子を搭載することにより、十分な素子数を集
積可能にし、ゲインコントロール等のビット数を確保す
ることを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に本発明にかかる半導体集積回路装置は、アナログ回路
を構成するための拡散層および電極が形成された半導体
基板上に、アンチヒューズ素子を構成するための絶縁
膜、拡散層および電極が形成され、アナログ回路とアン
チヒューズ素子とを集積したことを特徴とする。
に本発明にかかる半導体集積回路装置は、アナログ回路
を構成するための拡散層および電極が形成された半導体
基板上に、アンチヒューズ素子を構成するための絶縁
膜、拡散層および電極が形成され、アナログ回路とアン
チヒューズ素子とを集積したことを特徴とする。
【０００８】ここでアンチヒューズ素子とは、初期状態
において高抵抗であり、絶縁性を示すが、耐電圧以上の
電圧をかけることにより、変性して低抵抗となり導通
し、電圧が除去されても変性のため導通状態が維持され
る素子のことをいう。
において高抵抗であり、絶縁性を示すが、耐電圧以上の
電圧をかけることにより、変性して低抵抗となり導通
し、電圧が除去されても変性のため導通状態が維持され
る素子のことをいう。
【０００９】かかる構成により、十分低い抵抗化電圧を
持つアンチヒューズ素子に選択的に書き込み電圧および
電流値を供給することで低抵抗化して素子を導通するこ
とができ、低い書き込み電圧を持ち、制御素子の形成が
容易なプログラマブル素子が得られ、組立後に書き込み
可能な無調化ＬＳＩが実現できる。また、専有面積の小
さいプログラマブル素子とすることができ、チップ搭載
素子数を多くすることができ、ゲインコントロール等の
ビット数を確保できる。
持つアンチヒューズ素子に選択的に書き込み電圧および
電流値を供給することで低抵抗化して素子を導通するこ
とができ、低い書き込み電圧を持ち、制御素子の形成が
容易なプログラマブル素子が得られ、組立後に書き込み
可能な無調化ＬＳＩが実現できる。また、専有面積の小
さいプログラマブル素子とすることができ、チップ搭載
素子数を多くすることができ、ゲインコントロール等の
ビット数を確保できる。
【００１０】また、上記目的を達成するために本発明に
かかる半導体集積回路装置は、アナログ回路を構成する
ための拡散層および電極が形成された半導体基板上に絶
縁膜を介して形成される第１および第２の配線層間に、
アンチヒューズ素子を構成するための絶縁層および電極
層が形成され、アナログ回路とアンチヒューズ素子とを
集積したことを特徴とする。
かかる半導体集積回路装置は、アナログ回路を構成する
ための拡散層および電極が形成された半導体基板上に絶
縁膜を介して形成される第１および第２の配線層間に、
アンチヒューズ素子を構成するための絶縁層および電極
層が形成され、アナログ回路とアンチヒューズ素子とを
集積したことを特徴とする。
【００１１】かかる構成により、十分低い抵抗化電圧を
持つアンチヒューズ素子に選択的に書き込み電圧および
電流値を供給することで低抵抗化して素子を導通するこ
とができ、低い書き込み電圧を持ち、制御素子の形成が
容易なプログラマブル素子が得られ、組立後に書き込み
可能な無調化ＬＳＩが実現できる。また、専有面積の小
さいプログラマブル素子とすることができ、チップ搭載
素子数を多くすることができ、ゲインコントロール等の
ビット数を確保できる。
持つアンチヒューズ素子に選択的に書き込み電圧および
電流値を供給することで低抵抗化して素子を導通するこ
とができ、低い書き込み電圧を持ち、制御素子の形成が
容易なプログラマブル素子が得られ、組立後に書き込み
可能な無調化ＬＳＩが実現できる。また、専有面積の小
さいプログラマブル素子とすることができ、チップ搭載
素子数を多くすることができ、ゲインコントロール等の
ビット数を確保できる。
【００１２】また、上記目的を達成するために本発明に
かかる半導体集積回路装置は、アナログ回路を構成する
ための拡散層および電極が形成された半導体基板上の平
坦化された第１の絶縁膜上に形成された第１の配線層上
に下部電極層を有し、前記下部電極上に開口部を有する
第２の絶縁膜層を有し、少なくとも前記開口部を覆うよ
うに形成されたアンチヒューズ層を有し、前記アンチヒ
ューズ層上に上部電極層、第２の配線層とを備えたこと
を特徴とする。
かかる半導体集積回路装置は、アナログ回路を構成する
ための拡散層および電極が形成された半導体基板上の平
坦化された第１の絶縁膜上に形成された第１の配線層上
に下部電極層を有し、前記下部電極上に開口部を有する
第２の絶縁膜層を有し、少なくとも前記開口部を覆うよ
うに形成されたアンチヒューズ層を有し、前記アンチヒ
ューズ層上に上部電極層、第２の配線層とを備えたこと
を特徴とする。
【００１３】かかる構成により、開口部を設けた後にア
ンチヒューズ層および上部構造が形成されるのでアンチ
ヒューズ上部電極と接触面が略同一形状となり接触面を
広く確保できる。
ンチヒューズ層および上部構造が形成されるのでアンチ
ヒューズ上部電極と接触面が略同一形状となり接触面を
広く確保できる。
【００１４】また、上記目的を達成するために本発明に
かかる半導体集積回路装置は、アナログ回路を構成する
ための拡散層および電極が形成された半導体基板上の平
坦化された第１の絶縁膜上に形成された第１の配線層上
に下部電極層およびアンチヒューズ層を有し、前記アン
チヒューズ層上に開口部を有する第２の絶縁膜層を有
し、少なくとも前記開口部を覆うように形成された上部
電極層を有し、前記上部電極の上に第２の配線層を備え
たことを特徴とする。
かかる半導体集積回路装置は、アナログ回路を構成する
ための拡散層および電極が形成された半導体基板上の平
坦化された第１の絶縁膜上に形成された第１の配線層上
に下部電極層およびアンチヒューズ層を有し、前記アン
チヒューズ層上に開口部を有する第２の絶縁膜層を有
し、少なくとも前記開口部を覆うように形成された上部
電極層を有し、前記上部電極の上に第２の配線層を備え
たことを特徴とする。
【００１５】かかる構成により、アンチヒューズ層を平
坦に形成した後、開口部を設けて上部構造を形成される
ので、アンチヒューズ層は開口部の開口径の大小、形状
によらず、開口径の微細化によるアンチヒューズ層に対
するアスぺクト比の増加の影響がない。
坦に形成した後、開口部を設けて上部構造を形成される
ので、アンチヒューズ層は開口部の開口径の大小、形状
によらず、開口径の微細化によるアンチヒューズ層に対
するアスぺクト比の増加の影響がない。
【００１６】また、上記目的を達成するために本発明に
かかる半導体集積回路装置は、アナログ回路を構成する
ための拡散層および電極が形成された半導体基板上の平
坦化された第１の絶縁膜上に形成された第１の配線層上
に下部電極層、アンチヒューズ層および上部電極層を有
し、前記上部電極層上に開口部を有する第２の絶縁膜層
を有し、少なくとも前記開口部を覆うように形成された
第２の配線層を備えたことを特徴とする。
かかる半導体集積回路装置は、アナログ回路を構成する
ための拡散層および電極が形成された半導体基板上の平
坦化された第１の絶縁膜上に形成された第１の配線層上
に下部電極層、アンチヒューズ層および上部電極層を有
し、前記上部電極層上に開口部を有する第２の絶縁膜層
を有し、少なくとも前記開口部を覆うように形成された
第２の配線層を備えたことを特徴とする。
【００１７】かかる構成により、アンチヒューズの下部
電極とアンチヒューズ層とアンチヒューズの上部電極と
を平坦に設けた後、開口部を設け、上部構造を形成され
るので、アンチヒューズ層と上下両電極と接触面が広く
なり、また、アンチヒューズ層は、開口部の開口径の大
小、開口部形状によらず、開口径の微細化によるアンチ
ヒューズ層に対するアスぺクト比の増加の影響がない。
電極とアンチヒューズ層とアンチヒューズの上部電極と
を平坦に設けた後、開口部を設け、上部構造を形成され
るので、アンチヒューズ層と上下両電極と接触面が広く
なり、また、アンチヒューズ層は、開口部の開口径の大
小、開口部形状によらず、開口径の微細化によるアンチ
ヒューズ層に対するアスぺクト比の増加の影響がない。
【００１８】
【発明の実施の形態】（実施形態１）以下、本発明の実
施形態１にかかる半導体集積回路装置について図面を参
照しながら説明する。
施形態１にかかる半導体集積回路装置について図面を参
照しながら説明する。
【００１９】図１は実施形態１にかかるアンチヒューズ
素子を利用したプログラマブル素子の断面構造の一部を
表わした断面図である。図１において、１は第１の層間
絶縁膜、２は第１のメタル配線層、３はアンチヒューズ
の下部電極、４は第２の層間絶縁膜、５はアンチヒュー
ズ層、６はアンチヒューズの上部電極、７はバリアメタ
ル層、８は第２のメタル配線層である。
素子を利用したプログラマブル素子の断面構造の一部を
表わした断面図である。図１において、１は第１の層間
絶縁膜、２は第１のメタル配線層、３はアンチヒューズ
の下部電極、４は第２の層間絶縁膜、５はアンチヒュー
ズ層、６はアンチヒューズの上部電極、７はバリアメタ
ル層、８は第２のメタル配線層である。
【００２０】本実施形態１にかかる半導体集積回路は、
ＰＲＯＭ、論理回路などのアナログ回路を構成するため
の拡散層および電極が形成された半導体基板（図示せ
ず）上に図１に示すアンチヒューズを利用した配線構造
を形成したものである。アナログ回路半導体基板上に第
１の絶縁膜１と第１のメタル配線層２、アンチヒューズ
の下部電極３を形成して平坦化し、その上に第２の層間
絶縁膜４を形成した後、開口部を設ける。その開口部に
アンチヒューズ層５、アンチヒューズの上部電極６、バ
リアメタル層７、第２のメタル配線層８を順次形成した
ものである。
ＰＲＯＭ、論理回路などのアナログ回路を構成するため
の拡散層および電極が形成された半導体基板（図示せ
ず）上に図１に示すアンチヒューズを利用した配線構造
を形成したものである。アナログ回路半導体基板上に第
１の絶縁膜１と第１のメタル配線層２、アンチヒューズ
の下部電極３を形成して平坦化し、その上に第２の層間
絶縁膜４を形成した後、開口部を設ける。その開口部に
アンチヒューズ層５、アンチヒューズの上部電極６、バ
リアメタル層７、第２のメタル配線層８を順次形成した
ものである。
【００２１】本実施形態１にかかるプログラマブル素子
は、アンチヒューズ層５が開口部に形成され、アンチヒ
ューズ上部電極６と接触面において略同一形状となり、
接触面を広く確保させている。
は、アンチヒューズ層５が開口部に形成され、アンチヒ
ューズ上部電極６と接触面において略同一形状となり、
接触面を広く確保させている。
【００２２】以上のように構成された半導体集積回路装
置について、以下その動作を説明する。例えば、アンチ
ヒューズ素子を電源電圧３Ｖの集積回路に使用する場
合、そのオフ状態、すなわち、書き込み前の信頼性とし
てアンチヒューズ層５に３Ｖ印加した場合のＴＤＤＢ
（Time Dependent Dielectric Breakdown）特性が要求
される。例えば、アンチヒューズ層５として非晶質シリ
コンを用いた場合、非晶質シリコンの膜厚７０ｎｍ程度
あれば３Ｖ印加時にばらつきも含め１０年以上のＴＤＤ
Ｂ寿命を確保するのは容易である。アンチヒューズ素子
を利用した場合のプログラミング電圧はアンチヒューズ
層５の絶縁破壊耐圧以上とする必要があるが、ここでア
ンチヒューズ層として非晶質シリコンの膜厚７０ｎｍ程
度を使用する場合では、絶縁破壊耐圧が１０±１Ｖとな
る。したがって、プログラミング電圧は１２Ｖに設定で
きる。
置について、以下その動作を説明する。例えば、アンチ
ヒューズ素子を電源電圧３Ｖの集積回路に使用する場
合、そのオフ状態、すなわち、書き込み前の信頼性とし
てアンチヒューズ層５に３Ｖ印加した場合のＴＤＤＢ
（Time Dependent Dielectric Breakdown）特性が要求
される。例えば、アンチヒューズ層５として非晶質シリ
コンを用いた場合、非晶質シリコンの膜厚７０ｎｍ程度
あれば３Ｖ印加時にばらつきも含め１０年以上のＴＤＤ
Ｂ寿命を確保するのは容易である。アンチヒューズ素子
を利用した場合のプログラミング電圧はアンチヒューズ
層５の絶縁破壊耐圧以上とする必要があるが、ここでア
ンチヒューズ層として非晶質シリコンの膜厚７０ｎｍ程
度を使用する場合では、絶縁破壊耐圧が１０±１Ｖとな
る。したがって、プログラミング電圧は１２Ｖに設定で
きる。
【００２３】アンチヒューズ素子を利用して半導体回路
組立後にプログラミングする場合にはプログラミング電
圧以上の耐圧を持つ制御素子を集積する必要がある。す
なわち、プログラミング電圧以上の電圧が印加されても
動作可能な耐圧を有するトランジスタを集積する必要が
ある。プログラミング電圧を１２Ｖに設定した場合は、
１３Ｖ以上の耐圧を有するトランジスタであれば制御素
子として動作可能である。すなわち、プログラミング電
圧を従来より比較的低く設定でき、制御素子の形成が容
易となり、組立後にプログラミング可能な無調化ＬＳＩ
を実現することが可能となる。
組立後にプログラミングする場合にはプログラミング電
圧以上の耐圧を持つ制御素子を集積する必要がある。す
なわち、プログラミング電圧以上の電圧が印加されても
動作可能な耐圧を有するトランジスタを集積する必要が
ある。プログラミング電圧を１２Ｖに設定した場合は、
１３Ｖ以上の耐圧を有するトランジスタであれば制御素
子として動作可能である。すなわち、プログラミング電
圧を従来より比較的低く設定でき、制御素子の形成が容
易となり、組立後にプログラミング可能な無調化ＬＳＩ
を実現することが可能となる。
【００２４】次に、本実施形態１にかかる半導体回路の
回路専有面積を考察する。アンチヒューズ素子の専有面
積は、第１のメタル配線層２と第２のメタル配線層８の
配線ピッチの大きい方で決まる。例えば、第１のメタル
配線層２のピッチが２.０μｍ、第２のメタル配線層８
のピッチが２.５μｍである場合は、第２のメタル配線
層８の配線ピッチの大きい方で決まり、その最小専有面
積は２.５μｍ×２.５μｍ（６.２５μｍ2）となる。す
なわち、従来例のダイオード素子と比較して専有面積が
小さくなる。さらに、組立後のプログラミング書き込み
のために従来必要であったプログラマブル素子数に応じ
た制御用パッドは必要ない。これにより、一素子構成当
たりの専有面積が小さくなり、チップに十分な数のプロ
グラマブル素子を集積可能にし、ゲインコントロール等
のビット数を確保することが可能となる。
回路専有面積を考察する。アンチヒューズ素子の専有面
積は、第１のメタル配線層２と第２のメタル配線層８の
配線ピッチの大きい方で決まる。例えば、第１のメタル
配線層２のピッチが２.０μｍ、第２のメタル配線層８
のピッチが２.５μｍである場合は、第２のメタル配線
層８の配線ピッチの大きい方で決まり、その最小専有面
積は２.５μｍ×２.５μｍ（６.２５μｍ2）となる。す
なわち、従来例のダイオード素子と比較して専有面積が
小さくなる。さらに、組立後のプログラミング書き込み
のために従来必要であったプログラマブル素子数に応じ
た制御用パッドは必要ない。これにより、一素子構成当
たりの専有面積が小さくなり、チップに十分な数のプロ
グラマブル素子を集積可能にし、ゲインコントロール等
のビット数を確保することが可能となる。
【００２５】（実施形態２）以下、本発明の実施形態２
にかかる半導体集積回路について図面を参照しながら説
明する。
にかかる半導体集積回路について図面を参照しながら説
明する。
【００２６】図２は実施形態２にかかるアンチヒューズ
素子を利用したプログラマブル素子の断面構造の一部を
表わした断面図である。図２において、１は第１の層間
絶縁膜、２は第１のメタル配線層、３はアンチヒューズ
の下部電極、４は第２の層間絶縁膜、５’はアンチヒュ
ーズ層、６’はアンチヒューズの上部電極、７’はバリ
アメタル層、８’は第２のメタル配線層である。
素子を利用したプログラマブル素子の断面構造の一部を
表わした断面図である。図２において、１は第１の層間
絶縁膜、２は第１のメタル配線層、３はアンチヒューズ
の下部電極、４は第２の層間絶縁膜、５’はアンチヒュ
ーズ層、６’はアンチヒューズの上部電極、７’はバリ
アメタル層、８’は第２のメタル配線層である。
【００２７】本実施形態２にかかる半導体集積回路は、
ＰＲＯＭ、論理回路などのアナログ回路を構成するため
の拡散層および電極が形成された半導体基板（図示せ
ず）上に図２に示すアンチヒューズを利用した配線構造
を形成したものである。アナログ回路半導体基板上に第
１の絶縁膜１と第１のメタル配線層２とアンチヒューズ
層５’とを形成して平坦化し、その上に第２の層間絶縁
膜４を形成した後、開口部を設ける。その開口部にアン
チヒューズの上部電極６’、バリアメタル層７’、第２
のメタル配線層８’を順次形成したものである。
ＰＲＯＭ、論理回路などのアナログ回路を構成するため
の拡散層および電極が形成された半導体基板（図示せ
ず）上に図２に示すアンチヒューズを利用した配線構造
を形成したものである。アナログ回路半導体基板上に第
１の絶縁膜１と第１のメタル配線層２とアンチヒューズ
層５’とを形成して平坦化し、その上に第２の層間絶縁
膜４を形成した後、開口部を設ける。その開口部にアン
チヒューズの上部電極６’、バリアメタル層７’、第２
のメタル配線層８’を順次形成したものである。
【００２８】本実施形態２にかかるプログラマブル素子
は、図１に示した実施形態１のプログラマブル素子と比
べ、アンチヒューズ層５’の形状が異なり、アンチヒュ
ーズ層５’をアンチヒューズ下部電極３上に平坦に形成
した後、開口部を設けており、アンチヒューズ層５’の
大小、形状は、開口部の開口径の大小、開口部形状によ
らず、開口径の微細化によるアンチヒューズ層５’に対
するアスぺクト比の増加の影響がない。
は、図１に示した実施形態１のプログラマブル素子と比
べ、アンチヒューズ層５’の形状が異なり、アンチヒュ
ーズ層５’をアンチヒューズ下部電極３上に平坦に形成
した後、開口部を設けており、アンチヒューズ層５’の
大小、形状は、開口部の開口径の大小、開口部形状によ
らず、開口径の微細化によるアンチヒューズ層５’に対
するアスぺクト比の増加の影響がない。
【００２９】以上のように構成された半導体集積回路装
置の動作は実施形態１と示したものと同様である。例え
ば、電源電圧３Ｖの集積回路に用いる場合、アンチヒュ
ーズ層５’として非晶質シリコンを用い、膜厚７０ｎｍ
程度があれば３Ｖ印加時にばらつきも含め１０年以上の
ＴＤＤＢ寿命を確保するのは容易である。アンチヒュー
ズのプログラミング電圧は、非晶質シリコンの膜厚７０
ｎｍ程度の場合、絶縁破壊耐圧は１０±１Ｖとなり、プ
ログラミング電圧は１２Ｖに設定できる。集積する制御
素子はプログラミング電圧以上の電圧が印加されても動
作可能な耐圧を有するトランジスタとする必要があるの
で１３Ｖ以上の耐圧を有するトランジスタであれば制御
素子として動作可能である。すなわち、プログラミング
電圧を比較的低く設定でき、制御素子の形成が容易とな
り、組立後にプログラミング可能な無調化ＬＳＩを実現
することが可能となる。
置の動作は実施形態１と示したものと同様である。例え
ば、電源電圧３Ｖの集積回路に用いる場合、アンチヒュ
ーズ層５’として非晶質シリコンを用い、膜厚７０ｎｍ
程度があれば３Ｖ印加時にばらつきも含め１０年以上の
ＴＤＤＢ寿命を確保するのは容易である。アンチヒュー
ズのプログラミング電圧は、非晶質シリコンの膜厚７０
ｎｍ程度の場合、絶縁破壊耐圧は１０±１Ｖとなり、プ
ログラミング電圧は１２Ｖに設定できる。集積する制御
素子はプログラミング電圧以上の電圧が印加されても動
作可能な耐圧を有するトランジスタとする必要があるの
で１３Ｖ以上の耐圧を有するトランジスタであれば制御
素子として動作可能である。すなわち、プログラミング
電圧を比較的低く設定でき、制御素子の形成が容易とな
り、組立後にプログラミング可能な無調化ＬＳＩを実現
することが可能となる。
【００３０】また、アンチヒューズ素子の専有面積は実
施形態１と同様であり、第１のメタル配線層２と第２の
メタル配線層８’の配線ピッチの大きい方で決まり、例
えば第１のメタル配線層２のピッチが２.０μｍ、第２
のメタル配線層８’のピッチが２.５μｍである場合
は、第２のメタル配線層８’の配線ピッチで決まり、そ
の最小専有面積は２.５μｍ×２.５μｍ（６.２５μ
ｍ2）となる。すなわち、従来例のダイオード素子と比
較して専有面積が小さくなり、さらに組立後にプログラ
ミング可能のため素子数に応じた制御用パッドは必要な
い。これにより十分な素子数を集積可能にし、ゲインコ
ントロール等のビット数を確保することが可能となる。
施形態１と同様であり、第１のメタル配線層２と第２の
メタル配線層８’の配線ピッチの大きい方で決まり、例
えば第１のメタル配線層２のピッチが２.０μｍ、第２
のメタル配線層８’のピッチが２.５μｍである場合
は、第２のメタル配線層８’の配線ピッチで決まり、そ
の最小専有面積は２.５μｍ×２.５μｍ（６.２５μ
ｍ2）となる。すなわち、従来例のダイオード素子と比
較して専有面積が小さくなり、さらに組立後にプログラ
ミング可能のため素子数に応じた制御用パッドは必要な
い。これにより十分な素子数を集積可能にし、ゲインコ
ントロール等のビット数を確保することが可能となる。
【００３１】（実施形態３）以下、本発明の半導体集積
回路装置にかかる実施形態３について図面を参照しなが
ら説明する。
回路装置にかかる実施形態３について図面を参照しなが
ら説明する。
【００３２】図３は実施形態３にかかるアンチヒューズ
素子を利用したプログラマブル素子の断面構造の一部を
表わした断面図である。図３において、１は第１の層間
絶縁膜、２は第１のメタル配線層、３はアンチヒューズ
の下部電極、４は第２の層間絶縁膜、５”はアンチヒュ
ーズ層、６”はアンチヒューズの上部電極、７”はバリ
アメタル層、８”は第２のメタル配線層である。
素子を利用したプログラマブル素子の断面構造の一部を
表わした断面図である。図３において、１は第１の層間
絶縁膜、２は第１のメタル配線層、３はアンチヒューズ
の下部電極、４は第２の層間絶縁膜、５”はアンチヒュ
ーズ層、６”はアンチヒューズの上部電極、７”はバリ
アメタル層、８”は第２のメタル配線層である。
【００３３】本実施形態３にかかる半導体集積回路はＰ
ＲＯＭ、論理回路などのアナログ回路を構成するための
拡散層および電極が形成された半導体基板（図示せず）
上に図３に示すアンチヒューズを利用した配線構造を形
成したものである。アナログ回路半導体基板上に第１の
絶縁膜１、第１のメタル配線層２、アンチヒューズ層
５”、アンチヒューズの上部電極６”を順次形成して平
坦化し、その上に第２の層間絶縁膜４を形成した後、開
口部を設ける。その開口部にバリアメタル層７”、第２
のメタル配線層８”を順次形成したものである。
ＲＯＭ、論理回路などのアナログ回路を構成するための
拡散層および電極が形成された半導体基板（図示せず）
上に図３に示すアンチヒューズを利用した配線構造を形
成したものである。アナログ回路半導体基板上に第１の
絶縁膜１、第１のメタル配線層２、アンチヒューズ層
５”、アンチヒューズの上部電極６”を順次形成して平
坦化し、その上に第２の層間絶縁膜４を形成した後、開
口部を設ける。その開口部にバリアメタル層７”、第２
のメタル配線層８”を順次形成したものである。
【００３４】本実施形態３にかかるプログラマブル素子
は、図１に示した実施形態１、図２に示した実施形態２
のプログラマブル素子と比べ、アンチヒューズの下部電
極４とアンチヒューズ層５”とアンチヒューズの上部電
極６”とが平坦に設けられており、上下両電極と接触面
が広くなっており、またアンチヒューズ層５”の大小、
形状は、開口部の開口径の大小、開口部形状によらず、
開口径の微細化によるアンチヒューズ層５”に対するア
スぺクト比の増加の影響がない。
は、図１に示した実施形態１、図２に示した実施形態２
のプログラマブル素子と比べ、アンチヒューズの下部電
極４とアンチヒューズ層５”とアンチヒューズの上部電
極６”とが平坦に設けられており、上下両電極と接触面
が広くなっており、またアンチヒューズ層５”の大小、
形状は、開口部の開口径の大小、開口部形状によらず、
開口径の微細化によるアンチヒューズ層５”に対するア
スぺクト比の増加の影響がない。
【００３５】以上のように構成された半導体集積回路装
置の動作は実施形態１と示したものと同様である。例え
ば、電源電圧３Ｖの集積回路に用いる場合、アンチヒュ
ーズ層５”として非晶質シリコンを用い、膜厚７０ｎｍ
程度があれば３Ｖ印加時にばらつきも含め１０年以上の
ＴＤＤＢ寿命を確保するのは容易である。アンチヒュー
ズのプログラミング電圧は、非晶質シリコンの膜厚７０
ｎｍ程度の場合、絶縁破壊耐圧は１０±１Ｖとなり、プ
ログラミング電圧は１２Ｖに設定できる。集積する制御
素子はプログラミング電圧以上の電圧が印加されても動
作可能な耐圧を有するトランジスタとする必要があるの
で１３Ｖ以上の耐圧を有するトランジスタであれば制御
素子として動作可能である。すなわち、プログラミング
電圧を比較的低く設定でき、制御素子の形成が容易とな
り、組立後にプログラミング可能な無調化ＬＳＩを実現
することが可能となる。
置の動作は実施形態１と示したものと同様である。例え
ば、電源電圧３Ｖの集積回路に用いる場合、アンチヒュ
ーズ層５”として非晶質シリコンを用い、膜厚７０ｎｍ
程度があれば３Ｖ印加時にばらつきも含め１０年以上の
ＴＤＤＢ寿命を確保するのは容易である。アンチヒュー
ズのプログラミング電圧は、非晶質シリコンの膜厚７０
ｎｍ程度の場合、絶縁破壊耐圧は１０±１Ｖとなり、プ
ログラミング電圧は１２Ｖに設定できる。集積する制御
素子はプログラミング電圧以上の電圧が印加されても動
作可能な耐圧を有するトランジスタとする必要があるの
で１３Ｖ以上の耐圧を有するトランジスタであれば制御
素子として動作可能である。すなわち、プログラミング
電圧を比較的低く設定でき、制御素子の形成が容易とな
り、組立後にプログラミング可能な無調化ＬＳＩを実現
することが可能となる。
【００３６】また、アンチヒューズ素子の専有面積は実
施形態１と同様であり、第１のメタル配線層２と第２の
メタル配線層８”の配線ピッチの大きい方で決まり、例
えば第１のメタル配線層２のピッチが２.０μｍ、第２
のメタル配線層８”のピッチが２.５μｍである場合は
第２のメタル配線層８”の配線ピッチで決まり、その最
小専有面積は２.５μｍ×２.５μｍ（６.２５μｍ2）と
なる。すなわち、従来例のダイオード素子と比較して専
有面積が小さくなり、さらに組立後にプログラミング可
能のため素子数に応じた制御用パッドは必要ない。これ
により十分な素子数を集積可能にし、ゲインコントロー
ル等のビット数を確保することが可能となる。
施形態１と同様であり、第１のメタル配線層２と第２の
メタル配線層８”の配線ピッチの大きい方で決まり、例
えば第１のメタル配線層２のピッチが２.０μｍ、第２
のメタル配線層８”のピッチが２.５μｍである場合は
第２のメタル配線層８”の配線ピッチで決まり、その最
小専有面積は２.５μｍ×２.５μｍ（６.２５μｍ2）と
なる。すなわち、従来例のダイオード素子と比較して専
有面積が小さくなり、さらに組立後にプログラミング可
能のため素子数に応じた制御用パッドは必要ない。これ
により十分な素子数を集積可能にし、ゲインコントロー
ル等のビット数を確保することが可能となる。
【００３７】
【発明の効果】以上のように本発明は、組立後にプログ
ラミング可能な無調化ＬＳＩを実現し、検査歩留まりの
低下を防止できる。また、十分な数のプログラマブル素
子を集積可能にし、ゲインコントロール等のビット数を
確保することが可能となる。
ラミング可能な無調化ＬＳＩを実現し、検査歩留まりの
低下を防止できる。また、十分な数のプログラマブル素
子を集積可能にし、ゲインコントロール等のビット数を
確保することが可能となる。
【００３８】アンチヒューズ層を開口部を設けた後に形
成すれば、アンチヒューズ上部電極と接触面において略
同一形状として接触面を広く確保できる。
成すれば、アンチヒューズ上部電極と接触面において略
同一形状として接触面を広く確保できる。
【００３９】アンチヒューズ層を平坦に形成した後、開
口部を設けて上部構造を形成すれば、アンチヒューズ層
は、開口部の開口径の大小、形状によらず、開口径の微
細化によるアンチヒューズ層に対するアスぺクト比の増
加の影響がない。
口部を設けて上部構造を形成すれば、アンチヒューズ層
は、開口部の開口径の大小、形状によらず、開口径の微
細化によるアンチヒューズ層に対するアスぺクト比の増
加の影響がない。
【００４０】アンチヒューズの下部電極とアンチヒュー
ズ層とアンチヒューズの上部電極とを平坦に設けた後、
開口部を設け、上部構造を形成すれば、アンチヒューズ
層と上下両電極と接触面が広くなり、また、アンチヒュ
ーズ層は、開口部の開口径の大小、開口部形状によら
ず、開口径の微細化によるアンチヒューズ層に対するア
スぺクト比の増加の影響がない。
ズ層とアンチヒューズの上部電極とを平坦に設けた後、
開口部を設け、上部構造を形成すれば、アンチヒューズ
層と上下両電極と接触面が広くなり、また、アンチヒュ
ーズ層は、開口部の開口径の大小、開口部形状によら
ず、開口径の微細化によるアンチヒューズ層に対するア
スぺクト比の増加の影響がない。
【図１】本発明の実施形態１におけるプログラマブル素
子の断面図
子の断面図
【図２】本発明の実施形態２におけるプログラマブル素
子の断面図
子の断面図
【図３】本発明の実施形態３におけるプログラマブル素
子の断面図
子の断面図
【図４】従来例のプログラマブル素子の断面図
１ 第１の層間絶縁膜 ２ 第１のメタル配線層 ３ アンチヒューズの下部電極 ４ 第２の層間絶縁膜 ５，５’，５” アンチヒューズ層 ６，６’，６” アンチヒューズの上部電極 ７，７’，７” バリアメタル層 ８，８’，８” 第２のメタル配線層
Claims (5)
- 【請求項１】 アナログ回路を構成するための拡散層お
よび電極が形成された半導体基板上に、アンチヒューズ
素子を構成するための絶縁膜、拡散層および電極が形成
され、アナログ回路とアンチヒューズ素子とを集積した
ことを特徴とする半導体集積回路装置。 - 【請求項２】 アナログ回路を構成するための拡散層お
よび電極が形成された半導体基板上に絶縁膜を介して形
成される第１および第２の配線層間に、アンチヒューズ
素子を構成するための絶縁層および電極層が形成され、
アナログ回路とアンチヒューズ素子とを集積したことを
特徴とする半導体集積回路装置。 - 【請求項３】 アナログ回路を構成するための拡散層お
よび電極が形成された半導体基板上の平坦化された第１
の絶縁膜上に形成された第１の配線層上に下部電極層を
有し、前記下部電極上に開口部を有する第２の絶縁膜層
を有し、少なくとも前記開口部を覆うように形成された
アンチヒューズ層を有し、前記アンチヒューズ層上に上
部電極層、第２の配線層とを備えたことを特徴とする半
導体集積回路装置。 - 【請求項４】 アナログ回路を構成するための拡散層お
よび電極が形成された半導体基板上の平坦化された第１
の絶縁膜上に形成された第１の配線層上に下部電極層お
よびアンチヒューズ層を有し、前記アンチヒューズ層上
に開口部を有する第２の絶縁膜層を有し、少なくとも前
記開口部を覆うように形成された上部電極層を有し、前
記上部電極の上に第２の配線層を備えたことを特徴とす
る半導体集積回路装置。 - 【請求項５】 アナログ回路を構成するための拡散層お
よび電極が形成された半導体基板上の平坦化された第１
の絶縁膜上に形成された第１の配線層上に下部電極層、
アンチヒューズ層および上部電極層を有し、前記上部電
極層上に開口部を有する第２の絶縁膜層を有し、少なく
とも前記開口部を覆うように形成された第２の配線層を
備えたことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31560997A JPH11150187A (ja) | 1997-11-17 | 1997-11-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31560997A JPH11150187A (ja) | 1997-11-17 | 1997-11-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11150187A true JPH11150187A (ja) | 1999-06-02 |
Family
ID=18067426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31560997A Pending JPH11150187A (ja) | 1997-11-17 | 1997-11-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11150187A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015148944A1 (en) * | 2014-03-27 | 2015-10-01 | Qualcomm Incorporated | Integrated circuit device featuring an antifuse and method of making same |
| US9502424B2 (en) | 2012-06-29 | 2016-11-22 | Qualcomm Incorporated | Integrated circuit device featuring an antifuse and method of making same |
| US9842802B2 (en) | 2012-06-29 | 2017-12-12 | Qualcomm Incorporated | Integrated circuit device featuring an antifuse and method of making same |
-
1997
- 1997-11-17 JP JP31560997A patent/JPH11150187A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9502424B2 (en) | 2012-06-29 | 2016-11-22 | Qualcomm Incorporated | Integrated circuit device featuring an antifuse and method of making same |
| US9842802B2 (en) | 2012-06-29 | 2017-12-12 | Qualcomm Incorporated | Integrated circuit device featuring an antifuse and method of making same |
| WO2015148944A1 (en) * | 2014-03-27 | 2015-10-01 | Qualcomm Incorporated | Integrated circuit device featuring an antifuse and method of making same |
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