JPH11146279A - Ｃｃｄ撮像装置 - Google Patents
Ｃｃｄ撮像装置Info
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- JPH11146279A JPH11146279A JP9301941A JP30194197A JPH11146279A JP H11146279 A JPH11146279 A JP H11146279A JP 9301941 A JP9301941 A JP 9301941A JP 30194197 A JP30194197 A JP 30194197A JP H11146279 A JPH11146279 A JP H11146279A
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Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】
【課題】 電荷−電圧変換部の変換効率を下げることな
く、カップリングＶ0 を小さくすることを目的とする。 【解決手段】 ２相の水平クロックパルスφＨ１，φＨ
２でＣＣＤ撮像素子１の水平ＣＣＤを駆動すると共にこ
の水平ＣＣＤの最終のチャンネル部の信号電荷を水平出
力ゲートＨＯＧを通して電荷−電圧変換部ＦＤに転送す
るようにしたＣＣＤ撮像装置において、この水平出力ゲ
ートＨＯＧの水平出力ゲート電極１６にこの水平ＣＣＤ
の最終のチャンネル部に供給する水平クロックパルスφ
ＬＨと逆相のクロックパルスφＨＯＧを供給するように
したものである。
く、カップリングＶ0 を小さくすることを目的とする。 【解決手段】 ２相の水平クロックパルスφＨ１，φＨ
２でＣＣＤ撮像素子１の水平ＣＣＤを駆動すると共にこ
の水平ＣＣＤの最終のチャンネル部の信号電荷を水平出
力ゲートＨＯＧを通して電荷−電圧変換部ＦＤに転送す
るようにしたＣＣＤ撮像装置において、この水平出力ゲ
ートＨＯＧの水平出力ゲート電極１６にこの水平ＣＣＤ
の最終のチャンネル部に供給する水平クロックパルスφ
ＬＨと逆相のクロックパルスφＨＯＧを供給するように
したものである。
Description
【０００１】
【発明の属する技術分野】本発明はＣＣＤ撮像素子を使
用したＣＣＤ撮像装置に関する。
用したＣＣＤ撮像装置に関する。
【０００２】
【従来の技術】一般に図５に示す如き、ＣＣＤ撮像素子
を使用したＣＣＤ撮像装置が提案されている。図５にお
いて、１はインターライントランスファ方式のＣＣＤ撮
像素子を示し、このＣＣＤ撮像素子１の出力映像信号を
ＭＯＳ電界効果トランジスタのソースホロワ増幅回路２
を介して、信号処理回路３に供給し、この信号処理回路
３で所定の信号処理を行い所定の映像信号を得、この映
像信号を映像信号出力端子３ａに供給する如くする。
を使用したＣＣＤ撮像装置が提案されている。図５にお
いて、１はインターライントランスファ方式のＣＣＤ撮
像素子を示し、このＣＣＤ撮像素子１の出力映像信号を
ＭＯＳ電界効果トランジスタのソースホロワ増幅回路２
を介して、信号処理回路３に供給し、この信号処理回路
３で所定の信号処理を行い所定の映像信号を得、この映
像信号を映像信号出力端子３ａに供給する如くする。
【０００３】また、４は同期信号発生回路を示し、この
同期信号発生回路４よりの水平及び垂直同期信号を信号
処理回路３に供給すると共にこの同期信号発生回路４よ
りの水平及び垂直同期信号をタイミングジェネレータ回
路５に供給する如くする。また信号処理回路３のクロッ
クパルスをこのタイミングジェネレータ回路５に供給す
る。
同期信号発生回路４よりの水平及び垂直同期信号を信号
処理回路３に供給すると共にこの同期信号発生回路４よ
りの水平及び垂直同期信号をタイミングジェネレータ回
路５に供給する如くする。また信号処理回路３のクロッ
クパルスをこのタイミングジェネレータ回路５に供給す
る。
【０００４】このタイミングジェネレータ回路５はこの
水平及び垂直同期信号に同期したＣＣＤ撮像素子１の垂
直ＣＣＤを駆動する４相の垂直クロックパルスφＶ１，
φＶ２，φＶ３，φＶ４と、このＣＣＤ撮像素子１の水
平ＣＣＤを駆動する２相の水平クロックパルスφＨ１，
φＨ２と、この水平クロックパルスφＨ１と同相の水平
ラストチャンネル用クロックパルスφＬＨと、フローテ
ィングディフージョンＦＤの信号電荷をリセットドレイ
ンＲＤに捨て（リセット）るリセットゲートパルスφＲ
Ｇとを発生し、このタイミングジェネレータ回路５が発
生する４相の垂直クロックパルスφＶ１〜φＶ４、２相
の水平クロックパルスφＨ１，φＨ２、水平ラストチャ
ンネル用クロックパルスφＬＨ及びリセットゲートパル
スφＲＧをＣＣＤ撮像素子１に供給し、このＣＣＤ撮像
素子１が所定の動作をする如くする。
水平及び垂直同期信号に同期したＣＣＤ撮像素子１の垂
直ＣＣＤを駆動する４相の垂直クロックパルスφＶ１，
φＶ２，φＶ３，φＶ４と、このＣＣＤ撮像素子１の水
平ＣＣＤを駆動する２相の水平クロックパルスφＨ１，
φＨ２と、この水平クロックパルスφＨ１と同相の水平
ラストチャンネル用クロックパルスφＬＨと、フローテ
ィングディフージョンＦＤの信号電荷をリセットドレイ
ンＲＤに捨て（リセット）るリセットゲートパルスφＲ
Ｇとを発生し、このタイミングジェネレータ回路５が発
生する４相の垂直クロックパルスφＶ１〜φＶ４、２相
の水平クロックパルスφＨ１，φＨ２、水平ラストチャ
ンネル用クロックパルスφＬＨ及びリセットゲートパル
スφＲＧをＣＣＤ撮像素子１に供給し、このＣＣＤ撮像
素子１が所定の動作をする如くする。
【０００５】このＣＣＤ撮像素子１の水平転送レジスタ
を構成する水平ＣＣＤの出力部の断面構造例を図６Ａに
示す。この図６Ａにつき説明するに、１０はＮ形シリコ
ン基板、１１はＰ形層より成るＰウエル、１２はＰウエ
ル１１上に形成されたＮ形領域である。
を構成する水平ＣＣＤの出力部の断面構造例を図６Ａに
示す。この図６Ａにつき説明するに、１０はＮ形シリコ
ン基板、１１はＰ形層より成るＰウエル、１２はＰウエ
ル１１上に形成されたＮ形領域である。
【０００６】この図６Ａにおいては、このＮ形領域１２
の水平方向に第１の転送部Ｔ１及び第１の蓄積部Ｓ１と
第２の転送部Ｔ２及び第２の蓄積部Ｓ２とを所定数交互
に配すると共にこの第１の転送部Ｔ１及び第１の蓄積部
Ｓ１上にＳｉＯ2 等の絶縁層１３を介して配された第１
の転送電極１４ａ及び第１の蓄積電極１４ｂと第２の転
送部Ｔ２及び第２の蓄積部Ｓ２上に、この絶縁層１３を
介して配された第２の転送電極１５ａ及び第２の蓄積電
極１５ｂとを所定数交互に配する。
の水平方向に第１の転送部Ｔ１及び第１の蓄積部Ｓ１と
第２の転送部Ｔ２及び第２の蓄積部Ｓ２とを所定数交互
に配すると共にこの第１の転送部Ｔ１及び第１の蓄積部
Ｓ１上にＳｉＯ2 等の絶縁層１３を介して配された第１
の転送電極１４ａ及び第１の蓄積電極１４ｂと第２の転
送部Ｔ２及び第２の蓄積部Ｓ２上に、この絶縁層１３を
介して配された第２の転送電極１５ａ及び第２の蓄積電
極１５ｂとを所定数交互に配する。
【０００７】この第１及び第２の転送電極１４ａ及び１
５ａの下部に対応するＮ形領域１２にＰ形不純物をイオ
ン注入してＮ- 形領域１２ａを形成し、このＮ形領域１
２のＮ形不純物濃度を下げポテンシャルに段差を発生さ
せ、２相駆動での信号電荷の転送方向（図６Ａでは左方
向）を決定する。
５ａの下部に対応するＮ形領域１２にＰ形不純物をイオ
ン注入してＮ- 形領域１２ａを形成し、このＮ形領域１
２のＮ形不純物濃度を下げポテンシャルに段差を発生さ
せ、２相駆動での信号電荷の転送方向（図６Ａでは左方
向）を決定する。
【０００８】また、第１の転送電極１４ａ及び第１の蓄
積電極１４ｂを互に接続し、この接続点１４ｃに２相の
水平クロックパルスφＨ１，φＨ２の第１の水平クロッ
クパルスφＨ１を供給する如くすると共に第２の転送電
極１５ａ及び第２の蓄積電極１５ｂを互いに接続し、こ
の接続点１５ｃに２相の水平クロックパルスφＨ１，φ
Ｈ２の第２の水平クロックパルスφＨ２を供給する如く
する。この図６Ａ例では水平ＣＣＤの最終のチャンネル
部を構成する第１の転送電極１４ａ及び第１の蓄積電極
１４ｂの互いの接続点１４ｄに第１の水平クロックパル
スφＨ１と同相のこの第１の水平クロックパルスφＨ１
とは別に形成された水平ラストチャンネル用クロックパ
ルスφＬＨを供給する如くする。
積電極１４ｂを互に接続し、この接続点１４ｃに２相の
水平クロックパルスφＨ１，φＨ２の第１の水平クロッ
クパルスφＨ１を供給する如くすると共に第２の転送電
極１５ａ及び第２の蓄積電極１５ｂを互いに接続し、こ
の接続点１５ｃに２相の水平クロックパルスφＨ１，φ
Ｈ２の第２の水平クロックパルスφＨ２を供給する如く
する。この図６Ａ例では水平ＣＣＤの最終のチャンネル
部を構成する第１の転送電極１４ａ及び第１の蓄積電極
１４ｂの互いの接続点１４ｄに第１の水平クロックパル
スφＨ１と同相のこの第１の水平クロックパルスφＨ１
とは別に形成された水平ラストチャンネル用クロックパ
ルスφＬＨを供給する如くする。
【０００９】この水平ラストチャンネル用クロックパル
スφＬＨを接続点１４ｄに供給したときは、この水平ラ
ストチャンネル用クロックパルスφＬＨは所定数の接続
点１４ｃに供給する第１の水平クロックパルスφＨ１よ
り立上り、立下りが急峻なものとなり、その後の信号処
理を良好なものとできる。
スφＬＨを接続点１４ｄに供給したときは、この水平ラ
ストチャンネル用クロックパルスφＬＨは所定数の接続
点１４ｃに供給する第１の水平クロックパルスφＨ１よ
り立上り、立下りが急峻なものとなり、その後の信号処
理を良好なものとできる。
【００１０】この水平ＣＣＤの最終のチャンネル部を構
成する第１の蓄積電極１４ｂに隣接し互いに絶縁して、
水平出力ゲート（ＨＯＧ）電極１６を設け、この水平出
力ゲート電極１６に端子１６ａより例えば接地電位等の
直流電位を供給する如くする。
成する第１の蓄積電極１４ｂに隣接し互いに絶縁して、
水平出力ゲート（ＨＯＧ）電極１６を設け、この水平出
力ゲート電極１６に端子１６ａより例えば接地電位等の
直流電位を供給する如くする。
【００１１】また、１７はＮ形領域１２内に設けたフロ
ーティングディフュージョンＦＤのキャパシタＣFDを構
成するＮ+ 形領域を示し、このＮ+ 形領域１７よりバッ
ファアンプ１８を介して出力端子１９を導出し、この出
力端子１９より出力映像信号を得る如くする。
ーティングディフュージョンＦＤのキャパシタＣFDを構
成するＮ+ 形領域を示し、このＮ+ 形領域１７よりバッ
ファアンプ１８を介して出力端子１９を導出し、この出
力端子１９より出力映像信号を得る如くする。
【００１２】２０は、このフローティングディフュージ
ョンのキャパシタＣFDを構成するＮ+ 形領域１７に所定
間隔離してＮ形領域１２内に形成したリセットドレイン
ＲＤを構成するＮ+ 形領域を示し、このＮ+ 形領域２０
に端子２０ａよりリセットドレインバイアスを供給する
如くする。
ョンのキャパシタＣFDを構成するＮ+ 形領域１７に所定
間隔離してＮ形領域１２内に形成したリセットドレイン
ＲＤを構成するＮ+ 形領域を示し、このＮ+ 形領域２０
に端子２０ａよりリセットドレインバイアスを供給する
如くする。
【００１３】このフローティングディフュージョンＦＤ
のキャパシタＣFDを構成するＮ+ 形領域１７とリセット
ドレインＲＤを構成するＮ+ 形領域２０と間のＮ形領域
１２内のリセットゲートＲＧ部の上面に絶縁層１３を介
してリセットゲート電極２１を設け、このリセットゲー
ト電極２１に端子２１ａよりリセットゲートパルスφＲ
Ｇを供給する如くする。
のキャパシタＣFDを構成するＮ+ 形領域１７とリセット
ドレインＲＤを構成するＮ+ 形領域２０と間のＮ形領域
１２内のリセットゲートＲＧ部の上面に絶縁層１３を介
してリセットゲート電極２１を設け、このリセットゲー
ト電極２１に端子２１ａよりリセットゲートパルスφＲ
Ｇを供給する如くする。
【００１４】この場合従来のＣＣＤ撮像装置の第１の水
平クロックパルスφＨ１と第２の水平クロックパルスφ
Ｈ２とは図７Ａに実線及び破線で示す如く互いに逆相の
クロックパルスであり、またリセットゲートパルスφＲ
Ｇは図７Ｂに示す如く第１の水平クロックパルスφＨ１
に同期して立上り、この第１の水平クロックパルスφＨ
１の略半分の期間のパルスである。
平クロックパルスφＨ１と第２の水平クロックパルスφ
Ｈ２とは図７Ａに実線及び破線で示す如く互いに逆相の
クロックパルスであり、またリセットゲートパルスφＲ
Ｇは図７Ｂに示す如く第１の水平クロックパルスφＨ１
に同期して立上り、この第１の水平クロックパルスφＨ
１の略半分の期間のパルスである。
【００１５】この図７のｔ１時の第１の水平クロックパ
ルスφＨ１（水平ラストチャンネル用クロックパルスφ
ＬＨ）がローレベル“Ｌ”で、第２の水平クロックパル
スφＨ２がハイレベル“Ｈ”、リセットゲートパルスφ
ＲＧがローレベル“Ｌ”のときは、水平ＣＣＤの出力部
のポテンシャル分布は図６Ｂに示す如くなり、このとき
は水平ＣＣＤ即ち水平転送レジスタの最終のチャンネル
部の信号電荷Ｑが水平出力ゲートＨＯＧを介してフロー
ティングディフュージョンＦＤのキャパシタＣFDを構成
するＮ+ 形領域１７に転送され、このとき出力端子１９
に図７Ｃに示す如く、電荷−電圧変換された映像データ
Ｄ0 が得られる。また、このときは第１の蓄積部Ｓ１の
信号電荷Ｑが次の第２の蓄積部Ｓ２に転送される。
ルスφＨ１（水平ラストチャンネル用クロックパルスφ
ＬＨ）がローレベル“Ｌ”で、第２の水平クロックパル
スφＨ２がハイレベル“Ｈ”、リセットゲートパルスφ
ＲＧがローレベル“Ｌ”のときは、水平ＣＣＤの出力部
のポテンシャル分布は図６Ｂに示す如くなり、このとき
は水平ＣＣＤ即ち水平転送レジスタの最終のチャンネル
部の信号電荷Ｑが水平出力ゲートＨＯＧを介してフロー
ティングディフュージョンＦＤのキャパシタＣFDを構成
するＮ+ 形領域１７に転送され、このとき出力端子１９
に図７Ｃに示す如く、電荷−電圧変換された映像データ
Ｄ0 が得られる。また、このときは第１の蓄積部Ｓ１の
信号電荷Ｑが次の第２の蓄積部Ｓ２に転送される。
【００１６】また、この図７のｔ２時の第１の水平クロ
ックパルスφＨ１（水平ラストチャンネル用クロックパ
ルスφＬＨ）がハイレベル“Ｈ”で、第２の水平クロッ
クパルスφＨ２がローレベル“Ｌ”、リセットゲートパ
ルスφＲＧがハイレベル“Ｈ”のときは、水平ＣＣＤの
出力部のポテンシャル分布は図６Ｃに示す如くなり、こ
のときはリセットゲートＲＧがオンとなり、フローティ
ングディフュージョンＦＤのキャパシタＣFDの信号電荷
はリセットドレインＲＤに捨て（リセット）られ、この
ときは第２の蓄積部Ｓ２の信号電荷Ｑが次の第１の蓄積
部Ｓ１に転送される。
ックパルスφＨ１（水平ラストチャンネル用クロックパ
ルスφＬＨ）がハイレベル“Ｈ”で、第２の水平クロッ
クパルスφＨ２がローレベル“Ｌ”、リセットゲートパ
ルスφＲＧがハイレベル“Ｈ”のときは、水平ＣＣＤの
出力部のポテンシャル分布は図６Ｃに示す如くなり、こ
のときはリセットゲートＲＧがオンとなり、フローティ
ングディフュージョンＦＤのキャパシタＣFDの信号電荷
はリセットドレインＲＤに捨て（リセット）られ、この
ときは第２の蓄積部Ｓ２の信号電荷Ｑが次の第１の蓄積
部Ｓ１に転送される。
【００１７】更に、この図７のｔ３時の第１の水平クロ
ックパルスφＨ１（水平ラストチャンネル用クロックパ
ルスφＬＨ）がハイレベル“Ｈ”で、第２の水平クロッ
クパルスφＨ２がローレベル“Ｌ”、リセットゲートパ
ルスφＲＧがローレベル“Ｌ”のときは、水平ＣＣＤの
出力部のポテンシャル分布は図６Ｄに示す如くなり、リ
セットゲートＲＧのリセット動作が終了する。このとき
出力端子１９に得られる信号は図７Ｃに示す如くリセッ
トレベル（プリチャージレベル）Ｒ0 となる。このとき
は信号電荷Ｑはｔ２時の状態が保持される。
ックパルスφＨ１（水平ラストチャンネル用クロックパ
ルスφＬＨ）がハイレベル“Ｈ”で、第２の水平クロッ
クパルスφＨ２がローレベル“Ｌ”、リセットゲートパ
ルスφＲＧがローレベル“Ｌ”のときは、水平ＣＣＤの
出力部のポテンシャル分布は図６Ｄに示す如くなり、リ
セットゲートＲＧのリセット動作が終了する。このとき
出力端子１９に得られる信号は図７Ｃに示す如くリセッ
トレベル（プリチャージレベル）Ｒ0 となる。このとき
は信号電荷Ｑはｔ２時の状態が保持される。
【００１８】従って上述においては水平ＣＣＤ即ち水平
転送レジスタを転送してきた信号電荷Ｑは水平クロック
パルスφＨ１（φＬＨ），φＨ２の１ビット毎に水平出
力ゲートＨＯＧを通ってフローティングディフュージョ
ンＦＤのキャパシタＣFDに転送され、電荷−電圧変換さ
れて出力端子１９に映像データＤ0 が得られる。
転送レジスタを転送してきた信号電荷Ｑは水平クロック
パルスφＨ１（φＬＨ），φＨ２の１ビット毎に水平出
力ゲートＨＯＧを通ってフローティングディフュージョ
ンＦＤのキャパシタＣFDに転送され、電荷−電圧変換さ
れて出力端子１９に映像データＤ0 が得られる。
【００１９】また、このフローティングディフュージョ
ンＦＤのキャパシタＣFDの信号電荷Ｑはリセットゲート
パルスφＲＧの１ビット毎にリセットドレインＲＤに捨
て（リセット）られる。従って、出力端子１９に図７Ｃ
に示す如き出力映像信号を得ることができる。
ンＦＤのキャパシタＣFDの信号電荷Ｑはリセットゲート
パルスφＲＧの１ビット毎にリセットドレインＲＤに捨
て（リセット）られる。従って、出力端子１９に図７Ｃ
に示す如き出力映像信号を得ることができる。
【００２０】
【発明が解決しようとする課題】ところで出力端子１９
に得られる出力映像信号の暗時の波形例を図８Ｂに示す
（図８Ａは水平ラストチャンネル用クロックパルスであ
る）。この暗時の出力映像信号の波形としてはリセット
レベル（プリチャージレベル）Ｒ0 と映像データＤ0 の
レベルとの差所謂カップリングＶ0 が小さい方が望まし
い。
に得られる出力映像信号の暗時の波形例を図８Ｂに示す
（図８Ａは水平ラストチャンネル用クロックパルスであ
る）。この暗時の出力映像信号の波形としてはリセット
レベル（プリチャージレベル）Ｒ0 と映像データＤ0 の
レベルとの差所謂カップリングＶ0 が小さい方が望まし
い。
【００２１】これはＣＣＤ撮像素子１の出力映像信号の
信号処理の過程において雑音を除去するために相関２重
サンプリング（ＣＤＳ）を行っている。この相関２重サ
ンプリングにおいてはこのリセットレベル（プリチャー
ジレベル）Ｒ0 と映像データＤ0 とをサンプリングホー
ルドしてそれらを減算している。
信号処理の過程において雑音を除去するために相関２重
サンプリング（ＣＤＳ）を行っている。この相関２重サ
ンプリングにおいてはこのリセットレベル（プリチャー
ジレベル）Ｒ0 と映像データＤ0 とをサンプリングホー
ルドしてそれらを減算している。
【００２２】この場合、この暗時のリセットレベル（プ
リチャージレベル）Ｒ0 と映像データＤ0 との差所謂カ
ップリングＶ0 が大きいときは、この相関２重サンプリ
ングの後段のアナログ信号をデジタル信号に変換するＡ
−Ｄ変換回路のデータレンジがこのカップリングＶ0 に
より小さくなってしまい、その分だけ信号処理に使用で
きる信号振幅が小さくなる不都合があるためである。
リチャージレベル）Ｒ0 と映像データＤ0 との差所謂カ
ップリングＶ0 が大きいときは、この相関２重サンプリ
ングの後段のアナログ信号をデジタル信号に変換するＡ
−Ｄ変換回路のデータレンジがこのカップリングＶ0 に
より小さくなってしまい、その分だけ信号処理に使用で
きる信号振幅が小さくなる不都合があるためである。
【００２３】例えば相関２重サンプリングの出力に１Ｖ
の信号が得られたときに、このカップリングＶ0 が例え
ば１００ｍＶであったときはデータレンジの１割が使わ
れることとなり、実際の信号処理に使える信号振幅は９
００ｍＶまでとなる。
の信号が得られたときに、このカップリングＶ0 が例え
ば１００ｍＶであったときはデータレンジの１割が使わ
れることとなり、実際の信号処理に使える信号振幅は９
００ｍＶまでとなる。
【００２４】このＣＣＤ撮像素子１においては、転送さ
れた画素情報信号である信号電荷を電荷−電圧変換部で
あるフローティングディフュージョンＦＤにて電圧に変
換するが、このときの変換効率が小さいときは、このカ
ップリングＶ0 も小さいが、このＣＣＤ撮像素子１の感
度を上げるために、この変換効率を上げた場合、この効
率に応じて、このカップリングＶ0 が大きくなる不都合
がある。
れた画素情報信号である信号電荷を電荷−電圧変換部で
あるフローティングディフュージョンＦＤにて電圧に変
換するが、このときの変換効率が小さいときは、このカ
ップリングＶ0 も小さいが、このＣＣＤ撮像素子１の感
度を上げるために、この変換効率を上げた場合、この効
率に応じて、このカップリングＶ0 が大きくなる不都合
がある。
【００２５】また、水平ＣＣＤの転送効率を向上させる
ため、もしくは転送の高速駆動をするために電荷−電圧
変換部であるフローティングディフュージョンＦＤのリ
セットのタイミングが数１０μｓと短く、位相条件が厳
しい場合において、水平ラストチャンネル用クロックパ
ルスφＬＨの立上り、立下りが急峻であることが条件と
なり、この急峻による過渡現象等がフローティングディ
フュージョンＦＤ等に影響しこれが原因となり、このカ
ップリングＶ0 が大きくなる不都合があった。
ため、もしくは転送の高速駆動をするために電荷−電圧
変換部であるフローティングディフュージョンＦＤのリ
セットのタイミングが数１０μｓと短く、位相条件が厳
しい場合において、水平ラストチャンネル用クロックパ
ルスφＬＨの立上り、立下りが急峻であることが条件と
なり、この急峻による過渡現象等がフローティングディ
フュージョンＦＤ等に影響しこれが原因となり、このカ
ップリングＶ0 が大きくなる不都合があった。
【００２６】本発明は斯かる点に鑑み電荷−電圧変換部
の変換効率を下げることなく、このカップリングＶ0 を
小さくすることを目的とする。
の変換効率を下げることなく、このカップリングＶ0 を
小さくすることを目的とする。
【００２７】
【課題を解決するための手段】本発明ＣＣＤ撮像装置は
２相の水平クロックパルスでＣＣＤ撮像素子の水平ＣＣ
Ｄを駆動すると共にこの水平ＣＣＤの最終のチャンネル
部の信号電荷を水平出力ゲートを通して電荷−電圧変換
部に転送するようにしたＣＣＤ撮像装置において、この
水平出力ゲートの水平出力ゲート電極にこの水平ＣＣＤ
の最終のチャンネル部に供給する水平クロックパルスと
逆相のクロックパルスを供給するようにしたものであ
る。
２相の水平クロックパルスでＣＣＤ撮像素子の水平ＣＣ
Ｄを駆動すると共にこの水平ＣＣＤの最終のチャンネル
部の信号電荷を水平出力ゲートを通して電荷−電圧変換
部に転送するようにしたＣＣＤ撮像装置において、この
水平出力ゲートの水平出力ゲート電極にこの水平ＣＣＤ
の最終のチャンネル部に供給する水平クロックパルスと
逆相のクロックパルスを供給するようにしたものであ
る。
【００２８】本発明によれば水平出力ゲートの水平出力
ゲート電極にこの水平ＣＣＤの最終のチャンネル部に供
給する水平クロックパルスと逆相のクロックパルスを供
給するので、この水平ＣＣＤの最終のチャンネル部に供
給する水平クロックパルスの立上り、立下りが急峻であ
り、過渡現象等があっても、これが逆ふりにより相殺
し、カップリングの発生を押え、このカップリングを小
さくすることができる。
ゲート電極にこの水平ＣＣＤの最終のチャンネル部に供
給する水平クロックパルスと逆相のクロックパルスを供
給するので、この水平ＣＣＤの最終のチャンネル部に供
給する水平クロックパルスの立上り、立下りが急峻であ
り、過渡現象等があっても、これが逆ふりにより相殺
し、カップリングの発生を押え、このカップリングを小
さくすることができる。
【００２９】また、本発明ＣＣＤ撮像装置は２相の水平
クロックパルスでＣＣＤ撮像素子の水平ＣＣＤを駆動す
ると共にこの水平ＣＣＤの最終のチャンネル部の信号電
荷を水平出力ゲートを通して電荷−電圧変換部に転送
し、この電荷−電圧変換部より得られる出力映像信号を
ソースホロワ増幅回路を介して出力するようにしたＣＣ
Ｄ撮像装置において、このソースホロワ増幅回路の出力
側に負荷用のＭＯＳ電界効果トランジスタを設け、この
ＭＯＳ電界効果トランジスタのゲートにこの水平ＣＣＤ
の最終のチャンネル部に供給する水平クロックパルスに
同期した制御信号を供給し、カップリングを低減するよ
うにしたものである。
クロックパルスでＣＣＤ撮像素子の水平ＣＣＤを駆動す
ると共にこの水平ＣＣＤの最終のチャンネル部の信号電
荷を水平出力ゲートを通して電荷−電圧変換部に転送
し、この電荷−電圧変換部より得られる出力映像信号を
ソースホロワ増幅回路を介して出力するようにしたＣＣ
Ｄ撮像装置において、このソースホロワ増幅回路の出力
側に負荷用のＭＯＳ電界効果トランジスタを設け、この
ＭＯＳ電界効果トランジスタのゲートにこの水平ＣＣＤ
の最終のチャンネル部に供給する水平クロックパルスに
同期した制御信号を供給し、カップリングを低減するよ
うにしたものである。
【００３０】斯る本発明によればソースホロワ増幅回路
の出力側に負荷用のＭＯＳ電界効果トランジスタを設
け、このＭＯＳ電界効果トランジスタのゲートにこの水
平ＣＣＤの最終のチャンネル部に供給する水平クロック
パルスに同期した制御信号を供給し、カップリングが出
ている期間だけ、このＭＯＳ電界効果トランジスタを動
作状態としてこのソースホロワ増幅回路を流れる電流を
この負荷用のＭＯＳ電界効果トランジスタに流している
ので、このカップリングを低減できる。
の出力側に負荷用のＭＯＳ電界効果トランジスタを設
け、このＭＯＳ電界効果トランジスタのゲートにこの水
平ＣＣＤの最終のチャンネル部に供給する水平クロック
パルスに同期した制御信号を供給し、カップリングが出
ている期間だけ、このＭＯＳ電界効果トランジスタを動
作状態としてこのソースホロワ増幅回路を流れる電流を
この負荷用のＭＯＳ電界効果トランジスタに流している
ので、このカップリングを低減できる。
【００３１】
【発明の実施の形態】以下図面を参照して本発明ＣＣＤ
撮像装置の実施の形態の一例につき説明しよう。
撮像装置の実施の形態の一例につき説明しよう。
【００３２】図３は本例によるＣＤＤ撮像装置の構成図
を示す。この図３においてはインターライントランスフ
ァ方式のＣＣＤ撮像素子１の出力映像信号をＭＯＳ電界
効果トランジスタのソースホロワ増幅回路２を介して、
信号処理回路３に供給し、この信号処理回路３で所定の
信号処理を行い所定の映像信号を得、この映像信号を映
像信号出力端子３ａに供給する如くする。
を示す。この図３においてはインターライントランスフ
ァ方式のＣＣＤ撮像素子１の出力映像信号をＭＯＳ電界
効果トランジスタのソースホロワ増幅回路２を介して、
信号処理回路３に供給し、この信号処理回路３で所定の
信号処理を行い所定の映像信号を得、この映像信号を映
像信号出力端子３ａに供給する如くする。
【００３３】また、同期信号発生回路４よりの水平及び
垂直同期信号を信号処理回路３に供給すると共にこの同
期信号発生回路４よりの水平及び垂直同期信号をタイミ
ングジェネレータ回路５に供給する如くする。またこの
信号処理回路３のクロックパルスをこのタイミングジェ
ネレータ回路５に供給する。
垂直同期信号を信号処理回路３に供給すると共にこの同
期信号発生回路４よりの水平及び垂直同期信号をタイミ
ングジェネレータ回路５に供給する如くする。またこの
信号処理回路３のクロックパルスをこのタイミングジェ
ネレータ回路５に供給する。
【００３４】このタイミングジェネレータ回路５は、こ
の水平及び垂直同期信号に同期したＣＣＤ撮像素子１の
垂直ＣＣＤを駆動する４相の垂直クロックパルスφＶ
１，φＶ２，φＶ３，φＶ４と、図１Ａ，Ｂに示す如き
このＣＣＤ撮像素子１の水平ＣＣＤを駆動する２相の水
平クロックパルスφＨ１，φＨ２と、図１Ｃに示す如き
この水平クロックパルスφＨ１と同相の水平ライトチャ
ンネル用クロックパルスφＬＨと、図１Ｄに示す如きこ
の水平ラストチャンネル用クロックパルスφＬＨと逆相
の水平出力ゲートパルスφＨＯＧと、フローティングデ
ィフュージョンＦＤの信号電荷をリセットドレインＲＤ
に捨て（リセット）るリセットゲートパルスφＲＧとを
発生し、このタイミングジェネレータ回路５が発生する
４相の垂直クロックパルスφＶ１〜φＶ４、２相の水平
クロックパルスφＨ１，φＨ２、水平ラストチャンネル
用クロックパルスφＬＨ，水平出力ゲートパルスφＨＯ
Ｇ及びリセットゲートパルスφＲＧをＣＣＤ撮像素子１
に供給する如くする。
の水平及び垂直同期信号に同期したＣＣＤ撮像素子１の
垂直ＣＣＤを駆動する４相の垂直クロックパルスφＶ
１，φＶ２，φＶ３，φＶ４と、図１Ａ，Ｂに示す如き
このＣＣＤ撮像素子１の水平ＣＣＤを駆動する２相の水
平クロックパルスφＨ１，φＨ２と、図１Ｃに示す如き
この水平クロックパルスφＨ１と同相の水平ライトチャ
ンネル用クロックパルスφＬＨと、図１Ｄに示す如きこ
の水平ラストチャンネル用クロックパルスφＬＨと逆相
の水平出力ゲートパルスφＨＯＧと、フローティングデ
ィフュージョンＦＤの信号電荷をリセットドレインＲＤ
に捨て（リセット）るリセットゲートパルスφＲＧとを
発生し、このタイミングジェネレータ回路５が発生する
４相の垂直クロックパルスφＶ１〜φＶ４、２相の水平
クロックパルスφＨ１，φＨ２、水平ラストチャンネル
用クロックパルスφＬＨ，水平出力ゲートパルスφＨＯ
Ｇ及びリセットゲートパルスφＲＧをＣＣＤ撮像素子１
に供給する如くする。
【００３５】このＣＣＤ撮像素子１の水平転送レジスタ
を構成する水平ＣＣＤの出力部の断面構造例を図２Ａに
示す。この図２Ａにつき説明するに、１０はＮ形シリコ
ン（Ｓｉ）基板、１１はＰ形層より成るＰウエル、１２
はこのＰウエル１１上に形成されたＮ形領域である。
を構成する水平ＣＣＤの出力部の断面構造例を図２Ａに
示す。この図２Ａにつき説明するに、１０はＮ形シリコ
ン（Ｓｉ）基板、１１はＰ形層より成るＰウエル、１２
はこのＰウエル１１上に形成されたＮ形領域である。
【００３６】この図２Ａにおいては、このＮ形領域１２
の水平方向に第１の転送部Ｔ１及び第１の蓄積部Ｓ１と
第２の転送部Ｔ２及び第２の蓄積部Ｓ２とを所定数交互
に配すると共にこの第１の転送部Ｔ１及び第１の蓄積部
Ｓ１上にＳｉＯ2 等の絶縁層１３を介して配された第１
の転送電極１４ａ及び第１の蓄積電極１４ｂと第２の転
送部Ｔ２及び第２の蓄積部Ｓ２上にこの絶縁層１３を介
して配された第２の転送電極１５ａ及び第２の蓄積電極
１５ｂとを所定数交互に配する。
の水平方向に第１の転送部Ｔ１及び第１の蓄積部Ｓ１と
第２の転送部Ｔ２及び第２の蓄積部Ｓ２とを所定数交互
に配すると共にこの第１の転送部Ｔ１及び第１の蓄積部
Ｓ１上にＳｉＯ2 等の絶縁層１３を介して配された第１
の転送電極１４ａ及び第１の蓄積電極１４ｂと第２の転
送部Ｔ２及び第２の蓄積部Ｓ２上にこの絶縁層１３を介
して配された第２の転送電極１５ａ及び第２の蓄積電極
１５ｂとを所定数交互に配する。
【００３７】この第１及び第２の転送電極１４ａ及び１
５ａの下部に対応するＮ形領域１２にＰ形不純物をイオ
ン注入してＮ- 形領域１２ａを形成し、このＮ形領域１
２のＮ形不純物濃度を下げポテンシャルに段差を発生さ
せ、２相駆動での信号電荷の転送方向（図２Ａでは左方
向）を決定する。
５ａの下部に対応するＮ形領域１２にＰ形不純物をイオ
ン注入してＮ- 形領域１２ａを形成し、このＮ形領域１
２のＮ形不純物濃度を下げポテンシャルに段差を発生さ
せ、２相駆動での信号電荷の転送方向（図２Ａでは左方
向）を決定する。
【００３８】また、第１の転送電極１４ａ及び第１の蓄
積電極１４ｂを互いに接続し、この接続点１４ｃに２相
の水平クロックパルスφＨ１，φＨ２の図１Ａに示す如
き第１の水平クロックパルスφＨ１を供給する如くする
と共に第２の転送電極１５ａ及び第２の蓄積電極１５ｂ
を互いに接続し、この接続点１５ｃに２相の水平クロッ
クパルスφＨ１，φＨ２の図１Ｂに示す如き第２の水平
クロックパルスφＨ２を供給する如くする。
積電極１４ｂを互いに接続し、この接続点１４ｃに２相
の水平クロックパルスφＨ１，φＨ２の図１Ａに示す如
き第１の水平クロックパルスφＨ１を供給する如くする
と共に第２の転送電極１５ａ及び第２の蓄積電極１５ｂ
を互いに接続し、この接続点１５ｃに２相の水平クロッ
クパルスφＨ１，φＨ２の図１Ｂに示す如き第２の水平
クロックパルスφＨ２を供給する如くする。
【００３９】この図２Ａ例では、水平ＣＣＤの最終のチ
ャンネル部を構成する第１の転送電極１４ａ及び第１の
蓄積電極１４ｂの互いの接続点１４ｄに第１の水平クロ
ックパルスφＨ１と同相のこの第１の水平クロックパル
スφＨ１とは別に形成された図１Ｃに示す如き水平ラス
トチャンネル用クロックパルスφＬＨを供給する如くす
る。
ャンネル部を構成する第１の転送電極１４ａ及び第１の
蓄積電極１４ｂの互いの接続点１４ｄに第１の水平クロ
ックパルスφＨ１と同相のこの第１の水平クロックパル
スφＨ１とは別に形成された図１Ｃに示す如き水平ラス
トチャンネル用クロックパルスφＬＨを供給する如くす
る。
【００４０】この水平ラストチャンネル用クロックパル
スφＬＨを接続点１４ｄに供給したときは、この水平ラ
ストチャンネル用クロックパルスφＬＨは、所定数の接
続点１４ｃに供給する第１の水平クロックパルスφＨ１
よりも立上り、立下りが急峻なものとなり、その後の信
号処理を良好なものとできる。
スφＬＨを接続点１４ｄに供給したときは、この水平ラ
ストチャンネル用クロックパルスφＬＨは、所定数の接
続点１４ｃに供給する第１の水平クロックパルスφＨ１
よりも立上り、立下りが急峻なものとなり、その後の信
号処理を良好なものとできる。
【００４１】この水平ＣＣＤの最終のチャンネル部を構
成する第１の蓄積電極１４ｂに隣接し互いに絶縁して、
水平出力ゲート（ＨＯＧ）電極１６を設け、この水平出
力ゲート電極１６に端子１６ａより例えば図１Ｄに示す
如き、この水平ラストチャンネル用クロックパルスφＬ
Ｈの逆相の水平出力ゲートパルスφＨＯＧを供給する如
くする。
成する第１の蓄積電極１４ｂに隣接し互いに絶縁して、
水平出力ゲート（ＨＯＧ）電極１６を設け、この水平出
力ゲート電極１６に端子１６ａより例えば図１Ｄに示す
如き、この水平ラストチャンネル用クロックパルスφＬ
Ｈの逆相の水平出力ゲートパルスφＨＯＧを供給する如
くする。
【００４２】また、１７はＮ形領域１２内に設けたフロ
ーティングディフュージョンＦＤのキャパシタＣFDを構
成するＮ+ 形領域を示し、このＮ+ 形領域１７よりバッ
ファアンプ１８を介して出力端子１９を導出し、この出
力端子１９より出力映像信号を得る如くする。
ーティングディフュージョンＦＤのキャパシタＣFDを構
成するＮ+ 形領域を示し、このＮ+ 形領域１７よりバッ
ファアンプ１８を介して出力端子１９を導出し、この出
力端子１９より出力映像信号を得る如くする。
【００４３】２０は、このフローティングディフュージ
ョンＦＤのキャパシタＣFDを構成するＮ+ 形領域１７に
所定間隔離してＮ形領域１２内に形成したリセットドレ
インＲＤを構成するＮ+ 形領域を示し、このＮ+ 形領域
２０に端子２０ａよりリセットドレインバイアスを供給
する如くする。
ョンＦＤのキャパシタＣFDを構成するＮ+ 形領域１７に
所定間隔離してＮ形領域１２内に形成したリセットドレ
インＲＤを構成するＮ+ 形領域を示し、このＮ+ 形領域
２０に端子２０ａよりリセットドレインバイアスを供給
する如くする。
【００４４】このフローティングディフュージョンＦＤ
のキャパシタＣFDを構成するＮ+ 形領域１７とリセット
ドレインを構成するＮ+ 形領域２０と間のＮ形領域１２
内のリセットゲートＲＧ部の上面に絶縁層１３を介して
リセットゲート電極２１を設け、このリセットゲート電
極２１に端子２１ａよりリセットゲートパルスφＲＧを
供給する如くする。
のキャパシタＣFDを構成するＮ+ 形領域１７とリセット
ドレインを構成するＮ+ 形領域２０と間のＮ形領域１２
内のリセットゲートＲＧ部の上面に絶縁層１３を介して
リセットゲート電極２１を設け、このリセットゲート電
極２１に端子２１ａよりリセットゲートパルスφＲＧを
供給する如くする。
【００４５】本例においては、この第１の水平クロック
パルスφＨ１と第２の水平クロックパルスφＨ２とは図
１Ａ，Ｂに示す如く互いに逆相のクロックパルスであ
り、水平ラストチャンネル用クロックパルスφＬＨは、
図１Ｃに示す如くこの第１の水平クロックパルスφＨ１
と同相のクロックパルスであり、水平出力ゲートパルス
φＨＯＧは図１Ｄに示す如くこの水平ラストチャンネル
用クロックパルスφＬＨと逆相のパルスである。また、
リセットゲートパルスφＲＧは図１Ｅに示す如く第１の
水平クロックパルスφＨ１に同期して立上り、この第１
の水平クロックパルスφＨ１の略半分の期間のパルスと
する。
パルスφＨ１と第２の水平クロックパルスφＨ２とは図
１Ａ，Ｂに示す如く互いに逆相のクロックパルスであ
り、水平ラストチャンネル用クロックパルスφＬＨは、
図１Ｃに示す如くこの第１の水平クロックパルスφＨ１
と同相のクロックパルスであり、水平出力ゲートパルス
φＨＯＧは図１Ｄに示す如くこの水平ラストチャンネル
用クロックパルスφＬＨと逆相のパルスである。また、
リセットゲートパルスφＲＧは図１Ｅに示す如く第１の
水平クロックパルスφＨ１に同期して立上り、この第１
の水平クロックパルスφＨ１の略半分の期間のパルスと
する。
【００４６】本例においては、図１のｔ１時の第１の水
平クロックパルスφＨ１（水平ラストチャンネル用クロ
ックパルスφＬＨ）がローレベル“Ｌ”で、第２の水平
クロックパルスφＨ２（水平出力ゲートパルスφＨＯ
Ｇ）がハイレベル“Ｈ”、リセットゲートパルスφＲＧ
がローレベル“Ｌ”のときは、水平ＣＣＤの出力部のポ
テンシャル分布は図２Ｂに示す如くなり、このときは水
平ＣＣＤ即ち水平転送レジスタの最終段の信号電荷Ｑが
フローティングディフュージョンＦＤのキャパシタＣFD
を構成するＮ+ 形領域１７に転送され、このとき出力端
子１９に図７Ｃ、図８Ｂに示す如く、電荷−電圧変換さ
れた映像データＤ0 が得られる。またこのときは第１の
蓄積部Ｓ１の信号電荷Ｑが次の第２の蓄積部Ｓ２に転送
される。
平クロックパルスφＨ１（水平ラストチャンネル用クロ
ックパルスφＬＨ）がローレベル“Ｌ”で、第２の水平
クロックパルスφＨ２（水平出力ゲートパルスφＨＯ
Ｇ）がハイレベル“Ｈ”、リセットゲートパルスφＲＧ
がローレベル“Ｌ”のときは、水平ＣＣＤの出力部のポ
テンシャル分布は図２Ｂに示す如くなり、このときは水
平ＣＣＤ即ち水平転送レジスタの最終段の信号電荷Ｑが
フローティングディフュージョンＦＤのキャパシタＣFD
を構成するＮ+ 形領域１７に転送され、このとき出力端
子１９に図７Ｃ、図８Ｂに示す如く、電荷−電圧変換さ
れた映像データＤ0 が得られる。またこのときは第１の
蓄積部Ｓ１の信号電荷Ｑが次の第２の蓄積部Ｓ２に転送
される。
【００４７】この場合、水平出力ゲート電極１６にハイ
レベルの電位が供給され、この水平出力ゲートＨＯＧ部
のポテンシャルが図２Ｂに示す如く従来の図６Ｂに比し
下がることになるので、この水平出力ゲートパルスφＨ
ＯＧのハイレベルの電位をフローティングディフュージ
ョンＦＤの取扱電荷量に影響を与えないものとする如く
する。
レベルの電位が供給され、この水平出力ゲートＨＯＧ部
のポテンシャルが図２Ｂに示す如く従来の図６Ｂに比し
下がることになるので、この水平出力ゲートパルスφＨ
ＯＧのハイレベルの電位をフローティングディフュージ
ョンＦＤの取扱電荷量に影響を与えないものとする如く
する。
【００４８】また、この図１のｔ２時の第１の水平クロ
ックパルスφＨ１（水平ラストチャンネル用クロックパ
ルスφＬＨ）がハイレベル“Ｈ”で、第２の水平クロッ
クパルスφＨ２（水平出力ゲートパルスφＨＯＧ）がロ
ーレベル“Ｌ”、リセットゲートパルスφＲＧがハイレ
ベル“Ｈ”のときは、水平ＣＣＤの出力部のポテンシャ
ル分布は図２Ｃに示す如くなり、このときはリセットゲ
ートＲＧがオンとなり、フローティングディフュージョ
ンＦＤのキャパシタＣFDの信号電荷はリセットドレイン
ＲＤに捨て（リセット）られ、このときは第２の蓄積部
Ｓ２の信号電荷Ｑが次の第１の蓄積部Ｓ１に転送され
る。
ックパルスφＨ１（水平ラストチャンネル用クロックパ
ルスφＬＨ）がハイレベル“Ｈ”で、第２の水平クロッ
クパルスφＨ２（水平出力ゲートパルスφＨＯＧ）がロ
ーレベル“Ｌ”、リセットゲートパルスφＲＧがハイレ
ベル“Ｈ”のときは、水平ＣＣＤの出力部のポテンシャ
ル分布は図２Ｃに示す如くなり、このときはリセットゲ
ートＲＧがオンとなり、フローティングディフュージョ
ンＦＤのキャパシタＣFDの信号電荷はリセットドレイン
ＲＤに捨て（リセット）られ、このときは第２の蓄積部
Ｓ２の信号電荷Ｑが次の第１の蓄積部Ｓ１に転送され
る。
【００４９】更にこの図１のｔ３時の第１の水平クロッ
クパルスφＨ１（水平ラストチャンネル用クロックパル
スφＬＨ）がハイレベル“Ｈ”で、第２の水平クロック
パルスφＨ２（水平出力ゲートパルスφＨＯＧ）がロー
レベル“Ｌ”、リセットゲートパルスφＲＧがローレベ
ル“Ｌ”のときは、この水平ＣＣＤの出力部のポテンシ
ャル分布は図２Ｄに示す如くなり、リセットゲートＲＧ
のリセット動作が終了する。このとき出力端子１９に得
られる信号は図７Ｄ、図８Ｂに示す如くリセットレベル
（プリチャージレベル）Ｒ0 となる。また、このときは
信号電荷Ｑはｔ２時の状態が保持される。
クパルスφＨ１（水平ラストチャンネル用クロックパル
スφＬＨ）がハイレベル“Ｈ”で、第２の水平クロック
パルスφＨ２（水平出力ゲートパルスφＨＯＧ）がロー
レベル“Ｌ”、リセットゲートパルスφＲＧがローレベ
ル“Ｌ”のときは、この水平ＣＣＤの出力部のポテンシ
ャル分布は図２Ｄに示す如くなり、リセットゲートＲＧ
のリセット動作が終了する。このとき出力端子１９に得
られる信号は図７Ｄ、図８Ｂに示す如くリセットレベル
（プリチャージレベル）Ｒ0 となる。また、このときは
信号電荷Ｑはｔ２時の状態が保持される。
【００５０】従って本例においては水平ＣＣＤ即ち水平
転送レジスタを転送してきた信号電荷Ｑは水平クロック
パルスφＨ１（φＬＨ），φＨ２の１ビット毎に水平出
力ゲートＨＯＧを通ってフローティングディフュージョ
ンＦＤのキャパシタＣFDに転送され、電荷−電圧変換さ
れて、出力端子１９に映像データＤ0 が得られる。
転送レジスタを転送してきた信号電荷Ｑは水平クロック
パルスφＨ１（φＬＨ），φＨ２の１ビット毎に水平出
力ゲートＨＯＧを通ってフローティングディフュージョ
ンＦＤのキャパシタＣFDに転送され、電荷−電圧変換さ
れて、出力端子１９に映像データＤ0 が得られる。
【００５１】また、このフローティングディフュージョ
ンＦＤのキャパシタＣFDの信号電荷Ｑはリセットゲート
パルスφＲＧの１ビット毎にリセットドレインＲＤに捨
て（リセット）られる。従って本例においては従来同様
に出力端子１９に図７Ｃ，図８Ｂに示す如き出力映像信
号を得ることができる。
ンＦＤのキャパシタＣFDの信号電荷Ｑはリセットゲート
パルスφＲＧの１ビット毎にリセットドレインＲＤに捨
て（リセット）られる。従って本例においては従来同様
に出力端子１９に図７Ｃ，図８Ｂに示す如き出力映像信
号を得ることができる。
【００５２】本例によればＣＣＤ撮像素子１の水平ＣＣ
Ｄの出力部の水平出力ゲートＨＯＧの水平出力ゲート電
極１６に、この水平ＣＣＤの最終のチャンネル部に供給
する水平ラストチャンネル用クロックパルスφＬＨと逆
相のパルスを供給しているので、この水平ＣＣＤの最終
のチャンネル部に供給する水平ラストチャンネル用クロ
ックパルスφＬＨの立上り、立下りが急峻であり、過渡
現象等があっても、これが逆ふりにより相殺し、カップ
リングの発生を押え、このカップリングを小さくするこ
とができる利益がある。
Ｄの出力部の水平出力ゲートＨＯＧの水平出力ゲート電
極１６に、この水平ＣＣＤの最終のチャンネル部に供給
する水平ラストチャンネル用クロックパルスφＬＨと逆
相のパルスを供給しているので、この水平ＣＣＤの最終
のチャンネル部に供給する水平ラストチャンネル用クロ
ックパルスφＬＨの立上り、立下りが急峻であり、過渡
現象等があっても、これが逆ふりにより相殺し、カップ
リングの発生を押え、このカップリングを小さくするこ
とができる利益がある。
【００５３】従って、ＣＣＤ撮像素子１の出力映像信号
の信号処理の過程の相関２重サンプリング（ＣＤＳ）を
行う場合において、カップリングＶ0 が小さくなるた
め、後段のＡ−Ｄ変換回路のデータレンジがこのカップ
リングＶ0 により小さくなる不都合がない利益がある。
の信号処理の過程の相関２重サンプリング（ＣＤＳ）を
行う場合において、カップリングＶ0 が小さくなるた
め、後段のＡ−Ｄ変換回路のデータレンジがこのカップ
リングＶ0 により小さくなる不都合がない利益がある。
【００５４】図４は本発明の実施の形態の他の例の要部
を示す。この他の例は図５に示す如きＣＣＤ撮像装置の
ソースホロワ増幅回路２を図４に示す如く構成したもの
である。
を示す。この他の例は図５に示す如きＣＣＤ撮像装置の
ソースホロワ増幅回路２を図４に示す如く構成したもの
である。
【００５５】この図４について説明するに、３０はＣＣ
Ｄ撮像素子１よりの図７Ｃ、図８Ｂに示す如き出力映像
信号が供給される映像信号入力端子を示し、この映像信
号入力端子３０をソースホロワ増幅回路を構成するｎ形
のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）３１の
ゲートに接続し、このＭＯＳＦＥＴ３１のドレインを直
流電圧ＶDDが供給される電源端子３２に接続する。
Ｄ撮像素子１よりの図７Ｃ、図８Ｂに示す如き出力映像
信号が供給される映像信号入力端子を示し、この映像信
号入力端子３０をソースホロワ増幅回路を構成するｎ形
のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）３１の
ゲートに接続し、このＭＯＳＦＥＴ３１のドレインを直
流電圧ＶDDが供給される電源端子３２に接続する。
【００５６】このＭＯＳＦＥＴ３１のソースを負荷を構
成するｎ形のＭＯＳＦＥＴ３３のドレインに接続し、こ
のＭＯＳＦＥＴ３３のソースを接地し、このＭＯＳＦＥ
Ｔ３３のゲート３３ａに所定のバイアス電圧Ｖgg１を供
給し、このＭＯＳＦＥＴ３３を所定のインピーダンス値
とすると共にこのＭＯＳＦＥＴ３１のソースを２段目の
ソースホロワ増幅回路を構成するｎ形のＭＯＳＦＥＴ３
４のゲートに接続する。
成するｎ形のＭＯＳＦＥＴ３３のドレインに接続し、こ
のＭＯＳＦＥＴ３３のソースを接地し、このＭＯＳＦＥ
Ｔ３３のゲート３３ａに所定のバイアス電圧Ｖgg１を供
給し、このＭＯＳＦＥＴ３３を所定のインピーダンス値
とすると共にこのＭＯＳＦＥＴ３１のソースを２段目の
ソースホロワ増幅回路を構成するｎ形のＭＯＳＦＥＴ３
４のゲートに接続する。
【００５７】このＭＯＳＦＥＴ３４のドレインを電源端
子３２に接続すると共にこのＭＯＳＦＥＴ３４のソース
を負荷を構成するＭＯＳＦＥＴ３５のドレインに接続
し、このＭＯＳＦＥＴ３５のソースを接地し、このＭＯ
ＳＦＥＴ３５のゲート３５ａに所定のバイアス電圧Ｖgg
２を供給し、このＭＯＳＦＥＴ３５を所定のインピーダ
ンス値とすると共にこのＭＯＳＦＥＴ３４のソースを信
号処理回路３に出力信号を供給する出力端子２ａに接続
する。
子３２に接続すると共にこのＭＯＳＦＥＴ３４のソース
を負荷を構成するＭＯＳＦＥＴ３５のドレインに接続
し、このＭＯＳＦＥＴ３５のソースを接地し、このＭＯ
ＳＦＥＴ３５のゲート３５ａに所定のバイアス電圧Ｖgg
２を供給し、このＭＯＳＦＥＴ３５を所定のインピーダ
ンス値とすると共にこのＭＯＳＦＥＴ３４のソースを信
号処理回路３に出力信号を供給する出力端子２ａに接続
する。
【００５８】本例においては、この出力端子２ａを負荷
を構成するｎ形のＭＯＳＦＥＴ３６のドレインに接続
し、このＭＯＳＦＥＴ３６のソースを接地し、このＭＯ
ＳＦＥＴ３６のゲート３６ａに水平ラストチャンネル用
クロックパルスφＬＨに同期した制御信号を供給する如
くする。
を構成するｎ形のＭＯＳＦＥＴ３６のドレインに接続
し、このＭＯＳＦＥＴ３６のソースを接地し、このＭＯ
ＳＦＥＴ３６のゲート３６ａに水平ラストチャンネル用
クロックパルスφＬＨに同期した制御信号を供給する如
くする。
【００５９】即ち、このＭＯＳＦＥＴ３６はこの水平ラ
ストチャンネル用クロックパルスφＬＨがハイレベル
“１”のときに動作状態となり、所定のインピーダンス
値になる如くし、その他のときはこのＭＯＳＦＥＴ３６
のインピーダンス値は無限大となる如くする。
ストチャンネル用クロックパルスφＬＨがハイレベル
“１”のときに動作状態となり、所定のインピーダンス
値になる如くし、その他のときはこのＭＯＳＦＥＴ３６
のインピーダンス値は無限大となる如くする。
【００６０】この場合、ＭＯＳＦＥＴ３６のゲート３６
ａに供給する制御信号の大きさは、この出力端子２ａに
おける図７Ｃ、図８Ｂに示す如き出力映像信号の暗時の
映像データＤ0 のレベルがリセットレベル（プリチャー
ジレベル）Ｒ0 と等しくなる如くする。その他は従来同
様に構成する。
ａに供給する制御信号の大きさは、この出力端子２ａに
おける図７Ｃ、図８Ｂに示す如き出力映像信号の暗時の
映像データＤ0 のレベルがリセットレベル（プリチャー
ジレベル）Ｒ0 と等しくなる如くする。その他は従来同
様に構成する。
【００６１】本例は上述の如くソースホロワ増幅回路２
の出力側に負荷用のＭＯＳＦＥＴ３６を設け、このＭＯ
ＳＦＥＴ３６のゲート３６ａにこの水平ＣＣＤの最終の
チャンネル部に供給する水平ラストチャンネル用クロッ
クパルスφＬＨに同期した制御信号を供給し、映像デー
タＤ0 が得られる期間だけ、このＭＯＳＦＥＴ３６を動
作状態とし、ソースホロワ増幅回路２を流れる電流を制
御し、このソースホロワ増幅回路２の出力側の暗時の映
像データＤ0 の電圧をリセットレベル（プリチャージ）
Ｒ0 と等しくなるようにしているので、このカップリン
グＶ0 を低減（略零）とすることができ、ＣＣＤ撮像素
子１の出力映像信号の信号処理の過程の相関２重サンプ
リング（ＣＤＳ）を行う場合において、カップリングＶ
0 が小さくなるため、後段のＡ−Ｄ変換回路のデータレ
ンジがこのカップリングＶ0 により小さくなる不都合が
ない利益がある。
の出力側に負荷用のＭＯＳＦＥＴ３６を設け、このＭＯ
ＳＦＥＴ３６のゲート３６ａにこの水平ＣＣＤの最終の
チャンネル部に供給する水平ラストチャンネル用クロッ
クパルスφＬＨに同期した制御信号を供給し、映像デー
タＤ0 が得られる期間だけ、このＭＯＳＦＥＴ３６を動
作状態とし、ソースホロワ増幅回路２を流れる電流を制
御し、このソースホロワ増幅回路２の出力側の暗時の映
像データＤ0 の電圧をリセットレベル（プリチャージ）
Ｒ0 と等しくなるようにしているので、このカップリン
グＶ0 を低減（略零）とすることができ、ＣＣＤ撮像素
子１の出力映像信号の信号処理の過程の相関２重サンプ
リング（ＣＤＳ）を行う場合において、カップリングＶ
0 が小さくなるため、後段のＡ−Ｄ変換回路のデータレ
ンジがこのカップリングＶ0 により小さくなる不都合が
ない利益がある。
【００６２】尚、上述例においては特別に水平ラストチ
ャンネル用クロックパルスφＬＨを設けたが、この水平
ラストチャンネル用クロックパルスとして上述第１の水
平クロックパルスφＨ１を使用できることは勿論であ
る。
ャンネル用クロックパルスφＬＨを設けたが、この水平
ラストチャンネル用クロックパルスとして上述第１の水
平クロックパルスφＨ１を使用できることは勿論であ
る。
【００６３】また本発明は上述例に限らず本発明の要旨
を逸脱することなくその他種々の構成が採り得ることら
勿論である。
を逸脱することなくその他種々の構成が採り得ることら
勿論である。
【００６４】
【発明の効果】本発明によれば電荷−電圧変換部の変換
効率を下げることなく、カップリングＶ0 を小さくする
ことができる利益がある。
効率を下げることなく、カップリングＶ0 を小さくする
ことができる利益がある。
【００６５】また本発明によればこのカップリングＶ0
を小さくできるので、ＣＣＤ撮像素子の出力映像信号の
信号処理の過程の相関２重サンプリング（ＣＤＳ）を行
う場合において、後段のＡ−Ｄ変換回路のデータレンジ
が、このカップリングＶ0 により小さくならない利益が
ある。
を小さくできるので、ＣＣＤ撮像素子の出力映像信号の
信号処理の過程の相関２重サンプリング（ＣＤＳ）を行
う場合において、後段のＡ−Ｄ変換回路のデータレンジ
が、このカップリングＶ0 により小さくならない利益が
ある。
【図１】本発明の説明に供する線図である。
【図２】Ａは本発明ＣＣＤ撮像装置の水平ＣＣＤの出力
部の例を示す断面図である。Ｂ，Ｃ，Ｄは本発明の要部
の説明に供する線図である。
部の例を示す断面図である。Ｂ，Ｃ，Ｄは本発明の要部
の説明に供する線図である。
【図３】本発明ＣＣＤ撮像装置の例を示す構成図であ
る。
る。
【図４】本発明の他の例の要部を示す接続図である。
【図５】従来のＣＣＤ撮像装置の例を示す構成図であ
る。
る。
【図６】従来のＣＣＤ撮像装置の水平ＣＣＤの出力部の
例の説明に供する線図である。
例の説明に供する線図である。
【図７】従来の説明に供する線図てある。
【図８】本発明の説明に供する線図である。
１‥‥ＣＣＤ撮像素子、２‥‥ソースホロワ増幅回路、
２ａ‥‥出力端子、３‥‥信号処理回路、３ａ‥‥出力
端子、４‥‥同期信号発生回路、５‥‥タイミングジェ
ネレータ回路、１０‥‥Ｎ形シリコン基板、１１‥‥Ｐ
ウエル、１２‥‥Ｎ形領域、１２ａ‥‥Ｎ- 形領域、１
３‥‥絶縁層、１４ａ，１５ａ‥‥転送電極、１４ｂ，
１５ｂ‥‥蓄積電極、１４ｃ，１４ｄ，１５ｃ，１６
ａ，２０ａ，２１ａ‥‥端子、１６‥‥水平出力ゲート
電極、１７‥‥Ｎ+ 形領域、１８‥‥バッファアンプ、
１９‥‥出力端子、２０‥‥Ｎ+ 形領域、２１‥‥リセ
ットゲート電極、３０‥‥映像信号入力端子、３１，３
３，３４，３５，３６‥‥ＭＯＳＦＥＴ、３２‥‥電源
端子、φＨ１，φＨ２‥‥水平クロックパルス、φＬＨ
‥‥水平ラストチャンネル用クロックパルス、φＨＯＧ
‥‥水平出力ゲートパルス、φＲＧリセットゲートパル
ス
２ａ‥‥出力端子、３‥‥信号処理回路、３ａ‥‥出力
端子、４‥‥同期信号発生回路、５‥‥タイミングジェ
ネレータ回路、１０‥‥Ｎ形シリコン基板、１１‥‥Ｐ
ウエル、１２‥‥Ｎ形領域、１２ａ‥‥Ｎ- 形領域、１
３‥‥絶縁層、１４ａ，１５ａ‥‥転送電極、１４ｂ，
１５ｂ‥‥蓄積電極、１４ｃ，１４ｄ，１５ｃ，１６
ａ，２０ａ，２１ａ‥‥端子、１６‥‥水平出力ゲート
電極、１７‥‥Ｎ+ 形領域、１８‥‥バッファアンプ、
１９‥‥出力端子、２０‥‥Ｎ+ 形領域、２１‥‥リセ
ットゲート電極、３０‥‥映像信号入力端子、３１，３
３，３４，３５，３６‥‥ＭＯＳＦＥＴ、３２‥‥電源
端子、φＨ１，φＨ２‥‥水平クロックパルス、φＬＨ
‥‥水平ラストチャンネル用クロックパルス、φＨＯＧ
‥‥水平出力ゲートパルス、φＲＧリセットゲートパル
ス
Claims (2)
- 【請求項１】 ２相の水平クロックパルスでＣＣＤ撮像
素子の水平ＣＣＤを駆動すると共に前記水平ＣＣＤの最
終のチャンネル部の信号電荷を水平出力ゲートを通して
電荷−電圧変換部に転送するようにしたＣＣＤ撮像装置
において、 前記水平出力ゲートの水平出力ゲート電極に前記水平Ｃ
ＣＤの最終のチャンネル部に供給する水平クロックパル
スと逆相のクロックパルスを供給するようにしたことを
特徴とするＣＣＤ撮像装置。 - 【請求項２】 ２相の水平クロックパルスでＣＣＤ撮像
素子の水平ＣＣＤを駆動すると共に前記水平ＣＣＤの最
終のチャンネル部の信号電荷を水平出力ゲートを通して
電荷−電圧変換部に転送し、 該電荷−電圧変換部より得られる出力映像信号をソース
ホロワ増幅回路を介して出力するようにしたＣＣＤ撮像
装置において、 前記ソースホロワ増幅回路の出力側に負荷用のＭＯＳ電
界効果トランジスタを設け、前記ＭＯＳ電界効果トラン
ジスタのゲートに前記水平ＣＣＤの最終のチャンネル部
に供給する水平クロックパルスに同期した制御信号を供
給し、カップリングを低減するようにしたことを特徴と
するＣＣＤ撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9301941A JPH11146279A (ja) | 1997-11-04 | 1997-11-04 | Ｃｃｄ撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9301941A JPH11146279A (ja) | 1997-11-04 | 1997-11-04 | Ｃｃｄ撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11146279A true JPH11146279A (ja) | 1999-05-28 |
Family
ID=17902963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9301941A Pending JPH11146279A (ja) | 1997-11-04 | 1997-11-04 | Ｃｃｄ撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11146279A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002094047A (ja) * | 2000-09-18 | 2002-03-29 | New Japan Radio Co Ltd | 電荷結合素子 |
| JP2003244553A (ja) * | 2002-02-21 | 2003-08-29 | Matsushita Electric Ind Co Ltd | 電荷転送装置の駆動方法 |
-
1997
- 1997-11-04 JP JP9301941A patent/JPH11146279A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002094047A (ja) * | 2000-09-18 | 2002-03-29 | New Japan Radio Co Ltd | 電荷結合素子 |
| JP4536234B2 (ja) * | 2000-09-18 | 2010-09-01 | 新日本無線株式会社 | 電荷結合素子 |
| JP2003244553A (ja) * | 2002-02-21 | 2003-08-29 | Matsushita Electric Ind Co Ltd | 電荷転送装置の駆動方法 |
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