JPH11145283A - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、シリコン基板上
に形成された素子に接続する配線の素子に接触する部分
がシリコンからなる半導体装置の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device in which a portion of a wiring connected to an element formed on a silicon substrate, which is in contact with the element, is made of silicon.
【０００２】[0002]
【従来の技術】従来よりコンタクト抵抗を下げるため
や、ポリシリコンからなるゲート電極の低抵抗化などの
目的のために、シリコンと金属の合金であるシリサイド
が用いられている。例えば、ソース・ドレイン形成領域
表面にシリサイドを形成し、ソース電極およびドレイン
電極との接触抵抗を低減するようにしている。以下、そ
のシリサイドを用いたＭＯＳＦＥＴの製造方法に関し
て、簡単に説明する。2. Description of the Related Art Conventionally, silicide, which is an alloy of silicon and a metal, has been used for the purpose of lowering contact resistance and lowering the resistance of a gate electrode made of polysilicon. For example, silicide is formed on the source / drain formation region surface to reduce the contact resistance with the source electrode and the drain electrode. Hereinafter, a method of manufacturing a MOSFET using the silicide will be briefly described.
【０００３】まず、図６（ａ）に示すように、シリコン
基板６０１上にフィールド酸化膜６０２を形成し、フィ
ールド酸化膜６０２により区画された素子形成領域のシ
リコン基板６０１表面を露出させる。次に、トランジス
タのしきい値電圧を調整するために、Ｂをイオン注入し
て不純物領域６０３を形成し、ついで、その露出した表
面に形成された自然酸化膜を、希弗酸などの酸を用いた
洗浄などにより除去した後、図６（ｂ）に示すように、
ゲート絶縁膜６０４を形成する。[0006] First, as shown in FIG. 6A, a field oxide film 602 is formed on a silicon substrate 601, and the surface of the silicon substrate 601 in an element formation region defined by the field oxide film 602 is exposed. Next, in order to adjust the threshold voltage of the transistor, B is ion-implanted to form an impurity region 603. Then, the natural oxide film formed on the exposed surface is cleaned with an acid such as dilute hydrofluoric acid. After removal by the used washing or the like, as shown in FIG.
A gate insulating film 604 is formed.
【０００４】ついで、ＣＶＤ法によりポリシリコンを堆
積する。このとき、このポリシリコンに導電性を持たせ
るために、Ｐ（リン）を１０20ｃｍ-3程度添加するよう
にしてもよい。そして、公知のフォトリソグラフィ技術
により形成したレジストパターンをマスクとし、ＨＢｒ
やＣｌなどのガスを用いたドライエッチングにより、ポ
リシリコンを選択的に除去し、図６（ｃ）に示すよう
に、ゲート電極６０５を形成する。加えて、このゲート
電極６０５をマスクとしてＰ（燐）をイオン注入するこ
とで、低濃度領域６０６，６０７を形成する。Then, polysilicon is deposited by a CVD method. At this time, P (phosphorus) may be added in an amount of about 10 20 cm −3 to impart conductivity to the polysilicon. Then, using a resist pattern formed by a known photolithography technique as a mask, HBr
The polysilicon is selectively removed by dry etching using a gas such as Al or Cl, and a gate electrode 605 is formed as shown in FIG. In addition, low concentration regions 606 and 607 are formed by implanting P (phosphorus) ions using the gate electrode 605 as a mask.
【０００５】次に、ゲート電極６０５を含むシリコン基
板６０１上に絶縁膜を堆積し、これを垂直異方性を有す
るドライエッチングで除去するなどにより、図６（ｄ）
に示すように、ゲート電極６０５側壁にサイドウォール
６０５ａを形成する。加えて、ゲート電極６０５および
サイドウォール６０５ａをマスクとしてＡｓ（ヒ素）を
イオン注入することで、ソース６０８およびドレイン６
０９を形成する。以上のことにより、ＬＤＤ構造のＭＯ
ＳＦＥＴがほぼ構成されるが、この後、次に示すよう
に、トランジスタに接続する配線を形成するようにして
いる。Next, an insulating film is deposited on the silicon substrate 601 including the gate electrode 605, and is removed by dry etching having vertical anisotropy.
As shown in (1), a sidewall 605a is formed on the side wall of the gate electrode 605. In addition, As (arsenic) is ion-implanted using the gate electrode 605 and the sidewall 605a as a mask, so that the source 608 and the drain 6
09 is formed. As described above, the MO of the LDD structure is
The SFET is almost constituted, and thereafter, a wiring connected to the transistor is formed as shown below.
【０００６】すなわち、まず、ゲート電極６０５，サイ
ドウォール６０５ａを含むシリコン基板６０１上にコバ
ルト膜を堆積して加熱処理し、シリコン面とコバルトと
が接触している箇所をシリサイド化し、絶縁膜上などの
未反応のコバルトを除去し、この後で再度加熱処理す
る。この結果、図６（ｅ）に示すように、ゲート電極６
０５上部およびソース６０８およびドレイン６０９上
に、シリサイド層６１０が形成された状態が得られる。That is, first, a cobalt film is deposited on a silicon substrate 601 including a gate electrode 605 and a side wall 605a and subjected to a heat treatment to silicide a portion where the silicon surface and the cobalt are in contact with each other to form a silicide on the insulating film. The unreacted cobalt is removed, and thereafter, heat treatment is performed again. As a result, as shown in FIG.
A state in which the silicide layer 610 is formed on the upper part 05 and on the source 608 and the drain 609 is obtained.
【０００７】次に、図７（ｆ）に示すように、酸化シリ
コンからなる層間膜６１１を形成する。次に、図７
（ｇ）に示すように、レジストパターン６１２をマスク
としたドライエッチングにより、その層間膜６１１のソ
ース６０８およびドレイン６０９上の領域の所定位置
に、コンタクトホール６１３ａ，６１３ｂを形成する。
次に、レジストパターン６１２を除去した後、コンタク
トホール６１３ａ，６１３ｂ底部に露出しているシリサ
イド層６１０表面を希弗酸などにより洗浄する。Next, as shown in FIG. 7F, an interlayer film 611 made of silicon oxide is formed. Next, FIG.
As shown in (g), contact holes 613a and 613b are formed at predetermined positions in regions of the interlayer film 611 on the source 608 and the drain 609 by dry etching using the resist pattern 612 as a mask.
Next, after removing the resist pattern 612, the surface of the silicide layer 610 exposed at the bottoms of the contact holes 613a and 613b is washed with dilute hydrofluoric acid or the like.
【０００８】そして、図７（ｈ）に示すように、露出し
ているシリサイド層６１０上に選択的に燐がドープされ
たポリシリコンを堆積することで、コンタクトホール６
１３ａ，６１３ｂ内を埋め込むようにプラグ６１４を形
成する。また、図７（ｉ）に示すように、他の領域にお
いて、ゲート電極６０５上にも、シリサイド層６１０に
接続するプラグ６１４を形成する。この後、図示してい
ないが、プラグ６１４に接続し、例えば、タングステン
シリサイドなどからなる各配線、例えば、ソース電極配
線やドレイン電極配線などを形成すればよい。[0008] Then, as shown in FIG. 7 (h), by selectively depositing polysilicon doped with phosphorus on the exposed silicide layer 610, the contact hole 6 is formed.
The plug 614 is formed so as to fill the inside of the plugs 13a and 613b. Further, as shown in FIG. 7I, a plug 614 connected to the silicide layer 610 is formed also on the gate electrode 605 in another region. After that, although not shown, each wiring made of, for example, tungsten silicide, for example, a source electrode wiring or a drain electrode wiring may be formed by connecting to the plug 614.
【０００９】[0009]
【発明が解決しようとする課題】ところが、上述したよ
うに、耐熱性を必要とするために、ソース・ドレインに
コンタクトするプラグをポリシリコンから構成する場
合、プラグ部分の本来の抵抗より、接続する抵抗が高く
なってしまうという問題があった。例えば上述の場合、
図７（ｈ）に示すように、ソース６０８には、シリサイ
ド層６１０を介してプラグ６１４が接続するようにして
いる。しかしながら、そのようにシリサイドを介して接
続しても、ソースとプラグに接続されるソース電極配線
との間の抵抗が、高くなるという問題が発生していた。However, as described above, when a plug to be in contact with the source / drain is made of polysilicon due to the need for heat resistance, the plug is connected due to the original resistance of the plug portion. There was a problem that the resistance increased. For example, in the above case,
As shown in FIG. 7H, a plug 614 is connected to the source 608 via a silicide layer 610. However, even with such connection via the silicide, there has been a problem that the resistance between the source and the source electrode wiring connected to the plug is increased.
【００１０】この発明は、以上のような問題点を解消す
るためになされたものであり、シリコンを接続する場合
に、抵抗が高くならないようにすることを目的とする。The present invention has been made to solve the above problems, and has as its object to prevent the resistance from increasing when connecting silicon.
【００１１】[0011]
【課題を解決するための手段】この発明の半導体装置の
製造方法は、シリコン基板上に素子を形成し、その素子
上に層間膜を形成した後、まず、層間膜の素子の所定領
域上の部分にその所定領域が露出するようにコンタクト
ホールを形成し、この後で、素子および層間膜が形成さ
れたシリコン基板を加熱するようにした。そして、その
後で、コンタクトホール内を埋め込み、露出されている
所定領域に接触するシリコンからなる配線もしくはその
一部を形成するようにした。以上のようにシリコンから
なる配線もしくはその一部を形成するようにしたので、
配線と接続部との間の抵抗が低減する。According to a method of manufacturing a semiconductor device of the present invention, an element is formed on a silicon substrate and an interlayer film is formed on the element. A contact hole was formed in a portion so that a predetermined region was exposed, and thereafter, the silicon substrate on which the element and the interlayer film were formed was heated. Then, thereafter, the contact hole is buried, and a wiring made of silicon or a part thereof is formed to be in contact with the exposed predetermined region. As described above, a wiring made of silicon or a part thereof is formed.
The resistance between the wiring and the connection part is reduced.
【００１２】[0012]
【発明の実施の形態】以下この発明の実施の形態を図を
参照して説明する。 実施の形態１ 図１は、この発明の第１の実施の形態における半導体装
置の製造方法を示す工程断面図である。まず、図１
（ａ）に示すように、シリコン基板１０１上にフィール
ド酸化膜１０２を形成し、フィールド酸化膜１０２によ
り区画された素子形成領域のシリコン基板１０１表面を
露出させる。次に、トランジスタのしきい値電圧を調整
するために、Ｂをイオン注入して不純物領域１０３を形
成し、ついで、その露出した表面に形成された自然酸化
膜を、希弗酸などの酸を用いた洗浄などにより除去した
後、図１（ｂ）に示すように、ゲート絶縁膜１０４を形
成する。Embodiments of the present invention will be described below with reference to the drawings. First Embodiment FIG. 1 is a process sectional view illustrating a method for manufacturing a semiconductor device according to a first embodiment of the present invention. First, FIG.
As shown in FIG. 2A, a field oxide film 102 is formed on a silicon substrate 101, and the surface of the silicon substrate 101 in an element formation region defined by the field oxide film 102 is exposed. Next, in order to adjust the threshold voltage of the transistor, B is ion-implanted to form an impurity region 103. Then, the natural oxide film formed on the exposed surface is removed with an acid such as dilute hydrofluoric acid. After removal by the used washing or the like, a gate insulating film 104 is formed as shown in FIG.
【００１３】ついで、ＣＶＤ法によりポリシリコンを堆
積する。なお、このとき、このポリシリコンに導電性を
持たせるために、Ｐ（リン）を１０20ｃｍ-3程度添加す
るようにしてもよい。そして、公知のフォトリソグラフ
ィ技術により形成したレジストパターンをマスクとし、
ＨＢｒやＣｌなどのガスを用いたドライエッチングによ
り、ポリシリコンを選択的に除去し、図１（ｃ）に示す
ように、ゲート電極１０５を形成する。加えて、このゲ
ート電極１０５をマスクとしてＰ（燐）をイオン注入す
ることで、低濃度領域１０６，１０７を形成する。この
とき同時に、ゲート電極１０５にも燐が導入されること
になる。Next, polysilicon is deposited by a CVD method. At this time, P (phosphorus) may be added in an amount of about 10 20 cm −3 to impart conductivity to the polysilicon. Then, using a resist pattern formed by a known photolithography technique as a mask,
The polysilicon is selectively removed by dry etching using a gas such as HBr or Cl, and a gate electrode 105 is formed as shown in FIG. In addition, low-concentration regions 106 and 107 are formed by ion-implanting P (phosphorus) using the gate electrode 105 as a mask. At this time, phosphorus is also introduced into the gate electrode 105 at the same time.
【００１４】次に、ゲート電極１０５を含むシリコン基
板１０１上に絶縁膜を堆積し、これを垂直異方性を有す
るドライエッチングで所定量除去するなどにより、図１
（ｄ）に示すように、ゲート電極１０５側壁にサイドウ
ォール１０５ａを形成する。加えて、ゲート電極１０５
およびサイドウォール１０５ａをマスクとしてＡｓ（ヒ
素）をイオン注入することで、ソース１０８およびドレ
イン１０９を形成する。Next, an insulating film is deposited on the silicon substrate 101 including the gate electrode 105, and the insulating film is removed by a predetermined amount by dry etching having vertical anisotropy.
As shown in (d), a side wall 105a is formed on the side wall of the gate electrode 105. In addition, the gate electrode 105
The source 108 and the drain 109 are formed by ion-implanting As (arsenic) using the side wall 105a as a mask.
【００１５】ついで、ゲート電極１０５，サイドウォー
ル１０５ａを含むシリコン基板１０１上に、膜厚１５ｎ
ｍ程度にコバルト膜を堆積する。続いて、これらを例え
ば５００〜６００℃程度に加熱（ＲＴＡ：Rapid Therma
l Annealing）処理する。この処理により、シリコン面
とコバルトとが接触している箇所においてシリサイド化
が起こる。続いて、絶縁膜上などの未反応のコバルト
を、例えば、塩酸と過酸化水素の混液によるウエットエ
ッチングで除去する。この後で、前述の熱処理以上の温
度でＲＴＡ処理をする。この結果、図１（ｅ）に示すよ
うに、ゲート電極１０５上部およびソース１０８および
ドレイン１０９上に、シリコンとコバルトの合金からな
るシリサイド層１１０が、膜厚４０〜５０ｎｍ程度に形
成された状態が得られる。Next, on the silicon substrate 101 including the gate electrode 105 and the side wall 105a, a film having a thickness of 15 nm is formed.
A cobalt film is deposited to a thickness of about m. Subsequently, these are heated to, for example, about 500 to 600 ° C. (RTA: Rapid Therma
l Annealing) processing. By this processing, silicidation occurs at a portion where the silicon surface is in contact with cobalt. Subsequently, unreacted cobalt on the insulating film or the like is removed by, for example, wet etching using a mixed solution of hydrochloric acid and hydrogen peroxide. Thereafter, RTA processing is performed at a temperature equal to or higher than the above-described heat treatment. As a result, as shown in FIG. 1E, a state in which a silicide layer 110 made of an alloy of silicon and cobalt is formed to a thickness of about 40 to 50 nm on the gate electrode 105 and on the source 108 and the drain 109. can get.
【００１６】次に、図２（ｆ）に示すように、酸化シリ
コンからなる層間膜１１１を形成する。ついで、図２
（ｇ）に示すように、レジストパターン１１２をマスク
としたドライエッチングにより、その層間膜１１１のソ
ース１０８およびドレイン１０９上の領域の所定位置
に、コンタクトホール１１３ａ，１１３ｂを形成する。
次に、レジストパターン１１２を除去した後、この実施
の形態１では、１０秒間ほど８００℃に加熱するＲＴＡ
処理を行い、その後で、コンタクトホール１１３ａ，１
１３ｂ底部に露出しているシリサイド層１１０表面を希
弗酸などにより洗浄する。ここで、その加熱は、例えば
ランプアニールなどにより行えばよい。Next, as shown in FIG. 2F, an interlayer film 111 made of silicon oxide is formed. Then, FIG.
As shown in (g), contact holes 113a and 113b are formed at predetermined positions in regions of the interlayer film 111 on the source 108 and the drain 109 by dry etching using the resist pattern 112 as a mask.
Next, after removing the resist pattern 112, in the first embodiment, RTA is heated to 800 ° C. for about 10 seconds.
Process, and then the contact holes 113a, 113
The surface of the silicide layer 110 exposed at the bottom of 13b is cleaned with dilute hydrofluoric acid or the like. Here, the heating may be performed by, for example, lamp annealing or the like.
【００１７】ついで、図２（ｈ）に示すように、露出し
ているシリサイド層１１０上に選択的に燐がドープされ
たポリシリコンを堆積することで、コンタクトホール１
１３ａ，１１３ｂ内を埋め込むようにプラグ１１４を形
成する。また、図２（ｉ）に示すように、他の領域にお
いて、ゲート電極１０５上にも、シリサイド層１１０に
接続するプラグ１１４を形成する。この後、図示してい
ないが、プラグ１１４に接続し、例えば、タングステン
シリサイドなどからなる各配線、例えば、ソース電極配
線やドレイン電極配線などを形成すればよい。Next, as shown in FIG. 2 (h), by selectively depositing polysilicon doped with phosphorus on the exposed silicide layer 110, a contact hole 1 is formed.
The plug 114 is formed so as to fill the inside of the plugs 13a and 113b. Further, as shown in FIG. 2I, a plug 114 connected to the silicide layer 110 is formed on the gate electrode 105 in another region. After that, although not shown, the wiring may be connected to the plug 114 to form each wiring made of, for example, tungsten silicide, for example, a source electrode wiring and a drain electrode wiring.
【００１８】以上示したように、この実施の形態１によ
れば、コンタクトホールを形成してコンタクトホール底
部に所定領域を露出させた後、熱処理を行うようにし
た。そして、この熱処理の後で洗浄してから、コンタク
トホール内に、その所定領域に接続するプラグを形成す
るようにした。この結果、例えば、ソース１０８上のコ
ンタクト抵抗を測定した場合、図３に示すように、従来
のように加熱処理を行わない場合（ａ）に比較して、こ
の実施の形態１による加熱処理を行う場合（ｂ）の方が
より低くなる。なお、上述ではコバルトのシリサイドを
形成するようにしているが、これに限るものではなく、
他の高融点金属のシリサイドでもよく、例えば、チタン
のシリサイドを形成するようにしても同様である。As described above, according to the first embodiment, the heat treatment is performed after the contact hole is formed and the predetermined region is exposed at the bottom of the contact hole. After cleaning after the heat treatment, a plug connected to a predetermined region is formed in the contact hole. As a result, for example, when the contact resistance on the source 108 is measured, as shown in FIG. 3, the heat treatment according to the first embodiment is performed in comparison with the conventional case where heat treatment is not performed (a). When performing (b), it is lower. In the above description, the silicide of cobalt is formed, but is not limited thereto.
Other refractory metal silicides may be used, for example, the same applies to the case where titanium silicide is formed.
【００１９】実施の形態２ 以下、この発明の第２の実施の形態における半導体装置
の製造方法に関して説明する。まず、図４（ａ）に示す
ように、フィールド酸化膜４０２を形成し、フィールド
酸化膜４０２により区画された素子形成領域のシリコン
基板４０１表面を露出させる。ついで、次に、トランジ
スタのしきい値電圧を調整するために、Ｂをイオン注入
して不純物領域４０３を形成し、ついで、その露出した
表面に形成された自然酸化膜を、希弗酸などの酸を用い
た洗浄などにより除去した後、図４（ｂ）に示すよう
に、ゲート絶縁膜４０４を形成する。Embodiment 2 Hereinafter, a method of manufacturing a semiconductor device according to a second embodiment of the present invention will be described. First, as shown in FIG. 4A, a field oxide film 402 is formed, and the surface of the silicon substrate 401 in an element formation region defined by the field oxide film 402 is exposed. Next, in order to adjust the threshold voltage of the transistor, B is ion-implanted to form an impurity region 403. Then, the natural oxide film formed on the exposed surface is replaced with dilute hydrofluoric acid or the like. After removal by washing with an acid or the like, a gate insulating film 404 is formed as shown in FIG.
【００２０】ついで、ＣＶＤ法によりＰ（リン）が１０
20ｃｍ-3程度添加されたポリシリコンを堆積し、引き続
いてこの上にタングステンシリサイドを堆積する。そし
て、公知のフォトリソグラフィ技術により形成したレジ
ストパターンをマスクとし、ドライエッチングにより、
ポリシリコンおよびタングステンシリサイドを選択的に
除去し、図４（ｃ）に示すように、ポリシリコン４０５
ａとタングステンシリサイド４０５ｂからなるゲート電
極４０５を形成する。加えて、このゲート電極４０５を
マスクとしてＰ（燐）をイオン注入することで、低濃度
領域４０６，４０７を形成する。なお、タングステンシ
リサイドに限るものではなく、他の高融点金属のシリサ
イドを用いるようにしても同様である。Next, P (phosphorus) is reduced to 10 by the CVD method.
Polysilicon to which about 20 cm -3 is added is deposited, and then tungsten silicide is deposited thereon. Then, using a resist pattern formed by a known photolithography technique as a mask, by dry etching,
The polysilicon and tungsten silicide are selectively removed, and as shown in FIG.
and a gate electrode 405 made of tungsten silicide 405b. In addition, low concentration regions 406 and 407 are formed by ion-implanting P (phosphorus) using the gate electrode 405 as a mask. Note that the present invention is not limited to tungsten silicide, and the same applies to the case where silicide of another refractory metal is used.
【００２１】次に、ゲート電極４０５を含むシリコン基
板４０１上に絶縁膜を堆積し、これを垂直異方性を有す
るドライエッチングで所定量除去するなどにより、図４
（ｄ）に示すように、ゲート電極４０５側壁にサイドウ
ォール４０５ｃを形成する。加えて、ゲート電極４０５
およびサイドウォール４０５ｃをマスクとしてＡｓ（ヒ
素）をイオン注入することで、ソース４０８およびドレ
イン４０９を形成する。次に、図４（ｅ）に示すよう
に、酸化シリコンからなる層間膜４１１を形成する。Next, an insulating film is deposited on the silicon substrate 401 including the gate electrode 405 and is removed by a predetermined amount by dry etching having vertical anisotropy.
As shown in (d), a sidewall 405c is formed on the side wall of the gate electrode 405. In addition, the gate electrode 405
The source 408 and the drain 409 are formed by ion-implanting As (arsenic) using the side wall 405c as a mask. Next, as shown in FIG. 4E, an interlayer film 411 made of silicon oxide is formed.
【００２２】次に、図５（ｆ）に示すように、レジスト
パターン４１２をマスクとしたドライエッチングによ
り、その層間膜４１１のソース４０８およびドレイン４
０９上の領域の所定位置に、コンタクトホール４１３
ａ，４１３ｂを形成する。同時に、図５（ｇ）に示すよ
うに、層間膜４１１のタングステンシリサイド４０５ｂ
上の所定位置に、コンタクトホール４１３ｃを形成す
る。次に、レジストパターン４１２を除去した後、この
実施の形態２においては、１０秒間ほど８００℃に加熱
するＲＴＡ処理を行い、その後で、コンタクトホール４
１３ａ，４１３ｂ底部に露出しているシリコン基板４０
１表面、および、コンタクトホール４１３ｃ底部に露出
しているタングステンシリサイド４０５ｂ表面を希弗酸
などにより洗浄する。Next, as shown in FIG. 5F, the source 408 and the drain 4 of the interlayer film 411 are dry-etched using the resist pattern 412 as a mask.
09 at a predetermined position in the region above the contact hole 413.
a, 413b are formed. At the same time, as shown in FIG. 5G, the tungsten silicide 405b of the interlayer film 411 is formed.
A contact hole 413c is formed in a predetermined upper position. Next, after removing the resist pattern 412, in the second embodiment, an RTA process of heating to 800 ° C. for about 10 seconds is performed.
13a, 413b Exposed silicon substrate 40 at bottom
One surface and the surface of the tungsten silicide 405b exposed at the bottom of the contact hole 413c are cleaned with dilute hydrofluoric acid or the like.
【００２３】そして、図５（ｈ）に示すように、露出し
ているシリコン基板４０１上に選択的に燐がドープされ
たポリシリコンを堆積することで、コンタクトホール４
１３ａ，４１３ｂ内を埋め込むようにプラグ４１４を形
成する。また、図５（ｉ）に示すように、他の領域にお
いて、ゲート電極４０５上にも、タングステンシリサイ
ド４０５ｂに接続するように、燐がドープされたポリシ
リコンからなるプラグ４１４を形成する。この後、図示
していないが、プラグ４１４に接続し、例えば、タング
ステンシリサイドなどからなる各配線、例えば、ソース
電極配線やドレイン電極配線などを形成すればよい。こ
の結果、この実施の形態２においても、前述した実施の
形態１と同様の効果を奏する。Then, as shown in FIG. 5H, by selectively depositing polysilicon doped with phosphorus on the exposed silicon substrate 401, contact holes 4 are formed.
A plug 414 is formed so as to bury the inside of 13a and 413b. Further, as shown in FIG. 5I, a plug 414 made of phosphorus-doped polysilicon is formed on the gate electrode 405 in another region so as to be connected to the tungsten silicide 405b. After that, although not shown, the wiring may be connected to the plug 414 to form each wiring made of, for example, tungsten silicide, for example, a source electrode wiring, a drain electrode wiring, or the like. As a result, also in the second embodiment, the same effects as those in the first embodiment can be obtained.
【００２４】[0024]
【発明の効果】以上説明したように、この発明では、シ
リコン基板上に素子を形成する第１の工程と、素子上に
層間膜を形成する第２の工程と、層間膜の素子の所定領
域上の部分にその所定領域が露出するようにコンタクト
ホールを形成する第３の工程と、素子および層間膜が形
成されたシリコン基板を加熱する第４の工程と、コンタ
クトホール内を埋め込んで接続部に接触するシリコンか
らなる配線もしくはその一部を形成する第５の工程とを
備えるようにした。この結果、この発明によれば、シリ
コンからなる配線もしくはその一部と素子の所定領域と
の間の抵抗が高くならないという効果がある。As described above, according to the present invention, a first step of forming an element on a silicon substrate, a second step of forming an interlayer film on the element, and a predetermined region of the element in the interlayer film A third step of forming a contact hole such that a predetermined region is exposed in an upper portion, a fourth step of heating a silicon substrate on which an element and an interlayer film are formed, and a connection section in which the inside of the contact hole is buried. And a fifth step of forming a wiring made of silicon or a part thereof in contact with silicon. As a result, according to the present invention, there is an effect that the resistance between the wiring made of silicon or a part thereof and the predetermined region of the element does not increase.
【図１】 この発明の第１の実施の形態における半導体
装置の製造方法を示す工程断面図である。FIG. 1 is a process sectional view illustrating a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
【図２】 図１に続く、この発明の第１の実施の形態に
おける半導体装置の製造方法を示す工程断面図である。FIG. 2 is a process sectional view illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention, following FIG. 1;
【図３】 コンタクト抵抗の状態を示す説明図である。FIG. 3 is an explanatory diagram showing a state of a contact resistance.
【図４】 この発明の第２の実施の形態における半導体
装置の製造方法を示す工程断面図である。FIG. 4 is a process sectional view illustrating the method for manufacturing the semiconductor device in the second embodiment of the present invention.
【図５】 図４に続く、この発明の第１の実施の形態に
おける半導体装置の製造方法を示す工程断面図である。FIG. 5 is a process sectional view illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention, following FIG. 4;
【図６】 従来の半導体装置の製造方法を示す工程断面
図である。FIG. 6 is a process sectional view illustrating a method for manufacturing a conventional semiconductor device.
【図７】 図６に続く、従来の半導体装置の製造方法を
示す工程断面図である。FIG. 7 is a process sectional view illustrating the method of manufacturing the conventional semiconductor device, following FIG. 6;
１０１…シリコン基板、１０２…フィールド酸化膜、１
０３…不純物領域、１０４…ゲート絶縁膜、１０５…ゲ
ート電極、１０５ａ…サイドウォール、１０６，１０７
…低濃度領域、１０８…ソース、１０９…ドレイン、１
１０…シリサイド層、１１１…層間膜、１１２…レジス
トパターン、１１３ａ，１１３ｂ…コンタクトホール、
１１４…プラグ。101: silicon substrate, 102: field oxide film, 1
03: impurity region, 104: gate insulating film, 105: gate electrode, 105a: sidewall, 106, 107
... low concentration region, 108 ... source, 109 ... drain, 1
10: silicide layer, 111: interlayer film, 112: resist pattern, 113a, 113b: contact hole,
114 plug.
Claims (7)
工程と、 前記素子上に層間膜を形成する第２の工程と、 前記層間膜の前記素子上の所定領域上の部分に前記所定
領域が露出するようにコンタクトホールを形成する第３
の工程と、 前記素子および前記層間膜が形成された前記シリコン基
板を加熱する第４の工程と、 前記コンタクトホール内を埋め込んで前記所定領域に接
触するシリコンからなる配線もしくはその一部を形成す
る第５の工程とを備えたことを特徴とする半導体装置の
製造方法。A first step of forming an element on a silicon substrate; a second step of forming an interlayer film on the element; and a step of forming a predetermined portion of the interlayer film on a predetermined region on the element. Forming a contact hole so that the region is exposed;
And a fourth step of heating the silicon substrate on which the element and the interlayer film are formed; and forming a wiring made of silicon or a part thereof, which fills the contact hole and contacts the predetermined region. A method of manufacturing a semiconductor device, comprising: a fifth step.
おいて、 前記所定領域表面にシリサイドが形成されていることを
特徴とする半導体装置の製造方法。2. The method for manufacturing a semiconductor device according to claim 1, wherein silicide is formed on a surface of said predetermined region.
びゲート電極から構成された素子を形成する第１の工程
と、 前記素子上に層間膜を形成する第２の工程と、 前記層間膜の前記素子上の領域に、前記ソース・ドレイ
ンが露出するようにコンタクトホールを形成する第３の
工程と、 前記素子および前記層間膜が形成された前記シリコン基
板を加熱する第４の工程と、 前記コンタクトホール内を埋め込み、前記ソース・ドレ
インに接触するシリコンからなるプラグを形成する第５
の工程とを備えたことを特徴とする半導体装置の製造方
法。3. A first step of forming an element composed of a source / drain and a gate electrode on a silicon substrate, a second step of forming an interlayer film on the element, and the element of the interlayer film A third step of forming a contact hole in an upper region so that the source / drain is exposed; a fourth step of heating the silicon substrate on which the element and the interlayer film are formed; And forming a plug made of silicon in contact with the source / drain.
And a method of manufacturing a semiconductor device.
おいて、 前記ソース・ドレイン表面には、シリサイドが形成され
ていることを特徴とする半導体装置の製造方法。4. The method for manufacturing a semiconductor device according to claim 3, wherein a silicide is formed on the surface of the source / drain.
びゲート電極から構成された素子を形成する第１の工程
と、 前記素子上に層間膜を形成する第２の工程と、 前記層間膜の前記素子上の領域に、前記ゲート電極上面
が露出するようにコンタクトホールを形成する第３の工
程と、 前記素子および前記層間膜が形成された前記シリコン基
板を加熱する第４の工程と、 前記コンタクトホール内を埋め込み、前記ゲート電極上
面に接触するシリコンからなるプラグを形成する第５の
工程とを備えたことを特徴とする半導体装置の製造方
法。5. A first step of forming an element comprising a source / drain and a gate electrode on a silicon substrate, a second step of forming an interlayer film on the element, and the element of the interlayer film A third step of forming a contact hole in an upper region such that the upper surface of the gate electrode is exposed; a fourth step of heating the silicon substrate on which the element and the interlayer film are formed; And forming a plug made of silicon in contact with the upper surface of the gate electrode.
おいて、 前記ゲート電極はシリコンからなり、その上面にはシリ
サイドが形成されていることを特徴とする半導体装置の
製造方法。6. The method for manufacturing a semiconductor device according to claim 5, wherein said gate electrode is made of silicon, and silicide is formed on an upper surface thereof.
装置の製造方法において、 前記第４の工程の後でかつ前記第５の工程の前に、前記
コンタクトホール底部を弗酸を含む洗浄液で洗浄するこ
とを特徴とする半導体装置の製造方法。7. The method for manufacturing a semiconductor device according to claim 1, wherein the bottom of the contact hole contains hydrofluoric acid after the fourth step and before the fifth step. A method for manufacturing a semiconductor device, comprising cleaning with a cleaning liquid.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9305387A JPH11145283A (en) | 1997-11-07 | 1997-11-07 | Method for manufacturing semiconductor device |
| KR1019980047170A KR19990045011A (en) | 1997-11-07 | 1998-11-04 | Semiconductor device manufacturing method |
| CN98124705A CN1217572A (en) | 1997-11-07 | 1998-11-06 | Method for producing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9305387A JPH11145283A (en) | 1997-11-07 | 1997-11-07 | Method for manufacturing semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11145283A true JPH11145283A (en) | 1999-05-28 |
Family
ID=17944514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9305387A Pending JPH11145283A (en) | 1997-11-07 | 1997-11-07 | Method for manufacturing semiconductor device |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH11145283A (en) |
| KR (1) | KR19990045011A (en) |
| CN (1) | CN1217572A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6232224B1 (en) | 1999-04-20 | 2001-05-15 | Nec Corporation | Method of manufacturing semiconductor device having reliable contact structure |
| US6914336B2 (en) | 2000-01-25 | 2005-07-05 | Nec Electronics Corporation | Semiconductor device structure and method for manufacturing the same |
-
1997
- 1997-11-07 JP JP9305387A patent/JPH11145283A/en active Pending
-
1998
- 1998-11-04 KR KR1019980047170A patent/KR19990045011A/en not_active Application Discontinuation
- 1998-11-06 CN CN98124705A patent/CN1217572A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6232224B1 (en) | 1999-04-20 | 2001-05-15 | Nec Corporation | Method of manufacturing semiconductor device having reliable contact structure |
| US6914336B2 (en) | 2000-01-25 | 2005-07-05 | Nec Electronics Corporation | Semiconductor device structure and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990045011A (en) | 1999-06-25 |
| CN1217572A (en) | 1999-05-26 |
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