JPH11144453A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH11144453A JPH11144453A JP9302843A JP30284397A JPH11144453A JP H11144453 A JPH11144453 A JP H11144453A JP 9302843 A JP9302843 A JP 9302843A JP 30284397 A JP30284397 A JP 30284397A JP H11144453 A JPH11144453 A JP H11144453A
- Authority
- JP
- Japan
- Prior art keywords
- data
- output
- pixel
- semiconductor memory
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【課題】誤り訂正処理を行う場合に、メモリに記録され
た画素データを、Ｘ方向およびＹ方向にも効率よくアク
セスしたい。 【解決手段】データ出力部１０においては、ページアド
レスを入力して所望の２×２の画素データＷ１〜Ｗ４か
らなる画素ブロックを指定し、出力画素選択信号Ｖ１，
Ｖ２を入力することにより、Ｘ方向またはＹ方向の任意
の方向に連続した画素データを出力させる。具体的に
は、信号Ｖ１，Ｖ２＝０の場合、および、Ｖ１＝０，Ｖ
２＝１の場合にはＸ方向に連続した２画素Ｗ１，Ｗ２ま
たはＷ３，Ｗ４が選択され、信号Ｖ１＝１，Ｖ２＝０の
場合、および、Ｖ１，Ｖ２＝１の場合には、Ｙ方向に連
続した任意の２画素Ｗ１，Ｗ３またはＷ２，Ｗ４が選択
され、出力される。
た画素データを、Ｘ方向およびＹ方向にも効率よくアク
セスしたい。 【解決手段】データ出力部１０においては、ページアド
レスを入力して所望の２×２の画素データＷ１〜Ｗ４か
らなる画素ブロックを指定し、出力画素選択信号Ｖ１，
Ｖ２を入力することにより、Ｘ方向またはＹ方向の任意
の方向に連続した画素データを出力させる。具体的に
は、信号Ｖ１，Ｖ２＝０の場合、および、Ｖ１＝０，Ｖ
２＝１の場合にはＸ方向に連続した２画素Ｗ１，Ｗ２ま
たはＷ３，Ｗ４が選択され、信号Ｖ１＝１，Ｖ２＝０の
場合、および、Ｖ１，Ｖ２＝１の場合には、Ｙ方向に連
続した任意の２画素Ｗ１，Ｗ３またはＷ２，Ｗ４が選択
され、出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、たとえば画像デー
タのような２次元的な構成を有するデータを記憶するの
に好適であり、記憶されている画像データを、縦または
横の任意の方向に効率よく読み出すことができる半導体
記憶装置に関する。
タのような２次元的な構成を有するデータを記憶するの
に好適であり、記憶されている画像データを、縦または
横の任意の方向に効率よく読み出すことができる半導体
記憶装置に関する。
【０００２】
【従来の技術】ＤＶＤ(Digital Video Disc)などのよう
なデジタルデータを処理する装置においては、ＥＣＣ(E
rror Correction Coding) 技術を用いて、情報再生時や
伝達時の雑音によって生じるエラーをなくすようにして
いる。誤り検出および訂正は、伝達情報に冗長成分を付
加し、その冗長成分を用いて誤りの検出および訂正を行
うものであり、ＤＶＤなどでは、符号効率がよく誤り訂
正能力の高いリード・ソロモン(Reed Solomon)符号が用
いられている。
なデジタルデータを処理する装置においては、ＥＣＣ(E
rror Correction Coding) 技術を用いて、情報再生時や
伝達時の雑音によって生じるエラーをなくすようにして
いる。誤り検出および訂正は、伝達情報に冗長成分を付
加し、その冗長成分を用いて誤りの検出および訂正を行
うものであり、ＤＶＤなどでは、符号効率がよく誤り訂
正能力の高いリード・ソロモン(Reed Solomon)符号が用
いられている。
【０００３】ＤＶＤにおけるエラー訂正符号において
は、さらに誤り訂正能力を高めるために、情報を予め決
められたサイズのブロックに分割し、そのブロックの情
報を数学的な二次元空間（ＸＹ空間）に展開し、Ｘ方向
とＹ方向の２方向に独立した冗長符号(Reed Solomon 符
号) を付加している。そのため、データ記録時には記録
すべき情報に冗長符号を付加して符号化するために、ま
た、データ再生時には再生した情報に誤り訂正処理を施
し正しい情報として復号するために、Ｘ方向およびＹ方
向にそれぞれ独立した演算を行うことになる。
は、さらに誤り訂正能力を高めるために、情報を予め決
められたサイズのブロックに分割し、そのブロックの情
報を数学的な二次元空間（ＸＹ空間）に展開し、Ｘ方向
とＹ方向の２方向に独立した冗長符号(Reed Solomon 符
号) を付加している。そのため、データ記録時には記録
すべき情報に冗長符号を付加して符号化するために、ま
た、データ再生時には再生した情報に誤り訂正処理を施
し正しい情報として復号するために、Ｘ方向およびＹ方
向にそれぞれ独立した演算を行うことになる。
【０００４】具体的には、たとえばＤＶＤにデータを記
録する場合には、記録するデータを一旦メモリに記憶
し、このメモリに記憶されたデータを用いて、データを
Ｘ方向およびＹ方向に走査をして読み出し誤り訂正符号
を生成する。そして、生成した誤り訂正符号と、元の記
録するデータとを組み合わせて記録用データを生成し、
実際にＤＶＤに記録する。また、ＤＶＤからデータを再
生する場合には、再生したデータをやはり一旦メモリに
記憶し、このメモリに記憶されたデータを用いて、Ｘ方
向およびＹ方向に走査して読み出し誤り訂正符号を生成
する。そして、生成した誤り訂正符号と再生した誤り訂
正符号とを比較して正しいデータが再生されたか否かを
判定し、誤っている場合にはその訂正処理を行うことに
なる。
録する場合には、記録するデータを一旦メモリに記憶
し、このメモリに記憶されたデータを用いて、データを
Ｘ方向およびＹ方向に走査をして読み出し誤り訂正符号
を生成する。そして、生成した誤り訂正符号と、元の記
録するデータとを組み合わせて記録用データを生成し、
実際にＤＶＤに記録する。また、ＤＶＤからデータを再
生する場合には、再生したデータをやはり一旦メモリに
記憶し、このメモリに記憶されたデータを用いて、Ｘ方
向およびＹ方向に走査して読み出し誤り訂正符号を生成
する。そして、生成した誤り訂正符号と再生した誤り訂
正符号とを比較して正しいデータが再生されたか否かを
判定し、誤っている場合にはその訂正処理を行うことに
なる。
【０００５】
【発明が解決しようとする課題】ところで、そのような
誤り訂正処理を行う場合などに、これまでのメモリ（半
導体記憶装置）を用いていたのでは効率よく処理を行う
ことができないという問題がある。前述したように、誤
り訂正処理を行う場合には、処理対象のデータが入力さ
れると、そのデータに対して、Ｘ方向およびＹ方向に各
々走査を行い、読み出したデータに対して演算を行うこ
とになるが、通常メモリにデータを記録する場合には、
複数のデータをパックして１つのワードとして記録する
場合が多く、このような場合に、Ｘ方向およびＹ方向に
ともに効率よくアクセスすることができないという問題
がある。
誤り訂正処理を行う場合などに、これまでのメモリ（半
導体記憶装置）を用いていたのでは効率よく処理を行う
ことができないという問題がある。前述したように、誤
り訂正処理を行う場合には、処理対象のデータが入力さ
れると、そのデータに対して、Ｘ方向およびＹ方向に各
々走査を行い、読み出したデータに対して演算を行うこ
とになるが、通常メモリにデータを記録する場合には、
複数のデータをパックして１つのワードとして記録する
場合が多く、このような場合に、Ｘ方向およびＹ方向に
ともに効率よくアクセスすることができないという問題
がある。
【０００６】たとえば、メモリにデータを記録する場合
には、通常、８ビット、１６ビット、３２ビットなどを
単位とするワードごとに行われる。一方、画像データに
おいては１つの画素データは１ビット、２ビット、４ビ
ット、８ビット程度で表される場合が多い。このような
場合に、たとえば１つの画素データを４ビットとする
と、たとえばＸ方向に連続した２画素あるいは４画素の
データで構成される８ビット、あるいは１６ビットのデ
ータにより１ワードを構成し、これを単位としてメモリ
に記録される場合が多い。
には、通常、８ビット、１６ビット、３２ビットなどを
単位とするワードごとに行われる。一方、画像データに
おいては１つの画素データは１ビット、２ビット、４ビ
ット、８ビット程度で表される場合が多い。このような
場合に、たとえば１つの画素データを４ビットとする
と、たとえばＸ方向に連続した２画素あるいは４画素の
データで構成される８ビット、あるいは１６ビットのデ
ータにより１ワードを構成し、これを単位としてメモリ
に記録される場合が多い。
【０００７】そしてこのような場合に、Ｘ方向に順次デ
ータを読み出して誤り訂正処理を行う場合には、１ワー
ドのデータを読み出すごとに順次必要な２画素あるいは
４画素のデータが読み出されるので問題がないが、Ｙ方
向に順次データを読み出して誤り訂正処理を行おうとす
ると、１ワードの中に必要な画素データは１つだけであ
り、必要とするデータの他に、そのデータとＸ方向に連
続した余分な１画素あるいは３画素のデータが必ず含ま
れることになる。したがって、Ｙ方向を走査して誤り訂
正処理を行う場合のメモリアクセス回数は、Ｘ方向を走
査して誤り訂正処理を行う場合のメモリアクセス回数の
２倍あるいは４倍かかり、当然処理時間もその程度に増
加する。
ータを読み出して誤り訂正処理を行う場合には、１ワー
ドのデータを読み出すごとに順次必要な２画素あるいは
４画素のデータが読み出されるので問題がないが、Ｙ方
向に順次データを読み出して誤り訂正処理を行おうとす
ると、１ワードの中に必要な画素データは１つだけであ
り、必要とするデータの他に、そのデータとＸ方向に連
続した余分な１画素あるいは３画素のデータが必ず含ま
れることになる。したがって、Ｙ方向を走査して誤り訂
正処理を行う場合のメモリアクセス回数は、Ｘ方向を走
査して誤り訂正処理を行う場合のメモリアクセス回数の
２倍あるいは４倍かかり、当然処理時間もその程度に増
加する。
【０００８】したがって、本発明の目的は、Ｘ方向およ
びＹ方向の位置で各データが特定されるような２次元的
な構成を有するデータを記憶した際に、Ｘ方向およびＹ
方向に連続するデータをともに効率よく高速にアクセス
することができ、たとえば記憶した画像データに対する
余り訂正符号生成の処理などを効率よく行うことができ
る半導体記憶装置を提供することにある。
びＹ方向の位置で各データが特定されるような２次元的
な構成を有するデータを記憶した際に、Ｘ方向およびＹ
方向に連続するデータをともに効率よく高速にアクセス
することができ、たとえば記憶した画像データに対する
余り訂正符号生成の処理などを効率よく行うことができ
る半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】前記課題を解決するため
に、Ｘ方向およびＹ方向のＮ×Ｎ画素のデータを、メモ
リの、同時にアクセス可能な同じページあるいはワード
に記録するようにし、同時にアクセスした後に、その中
のＸ方向およびＹ方向に連続した所望のＮ個の画素のデ
ータを選択して出力できるようにした。
に、Ｘ方向およびＹ方向のＮ×Ｎ画素のデータを、メモ
リの、同時にアクセス可能な同じページあるいはワード
に記録するようにし、同時にアクセスした後に、その中
のＸ方向およびＹ方向に連続した所望のＮ個の画素のデ
ータを選択して出力できるようにした。
【００１０】したがって、本発明の半導体記憶装置は、
第１の方向の位置および第２の方向の位置により各デー
タが特定される２次元的構成を有するデータを記憶する
記憶手段と、前記記憶されている２次元的構成を有する
データより、前記第１の方向または前記第２の方向のい
ずれか所望の方向に連なる所定の複数の前記データを実
質的に同時に読み出し出力する出力手段とを有する。
第１の方向の位置および第２の方向の位置により各デー
タが特定される２次元的構成を有するデータを記憶する
記憶手段と、前記記憶されている２次元的構成を有する
データより、前記第１の方向または前記第２の方向のい
ずれか所望の方向に連なる所定の複数の前記データを実
質的に同時に読み出し出力する出力手段とを有する。
【００１１】好適には、前記記憶手段は、前記２次元的
構成を有するデータを、前記第１の方向および前記第２
の方向各々Ｎ個のＮ×Ｎ個のデータを有するブロックご
とに、同時的に読み出し可能に記憶し、前記出力手段
は、前記記憶されている２次元的構成を有するデータよ
り、所望の前記ブロックを指定するブロック指定手段
と、前記指定されたブロックのＮ×Ｎ個のデータを再生
するデータ再生手段と、前記読み出されたブロックに含
まれる２×Ｎ種類の前記第１の方向または第２の方向に
連なるＮ個のデータの中の、１種類のＮ個のデータを指
定するデータ指定手段と、前記読み出されたＮ×Ｎ個の
データより、前記指定されたＮ個のデータを選択するデ
ータ選択手段と、前記選択されたＮ個のデータを出力す
るＮ個のデータ出力手段とを有する。
構成を有するデータを、前記第１の方向および前記第２
の方向各々Ｎ個のＮ×Ｎ個のデータを有するブロックご
とに、同時的に読み出し可能に記憶し、前記出力手段
は、前記記憶されている２次元的構成を有するデータよ
り、所望の前記ブロックを指定するブロック指定手段
と、前記指定されたブロックのＮ×Ｎ個のデータを再生
するデータ再生手段と、前記読み出されたブロックに含
まれる２×Ｎ種類の前記第１の方向または第２の方向に
連なるＮ個のデータの中の、１種類のＮ個のデータを指
定するデータ指定手段と、前記読み出されたＮ×Ｎ個の
データより、前記指定されたＮ個のデータを選択するデ
ータ選択手段と、前記選択されたＮ個のデータを出力す
るＮ個のデータ出力手段とを有する。
【００１２】特定的には、前記データ選択手段は、前記
再生されたＮ×Ｎ個のデータ各々に対応して設けられ、
各々前記Ｎ個のデータ出力手段のいずれかに、前記第１
の方向および前記第２の方向において同じ列にないデー
タ同士が同一の前記データ出力手段に接続されるように
接続され、各々前記再生されたデータを出力するか否か
を制御するＮ×Ｎ個の出力制御手段を有し、前記指定さ
れたＮ個のデータに対応する前記出力制御手段が、対応
するデータを前記接続されたデータ出力手段に出力する
ことにより、前記読み出されたＮ×Ｎ個のデータより前
記指定されたＮ個のデータを選択する。
再生されたＮ×Ｎ個のデータ各々に対応して設けられ、
各々前記Ｎ個のデータ出力手段のいずれかに、前記第１
の方向および前記第２の方向において同じ列にないデー
タ同士が同一の前記データ出力手段に接続されるように
接続され、各々前記再生されたデータを出力するか否か
を制御するＮ×Ｎ個の出力制御手段を有し、前記指定さ
れたＮ個のデータに対応する前記出力制御手段が、対応
するデータを前記接続されたデータ出力手段に出力する
ことにより、前記読み出されたＮ×Ｎ個のデータより前
記指定されたＮ個のデータを選択する。
【００１３】また特定的には、前記データ選択手段は、
前記再生されたＮ×Ｎ個のデータ各々に対応して設けら
れ、前記出力するＮ個のデータの指定に基づいて、各々
前記再生されたデータを出力するか否かを制御するＮ×
Ｎ個の制御手段と、前記Ｎ×Ｎ個の制御手段より選択的
に出力されるＮ個のデータを、前記第１の方向または前
記第２の方向に対して相互に所定の位置関係のデータと
なるように整列させて、前記Ｎ個のデータ出力手段に出
力するデータ切り換え手段とを有する。特定的には、前
記データは、各々所定数のビットで示されるデータであ
り、さらに特定的には、前記２次元的構成を有するデー
タは画像データであり、前記各データは、前記画像デー
タの各画素のデータである。
前記再生されたＮ×Ｎ個のデータ各々に対応して設けら
れ、前記出力するＮ個のデータの指定に基づいて、各々
前記再生されたデータを出力するか否かを制御するＮ×
Ｎ個の制御手段と、前記Ｎ×Ｎ個の制御手段より選択的
に出力されるＮ個のデータを、前記第１の方向または前
記第２の方向に対して相互に所定の位置関係のデータと
なるように整列させて、前記Ｎ個のデータ出力手段に出
力するデータ切り換え手段とを有する。特定的には、前
記データは、各々所定数のビットで示されるデータであ
り、さらに特定的には、前記２次元的構成を有するデー
タは画像データであり、前記各データは、前記画像デー
タの各画素のデータである。
【００１４】
【発明の実施の形態】第１の実施の形態 本発明の第１の実施の形態を図１〜図７を参照して説明
する。本実施の形態においては、本発明に係わる半導体
メモリについて説明するが、データ記憶部の構成、各デ
ータ記憶素子、データ記憶方法などは通常の半導体メモ
リと同じなので説明を省略し、既に記録されているデー
タをアクセスし出力する出力部について、その構成を示
し、そのデータ出力方法を詳細に説明する。また、本実
施の形態においては、この半導体メモリに画像データを
記録し、この画像データに対する誤り訂正符号を生成す
るために、この記録されている画像データを横方向（Ｘ
方向）、および、縦方向（Ｙ方向）に順次読み出す場合
を例示して、そのデータ出力方法を説明する。
する。本実施の形態においては、本発明に係わる半導体
メモリについて説明するが、データ記憶部の構成、各デ
ータ記憶素子、データ記憶方法などは通常の半導体メモ
リと同じなので説明を省略し、既に記録されているデー
タをアクセスし出力する出力部について、その構成を示
し、そのデータ出力方法を詳細に説明する。また、本実
施の形態においては、この半導体メモリに画像データを
記録し、この画像データに対する誤り訂正符号を生成す
るために、この記録されている画像データを横方向（Ｘ
方向）、および、縦方向（Ｙ方向）に順次読み出す場合
を例示して、そのデータ出力方法を説明する。
【００１５】まず、本実施の形態の半導体メモリについ
て説明する。本実施の形態の半導体メモリは、入出力の
データ幅が８ビットのＤＲＡＭである。内部は、４ビッ
ト幅のサブブロックを４つ有するブロックが複数設けら
れた構成になっている。データ書き込み時には、指定さ
れたワードアドレスに基づいて、所望のブロックの４つ
のサブブロックのうちの２つのサブブロックの同一ペー
ジアドレスに、入力される８ビットデータが記録され
る。データ読み出し時にも、同じようにワードアドレス
を指定することにより、所望の８ビットデータを読み出
すことができるが、この半導体メモリにおいては、別の
読み出しモードとして、４つのサブブロックから出力さ
れる４つの４ビットデータを所定の組み合わせで読み出
すことができる。この時、４つのサブブロックの同時に
アクセスされる記憶領域は、同一のページアドレスが付
されているものとする。以後、このモードによる読み出
し方法について説明する。
て説明する。本実施の形態の半導体メモリは、入出力の
データ幅が８ビットのＤＲＡＭである。内部は、４ビッ
ト幅のサブブロックを４つ有するブロックが複数設けら
れた構成になっている。データ書き込み時には、指定さ
れたワードアドレスに基づいて、所望のブロックの４つ
のサブブロックのうちの２つのサブブロックの同一ペー
ジアドレスに、入力される８ビットデータが記録され
る。データ読み出し時にも、同じようにワードアドレス
を指定することにより、所望の８ビットデータを読み出
すことができるが、この半導体メモリにおいては、別の
読み出しモードとして、４つのサブブロックから出力さ
れる４つの４ビットデータを所定の組み合わせで読み出
すことができる。この時、４つのサブブロックの同時に
アクセスされる記憶領域は、同一のページアドレスが付
されているものとする。以後、このモードによる読み出
し方法について説明する。
【００１６】まず、この半導体メモリに、図１に示すよ
うな２次元に配置された画素データからなる画像データ
が記録される。各画素は、横方向（Ｘ方向）および縦方
向（Ｙ方向）の位置を示す座標値により特定される。ま
た、各画素データは４ビットで表される。このような画
像データは、図１に示すように、左上（Ｘ＝０，Ｙ＝
０）より２×２画素ずつの４画素からなる画素ブロック
に順次分割され、各画素ブロックの４つの画素データが
各々４つのサブブロックに記録され、かつ、同じ画素ブ
ロックの４つの画素データが同じページアドレスの記憶
領域に記録されるように記録される。なお、以降の説明
において、この２×２画素の画素ブロックにおける各画
素を、図２に示すようにＷ１〜Ｗ４と示すものとする。
うな２次元に配置された画素データからなる画像データ
が記録される。各画素は、横方向（Ｘ方向）および縦方
向（Ｙ方向）の位置を示す座標値により特定される。ま
た、各画素データは４ビットで表される。このような画
像データは、図１に示すように、左上（Ｘ＝０，Ｙ＝
０）より２×２画素ずつの４画素からなる画素ブロック
に順次分割され、各画素ブロックの４つの画素データが
各々４つのサブブロックに記録され、かつ、同じ画素ブ
ロックの４つの画素データが同じページアドレスの記憶
領域に記録されるように記録される。なお、以降の説明
において、この２×２画素の画素ブロックにおける各画
素を、図２に示すようにＷ１〜Ｗ４と示すものとする。
【００１７】このように画像データが記録されている半
導体メモリより、横方向および縦方向に、順次画素デー
タを読み出す方法について説明する。まず、本実施の形
態の半導体メモリの、データ出力部の構成について図３
を参照して説明する。図３は、本実施の形態の半導体メ
モリの、データ出力部の構成を示す回路図である。図３
に示すように、本実施の形態の半導体メモリのデータ出
力部１０は、第１〜第４のセンスアンプ１１-1〜１
１-4、第１〜第４の出力ゲート１２-1〜１２-4、ＸＯＲ
素子１３、４個のインバータ素子１４〜１７、４個のＡ
ＮＤ素子１８-1〜１８-4、第１のデータＩ／Ｏ線２１お
よび第２のデータＩ／Ｏ線２２を有する。
導体メモリより、横方向および縦方向に、順次画素デー
タを読み出す方法について説明する。まず、本実施の形
態の半導体メモリの、データ出力部の構成について図３
を参照して説明する。図３は、本実施の形態の半導体メ
モリの、データ出力部の構成を示す回路図である。図３
に示すように、本実施の形態の半導体メモリのデータ出
力部１０は、第１〜第４のセンスアンプ１１-1〜１
１-4、第１〜第４の出力ゲート１２-1〜１２-4、ＸＯＲ
素子１３、４個のインバータ素子１４〜１７、４個のＡ
ＮＤ素子１８-1〜１８-4、第１のデータＩ／Ｏ線２１お
よび第２のデータＩ／Ｏ線２２を有する。
【００１８】第１〜第４のセンスアンプ１１-1〜１１-4
は、前述した４つのサブブロックごとに設けられ、各サ
ブブロックでアクセスされた各々４ビットの記憶素子か
らの出力を増幅する。なお、図３において、各センスア
ンプ１１-1〜１１-4に対する（Ｗ１）〜（Ｗ４）の信号
は、各々４個のサブブロックから出力される４ビットの
データであり、図２に示した画素ブロックにおける同符
号の各画素のデータである。また、この第１〜第４のセ
ンスアンプ１１-1〜１１-4に入力される各画素データＷ
１〜Ｗ４は、半導体メモリに入力されるページアドレス
信号Ｙ０〜Ｙｎに基づいて、各サブブロックから読み出
された、半導体メモリに記録されている画像データの任
意の画素ブロックのデータである。
は、前述した４つのサブブロックごとに設けられ、各サ
ブブロックでアクセスされた各々４ビットの記憶素子か
らの出力を増幅する。なお、図３において、各センスア
ンプ１１-1〜１１-4に対する（Ｗ１）〜（Ｗ４）の信号
は、各々４個のサブブロックから出力される４ビットの
データであり、図２に示した画素ブロックにおける同符
号の各画素のデータである。また、この第１〜第４のセ
ンスアンプ１１-1〜１１-4に入力される各画素データＷ
１〜Ｗ４は、半導体メモリに入力されるページアドレス
信号Ｙ０〜Ｙｎに基づいて、各サブブロックから読み出
された、半導体メモリに記録されている画像データの任
意の画素ブロックのデータである。
【００１９】第１〜第４の出力ゲート１２-1〜１２
-4は、第１〜第４のセンスアンプ１１-1〜１１-4に対応
して設けられており、各々後述するＡＮＤ素子１８-1〜
１８-4で生成される制御信号に基づいて、各センスアン
プ１１-i（ｉ＝１〜４）で増幅されたデータを、第１の
データＩ／Ｏ線２１または第２のデータＩ／Ｏ線２２に
出力するか否かを制御する。図示のごとく、第１の出力
ゲート１２-1を介して出力される画素データＷ１は第１
のデータＩ／Ｏ線２１に出力され、第２の出力ゲート１
２-2を介して出力される画素データＷ２は第２のデータ
Ｉ／Ｏ線２２に出力され、第３の出力ゲート１２-3を介
して出力される画素データＷ３は第２のデータＩ／Ｏ線
２２に出力され、第４の出力ゲート１２-4を介して出力
される画素データＷ４は第１のデータＩ／Ｏ線２１に出
力される。
-4は、第１〜第４のセンスアンプ１１-1〜１１-4に対応
して設けられており、各々後述するＡＮＤ素子１８-1〜
１８-4で生成される制御信号に基づいて、各センスアン
プ１１-i（ｉ＝１〜４）で増幅されたデータを、第１の
データＩ／Ｏ線２１または第２のデータＩ／Ｏ線２２に
出力するか否かを制御する。図示のごとく、第１の出力
ゲート１２-1を介して出力される画素データＷ１は第１
のデータＩ／Ｏ線２１に出力され、第２の出力ゲート１
２-2を介して出力される画素データＷ２は第２のデータ
Ｉ／Ｏ線２２に出力され、第３の出力ゲート１２-3を介
して出力される画素データＷ３は第２のデータＩ／Ｏ線
２２に出力され、第４の出力ゲート１２-4を介して出力
される画素データＷ４は第１のデータＩ／Ｏ線２１に出
力される。
【００２０】ＸＯＲ素子１３、４個のインバータ素子１
４〜１７、および、４個のＡＮＤ素子１８-1〜１８
-4は、入力されるページアドレスＹ０〜Ｙｎ、および、
出力画素選択信号Ｖ１，Ｖ２に基づいて、４個の出力ゲ
ート１２-1〜１２-4のいずれか２つを選択し、有効にす
るための論理回路である。ページアドレスＹ０〜Ｙｎ
は、半導体メモリに入力されるページアドレスの上位部
分であり、第１〜第４のセンスアンプ１１-1〜１１-4に
データが出力されるアドレスをデコードして、その場合
にＡＮＤ素子１８-1〜１８-4がアクティブになり得るよ
うな論理信号を各ＡＮＤ素子１８-1〜１８-4に入力す
る。したがって、このページアドレスＹ０〜Ｙｎに対す
る論理は、同一ブロックのサブブロックに対する４個の
ＡＮＤ素子１８-1〜１８-4については同じになる。
４〜１７、および、４個のＡＮＤ素子１８-1〜１８
-4は、入力されるページアドレスＹ０〜Ｙｎ、および、
出力画素選択信号Ｖ１，Ｖ２に基づいて、４個の出力ゲ
ート１２-1〜１２-4のいずれか２つを選択し、有効にす
るための論理回路である。ページアドレスＹ０〜Ｙｎ
は、半導体メモリに入力されるページアドレスの上位部
分であり、第１〜第４のセンスアンプ１１-1〜１１-4に
データが出力されるアドレスをデコードして、その場合
にＡＮＤ素子１８-1〜１８-4がアクティブになり得るよ
うな論理信号を各ＡＮＤ素子１８-1〜１８-4に入力す
る。したがって、このページアドレスＹ０〜Ｙｎに対す
る論理は、同一ブロックのサブブロックに対する４個の
ＡＮＤ素子１８-1〜１８-4については同じになる。
【００２１】出力画素選択信号Ｖ１，Ｖ２は、ページア
ドレスで指定される図２に示すような４個の画素データ
の中の、どの２つの画素のデータを出力させるかを指定
するための信号であり、その信号値と選択される画素デ
ータの関係を図４および図５に示す。図４および図５に
示すように、信号Ｖ１，Ｖ２がともに０の時には、４個
の画素の上側の横方向の２画素である画素データＷ１，
Ｗ２が選択され、信号Ｖ１＝０，Ｖ２＝１の時には、４
個の画素の下側の横方向の２画素である画素データＷ
３，Ｗ４が選択され、信号Ｖ１＝１，Ｖ２＝０の時に
は、４個の画素の左側の縦方向の２画素である画素デー
タＷ１，Ｗ３が選択され、信号Ｖ１，Ｖ２がともに１の
時には、４個の画素の右側の縦方向の２画素である画素
データＷ２，Ｗ４が選択される。
ドレスで指定される図２に示すような４個の画素データ
の中の、どの２つの画素のデータを出力させるかを指定
するための信号であり、その信号値と選択される画素デ
ータの関係を図４および図５に示す。図４および図５に
示すように、信号Ｖ１，Ｖ２がともに０の時には、４個
の画素の上側の横方向の２画素である画素データＷ１，
Ｗ２が選択され、信号Ｖ１＝０，Ｖ２＝１の時には、４
個の画素の下側の横方向の２画素である画素データＷ
３，Ｗ４が選択され、信号Ｖ１＝１，Ｖ２＝０の時に
は、４個の画素の左側の縦方向の２画素である画素デー
タＷ１，Ｗ３が選択され、信号Ｖ１，Ｖ２がともに１の
時には、４個の画素の右側の縦方向の２画素である画素
データＷ２，Ｗ４が選択される。
【００２２】そして、ＸＯＲ素子１３、インバータ素子
１４〜１７、および、ＡＮＤ素子１８-1〜１８-4は、入
力されるページアドレスＹ０〜Ｙｎ、および、出力画素
選択信号Ｖ１，Ｖ２に基づいて、４個の出力ゲート１２
-1〜１２-4のいずれか２つを選択して有効にし、前述し
たような出力画素データを選択するための、具体的な回
路を構成する素子である。
１４〜１７、および、ＡＮＤ素子１８-1〜１８-4は、入
力されるページアドレスＹ０〜Ｙｎ、および、出力画素
選択信号Ｖ１，Ｖ２に基づいて、４個の出力ゲート１２
-1〜１２-4のいずれか２つを選択して有効にし、前述し
たような出力画素データを選択するための、具体的な回
路を構成する素子である。
【００２３】このような構成のデータ出力部１０を用い
れば、まず、半導体メモリにページアドレスを入力して
所望の画素ブロックを指定し、出力画素選択信号Ｖ１，
Ｖ２を入力することにより、Ｘ方向またはＹ方向の任意
の方向に連続した画素データを出力させることができ
る。具体的には、信号Ｖ１，Ｖ２＝０の場合、および、
Ｖ１＝０，Ｖ２＝１の場合には、図６（Ａ）に示すよう
に、Ｘ方向に連続した２画素が選択され、第１のデータ
Ｉ／Ｏ線２１および第２のデータＩ／Ｏ線２２を介して
出力される。また、信号Ｖ１＝１，Ｖ２＝０の場合、お
よび、Ｖ１，Ｖ２＝１の場合には、図６（Ｂ）に示すよ
うな、Ｙ方向に連続した任意の２画素が選択され、出力
される。
れば、まず、半導体メモリにページアドレスを入力して
所望の画素ブロックを指定し、出力画素選択信号Ｖ１，
Ｖ２を入力することにより、Ｘ方向またはＹ方向の任意
の方向に連続した画素データを出力させることができ
る。具体的には、信号Ｖ１，Ｖ２＝０の場合、および、
Ｖ１＝０，Ｖ２＝１の場合には、図６（Ａ）に示すよう
に、Ｘ方向に連続した２画素が選択され、第１のデータ
Ｉ／Ｏ線２１および第２のデータＩ／Ｏ線２２を介して
出力される。また、信号Ｖ１＝１，Ｖ２＝０の場合、お
よび、Ｖ１，Ｖ２＝１の場合には、図６（Ｂ）に示すよ
うな、Ｙ方向に連続した任意の２画素が選択され、出力
される。
【００２４】なお、前述したデータ出力部１０において
は、選択した２つの画素の位置関係と、第１のデータＩ
／Ｏ線２１および第２のデータＩ／Ｏ線２２に出力され
る信号の関係は、画素ブロックの上側と下側、あるい
は、左側と右側で異なることになる。つまり、画素ブロ
ックの上側の２画素のデータを出力する際には、左の画
素のデータが第１のデータＩ／Ｏ線２１に出力され右の
画素のデータが第２のデータＩ／Ｏ線２２に出力される
が、下側の２画素のデータを出力する際には、右の画素
のデータが第１のデータＩ／Ｏ線２１に出力され、左側
の画素のデータが第２のデータＩ／Ｏ線２２に出力され
る。
は、選択した２つの画素の位置関係と、第１のデータＩ
／Ｏ線２１および第２のデータＩ／Ｏ線２２に出力され
る信号の関係は、画素ブロックの上側と下側、あるい
は、左側と右側で異なることになる。つまり、画素ブロ
ックの上側の２画素のデータを出力する際には、左の画
素のデータが第１のデータＩ／Ｏ線２１に出力され右の
画素のデータが第２のデータＩ／Ｏ線２２に出力される
が、下側の２画素のデータを出力する際には、右の画素
のデータが第１のデータＩ／Ｏ線２１に出力され、左側
の画素のデータが第２のデータＩ／Ｏ線２２に出力され
る。
【００２５】同様に、画素ブロックの左側の２画素のデ
ータを出力する際には、上の画素のデータが第１のデー
タＩ／Ｏ線２１に出力され下の画素のデータが第２のデ
ータＩ／Ｏ線２２に出力されるが、右側の２画素のデー
タを出力する際には、下の画素のデータが第１のデータ
Ｉ／Ｏ線２１に出力され、上側の画素のデータが第２の
データＩ／Ｏ線２２に出力される。後段のたとえば誤り
訂正符号を求める処理などにおいて、所定方向の列の画
素値の累計を求める場合など、画素データが出力されれ
ばよい場合には、このような各画素の出力形式でも問題
はなく、この方が回路構成が簡単になるので好適であ
る。
ータを出力する際には、上の画素のデータが第１のデー
タＩ／Ｏ線２１に出力され下の画素のデータが第２のデ
ータＩ／Ｏ線２２に出力されるが、右側の２画素のデー
タを出力する際には、下の画素のデータが第１のデータ
Ｉ／Ｏ線２１に出力され、上側の画素のデータが第２の
データＩ／Ｏ線２２に出力される。後段のたとえば誤り
訂正符号を求める処理などにおいて、所定方向の列の画
素値の累計を求める場合など、画素データが出力されれ
ばよい場合には、このような各画素の出力形式でも問題
はなく、この方が回路構成が簡単になるので好適であ
る。
【００２６】一方、各画素のデータを順番に得たい場合
には、このような画素データの出力形式では後の処理が
適切に行えない場合がある。その用な場合には、たとえ
ば図７に示すような、第１のデータＩ／Ｏ線２１と第２
のデータＩ／Ｏ線２２との間のデータの入替え回路を、
データ出力部１０に追加すればよい。この場合、この切
り換えは、出力画素選択信号Ｖ２にのみ基づいて行うこ
とができ、簡単な回路で、そのような要求にも応えるこ
とができる。
には、このような画素データの出力形式では後の処理が
適切に行えない場合がある。その用な場合には、たとえ
ば図７に示すような、第１のデータＩ／Ｏ線２１と第２
のデータＩ／Ｏ線２２との間のデータの入替え回路を、
データ出力部１０に追加すればよい。この場合、この切
り換えは、出力画素選択信号Ｖ２にのみ基づいて行うこ
とができ、簡単な回路で、そのような要求にも応えるこ
とができる。
【００２７】第２の実施の形態 第１の実施の形態では、所望の方向に連なる２つの画素
データを任意に読み出すことのできる半導体メモリにつ
いて説明した。しかし、本発明は２つの画素データに限
られるものではなく、任意の数の画素データについても
同様の処理が行える。そこで、第２の実施の形態とし
て、Ｘ方向およびＹ方向に連なる４個の画素データを読
み出すことができる半導体メモリについて説明する。
データを任意に読み出すことのできる半導体メモリにつ
いて説明した。しかし、本発明は２つの画素データに限
られるものではなく、任意の数の画素データについても
同様の処理が行える。そこで、第２の実施の形態とし
て、Ｘ方向およびＹ方向に連なる４個の画素データを読
み出すことができる半導体メモリについて説明する。
【００２８】４個の画素データを任意の方向で読み出す
場合には、第１の実施の形態で示した２×２画素の画素
ブロックを、図８に示すように、４個並べたものとし
て、その４個の画素ブロックの２個の画素ブロックを、
新たな出力画素選択信号Ｖ３，Ｖ４を用いて適切に選択
するようにすればよい。すなわち、２個の画素ブロック
と、その２個の画素ブロックの中の各々２個の画素デー
タを適切に選ぶことにより、図９に示すように、Ｘ方向
またはＹ方向に４個の画素が連なった８種類のデータの
組み合わせを選択できるようにすればよい。
場合には、第１の実施の形態で示した２×２画素の画素
ブロックを、図８に示すように、４個並べたものとし
て、その４個の画素ブロックの２個の画素ブロックを、
新たな出力画素選択信号Ｖ３，Ｖ４を用いて適切に選択
するようにすればよい。すなわち、２個の画素ブロック
と、その２個の画素ブロックの中の各々２個の画素デー
タを適切に選ぶことにより、図９に示すように、Ｘ方向
またはＹ方向に４個の画素が連なった８種類のデータの
組み合わせを選択できるようにすればよい。
【００２９】各画素ブロックの中で、２個の画素データ
を選択する方法は、前述した第１の実施の形態と全く同
じ方法でよく、全ての画素ブロックに対して同じ出力選
択信号Ｖ１，Ｖ２を入力するようにしておけばよい。
を選択する方法は、前述した第１の実施の形態と全く同
じ方法でよく、全ての画素ブロックに対して同じ出力選
択信号Ｖ１，Ｖ２を入力するようにしておけばよい。
【００３０】４個の画素ブロックより、２個の画素ブロ
ックを選択する方法も、各画素ブロックを１つの画素デ
ータとみなせば、第１の実施の形態における２個の画素
データの選択方法と全く同じ方法により実現することが
できる。すなわち、図１０に示すように、新たな出力画
素選択信号Ｖ３，Ｖ４を用いて、４個の画素ブロックよ
りＸ方向およびＹ方向に連なる２つの画素ブロックの選
びかた４通りを指定できるようにすればよい。
ックを選択する方法も、各画素ブロックを１つの画素デ
ータとみなせば、第１の実施の形態における２個の画素
データの選択方法と全く同じ方法により実現することが
できる。すなわち、図１０に示すように、新たな出力画
素選択信号Ｖ３，Ｖ４を用いて、４個の画素ブロックよ
りＸ方向およびＹ方向に連なる２つの画素ブロックの選
びかた４通りを指定できるようにすればよい。
【００３１】また、第２の実施の形態においては、４個
の画素データを同時に読み出すことになるので、Ｉ／Ｏ
データ線は４ビット×４画素分の１６ビット幅となる。
この時、４ビットごとのデータ線を１つのデータ線と考
えれば、４本のＩ／Ｏデータ線が存在することになる。
そして、４個の画素ブロックのうち、対角にある画素ブ
ロックは同時にアクセスされることはないので、図１１
に示すように、この対角にある画素ブロックに対して、
共通のデータ線を用いるようにすればよい。
の画素データを同時に読み出すことになるので、Ｉ／Ｏ
データ線は４ビット×４画素分の１６ビット幅となる。
この時、４ビットごとのデータ線を１つのデータ線と考
えれば、４本のＩ／Ｏデータ線が存在することになる。
そして、４個の画素ブロックのうち、対角にある画素ブ
ロックは同時にアクセスされることはないので、図１１
に示すように、この対角にある画素ブロックに対して、
共通のデータ線を用いるようにすればよい。
【００３２】第２の実施の形態の半導体メモリは、第１
の実施の形態の半導体メモリをこのように拡張すること
により容易に実現することができる。この第２の実施の
形態の半導体メモリのデータ出力部３０の具体的な回路
例を図１２に示す。
の実施の形態の半導体メモリをこのように拡張すること
により容易に実現することができる。この第２の実施の
形態の半導体メモリのデータ出力部３０の具体的な回路
例を図１２に示す。
【００３３】このような半導体メモリにおいては、ペー
ジアドレスを入力することにより、所定のサブブロック
より画素データが読み出され、各センスアンプ３１-11
〜３１-44 に入力される。またこの時、データ出力部３
０には、そのページアドレスの上位部分の信号Ｙ０〜Ｙ
ｎ、および、出力画素選択信号Ｖ１〜Ｖ４が入力され
る。そして、ページアドレスの上位部分により、画素デ
ータＷ１１〜Ｗ４４の信号が出力される時に、ＡＮＤ素
子３４-11 〜３４-44 が有効にされる。また、出力画素
選択信号Ｖ１〜Ｖ４により、論理素子群３３およびＡＮ
Ｄ素子３４-11 〜３４-44 を介して図９に示すような所
望の４個の画素データが選択され、第１〜第４のデータ
Ｉ／Ｏ線４１〜４４に出力される。
ジアドレスを入力することにより、所定のサブブロック
より画素データが読み出され、各センスアンプ３１-11
〜３１-44 に入力される。またこの時、データ出力部３
０には、そのページアドレスの上位部分の信号Ｙ０〜Ｙ
ｎ、および、出力画素選択信号Ｖ１〜Ｖ４が入力され
る。そして、ページアドレスの上位部分により、画素デ
ータＷ１１〜Ｗ４４の信号が出力される時に、ＡＮＤ素
子３４-11 〜３４-44 が有効にされる。また、出力画素
選択信号Ｖ１〜Ｖ４により、論理素子群３３およびＡＮ
Ｄ素子３４-11 〜３４-44 を介して図９に示すような所
望の４個の画素データが選択され、第１〜第４のデータ
Ｉ／Ｏ線４１〜４４に出力される。
【００３４】なお、本発明は本実施の形態に限られるも
のではなく、種々の改変が可能である。たとえば、前述
した第１および第２の実施の形態においては、各画素デ
ータは各々４ビットのデータとしたが、１ビット、２ビ
ット、８ビット等でもよく、１つの画素データに割り当
てられるビット数は任意である。また、各実施の形態に
おいて、半導体メモリの物理的なメモリマップの構成は
任意であり、何ら限定されるものではない。
のではなく、種々の改変が可能である。たとえば、前述
した第１および第２の実施の形態においては、各画素デ
ータは各々４ビットのデータとしたが、１ビット、２ビ
ット、８ビット等でもよく、１つの画素データに割り当
てられるビット数は任意である。また、各実施の形態に
おいて、半導体メモリの物理的なメモリマップの構成は
任意であり、何ら限定されるものではない。
【００３５】
【発明の効果】本発明の半導体記憶装置によれば、Ｘ方
向およびＹ方向の位置で各データが特定されるような２
次元的な構成を有するデータを記憶した際に、Ｘ方向お
よびＹ方向に連続するデータをともに効率よく高速にア
クセスすることができ、さらに、データの入力速度に対
して実質的に数倍の速度でデータを読み出すことができ
る。その結果、たとえば記憶した画像データに対する余
り訂正符号生成の処理などを効率よく行うことができる
半導体記憶装置を提供することができる。
向およびＹ方向の位置で各データが特定されるような２
次元的な構成を有するデータを記憶した際に、Ｘ方向お
よびＹ方向に連続するデータをともに効率よく高速にア
クセスすることができ、さらに、データの入力速度に対
して実質的に数倍の速度でデータを読み出すことができ
る。その結果、たとえば記憶した画像データに対する余
り訂正符号生成の処理などを効率よく行うことができる
半導体記憶装置を提供することができる。
【図１】本発明の第１の実施の形態の半導体メモリに記
憶される画像データを説明するための図である。
憶される画像データを説明するための図である。
【図２】図１に示した画素ブロックの要素画素データを
説明するための図である。
説明するための図である。
【図３】本発明の第１の実施の形態の半導体メモリのデ
ータ出力部の構成を示す回路図である。
ータ出力部の構成を示す回路図である。
【図４】図３に示したデータ出力部に対して入力される
出力画素選択信号Ｖ１，Ｖ２と、選択される画素データ
Ｗ１〜Ｗ４の関係を示す図である。
出力画素選択信号Ｖ１，Ｖ２と、選択される画素データ
Ｗ１〜Ｗ４の関係を示す図である。
【図５】図４に示した関係を模式的に示す図である。
【図６】図３に示したデータ出力部を介して出力される
画素データを示す図である。
画素データを示す図である。
【図７】図３の回路に追加して好適な、データＩ／Ｏ線
切り換え回路の一例を示す図である。
切り換え回路の一例を示す図である。
【図８】本発明の第２の実施の形態の半導体メモリに記
憶される画像データの画像ブロックを説明するための図
である。
憶される画像データの画像ブロックを説明するための図
である。
【図９】出力画素選択信号Ｖ１〜Ｖ４と、選択される画
素データの関係を示す図である。
素データの関係を示す図である。
【図１０】４×４画素の画素ブロック中より連続する４
画素の画素データを抽出するために、２×２画素の画素
ブロックの選択方法を説明するための図である。
画素の画素データを抽出するために、２×２画素の画素
ブロックの選択方法を説明するための図である。
【図１１】第２の実施の形態の半導体メモリのデータ出
力部における、各画素ブロックとデータＩ／Ｏ線との接
続方法を説明するための図である。
力部における、各画素ブロックとデータＩ／Ｏ線との接
続方法を説明するための図である。
【図１２】本発明の第２の実施の形態の半導体メモリの
データ出力部の構成を示す回路図である。
データ出力部の構成を示す回路図である。
１０…データ出力部 １１…センスアンプ １２…出力ゲート １３…ＸＯＲ素子 １４〜１７…インバータ素子 １８…ＡＮＤ素子 ２１…第１のデータＩ／Ｏ線 ２２…第２のデータＩ／Ｏ線 ３０…データ出力部 ３１…センスアンプ ３２…出力ゲート ３３…論理素子群 ３４…ＡＮＤ素子 ４１〜４４…データＩ／Ｏ線
Claims (6)
- 【請求項１】第１の方向の位置および第２の方向の位置
により各データが特定される２次元的構成を有するデー
タを記憶する記憶手段と、 前記記憶されている２次元的構成を有するデータより、
前記第１の方向または前記第２の方向のいずれか所望の
方向に連なる所定の複数の前記データを実質的に同時に
読み出し出力する出力手段とを有する半導体記憶装置。 - 【請求項２】前記記憶手段は、 前記２次元的構成を有するデータを、前記第１の方向お
よび前記第２の方向各々Ｎ個のＮ×Ｎ個のデータを有す
るブロックごとに、同時的に読み出し可能に記憶し、 前記出力手段は、 前記記憶されている２次元的構成を有するデータより、
所望の前記ブロックを指定するブロック指定手段と、 前記指定されたブロックのＮ×Ｎ個のデータを再生する
データ再生手段と、 前記読み出されたブロックに含まれる２×Ｎ種類の前記
第１の方向または第２の方向に連なるＮ個のデータの中
の、１種類のＮ個のデータを指定するデータ指定手段
と、 前記読み出されたＮ×Ｎ個のデータより、前記指定され
たＮ個のデータを選択するデータ選択手段と前記選択さ
れたＮ個のデータを出力するＮ個のデータ出力手段とを
有する請求項１記載の半導体記憶装置。 - 【請求項３】前記データ選択手段は、 前記再生されたＮ×Ｎ個のデータ各々に対応して設けら
れ、各々前記Ｎ個のデータ出力手段のいずれかに、前記
第１の方向および前記第２の方向において同じ列にない
データ同士が同一の前記データ出力手段に接続されるよ
うに接続され、各々前記再生されたデータを出力するか
否かを制御するＮ×Ｎ個の出力制御手段を有し、 前記指定されたＮ個のデータに対応する前記出力制御手
段が、対応するデータを前記接続されたデータ出力手段
に出力することにより、前記読み出されたＮ×Ｎ個のデ
ータより前記指定されたＮ個のデータを選択する請求項
２記載の半導体記憶装置。 - 【請求項４】前記データ選択手段は、 前記再生されたＮ×Ｎ個のデータ各々に対応して設けら
れ、前記出力するＮ個のデータの指定に基づいて、各々
前記再生されたデータを出力するか否かを制御するＮ×
Ｎ個の制御手段と、 前記Ｎ×Ｎ個の制御手段より選択的に出力されるＮ個の
データを、前記第１の方向または前記第２の方向に対し
て相互に所定の位置関係のデータとなるように整列させ
て、前記Ｎ個のデータ出力手段に出力するデータ切り換
え手段とを有する請求項２記載の半導体記憶装置。 - 【請求項５】前記データは、各々所定数のビットで示さ
れるデータである請求項１〜４のいずれかに記載の半導
体記憶装置。 - 【請求項６】前記２次元的構成を有するデータは画像デ
ータであり、前記各データは、前記画像データの各画素
のデータである請求項１〜５のいずれかに記載の半導体
記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9302843A JPH11144453A (ja) | 1997-11-05 | 1997-11-05 | 半導体記憶装置 |
| US09/186,315 US6392947B1 (en) | 1997-11-05 | 1998-11-04 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9302843A JPH11144453A (ja) | 1997-11-05 | 1997-11-05 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11144453A true JPH11144453A (ja) | 1999-05-28 |
Family
ID=17913773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9302843A Pending JPH11144453A (ja) | 1997-11-05 | 1997-11-05 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6392947B1 (ja) |
| JP (1) | JPH11144453A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4303986A (en) * | 1979-01-09 | 1981-12-01 | Hakan Lans | Data processing system and apparatus for color graphics display |
| DE69222793T2 (de) * | 1991-03-14 | 1998-03-12 | Toshiba Kawasaki Kk | Halbleiterspeicheranordnung |
-
1997
- 1997-11-05 JP JP9302843A patent/JPH11144453A/ja active Pending
-
1998
- 1998-11-04 US US09/186,315 patent/US6392947B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6392947B1 (en) | 2002-05-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5151905A (en) | Data recording method | |
| US7454691B2 (en) | Method and system for encoding digital data for optical recording system | |
| JP4215844B2 (ja) | 半導体記憶装置 | |
| EP0498501B1 (en) | Encoding/decoding circuit, and digital video system comprising the circuit | |
| EP0907257A2 (en) | Error correction of interleaved data blocks | |
| JPH0232704B2 (ja) | ||
| JPS62177768A (ja) | エラ−訂正装置 | |
| US6651208B1 (en) | Method and system for multiple column syndrome generation | |
| KR100688574B1 (ko) | 광디스크의 데이터 처리장치 및 처리방법 | |
| US7475324B2 (en) | Encoding apparatus for storing data to disk | |
| KR100373467B1 (ko) | 어드레스 발생 회로 | |
| US5936228A (en) | Dot-code recording method and dot-code recording and reproducing apparatus | |
| JPH11144453A (ja) | 半導体記憶装置 | |
| JP4386615B2 (ja) | データ処理装置 | |
| JP3869598B2 (ja) | デジタルデータ符号化処理回路、符号化処理方法、及び符号化処理回路を備えるデジタルデータ記録装置 | |
| JP2007035170A (ja) | 光ディスク装置及び光ディスク再生方法 | |
| JPS61270922A (ja) | エラ−訂正符号の復号装置 | |
| JP3628532B2 (ja) | デジタル再生装置 | |
| JPS63197122A (ja) | エラ−訂正及びチエツク装置 | |
| JPH0244577A (ja) | 書き換え形光ディスク装置 | |
| JPH1186465A (ja) | 信号処理装置 | |
| JP3427586B2 (ja) | データ処理装置及び記憶装置 | |
| KR100207616B1 (ko) | 에러플래그 처리방법 및 회로 | |
| JP2624659B2 (ja) | 重畳ブロック復号化装置 | |
| JPH087496A (ja) | ディスク記録・再生方法および装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041104 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070919 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071002 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080304 |