JPH11143449A - サンプリングクロック制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 映像信号を表示させる装置において自動的に
入力映像信号の周波数に一致した周期をもつサンプリン
グクロックを発生させ、クロックの位相を最適に制御す
る。 【解決手段】 所定の繰り返しパターンを有する映像信
号を、Ａ／Ｄコンバータ１においてＰＬＬ回路４から供
給される周波数と位相の変化するドットクロックでサン
プルホールドし、サンプルホールドされたデータは間引
き回路２にて間引き後最大値検出回路３で最大値パター
ンを検出し、判断部５で前記最大検出回路３で検出され
た最大値パターンを用いてＰＬＬ回路４の分周比と位相
を設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、サンプリングクロ
ック制御装置に関するもので、特に入力される映像信号
の画素数に応じたサンプリングクロックを再生する手段
に特徴を有する。

【０００２】

【従来の技術】従来のクロックの周波数や、位相を自動
で調整される装置においては、特に入力信号が画素に基
づいて構成され、離散的な情報をもつ場合には、特開平
５−６６７５２号公報に示すように入力映像信号からド
ット信号を、水平同期信号から水平走査周期を検出し、
その両者の比からＰＬＬ回路の分周比を決定してドット
クロックを再生していた。

【０００３】従来のドットクロック再生回路について、
図９を用いて説明する。図９において、映像信号からエ
ッジ検出部１１により信号の変化点に関するエッジ情報
を検出し、周波数測定回路１２で前記エッジ情報から周
波数を測定する。たとえば、基準パルスを利用して、前
記エッジ情報に含まれる変化点の間隔をカウントする方
法をとる構成が一般的である。水平同期信号についても
周波数測定回路１３により前記同期信号の周波数を測定
し、演算部１４で前記測定回路１２および１３で測定さ
れた周波数の比、つまり、てい倍数を求め、この値をＰ
ＬＬ回路１５の分周比として設定することで、自動的に
入力信号の画素数にあったドットクロックを発生させて
いた。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来の構成では、入力映像信号のエッジを検出し、基準パ
ルスを用いて周波数を測定して周期を測定する際に、エ
ッジ検出出力の変化点の間隔をカウントする方法をとる
と、基準パルスの周波数には、入力映像信号に含まれる
最高周波数以上のものが必要になり、前記周波数測定部
が前記最高周波数で動作する必要があり、入力映像信号
の最高周波数が高くなれば、それに応じた基準パルスの
高周波数化が必要となるという問題があった。

【０００５】

【課題を解決するための手段】前記課題を解決するため
に本発明のサンプリングクロック制御装置は、周期パタ
ーンを有する入力映像信号を、水平同期信号にロックし
たＶＣＯ出力のサンプリングクロックでＡ／Ｄ変換し、
そのＡ／Ｄ変換されたサンプリング映像信号の周波数を
低減して、その周波数の低減された信号の最大値を１水
平同期期間検出する最大値検出手段を有し、その検出さ
れた最大値パターンが予め定められたパターンになるよ
うに前記サンプリングクロックの周波数及び位相を変化
して入力映像信号の前記サンプリングクロックを制御す
ることを特徴としたものである。

【０００６】本発明によれば、入力映像信号の画素数と
最適位相を有するサンプリングクロックを自動的に再生
可能であり、更に前記サンプリング部より後の回路の動
作周波数を半分以下にすることができる。

【０００７】

【発明の実施の形態】本発明の請求項１に記載のサンプ
リングクロック制御装置は、周期パターンを有する入力
映像信号を、水平同期信号にロックしたＶＣＯ出力のサ
ンプリングクロックでＡ／Ｄ変換する手段とそのＡ／Ｄ
変換されたサンプリング映像信号を間引きする間引き手
段と、その間引き信号の最大値を１水平同期期間検出す
る最大値検出手段を有し、その検出された最大値パター
ンが予め定められたパターンになるように前記サンプリ
ングクロックの周波数及び位相を変化して入力映像信号
の前記サンプリングクロックを制御することを特徴とし
たものであり、映像信号の画素の周期と同じ周期で最適
位相を有するサンプリングクロックが自動的に得られ
る。

【０００８】次に、本発明の請求項２に記載の発明は、
周期パターンを有する入力映像信号を、水平同期信号に
ロックしたＶＣＯ出力を前記周期パターンの１周期分の
画素数に対応した分周比で分周されたサンプリングクロ
ックで前記入力映像信号をＡ／Ｄ変換する手段と、その
Ａ／Ｄ変換されたサンプリング映像信号の最大値を１水
平同期期間検出する最大値検出手段を有し、その検出さ
れた最大値パターンが予め定められたパターンになるよ
うに前記サンプリングクロックの周波数及び位相を変化
して入力映像信号の前記サンプリングクロックを制御す
ることを特徴としたものであり、請求項１に記載のサン
プリング制御装置において、間引き回路を省略出来、自
動的に入力映像信号の画素数に一致した周波数をもつサ
ンプリングクロックを発生させることが出来る。

【０００９】（実施の形態１）以下に本発明の請求項１
及び請求項２に記載された発明の実施の形態について図
１から図８を用いて説明する。

【００１０】図１において、１はサンプリングクロック
の周期でアナログ映像信号を標本化及び量子化してデジ
タル信号に変換するＡ／Ｄコンバータである。Ａ／Ｄコ
ンバータ１の入力映像信号は、予め定められた所定の周
期信号で少なくとも２画素以上を１周期とするものであ
り、２画素の場合はＨＩＧＨとＬＯＷの２値信号とな
り、実施の形態では図３に示すように４画素周期を説明
する。Ａ／Ｄコンバータ１の出力は、間引き回路２に供
給され、サンプリングクロック単位で入力される映像信
号のデータを間引いて、データの繰り返し周波数を落と
す。また、サンプリングクロック単位で間引く位置を変
化させることで、映像信号波形の１周期分（図３の領域
ｄ）に対する位相が変化する。次に間引き回路２でサン
プリングクロックに対して繰り返し周波数の落とされた
映像信号のデータは、最大値検出回路３に供給される。

【００１１】最大値検出回路３は、セレクタやレジス
タ、デジタルフィルタ等から構成される。デジタルフィ
ルタ（図示せず）は、入力映像信号に含まれたノイズ等
を低減させる。最大値検出回路３の出力データは、処理
画素毎に、現在の画素値とそれまでの最大値とを比較
し、大きい方の値を最大値として保存するという動作
を、水平同期信号１周期分に当たる期間（図３の領域ａ
＋ｂ＋ｃ）に対して行い映像信号の最大値の検出を行
う。最大値検出回路３で検出された水平同期信号１周期
分の期間中の映像信号の最大値は、判断部５に供給され
る。

【００１２】図２はＰＬＬ回路４の内部構成を示すもの
であり、判断部５からの出力は、ＰＬＬ回路４の中のＶ
ＣＯの出力信号の分周比αとサンプリングクロックとな
るＶＣＯの出力信号を遅延させる遅延回路４５の遅延量
を設定する位相変化量を出力する。

【００１３】判断部５はマイコン等で構成され、ＰＬＬ
回路４の分周比と位相変化量を各々変化させた際に最大
値検出回路３で得られる最大値を用いて、ＰＬＬ回路４
に設定される分周比αが、入力映像信号の水平同期信号
１周期分に当たる期間の総画素数と一致しているかどう
か及びサンプリングクロックの位相が最適かどうかの判
断を行っている。

【００１４】ＰＬＬ回路４は、図２に示すように分周器
４１と位相比較器４２とＬＰＦ４３とＶＣＯ４４及び遅
延回路４５等で構成され、判断部５によって設定された
分周比に基づいた周期のサンプリングクロックを発生し
Ａ／Ｄコンバータ１に供給している。またサンプリング
クロックは遅延回路４５によって判断部５から設定され
る位相変化量により遅延され位相の異なるサンプリング
クロックを出力する。前記遅延量により入力映像信号の
水平同期信号１周期分に当たる期間の総画素数と前記分
周比が一致した場合の前記サンプリングクロックの変化
点は、映像表示領域ｂの全画素に対して同じ位置とな
る。つまり一定の遅延量を持たせることで映像信号の画
素に対して一定の位相をとることになりその遅延量を変
化させることで前記サンプリングされる映像信号パター
ンの位相が変化することになる。遅延回路４５は、分周
器４１の出力線４６あるいは位相比較器４２への入力線
４７の場所に設置したり、分周器４１の中に内蔵させる
ことでも実現可能である。

【００１５】図３はサンプリングクロック制御時に用い
られるパソコンなどの出力信号に代表される所定の映像
信号と水平同期信号である。無信号期間のうち水平同期
信号より後の領域ａの画素数Ａ、無信号のうち同期信号
より後の領域ｃの画素数Ｃ及び一定の４画素周期パター
ンから成る映像表示領域ｂの画素数Ｂを表した図であ
る。

【００１６】次に、図１のシステムに、単位情報量（１
画素）を基準に構成される図３の映像表示領域ｂ（領域
ｄのような４画素周期のパターンから成る映像信号）の
信号パターンを有する映像信号が入力された場合につい
て説明する。

【００１７】図４（ａ）は、図３の領域ｂの映像信号の
一部を示しており、４画素周期のパターンから構成さ
れ、図４（ｂ）は、図１のＡ／Ｄコンバータ１に図３に
示した４画素周期のパターンから成る映像信号を入力
し、ＰＬＬ回路４に設定されている分周比αと水平同期
信号１周期分に当たる期間（図３の領域ａ＋ｂ＋ｃ）の
画素数Ａ＋Ｂ＋Ｃの差が映像信号のパターンの１周期分
の画素数である４以上で、サンプリンクロック数が１水
平期間内の画素数より大きい場合のＡ／Ｄコンバータ１
の入力であり、図４（ｂ）はそのＡ／Ｄコンバータ１の
出力波形である。図４（ｃ）は、前記Ａ／Ｄコンバータ
１の出力を間引き回路２に入力し、Ａ／Ｄコンバータ１
でサンプルホールドされた図４（ｂ）の波形を矢印にふ
られた数字１、５、９‥‥‥の位置及び順番で間引いた
ものである。

【００１８】図４（ｄ）は、ＰＬＬ回路４の分周比αは
同じでサンプリングクロックを上記のサンプリング位置
よりも１画素分遅らせた場合、つまり図４（ａ）の４画
素の周期パターンから成る映像信号の矢印にふられた数
字１、２、３、４・・・の順番でサンプリングしたとき
のＡ／Ｄコンバータ１の出力（図４−（ｂ）と同じ波
形）を間引き回路２に入力し、図４（ｂ）の矢印にふら
れた数字２、６、１０・・・・の位置及び順番で、４画
素毎に間引きを行った場合の間引き回路２の出力であ
る。

【００１９】図４（ｅ）は、ＰＬＬ回路４の分周比αは
同じで上記のサンプリング位置よりも、さらに１画素分
遅らせた場合、つまり図４（ａ）の４画素周期のパター
ンから成る映像信号の矢印にふられた数字１、２、３、
４、・・・の順番でサンプリングしたときのＡ／Ｄコン
バータの出力（図４（ｂ）の波形）を間引き回路２に入
力し、図４（ｂ）の矢印にふられた数字３、７、１１・
・・・の位置及び順番で、４画素毎に間引きを行った場
合の間引き回路２の出力である。

【００２０】ここで、図４（ｃ）、（ｄ）及び（ｅ）に
おいて、Ａ／Ｄコンバータ１のサンプリングクロックの
位相を遅延回路４４で変化させた場合の水平同期信号１
周期分（図３の領域ａ＋ｂ＋ｃ）の映像表示領域ｂ中
に、間引き回路２から出力される入力波形のパターン数
は、ＰＬＬ回路４に設定されている分周比αと水平同期
信号１周期分に当たる期間（図３の領域ａ＋ｂ＋ｃ）の
画素数Ａ＋Ｂ＋Ｃの差の絶対値をＺとすると、Ｚに対す
る映像信号のパターンの４画素の商に相当する一定の値
（Ｚ／４）となり、また、映像信号期間の開始位置に入
力波形のどの位相から出現するかが変化することにな
る。

【００２１】図５（ａ）は、図３の領域ｂの映像信号の
一部を示しており、前記と同様４画素周期のパターンか
ら構成されている。

【００２２】図５（ｂ）は、図１のＡ／Ｄコンバータ１
に図３に示した４画素周期のパターンから成る映像信号
を入力し、ＰＬＬ回路４に設定されている分周比αと水
平同期信号１周期分に当たる期間（図３の領域ａ＋ｂ＋
ｃ）の画素数Ａ＋Ｂ＋Ｃの差が入力映像信号のパターン
の１周期分の画素数である４を越えサンプリングクロッ
ク数が１水平期間内の画素数より小さい場合のＡ／Ｄコ
ンバータ１の出力である。前記Ａ／Ｄコンバータ１の出
力は図５（ａ）の映像信号波形付近の矢印の位置で、矢
印にふられている数字の順番でサンプリングを行った波
形である。

【００２３】図５（ｃ）は、前記Ａ／Ｄコンバータ１の
出力を間引き回路２に入力し、Ａ／Ｄコンバータ１でサ
ンプリングホールドしたものを４画素間隔毎に間引いた
波形である。前記間引き回路２の出力は、図５（ｂ）に
示すサンプリングされた映像信号を矢印にふられた数字
１、５、９・・・・の位置及び順番で間引いたものであ
る。

【００２４】図５（ｄ）は、ＰＬＬ回路４の分周比αは
同じで上記のサンプリング位置よりも１画素分遅らせた
場合、つまり図５（ａ）の４画素の周期パターンから成
る映像信号の矢印にふられた数字１、２、３、４・・・
の順番でサンプリングしたときのＡ／Ｄコンバータ１の
出力（図５（ｂ）と同じ波形）を間引き回路２に入力
し、図５（ｂ）の矢印にふられた数字２、６、１０・・
・・の位置及び順番で、４画素毎に間引きを行った場合
の間引き回路２の出力である。

【００２５】図５（ｅ）は、ＰＬＬ回路４の分周比αは
同じで上記のサンプリング位置よりも、さらに１画素分
遅らせた場合、つまり図５（ａ）の４画素周期のパター
ンから成る映像信号の矢印にふられた数字１、２、３・
・・の順番でサンプリングしたときのＡ／Ｄコンバータ
の出力（図５（ｂ）の波形）を間引き回路２に入力し、
図５（ｂ）の矢印にふられた数字３、７、１１・・・・
の位置及び順番で、４画素毎に間引きを行った場合の間
引き回路２の出力である。

【００２６】ここで、図５（ｃ）、（ｄ）及び（ｅ）に
おいて、Ａ／Ｄコンバータのサンプリングクロックの位
相を遅延回路４５で変化させた場合の水平同期信号１周
期分（図３の領域ａ＋ｂ＋ｃ）の映像表示領域ｂ中に、
間引き回路２から出力される入力波形のパターン数は、
ＰＬＬ回路４に設定されている分周比αと水平同期信号
１周期分に当たる期間（図３の領域ａ＋ｂ＋ｃ）の画素
数Ａ＋Ｂ＋Ｃの差の絶対値をＺとすると、Ｚに対する映
像信号のパターンの４画素の商に相当する一定の値（Ｚ
／４）となり、映像信号期間の開始位置に入力波形のど
の位相から出現するかが変化することになる。

【００２７】図６（ａ）は、図３の領域ｂの映像信号の
一部を示しており、前記同様４画素周期のパターンから
構成されているとする。

【００２８】図６（ｂ）は、図１のＡ／Ｄコンバータ１
に図３に示した４画素周期のパターンから成る映像信号
を入力し、ＰＬＬ回路４に設定されている分周比αと水
平同期信号１周期分に当たる期間（図３の領域ａ＋ｂ＋
ｃ）の画素数Ａ＋Ｂ＋Ｃの差が入力映像信号のパターン
の１周期分の４画素未満である場合のＡ／Ｄコンバータ
１の出力である。前記Ａ／Ｄコンバータ１の出力は図６
（ａ）の映像信号波形付近の矢印の位置で、矢印にふら
れている数字の順番でサンプリングを行った波形であ
る。

【００２９】図６（ｃ）は、前記Ａ／Ｄコンバータ１の
出力を間引き回路２に入力し、Ａ／Ｄコンバータ１でサ
ンプリングホールドされたものを４画素間隔毎に間引い
た波形である。前記間引き回路２の出力は、図６（ｂ）
に示すサンプリングされた映像信号を矢印にふられた数
字１、５、９、１３・・・・の位置及び順番で間引いた
ものである。

【００３０】図６（ｄ）は、ＰＬＬ回路４の分周比αは
同じで上記のサンプリング位置よりも１画素分遅らせた
場合、つまり図６（ａ）の４画素の周期パターンから成
る映像信号の矢印にふられた数字１、２、３、４・・・
の順番でサンプリングしたときのＡ／Ｄコンバータ１の
出力（図６（ｂ）の波形）を間引き回路２に入力し、図
６（ｂ）の矢印にふられた数字２、６、１０、１４・・
・・の位置及び順番で、４画素毎に間引きを行った場合
の間引き回路２の出力である。

【００３１】図６（ｅ）は、ＰＬＬ回路４の分周比αは
同じで上記のサンプリング位置よりも、さらに１画素分
遅らせた場合、つまり図６（ａ）の４画素周期のパター
ンから成る映像信号の矢印にふられた数字１、２、３、
４、・・・の順番でサンプリングしたときのＡ／Ｄコン
バータの出力（図６（ｂ）の波形）を間引き回路２に入
力し、図６（ｂ）の矢印にふられた数字３、７、１１・
・・・の位置及び順番で、４画素毎に間引きを行った場
合の間引き回路２の出力である。

【００３２】図６（ｆ）は、ＰＬＬ回路４の分周比αは
同じで上記のサンプリング位置よりも、さらに１画素分
遅らせた場合、つまり図６（ａ）の４画素周期のパター
ンから成る映像信号の矢印にふられた数字１、２、３、
４、・・・の順番でサンプリングしたときのＡ／Ｄコン
バータの出力（図６（ｂ）の波形）を間引き回路２に入
力し、図６（ｂ）の矢印にふられた数字４、８、１２・
・・・の位置及び順番で、４画素毎に間引きを行った場
合の間引き回路２の出力である。

【００３３】ここで、水平同期信号１周期分に当たる期
間（図３の領域ａ＋ｂ＋ｃ）の画素数Ａ＋Ｂ＋ＣとＰＬ
Ｌ回路４の分周比αの差の絶対値をＺとすると、Ｚに対
する映像信号のパターンの４画素の商は１未満（Ｚ／４
＜１）になるため、水平同期信号１周期分に当たる期間
（図３の領域ａ＋ｂ＋ｃ）中に、映像信号パターンの４
画素（図３の領域ｄ）で示される入力波形の一部分、す
なわち１画素における前記商の割合で出現することにな
る。

【００３４】図６（ｃ）、（ｄ）、（ｅ）及び（ｆ）に
おいて、Ａ／Ｄコンバータのサンプリングクロックの位
相を遅延回路４５で変化させた場合の水平同期信号１周
期分に当たる期間（図３の領域ａ＋ｂ＋ｃ）の映像表示
領域ｂ中に間引き回路２から出力されるパターン数は前
記商に相当する一定値（Ｚ／４）となるが、映像信号期
間（図３の領域ｄ）の開始位置に、入力波形の、どの位
相から出現するかが変化することになる。

【００３５】図７（ａ）は、図３の領域ｂの映像信号の
一部を示しており、前述の４画素周期のパターンから構
成されているとする。また、図７（ａ）は、図１のＡ／
Ｄコンバータ１に図７（ａ）の映像信号波形付近の矢印
の位置で、矢印にふられている数字の順番でサンプリン
グを行った波形である。つまりＰＬＬ回路４の分周比α
と入力映像信号の水平同期信号１周期分に当たる期間
（図３の領域ａ＋ｂ＋ｃ）の画素数Ａ＋Ｂ＋Ｃが等しい
場合である。

【００３６】図７（ｂ）は、前記Ａ／Ｄコンバータ１の
出力を間引き回路２に入力し、Ａ／Ｄコンバータ１でサ
ンプリングホールドした４画素間隔毎に間引いた波形で
ある。前記間引き回路２の出力は、図７（ａ）に示すサ
ンプリングされた映像信号を矢印にふられた数字１、
５、９・・・・の位置及び順番で間引いたものである。

【００３７】図７（ｃ）は、ＰＬＬ回路４の分周比αは
同じで上記のサンプリング位置よりも１画素分遅らせた
場合、つまり図７（ａ）の４画素の周期パターンから成
る映像信号の矢印にふられた数字１、２、３、４・・・
の順番でサンプリングしたときのＡ／Ｄコンバータ１の
出力（図７（ａ）の波形）を間引き回路２に入力し、図
７（ａ）の矢印にふられた数字２、６、１０・・・・の
位置及び順番で、４画素毎に間引きを行った場合の間引
き回路２の出力である。

【００３８】図７（ｄ）は、ＰＬＬ回路４の分周比αは
同じで上記のサンプリング位置よりも、さらに１画素分
遅らせた場合、つまり図７（ａ）の４画素周期のパター
ンから成る映像信号の矢印にふられた数字１、２、３・
・・の順番でサンプリングしたときのＡ／Ｄコンバータ
の出力（図７（ａ）の波形）を間引き回路２に入力し、
図７（ａ）の矢印にふられた数字３、７、１１・・・・
の位置及び順番で、４画素毎に間引きを行った場合の間
引き回路２の出力である。

【００３９】図７（ｅ）は、ＰＬＬ回路４の分周比αは
同じで上記のサンプリング位置よりも、さらに１画素分
遅らせた場合、つまり図７（ａ）の４画素周期のパター
ンから成る映像信号の矢印にふられた数字１、２、３・
・・の順番でサンプリングしたときのＡ／Ｄコンバータ
の出力（図７（ａ）の波形）を間引き回路２に入力し、
図７（ａ）の矢印にふられた数字４、８、１２・・・・
の位置及び順番で、４画素毎に間引きを行った場合の間
引き回路２の出力である。

【００４０】ここで、図７（ｂ）、（ｃ）、（ｄ）及び
（ｅ）において、Ａ／Ｄコンバータ１のサンプリングク
ロックの位相を、遅延回路４５で変化させた場合の、水
平同期信号の１周期分に当たる期間（図３の領域ａ＋ｂ
＋ｃ）の映像表示領域ｂ中に間引き回路２から出力され
る波形は、その変化させた位相における波形の値を出力
し続けることになる。例えば、図７（ａ）のような４画
素周期の信号を入力した場合では、１画素期間中一定値
をとるから、サンプリングクロックの位相を映像信号の
画素の周期に一致したクロックに対して変化させた場合
の間引き回路２から出力される波形は、それぞれ図７
（ｂ）、（ｃ）、（ｄ）及び（ｅ）となる。

【００４１】次に図８により、ＰＬＬ回路４の分周比α
と水平同期信号１周期分に当たる期間（図３の領域ａ＋
ｂ＋ｃ）の画素数Ａ＋Ｂ＋Ｃの差を変化させた場合のサ
ンプリング位相と検出される最大値との関係について説
明する。

【００４２】図８（ａ）は、ＰＬＬ回路４の分周比αと
入力映像信号の水平同期信号１周期分に当たる期間（図
３の領域ａ＋ｂ＋ｃ）の画素数Ａ＋Ｂ＋Ｃの差が、映像
信号のパターンの１周期分の画素数である４以上である
場合の入力映像信号波形パターンの４画素における位相
と図１の最大値検出回路３より水平同期信号１周期分に
当たる期間（図３の領域ａ＋ｂ＋ｃ）において出力され
る映像信号の最大値の関係である。ＰＬＬ回路４の分周
比αと入力映像信号の水平同期信号１周期分に当たる期
間（図３の領域ａ＋ｂ＋ｃ）の画素数Ａ＋Ｂ＋Ｃの差
が、映像信号のパターンの１周期分の画素数である４以
上である場合の間引き回路２の出力は、図５（ｃ）、
（ｄ）、（ｅ）、図４（ｃ）、（ｄ）、（ｅ）に示すよ
うに、それぞれ入力映像信号の４画素周期のパターン及
び前記パターンの左右反転した波形に近似した波形を、
ＰＬＬ回路４に設定されている分周比αと水平同期信号
１周期分に当たる期間（図３の領域ａ＋ｂ＋ｃ）の画素
数Ａ＋Ｂ＋Ｃの差の絶対値をＺとすると、Ｚに対する映
像信号のパターンの４画素の商に相当する一定の値（Ｚ
／４）だけ含んでいるため、水平同期信号１周期分に当
たる期間（図３の領域ａ＋ｂ＋ｃ）中に、映像信号のパ
ターンの４画素の波形が少なくとも１回以上存在する。
従って、最大値検出回路３は入力波形の映像信号の画素
の周期における位相が変化しても、一定の映像信号の周
期パターンの４画素における最大値を出力する。

【００４３】例えば、入力映像信号波形は図４（ａ）、
５（ａ）と同じように４画素周期のパターンで構成さ
れ、入力映像信号の水平同期信号１周期分に当たる期間
（図３の領域ａ＋ｂ＋ｃ）の総画素数Ａ＋Ｂ＋ＣとＰＬ
Ｌ回路４の分周比の差が８の時に４画素毎に間引きを行
った場合、４画素周期のパターンの映像信号の左右の反
転した波形が２つ最大値検出回路３に入力される。この
時、入力波形の４画素周期における位相（１画素単位）
と水平同期信号１周期分に当たる期間（図３の領域ａ＋
ｂ＋ｃ）の最大値の関係は図８（ａ）のように、入力波
形の水平同期信号１周期分に当たる期間（図３の領域ａ
＋ｂ＋ｃ）における最大値が映像信号の画素の周期にお
ける位相に対して一定値を示す。

【００４４】図８（ｂ）は、ＰＬＬ回路４の分周比αと
入力映像信号の水平同期信号１周期分に当たる期間（図
３の領域ａ＋ｂ＋ｃ）の画素数の差Ｚが映像信号のパタ
ーンの１周期の４画素未満である場合の、映像信号の画
素の周期における位相と映像信号の最大値の関係の図で
ある。ＰＬＬ回路４の分周比αと入力映像信号の水平同
期信号１周期分に当たる期間（図３の領域ａ＋ｂ＋ｃ）
の画素数Ａ＋Ｂ＋Ｃの差が入力映像信号のパターンの４
画素未満である場合の間引き回路２の出力は、図６
（ｃ）、（ｄ）、（ｅ）、（ｆ）に示すように、入力映
像信号の４画素周期の波形の一部分を含んだ波形が現れ
る。従って、最大値検出回路３は入力波形の映像信号の
画素の周期における位相が変化すると、間引き回路２出
力中最大のものを出力することになり、入力映像信号の
パターンの４画素の最大値を出力するとは限らない。

【００４５】この映像信号のパターンの４画素周期に対
する表示波形の割合は、ＰＬＬ回路４の分周比αと入力
映像信号の水平同期信号１周期分に当たる期間（図３の
領域ａ＋ｂ＋ｃ）の総画素数Ａ＋Ｂ＋Ｃとの差の絶対値
Ｚと、入力映像信号のパターンの４画素との商（Ｚ／
４）と、映像表示領域ｂ中の画素数Ｂと、前記総画素数
Ａ＋Ｂ＋Ｃとの商（Ｂ／（Ａ＋Ｂ＋Ｃ））を掛けた値に
なる。例えば、入力映像信号波形は図６（ａ）と同じよ
うに４画素周期のパターンで構成され、入力映像信号の
水平同期信号１周期分に当たる期間（図３の領域ａ＋ｂ
＋ｃ）の画素数Ａ＋Ｂ＋ＣとＰＬＬ回路４の分周比αの
差が３の時に４画素毎に間引きを行った場合、映像信号
のパターンの４画素周期における位相と最大値の関係
は、４画素周期のパターンの映像信号の３画素分のデー
タが現れ、図８（ｂ）のようになる。

【００４６】図８（ｃ）は、ＰＬＬ回路４の分周比αと
入力映像信号の水平同期信号１周期分に当たる期間（図
３の領域ａ＋ｂ＋ｃ）の画素数Ａ＋Ｂ＋Ｃが等しい場合
の映像信号のパターンの４画素周期における位相と最大
値の関係を示す図である。ＰＬＬ回路４の分周比αと入
力映像信号の水平同期信号１周期分に当たる期間（図３
の領域ａ＋ｂ＋ｃ）の画素数Ａ＋Ｂ＋Ｃが等しい場合の
間引き回路２の出力は、図７（ｂ）、（ｃ）、（ｄ）、
（ｅ）に示すように、４画素周期のパターンの映像信号
の１画素分のデータを出力する。入力映像信号のパター
ンの４画素における位相（画素数）を一致させた状態か
ら変化させていくと、サンプリングポイントをずらして
いくことになるので、入力波形における４画素周期の位
相とサンプリングデータ量の関係は、入力波形の４画素
周期パターンとほぼ同じになる。例えば、入力映像信号
波形は図７（ａ）と同じように４画素周期のパターンで
構成され、入力映像信号の水平同期信号１周期分に当た
る期間（図３の領域ａ＋ｂ＋ｃ）の画素数Ａ＋Ｂ＋Ｃと
ＰＬＬ回路４の分周比αの差が等しい時に４画素毎に間
引きを行った場合、４画素周期のパターンの映像信号の
１画素分のデータを出力する。この時、入力映像信号の
４画素周期における位相と最大値の関係を表すと図８
（ｃ）のように、入力映像信号の４画素周期の波形（図
３の領域ｄ）と相似な波形となる。

【００４７】よって、図８（ａ）、（ｂ）、（ｃ）のよ
うな入力波形の４画素周期における位相と最大値の関係
を判断部５に入力し、その入力値と判断部５で所持して
いる映像信号データとの関係から、ＰＬＬ回路４に設定
されている分周比αが一致しているかどうか及びサンプ
リングクロックの位相が最適かどうかの判断を行うこと
が出来る。なお、以上の説明では、Ａ／Ｄコンバータ１
にＰＬＬ回路４の出力であるサンプリングクロックを入
力し、Ａ／Ｄコンバータ１の出力を間引き回路２に供給
する構成をとったが、ＰＬＬ回路４のサンプリングクロ
ックを分周してあらかじめ周波数を落としたサンプリン
グクロックをＡ／Ｄコンバータ１に供給し、後段の間引
き回路２を省いた構成についても同様に実施可能であ
る。

【００４８】以上のように、１周期分の画素数が２以上
の周期パターンからなる調整用パターンである映像信号
をサンプリグして、ＰＬＬ回路の分周比と入力映像信号
の水平同期信号１周期分の画素数が一致すれば、入力波
形の調整用パターンの画素周期における位相と最大値の
関係から画素周期の入力波形とほぼ同じ波形が得られ、
また、その波形のデータ量の最大になった状態が画素
数、入力波形の画素周期における位相の点で共に最適で
あると判断でき、そのサンプリングクロックを用いて通
常のグラフィクス映像信号をサンプリングして表示装置
（図示せず）に表示する。

【００４９】例えば、ＶＧＡモードからＸＶＧＡモード
の６４０×４８０、８００×６００、１０２４×７６８
等のグラフィクスモードに対応したそれぞれの調整用パ
ターンを使用して、各々の入力映像に対応したサンプリ
ングクロック数が６４０個、８００個、１０２４個のサ
ンプリング位相の最適なサンプリングクロックを発生
し、それぞれのモードの映像を表示することが出来る。

【００５０】

【発明の効果】以上のように、本発明のサンプリングク
ロック制御装置によれば、種々の表示グラフィクスモー
ドに対応してクロック数とクロックパルス位相の最適な
サンプリングクロックを自動的に発生することが出来
る。

【図面の簡単な説明】

【図１】本発明の実施の形態におけるサンプリングクロ
ック制御装置の全体のブロック構成図

【図２】本発明の実施の形態におけるＰＬＬ回路の詳細
ブロック図

【図３】本発明の実施の形態における入力信号の映像信
号と水平同期信号を模式的に示す図

【図４】本発明の実施の形態における分周比と入力映像
信号の画素数の差が入力映像信号のパターンの１周期分
に相当する画素数以上でサンプリングクロック数が画素
数より大きい場合のサンプリングデータ量と時間の関係
を示す図

【図５】本発明の実施の形態における分周比と入力映像
信号の画素数の差が入力映像信号のパターンの１周期分
に相当する画素数以上でサンプリングクロック数が画素
数より小さい場合のサンプリングデータ量と時間の関係
を示す図

【図６】本発明の実施の形態における分周比と入力映像
信号の画素数の差が入力映像信号のパターンの１周期分
に相当する画素数未満である場合のサンプリングデータ
量と時間の関係を示す図

【図７】本発明の実施の形態における分周比と入力映像
信号の画素数が等しい場合のサンプリングデータ量と時
間の関係を示す図

【図８】本発明の実施の形態におけるサンプリングデー
タ量と入力波形の周期における位相の関係を示す図

【図９】従来のサンプリングクロック制御装置のブロッ
ク構成図

【符号の説明】

１ Ａ／Ｄコンバータ ２ 間引き回路 ３ 最大値検出回路 ４ ＰＬＬ回路 ５ 判断部 ４１ 分周器 ４２ 位相比較器 ４３ ＬＰＦ ４４ ＶＣＯ ４５ 遅延回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 周期パターンを有する入力映像信号を、
   水平同期信号にロックしたＶＣＯ出力のサンプリングク
   ロックでＡ／Ｄ変換する手段とそのＡ／Ｄ変換されたサ
   ンプリング映像信号を間引きする間引き手段と、その間
   引き信号の最大値を１水平同期期間検出する最大値検出
   手段を有し、その検出された最大値パターンが予め定め
   られたパターンになるように前記サンプリングクロック
   の周波数及び位相を変化して入力映像信号の前記サンプ
   リングクロックを制御することを特徴とするサンプリン
   グクロック制御装置。
2. 【請求項２】 周期パターンを有する入力映像信号を、
   水平同期信号にロックしたＶＣＯ出力を前記周期パター
   ンの１周期分の画素数に対応した分周比で分周されたサ
   ンプリングクロックで前記入力映像信号をＡ／Ｄ変換す
   る手段と、そのＡ／Ｄ変換されたサンプリング映像信号
   の最大値を１水平同期期間検出する最大値検出手段を有
   し、その検出された最大値パターンが予め定められたパ
   ターンになるように前記サンプリングクロックの周波数
   及び位相を変化して入力映像信号の前記サンプリングク
   ロックを制御することを特徴とするサンプリングクロッ
   ク制御装置。