JPH11136778A - Ｐｃｍハイウェイ拡張方式 - Google Patents
Ｐｃｍハイウェイ拡張方式Info
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- JPH11136778A JPH11136778A JP9297354A JP29735497A JPH11136778A JP H11136778 A JPH11136778 A JP H11136778A JP 9297354 A JP9297354 A JP 9297354A JP 29735497 A JP29735497 A JP 29735497A JP H11136778 A JPH11136778 A JP H11136778A
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- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Interface Circuits In Exchanges (AREA)
Abstract
(57)【要約】
【課題】 自動式交換機で、ＰＣＭハイウェイのタイム
スロットが他のライン／トランク回路により使用されて
いるため、スロットが空いているにもかかわらず、ライ
ン／トランク回路が実装できないことを回避するＰＣＭ
拡張方式において、不必要に時分割スイッチの容量が増
大することと、人手によるスイッチ設定誤りを防ぐ。 【解決手段】 他のライン／トランク回路により、ＰＣ
Ｍハイウェイのタイムスロットが使用されているため、
スロットが空いているにもかかわらず、ライン／トラン
ク回路が実装できない状況が発生する可能性のあるスロ
ットにのみ、拡張したＰＣＭハイウェイを接続する。拡
張したＰＣＭハイウェイを使用するかどうかを、人手に
よるスイッチ設定ではなく、実装されたスロットからの
情報でライン／トランク回路のハードウェアにより制御
される。
スロットが他のライン／トランク回路により使用されて
いるため、スロットが空いているにもかかわらず、ライ
ン／トランク回路が実装できないことを回避するＰＣＭ
拡張方式において、不必要に時分割スイッチの容量が増
大することと、人手によるスイッチ設定誤りを防ぐ。 【解決手段】 他のライン／トランク回路により、ＰＣ
Ｍハイウェイのタイムスロットが使用されているため、
スロットが空いているにもかかわらず、ライン／トラン
ク回路が実装できない状況が発生する可能性のあるスロ
ットにのみ、拡張したＰＣＭハイウェイを接続する。拡
張したＰＣＭハイウェイを使用するかどうかを、人手に
よるスイッチ設定ではなく、実装されたスロットからの
情報でライン／トランク回路のハードウェアにより制御
される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＣＭハイウェイ
の拡張方式に関し、特に自動式交換機のライン／トラン
ク回路と時分割スイッチ間のＰＣＭハイウェイの拡張方
式に関する。
の拡張方式に関し、特に自動式交換機のライン／トラン
ク回路と時分割スイッチ間のＰＣＭハイウェイの拡張方
式に関する。
【０００２】
【従来の技術】自動式交換機のＰＣＭハイウェイは、複
数のスロットに、共通に接続されているため、例えば、
一つのスロットに、ＰＣＭハイウェイの全タイムスロッ
トを使用するようなライン／トランク回路を実装する
と、残りのスロットが空いているにもかかわらず、ライ
ン／トランク回路を実装することができないという状況
が発生した。
数のスロットに、共通に接続されているため、例えば、
一つのスロットに、ＰＣＭハイウェイの全タイムスロッ
トを使用するようなライン／トランク回路を実装する
と、残りのスロットが空いているにもかかわらず、ライ
ン／トランク回路を実装することができないという状況
が発生した。
【０００３】本問題を改善するため、ＰＣＭハイウェイ
を拡張する方式が考えられる。
を拡張する方式が考えられる。
【０００４】従来、この種のＰＣＭハイウェイ拡張方式
は、たとえば、特開平５−６４２４２号公報に示される
ように、特定のスロット群２０５の全てのスロット２０
４に、二重にハイウェイを接続し、二重のハイウェイの
どちらを使うかは、選択設定スイッチにより、設定する
方式となっていた。
は、たとえば、特開平５−６４２４２号公報に示される
ように、特定のスロット群２０５の全てのスロット２０
４に、二重にハイウェイを接続し、二重のハイウェイの
どちらを使うかは、選択設定スイッチにより、設定する
方式となっていた。
【０００５】図３は、従来のＰＣＭハイウェイ拡張方式
の一例を示すブロック図である。
の一例を示すブロック図である。
【０００６】ハイウェイ２０１のタイムスロットの入れ
替えを行う時間スイッチ２０２と、このハイウェイ２０
１に接続され、複数の回線または、回路を収容したライ
ン／トランク回路２０３を実装するスロット２０４とを
有する自動式交換機において、複数のスロット２０４か
らなる複数のスロット群２０５の全部または、所定数枚
に、時間スイッチ２０２から各種のタイミング信号をマ
ルチ接続により分配し、かつ、複数のスロット群２０５
の少なくとも一つにハイウェイ２０１を複数本または多
重化して割り付ける。
替えを行う時間スイッチ２０２と、このハイウェイ２０
１に接続され、複数の回線または、回路を収容したライ
ン／トランク回路２０３を実装するスロット２０４とを
有する自動式交換機において、複数のスロット２０４か
らなる複数のスロット群２０５の全部または、所定数枚
に、時間スイッチ２０２から各種のタイミング信号をマ
ルチ接続により分配し、かつ、複数のスロット群２０５
の少なくとも一つにハイウェイ２０１を複数本または多
重化して割り付ける。
【０００７】また本方式は、ハイウェイ２０１のタイム
スロット番号３１，３２の２タイムスロットを、制御信
号用に使用する構成をとっている。
スロット番号３１，３２の２タイムスロットを、制御信
号用に使用する構成をとっている。
【０００８】
【発明が解決しようとする課題】第一の問題点は、時分
割スイッチの容量が有効に利用できないということであ
る。
割スイッチの容量が有効に利用できないということであ
る。
【０００９】その理由は、スロット群の全てのスロット
に、二重にハイウェイを割り当てているため、第一のハ
イウェイが利用されるスロットにも、第二のハイウェイ
を割り当てられており、そのため、実際には、利用され
ないタイムスロットが生じるためである。
に、二重にハイウェイを割り当てているため、第一のハ
イウェイが利用されるスロットにも、第二のハイウェイ
を割り当てられており、そのため、実際には、利用され
ないタイムスロットが生じるためである。
【００１０】この方式では、大規模な自動式交換機にお
いては、有効に利用されないタイムスロットが大量に発
生し、時分割スイッチが、不適当に大規模化し、コスト
の上昇を招くことになる。
いては、有効に利用されないタイムスロットが大量に発
生し、時分割スイッチが、不適当に大規模化し、コスト
の上昇を招くことになる。
【００１１】第二の問題点は、二重のハイウェイのどち
らのハイウェイを使用するか、選択設定スイッチにより
設定するため、このスイッチ設定を誤るとハイウェイの
衝突が発生することである。
らのハイウェイを使用するか、選択設定スイッチにより
設定するため、このスイッチ設定を誤るとハイウェイの
衝突が発生することである。
【００１２】本方式では、制御信号の送受は、ハイウェ
イ上のタイムスロットを使用しているが、ライン／トラ
ンク回路に共通の制御信号バスを使用する方式の場合、
選択選定スイッチを誤ると、制御信号バス上で、制御信
号が衝突するため、この制御信号バスを共用する全ての
ライン／トランク回路の制御が不可能となる状態が発生
する。大規模な自動式交換機においては、実装されるラ
イン／トランク回路数が多いため、本方式では、不具合
発生の要因となる。
イ上のタイムスロットを使用しているが、ライン／トラ
ンク回路に共通の制御信号バスを使用する方式の場合、
選択選定スイッチを誤ると、制御信号バス上で、制御信
号が衝突するため、この制御信号バスを共用する全ての
ライン／トランク回路の制御が不可能となる状態が発生
する。大規模な自動式交換機においては、実装されるラ
イン／トランク回路数が多いため、本方式では、不具合
発生の要因となる。
【００１３】本発明の目的は、時分割スイッチの容量を
不必要に増大することなく、かつ、人手による設定スイ
ッチの操作を不要にしたＰＣＭハイウェイの拡張方式を
提供することである。
不必要に増大することなく、かつ、人手による設定スイ
ッチの操作を不要にしたＰＣＭハイウェイの拡張方式を
提供することである。
【００１４】
【課題を解決するための手段】本発明のＰＣＭハイウェ
イ拡張方式は、自動式交換機の時分割スイッチ１に、全
てのスロットに接続される第一のＰＣＭハイウェイ（図
１の２１、２２）と特定のスロットに接続される第二の
ＰＣＭハイウェイ（図１の３）を有する。
イ拡張方式は、自動式交換機の時分割スイッチ１に、全
てのスロットに接続される第一のＰＣＭハイウェイ（図
１の２１、２２）と特定のスロットに接続される第二の
ＰＣＭハイウェイ（図１の３）を有する。
【００１５】また、全てのスロットには、第一のＰＣＭ
ハイウェイの使用可能な最初のタイムスロット位置を意
味する第一のアドレス設定信号（図１の１０１〜１０
４）をライン／トランク回路に出力する機能と、第二の
ＰＣＭハイウェイが接続されている特定のスロットに
は、第二のＰＣＭハイウェイの使用可能な最初のタイム
スロット位置を意味する第二のアドレス設定信号（図１
の１１１、１１３）を出力する機能を有する。
ハイウェイの使用可能な最初のタイムスロット位置を意
味する第一のアドレス設定信号（図１の１０１〜１０
４）をライン／トランク回路に出力する機能と、第二の
ＰＣＭハイウェイが接続されている特定のスロットに
は、第二のＰＣＭハイウェイの使用可能な最初のタイム
スロット位置を意味する第二のアドレス設定信号（図１
の１１１、１１３）を出力する機能を有する。
【００１６】また、ライン／トランク回路には、第二の
アドレス設定信号の入力の有無を識別するアドレス識別
回路（図１の１２１〜１２３）、アドレス識別回路の制
御により、第一のＰＣＭハイウェイを使用するか、第二
のＰＣＭハイウェイを使用するか制御するＰＣＭハイウ
ェイ選択回路（図１の１３１〜１３３）、アドレス識別
回路の制御により、選択された第一のアドレス設定信
号、または、第二のアドレス設定信号と、自動式交換機
のＣＰＵのアドレスバスの比較を行うアドレス比較回路
（図１の１４１〜１４３）を有することも、他の特徴で
ある。
アドレス設定信号の入力の有無を識別するアドレス識別
回路（図１の１２１〜１２３）、アドレス識別回路の制
御により、第一のＰＣＭハイウェイを使用するか、第二
のＰＣＭハイウェイを使用するか制御するＰＣＭハイウ
ェイ選択回路（図１の１３１〜１３３）、アドレス識別
回路の制御により、選択された第一のアドレス設定信
号、または、第二のアドレス設定信号と、自動式交換機
のＣＰＵのアドレスバスの比較を行うアドレス比較回路
（図１の１４１〜１４３）を有することも、他の特徴で
ある。
【００１７】第一のＰＣＭハイウェイのタイムスロット
が全て利用されているため、スロットが空いているにも
かかわらず、ライン／トランク回路が実装できない可能
性があるスロットのみ、第二のＰＣＭハイウェイを実装
する。
が全て利用されているため、スロットが空いているにも
かかわらず、ライン／トランク回路が実装できない可能
性があるスロットのみ、第二のＰＣＭハイウェイを実装
する。
【００１８】ライン／トランク回路は、第二のアドレス
設定情報が入力された場合、第二のアドレス設定信号が
示す第二のＰＣＭハイウェイのタイムスロット以降のタ
イムスロットを使用し、第二のアドレス設定情報が入力
されない場合は、第一のアドレス設定信号が示す第一の
ＰＣＭハイウェイのタイムスロット以降のタイムスロッ
トを使用する。
設定情報が入力された場合、第二のアドレス設定信号が
示す第二のＰＣＭハイウェイのタイムスロット以降のタ
イムスロットを使用し、第二のアドレス設定情報が入力
されない場合は、第一のアドレス設定信号が示す第一の
ＰＣＭハイウェイのタイムスロット以降のタイムスロッ
トを使用する。
【００１９】
【発明の実施の形態】次に、本発明の実施の形態、及
び、実施例について図面を参照して詳細に説明する。
び、実施例について図面を参照して詳細に説明する。
【００２０】図１を参照すると、自動式交換機の時分割
スイッチ（以下、ＴＤＳＷと略す）１は、第一のＰＣＭ
ハイウェイ２１，２２と第二のハイウェイ３を有し、自
動式交換機のＣＰＵ４は、アドレスバス５と、データバ
ス６により、ライン／トランク回路７１〜７４を制御す
る。
スイッチ（以下、ＴＤＳＷと略す）１は、第一のＰＣＭ
ハイウェイ２１，２２と第二のハイウェイ３を有し、自
動式交換機のＣＰＵ４は、アドレスバス５と、データバ
ス６により、ライン／トランク回路７１〜７４を制御す
る。
【００２１】第一のＰＣＭハイウェイ２１，２２は、本
発明以前の自動式交換機で利用されていたＰＣＭハイウ
ェイを、第二のＰＣＭハイウェイは、本発明により、利
用可能となった拡張されたＰＣＭハイウェイを意味す
る。
発明以前の自動式交換機で利用されていたＰＣＭハイウ
ェイを、第二のＰＣＭハイウェイは、本発明により、利
用可能となった拡張されたＰＣＭハイウェイを意味す
る。
【００２２】ライン／トランク回路７４は、第一のＰＣ
Ｍハイウェイ２２しか利用できない本発明以前の自動式
交換機で使用されていたライン／トランク回路を実装し
た場合を示し、ライン／トランク回路７１〜７３は、実
装されたスロットにより、第一のＰＣＭハイウェイ２
１，２２、または、第二のＰＣＭハイウェイ３を利用で
きるライン／トランク回路である。
Ｍハイウェイ２２しか利用できない本発明以前の自動式
交換機で使用されていたライン／トランク回路を実装し
た場合を示し、ライン／トランク回路７１〜７３は、実
装されたスロットにより、第一のＰＣＭハイウェイ２
１，２２、または、第二のＰＣＭハイウェイ３を利用で
きるライン／トランク回路である。
【００２３】図１では、ライン／トランク回路７１，７
３は、第二のＰＣＭハイウェイ３を、ライン／トランク
回路７２，７４は、第一のＰＣＭハイウェイ２１，２２
を使用している。
３は、第二のＰＣＭハイウェイ３を、ライン／トランク
回路７２，７４は、第一のＰＣＭハイウェイ２１，２２
を使用している。
【００２４】ライン／トランク回路７１〜７４は、ＣＰ
Ｕ８１〜８４と通話路系回路９１〜９４を有し、それぞ
れ、ライン／トランク回路７１〜７４の制御、及び、通
話路インターフェースを提供する。
Ｕ８１〜８４と通話路系回路９１〜９４を有し、それぞ
れ、ライン／トランク回路７１〜７４の制御、及び、通
話路インターフェースを提供する。
【００２５】アドレス識別回路１２１〜１２３は、第一
のアドレス設定信号１０１〜１０３、第二のアドレス設
定信号１１１〜１１３が接続され、ライン／トランク回
路７１〜７３が、どのスロットに実装されているかを意
味するアドレス情報を作成する。
のアドレス設定信号１０１〜１０３、第二のアドレス設
定信号１１１〜１１３が接続され、ライン／トランク回
路７１〜７３が、どのスロットに実装されているかを意
味するアドレス情報を作成する。
【００２６】アドレス識別回路１２１〜１２３は、アド
レス比較回路１４１〜１４３に、アドレス情報を送出
し、アドレス比較回路１４１〜１４３は、このアドレス
情報とＣＰＵ４が送出するアドレスバス５との一致を比
較する。
レス比較回路１４１〜１４３に、アドレス情報を送出
し、アドレス比較回路１４１〜１４３は、このアドレス
情報とＣＰＵ４が送出するアドレスバス５との一致を比
較する。
【００２７】アドレス比較回路１４４は、第一のアドレ
ス設定信号１０４により、ＣＰＵ４が送出するアドレス
バス５との一致を比較する。
ス設定信号１０４により、ＣＰＵ４が送出するアドレス
バス５との一致を比較する。
【００２８】ＰＣＭハイウェイ選択回路１３１〜１３３
は、第一のＰＣＭハイウェイ２１，２２に入出力する
か、第二のＰＣＭハイウェイ３に入出力するか切り替え
る機能を有する。
は、第一のＰＣＭハイウェイ２１，２２に入出力する
か、第二のＰＣＭハイウェイ３に入出力するか切り替え
る機能を有する。
【００２９】次に、図１の回路の動作について図２を参
照して説明する。
照して説明する。
【００３０】アドレス識別回路１２１〜１２３は、第二
のアドレス設定信号１１１〜１１３が入力された場合
は、第二のＰＣＭハイウェイ３を使用するように、ＰＣ
Ｍハイウェイ選択回路１３１〜１３３を制御し、第二の
アドレス設定信号１１１〜１１３が入力されない場合
は、第一のＰＣＭハイウェイ２１，２２を使用するよう
にＰＣＭハイウェイ選択回路１３１〜１３３を制御す
る。
のアドレス設定信号１１１〜１１３が入力された場合
は、第二のＰＣＭハイウェイ３を使用するように、ＰＣ
Ｍハイウェイ選択回路１３１〜１３３を制御し、第二の
アドレス設定信号１１１〜１１３が入力されない場合
は、第一のＰＣＭハイウェイ２１，２２を使用するよう
にＰＣＭハイウェイ選択回路１３１〜１３３を制御す
る。
【００３１】ライン／トランク回路７１，７３が実装さ
れたスロットでは、第二のアドレス設定信号が入力され
るため、第二のＰＣＭハイウェイ３が使用される。
れたスロットでは、第二のアドレス設定信号が入力され
るため、第二のＰＣＭハイウェイ３が使用される。
【００３２】ライン／トランク回路７２，７４が実装さ
れたスロットでは、第二のアドレス設定信号が入力され
ないため、第一のＰＣＭハイウェイ２１，２２が使用さ
れる。
れたスロットでは、第二のアドレス設定信号が入力され
ないため、第一のＰＣＭハイウェイ２１，２２が使用さ
れる。
【００３３】本発明以前の自動式交換機で使用されてい
たライン／トランク回路７４には、アドレス識別回路が
なく、第一のＰＣＭハイウェイ２２のみが利用可能であ
る。
たライン／トランク回路７４には、アドレス識別回路が
なく、第一のＰＣＭハイウェイ２２のみが利用可能であ
る。
【００３４】また、アドレス識別回路１２１〜１２３
は、第二のアドレス設定信号１１１〜１１３が入力され
た場合は、第二のアドレス設定信号により、アドレス情
報を決定し、第二のアドレス設定信号１１１〜１１３が
入力されない場合は、第一のアドレス設定信号１０１〜
１０３により、アドレス情報を決定する。
は、第二のアドレス設定信号１１１〜１１３が入力され
た場合は、第二のアドレス設定信号により、アドレス情
報を決定し、第二のアドレス設定信号１１１〜１１３が
入力されない場合は、第一のアドレス設定信号１０１〜
１０３により、アドレス情報を決定する。
【００３５】ライン／トランク回路７１，７３が実装さ
れたスロットでは、第二のアドレス設定信号が入力され
るため、第二のアドレス信号１０１，１０３により、ア
ドレス情報が決定される。
れたスロットでは、第二のアドレス設定信号が入力され
るため、第二のアドレス信号１０１，１０３により、ア
ドレス情報が決定される。
【００３６】ライン／トランク回路７２，７４が実装さ
れたスロットでは、第二のアドレス設定信号が入力され
ないため、第一のアドレス信号１０２，１０４により、
アドレス情報が決定される。
れたスロットでは、第二のアドレス設定信号が入力され
ないため、第一のアドレス信号１０２，１０４により、
アドレス情報が決定される。
【００３７】本発明以前の自動式交換機で使用されてい
たライン／トランク回路７４には、アドレス識別回路が
なく、第一のアドレス設定信号１０４が、アドレス情報
となる。
たライン／トランク回路７４には、アドレス識別回路が
なく、第一のアドレス設定信号１０４が、アドレス情報
となる。
【００３８】アドレス比較回路１４１〜１４４は、ＣＰ
Ｕ４が出力するアドレスバス５の値とアドレス情報を比
較する機能を有し、ライン／トランク回路７１〜７４の
ＣＰＵ８１〜８４は、一致していたならば、データバス
６のデータを入出力する。
Ｕ４が出力するアドレスバス５の値とアドレス情報を比
較する機能を有し、ライン／トランク回路７１〜７４の
ＣＰＵ８１〜８４は、一致していたならば、データバス
６のデータを入出力する。
【００３９】第一のアドレス設定信号１０１〜１０４
は、それぞれ、第一のＰＣＭハイウェイ２１，２２のタ
イムスロットの先頭番号と対応する。
は、それぞれ、第一のＰＣＭハイウェイ２１，２２のタ
イムスロットの先頭番号と対応する。
【００４０】第二のアドレス設定信号１１１〜１１３
は、それぞれ、第二のＰＣＭハイウェイのタイムスロッ
ト３の先頭番号と対応する。
は、それぞれ、第二のＰＣＭハイウェイのタイムスロッ
ト３の先頭番号と対応する。
【００４１】ＰＣＭハイウェイ２１，２２，３は、ｎ個
のタイムスロットを有するものとする。
のタイムスロットを有するものとする。
【００４２】ライン／トランク回路７１は、ｎ／２個の
タイムスロットを使用するライン／トランク回路とする
と、ライン／トランク回路７１は、第二のＰＣＭハイウ
ェイ３の前半のｎ／２個のタイムスロットにＰＣＭデー
タを入出力し、このタイムスロットに対応するＣＰＵ４
の制御が可能となる。
タイムスロットを使用するライン／トランク回路とする
と、ライン／トランク回路７１は、第二のＰＣＭハイウ
ェイ３の前半のｎ／２個のタイムスロットにＰＣＭデー
タを入出力し、このタイムスロットに対応するＣＰＵ４
の制御が可能となる。
【００４３】同様に、ライン／トランク回路７３も、ｎ
／２個のタイムスロットを使用するライン／トランク回
路とすると、ライン／トランク回路７３は、第二のＰＣ
Ｍハイウェイ３の後半のｎ／２個のタイムスロットにＰ
ＣＭデータを入出力し、このタイムスロットに対応する
ＣＰＵ４の制御が可能となる。
／２個のタイムスロットを使用するライン／トランク回
路とすると、ライン／トランク回路７３は、第二のＰＣ
Ｍハイウェイ３の後半のｎ／２個のタイムスロットにＰ
ＣＭデータを入出力し、このタイムスロットに対応する
ＣＰＵ４の制御が可能となる。
【００４４】ライン／トランク回路７２は、ｎ個のタイ
ムスロットを使用するライン／トランク回路とすると、
ライン／トランク回路７２は、第一のＰＣＭハイウェイ
２１のｎ個のタイムスロットにＰＣＭデータを入出力
し、各タイムスロットに対応するＣＰＵ４の制御が可能
となる。
ムスロットを使用するライン／トランク回路とすると、
ライン／トランク回路７２は、第一のＰＣＭハイウェイ
２１のｎ個のタイムスロットにＰＣＭデータを入出力
し、各タイムスロットに対応するＣＰＵ４の制御が可能
となる。
【００４５】同様に、ライン／トランク回路７４も、ｎ
個のタイムスロットを使用するライン／トランク回路と
すると、ライン／トランク回路７４は、第一のＰＣＭハ
イウェイ２２のｎ個のタイムスロットにＰＣＭデータを
入出力し、各タイムスロットに対応するＣＰＵ４の制御
が可能となる。
個のタイムスロットを使用するライン／トランク回路と
すると、ライン／トランク回路７４は、第一のＰＣＭハ
イウェイ２２のｎ個のタイムスロットにＰＣＭデータを
入出力し、各タイムスロットに対応するＣＰＵ４の制御
が可能となる。
【００４６】次に本発明の実施例について説明する。
【００４７】図１の実施の形態において、第一のＰＣＭ
ハイウェイ２１，２２、第二のＰＣＭハイウェイ３は、
各々３２個のタイムスロットを有するとし、第一のアド
レス設定信号１０１〜１０４、第二のアドレス設定信号
１１１，１１３は、複数本（例えば５本）の信号線と
し、ライン／トランク回路７１〜７３の内部でプルアッ
プし、ライン／トランク回路７１〜７４のスロットによ
り、アースに接続、未接続（オープン）とし、アドレス
識別回路１２１〜１２３は、第二のアドレス設定信号１
１１〜１１３のどれか１本でも、Ｌレベルであったなら
ば、アドレス比較回路１４１〜１４３に、第二のアドレ
ス設定信号１１１〜１１３の値を出力し、ＰＣＭハイウ
ェイ選択回路１３１〜１３３に、Ｌレベルを出力し、第
二のアドレス設定信号１１１〜１１３の全てがＨレベル
であったならば、アドレス比較回路１４１〜１４３に、
第一のアドレス設定信号１０１〜１０３を出力し、ＰＣ
Ｍハイウェイ選択回路１３１〜１３３にＨレベルを出力
とし、アドレス比較回路１４１〜１４４は、コンパレー
タ回路とし、ＰＣＭハイウェイ選択回路１３１〜１３３
は、Ｈレベルで、第一のＰＣＭハイウェイ２１，２２に
入出力し、Ｌレベルで、第二のＰＣＭハイウェイ３に入
出力するセレクタ回路とすると、実施の形態例が得られ
る。
ハイウェイ２１，２２、第二のＰＣＭハイウェイ３は、
各々３２個のタイムスロットを有するとし、第一のアド
レス設定信号１０１〜１０４、第二のアドレス設定信号
１１１，１１３は、複数本（例えば５本）の信号線と
し、ライン／トランク回路７１〜７３の内部でプルアッ
プし、ライン／トランク回路７１〜７４のスロットによ
り、アースに接続、未接続（オープン）とし、アドレス
識別回路１２１〜１２３は、第二のアドレス設定信号１
１１〜１１３のどれか１本でも、Ｌレベルであったなら
ば、アドレス比較回路１４１〜１４３に、第二のアドレ
ス設定信号１１１〜１１３の値を出力し、ＰＣＭハイウ
ェイ選択回路１３１〜１３３に、Ｌレベルを出力し、第
二のアドレス設定信号１１１〜１１３の全てがＨレベル
であったならば、アドレス比較回路１４１〜１４３に、
第一のアドレス設定信号１０１〜１０３を出力し、ＰＣ
Ｍハイウェイ選択回路１３１〜１３３にＨレベルを出力
とし、アドレス比較回路１４１〜１４４は、コンパレー
タ回路とし、ＰＣＭハイウェイ選択回路１３１〜１３３
は、Ｈレベルで、第一のＰＣＭハイウェイ２１，２２に
入出力し、Ｌレベルで、第二のＰＣＭハイウェイ３に入
出力するセレクタ回路とすると、実施の形態例が得られ
る。
【００４８】ライン／トランク回路７１，７２，７３，
７４は、それぞれ、１６，３２，１６，３２タイムスロ
ットを使用するものとする。
７４は、それぞれ、１６，３２，１６，３２タイムスロ
ットを使用するものとする。
【００４９】ライン／トランク回路７１は、第二のＰＣ
Ｍハイウェイ３の前半の１６タイムスロット、ライン／
トランク回路７２は、第一のＰＣＭハイウェイ２１の３
２タイムスロット、ライン／トランク回路７３は、第二
のＰＣＭハイウェイ３の後半の１６タイムスロット、ラ
イン／トランク回路７４は、第一のＰＣＭハイウェイ２
２の３２タイムスロットを使用できる。
Ｍハイウェイ３の前半の１６タイムスロット、ライン／
トランク回路７２は、第一のＰＣＭハイウェイ２１の３
２タイムスロット、ライン／トランク回路７３は、第二
のＰＣＭハイウェイ３の後半の１６タイムスロット、ラ
イン／トランク回路７４は、第一のＰＣＭハイウェイ２
２の３２タイムスロットを使用できる。
【００５０】次に、本発明の第二の実施の形態について
図３を参照して説明する。
図３を参照して説明する。
【００５１】図３において、ＴＤＳＷ１、第一のＰＣＭ
ハイウェイ２１，２２、第二のＰＣＭハイウェイ３、Ｃ
ＰＵ４、アドレスバス５、データバス６、ライン／トラ
ンク回路７１〜７４、第一のアドレス設定信号１０１〜
１０４、第二のアドレス設定信号１１１，１１３は、図
１と同じである。
ハイウェイ２１，２２、第二のＰＣＭハイウェイ３、Ｃ
ＰＵ４、アドレスバス５、データバス６、ライン／トラ
ンク回路７１〜７４、第一のアドレス設定信号１０１〜
１０４、第二のアドレス設定信号１１１，１１３は、図
１と同じである。
【００５２】アドレス設定回路１５１〜１５４は、図１
では、固定であった第一のアドレス設定信号１０１〜１
０４、第二のアドレス設定信号１１１，１１３をＣＰＵ
４の制御により、設定可能とする機能を有する。
では、固定であった第一のアドレス設定信号１０１〜１
０４、第二のアドレス設定信号１１１，１１３をＣＰＵ
４の制御により、設定可能とする機能を有する。
【００５３】本機能により、ライン／トランク回路のＰ
ＣＭハイウェイのタイムスロットの使用がより効率的に
なる。
ＣＭハイウェイのタイムスロットの使用がより効率的に
なる。
【００５４】例えば、ライン／トランク回路７３が、２
４タイムスロットを使用する場合、図１の実施例では、
アドレス設定信号が固定的に決められているため、ライ
ン／トランク回路７１は実装できない。
４タイムスロットを使用する場合、図１の実施例では、
アドレス設定信号が固定的に決められているため、ライ
ン／トランク回路７１は実装できない。
【００５５】すなわち、ライン／トランク回路７１が使
用するタイムスロットの先頭番号は、１７であるが、タ
イムスロット１７〜２４は、ライン／トランク回路７３
で使用されているためである。
用するタイムスロットの先頭番号は、１７であるが、タ
イムスロット１７〜２４は、ライン／トランク回路７３
で使用されているためである。
【００５６】第二の実施例のアドレス設定回路１５３に
より、ライン／トランク回路７１の使用するタイムスロ
ットの先頭番号を２５とするように、第二のアドレス設
定信号１１３を制御すると、８タイムスロットを使用で
きるライン／トランク回路７１が実装可能となる。
より、ライン／トランク回路７１の使用するタイムスロ
ットの先頭番号を２５とするように、第二のアドレス設
定信号１１３を制御すると、８タイムスロットを使用で
きるライン／トランク回路７１が実装可能となる。
【００５７】
【発明の効果】第一の効果は、時分割スイッチの容量を
不必要に大きくすることなく、スロットの有効利用がで
きたということである。
不必要に大きくすることなく、スロットの有効利用がで
きたということである。
【００５８】その理由は、拡張したＰＣＭハイウェイを
全てのスロットに接続するのではなく、スロットが、空
いているにもかかわらず、ＰＣＭハイウェイが利用でき
ないスロットにのみ、拡張したＰＣＭハイウェイを接続
したことによる。
全てのスロットに接続するのではなく、スロットが、空
いているにもかかわらず、ＰＣＭハイウェイが利用でき
ないスロットにのみ、拡張したＰＣＭハイウェイを接続
したことによる。
【００５９】第二の効果は、二重のハイウェイのどちら
を使用するかの設定を誤り、ＰＣＭハイウェイ、制御信
号が衝突することを防ぐことができたことである。
を使用するかの設定を誤り、ＰＣＭハイウェイ、制御信
号が衝突することを防ぐことができたことである。
【００６０】その理由は、人手による選択設定スイッチ
の設定を、ハードウェアで、自動的に設定するようにし
たためである。
の設定を、ハードウェアで、自動的に設定するようにし
たためである。
【図１】本発明のＰＣＭハイウェイ拡張方式の一実施の
形態を示すブロック図である。
形態を示すブロック図である。
【図２】本発明のＰＣＭハイウェイ拡張方式の一実施の
形態のタイムスロットの使用例を示す図である。
形態のタイムスロットの使用例を示す図である。
【図３】本発明の他の実施の形態を示すブロック図であ
る。
る。
【図４】従来のＰＣＭハイウェイ拡張方式のブロック図
である。
である。
１ ＴＤＳＷ ２１，２２ 第一のＰＣＭハイウェイ ３ 第二のＰＣＭハイウェイ ４ ＣＰＵ ５ アドレスバス ６ データバス ７１〜７４ ライン／トランク回路 ８１〜８４ ＣＰＵ ９１〜９４ 通話路系回路 １０１〜１０４ 第一のアドレス設定信号 １１１〜１１３ 第二のアドレス設定信号 １２１〜１２３ アドレス識別回路 １３１〜１３３ ＰＣＭハイウェイ選択回路 １４１〜１４４ アドレス比較回路 １５１〜１５４ アドレス設定回路 ２０１ ハイウェイ ２０２ 時間スイッチ ２０３ ライン／トランク回路 ２０４ スロット ２０５ スロット群
Claims (1)
- 【請求項１】 自動式交換機の時分割スイッチ１に、 第一のＰＣＭハイウェイと第二のＰＣＭハイウェイを有
し、 第一のＰＣＭハイウェイは、全てのスロットに接続さ
れ、 第二のＰＣＭハイウェイは、特定のスロットに接続さ
れ、 全てのスロットには、第一のＰＣＭハイウェイの使用可
能な最初のタイムスロット位置を意味する第一のアドレ
ス設定信号をライン／トランク回路に出力する機能と、 第二のＰＣＭハイウェイが接続されている特定のスロッ
トには、第二のＰＣＭハイウェイの使用可能な最初のタ
イムスロット位置を意味する第二のアドレス設定信号を
出力する機能を有し、 ライン／トランク回路には、 第二のアドレス設定情報が入力された場合、第二のアド
レス設定信号が示す第二のＰＣＭハイウェイのタイムス
ロット以降のタイムスロットを使用し、 第二のアドレス設定情報が入力されない場合は、第一の
アドレス設定信号が示す第一のＰＣＭハイウェイのタイ
ムスロット以降のタイムスロットを使用する機能をもつ
ことを特徴とするＰＣＭ拡張方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9297354A JP3061016B2 (ja) | 1997-10-29 | 1997-10-29 | Ｐｃｍハイウェイ拡張方式 |
| US09/179,560 US6356549B1 (en) | 1997-10-29 | 1998-10-27 | Digital switching equipment |
| AU89589/98A AU752290B2 (en) | 1997-10-29 | 1998-10-28 | A digital switching equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9297354A JP3061016B2 (ja) | 1997-10-29 | 1997-10-29 | Ｐｃｍハイウェイ拡張方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11136778A true JPH11136778A (ja) | 1999-05-21 |
| JP3061016B2 JP3061016B2 (ja) | 2000-07-10 |
Family
ID=17845429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9297354A Expired - Fee Related JP3061016B2 (ja) | 1997-10-29 | 1997-10-29 | Ｐｃｍハイウェイ拡張方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6356549B1 (ja) |
| JP (1) | JP3061016B2 (ja) |
| AU (1) | AU752290B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6973523B1 (en) * | 2000-03-27 | 2005-12-06 | Interdigital Technology Corp. | Code division multiple access modem interface |
| JP3888440B2 (ja) * | 2002-02-27 | 2007-03-07 | 日本電気株式会社 | 光分岐挿入装置 |
| US7158542B1 (en) * | 2002-05-03 | 2007-01-02 | Atheros Communications, Inc. | Dynamic preamble detection |
| US8484671B1 (en) | 2003-10-07 | 2013-07-09 | The Directv Group, Inc. | Receiver interface with multiple access cards |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4641300A (en) * | 1984-09-21 | 1987-02-03 | Itt Corporation | Digital tie line |
| US4601029A (en) * | 1984-09-21 | 1986-07-15 | Itt Corporation | Communication switching system |
| US5483518A (en) * | 1992-06-17 | 1996-01-09 | Texas Instruments Incorporated | Addressable shadow port and protocol for serial bus networks |
| JP2990456B2 (ja) | 1991-09-04 | 1999-12-13 | 富士通株式会社 | ディジタル交換機のマルチハイウェイ方式 |
| US5526344A (en) * | 1994-04-15 | 1996-06-11 | Dsc Communications Corporation | Multi-service switch for a telecommunications network |
| US5812553A (en) * | 1994-06-01 | 1998-09-22 | Davox Corporation | Multi-path bus digital processor |
-
1997
- 1997-10-29 JP JP9297354A patent/JP3061016B2/ja not_active Expired - Fee Related
-
1998
- 1998-10-27 US US09/179,560 patent/US6356549B1/en not_active Expired - Fee Related
- 1998-10-28 AU AU89589/98A patent/AU752290B2/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| US6356549B1 (en) | 2002-03-12 |
| AU752290B2 (en) | 2002-09-12 |
| JP3061016B2 (ja) | 2000-07-10 |
| AU8958998A (en) | 1999-05-20 |
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Legal Events
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|---|---|---|---|
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