JPH11135787A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH11135787A JPH11135787A JP30128297A JP30128297A JPH11135787A JP H11135787 A JPH11135787 A JP H11135787A JP 30128297 A JP30128297 A JP 30128297A JP 30128297 A JP30128297 A JP 30128297A JP H11135787 A JPH11135787 A JP H11135787A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- semiconductor substrate
- gate electrode
- type
- sidewall oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 ゲート電極の側壁酸化膜形成のための異方
性エッチングによる半導体基板の結晶欠陥の発生状況
を、電気的に評価可能な半導体装置を提供する。 【解決手段】 一導電型の半導体基板１１上にゲート
絶縁膜を介してゲート電極１３と、該ゲート電極１３の
両側面に設けた側壁酸化膜１５と、ゲート電極１３に対
してセルフアラインで形成した浅い反対導電型の低濃度
拡散層１４と、側壁酸化膜１５に対して離隔して配置し
た深い反対導電型の高濃度拡散層１７とを備え、側壁酸
化膜１５のエッチングによる形成に際して生じる結晶欠
陥層を評価可能とした。
性エッチングによる半導体基板の結晶欠陥の発生状況
を、電気的に評価可能な半導体装置を提供する。 【解決手段】 一導電型の半導体基板１１上にゲート
絶縁膜を介してゲート電極１３と、該ゲート電極１３の
両側面に設けた側壁酸化膜１５と、ゲート電極１３に対
してセルフアラインで形成した浅い反対導電型の低濃度
拡散層１４と、側壁酸化膜１５に対して離隔して配置し
た深い反対導電型の高濃度拡散層１７とを備え、側壁酸
化膜１５のエッチングによる形成に際して生じる結晶欠
陥層を評価可能とした。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特に微細構造のＬＤＤトランジスタのサイドウォール
（側壁酸化膜）形成に伴う結晶欠陥の評価に好適なテス
ト用の半導体装置に関する。
特に微細構造のＬＤＤトランジスタのサイドウォール
（側壁酸化膜）形成に伴う結晶欠陥の評価に好適なテス
ト用の半導体装置に関する。
【０００２】
【従来の技術】ＬＤＤトランジスタは、例えばＰ型の半
導体基板に絶縁膜を介して、ポリシリコンからなるゲー
ト電極を設け、そのゲート電極に対してセルフアライン
でＮ−型の低濃度拡散層を設け、更にゲート電極の側面
に側壁酸化膜を設け、これをマスクとしてＮ＋型の高濃
度拡散層を形成した構造のトランジスタである。この形
式のトランジスタは低濃度拡散層により短チャネル効果
を防止でき、且つ高濃度拡散層により良好なオーミック
接触が得られるので、０．５μ以下の微細なゲート長を
有するＭＯＳＦＥＴに好適である。
導体基板に絶縁膜を介して、ポリシリコンからなるゲー
ト電極を設け、そのゲート電極に対してセルフアライン
でＮ−型の低濃度拡散層を設け、更にゲート電極の側面
に側壁酸化膜を設け、これをマスクとしてＮ＋型の高濃
度拡散層を形成した構造のトランジスタである。この形
式のトランジスタは低濃度拡散層により短チャネル効果
を防止でき、且つ高濃度拡散層により良好なオーミック
接触が得られるので、０．５μ以下の微細なゲート長を
有するＭＯＳＦＥＴに好適である。
【０００３】次に図２にＬＤＤトランジスタの製造工程
の概略を示す。例えばＰ型の半導体基板１１を準備し、
トランジスタのセル部分のゲート絶縁膜となる薄い酸化
膜を形成した後に、ポリシリコン膜を全面に堆積し、パ
ターニングによりゲート電極１３を形成する。そしてゲ
ート電極１３をマスクとしてセルフアラインでＮ−型の
浅い低濃度拡散層１４を形成する。この段階を図２
（Ａ）に示す。
の概略を示す。例えばＰ型の半導体基板１１を準備し、
トランジスタのセル部分のゲート絶縁膜となる薄い酸化
膜を形成した後に、ポリシリコン膜を全面に堆積し、パ
ターニングによりゲート電極１３を形成する。そしてゲ
ート電極１３をマスクとしてセルフアラインでＮ−型の
浅い低濃度拡散層１４を形成する。この段階を図２
（Ａ）に示す。
【０００４】次にＣＶＤにより厚い酸化膜を基板１１の
全面に堆積し、異方性エッチングにより堆積した酸化膜
をエッチングし、ゲート電極１３の側面に側壁酸化膜１
５を形成する。その異方性エッチングは、横方向に対し
て縦方向に高い速度の選択的エッチングであり、通常、
反応性イオンエッチング（ＲＩＥ）方式が用いられる。
即ち、プラズマ中に形成されるイオンで、酸化膜を叩き
飛ばしながらエッチングが進行するので、側壁酸化膜の
エッチングの終了後に、半導体基板１１の表面が露出
し、更に半導体基板１１の表面が僅かにエッチングされ
るため、半導体基板１１の表面に結晶欠陥層であるダメ
ージ層１６が形成される。この段階を図２（Ｂ）に示
す。
全面に堆積し、異方性エッチングにより堆積した酸化膜
をエッチングし、ゲート電極１３の側面に側壁酸化膜１
５を形成する。その異方性エッチングは、横方向に対し
て縦方向に高い速度の選択的エッチングであり、通常、
反応性イオンエッチング（ＲＩＥ）方式が用いられる。
即ち、プラズマ中に形成されるイオンで、酸化膜を叩き
飛ばしながらエッチングが進行するので、側壁酸化膜の
エッチングの終了後に、半導体基板１１の表面が露出
し、更に半導体基板１１の表面が僅かにエッチングされ
るため、半導体基板１１の表面に結晶欠陥層であるダメ
ージ層１６が形成される。この段階を図２（Ｂ）に示
す。
【０００５】更に、側壁酸化膜１５をマスクとして、Ｎ
型不純物をイオン注入し、深いＮ型高濃度拡散層１７を
形成する。これにより、ＬＤＤトランジスタのゲート電
極及びソース・ドレイン拡散領域が形成される。
型不純物をイオン注入し、深いＮ型高濃度拡散層１７を
形成する。これにより、ＬＤＤトランジスタのゲート電
極及びソース・ドレイン拡散領域が形成される。
【０００６】
【発明が解決しようとする課題】上述したようにＬＤＤ
トランジスタの製造工程において、ゲート電極の側面の
側壁酸化膜部分は、厚い酸化膜を異方性エッチングによ
り当該部分のみを残して、その他の酸化膜部分をエッチ
ング除去することで形成する。この段階で、酸化膜のエ
ッチングの終了時に、半導体基板がエッチングされ、結
晶欠陥層であるダメージ層が形成されることは上述した
通りである。この側壁酸化膜形成のための異方性エッチ
ングの条件を検討する上で、半導体基板の表面に形成さ
れる結晶欠陥層の存在は重要で、この結晶欠陥層がなる
べく形成されないようなエッチング条件を見出す必要が
あり、結晶欠陥層の存在を評価することが必要になる。
トランジスタの製造工程において、ゲート電極の側面の
側壁酸化膜部分は、厚い酸化膜を異方性エッチングによ
り当該部分のみを残して、その他の酸化膜部分をエッチ
ング除去することで形成する。この段階で、酸化膜のエ
ッチングの終了時に、半導体基板がエッチングされ、結
晶欠陥層であるダメージ層が形成されることは上述した
通りである。この側壁酸化膜形成のための異方性エッチ
ングの条件を検討する上で、半導体基板の表面に形成さ
れる結晶欠陥層の存在は重要で、この結晶欠陥層がなる
べく形成されないようなエッチング条件を見出す必要が
あり、結晶欠陥層の存在を評価することが必要になる。
【０００７】しかしながら、従来、この異方性エッチン
グによって生じるダメージ層の評価方法としては、例え
ば特殊な薬液を用いて結晶欠陥を目視可能な状態に顕在
化させ、その状態を走査型電子顕微鏡等用いて観察する
ものがある。この方法によれば、結晶欠陥の有無、或い
は、その多い少ないは判定可能であるが、この結晶欠陥
の電気的な特性、例えばリーク電流にどのように関係す
るかについては評価することが不可能である。
グによって生じるダメージ層の評価方法としては、例え
ば特殊な薬液を用いて結晶欠陥を目視可能な状態に顕在
化させ、その状態を走査型電子顕微鏡等用いて観察する
ものがある。この方法によれば、結晶欠陥の有無、或い
は、その多い少ないは判定可能であるが、この結晶欠陥
の電気的な特性、例えばリーク電流にどのように関係す
るかについては評価することが不可能である。
【０００８】又、図２（Ｃ）に示すように、側壁酸化膜
を設けたＬＤＤトランジスタを形成し、Ｐ型の半導体基
板１１とＮ型のソース・ドレイン拡散層との間に形成さ
れるＰＮ接合のリーク電流を測定することは可能であ
る。しかしながら、異方性エッチングによるダメージ層
１６は、高濃度拡散層１７の内部に形成されるため、こ
のＰＮ接合のリーク電流を測定しても、ダメージ層１６
の影響は殆ど現れない。
を設けたＬＤＤトランジスタを形成し、Ｐ型の半導体基
板１１とＮ型のソース・ドレイン拡散層との間に形成さ
れるＰＮ接合のリーク電流を測定することは可能であ
る。しかしながら、異方性エッチングによるダメージ層
１６は、高濃度拡散層１７の内部に形成されるため、こ
のＰＮ接合のリーク電流を測定しても、ダメージ層１６
の影響は殆ど現れない。
【０００９】本発明は上述した事情に鑑みて為されたも
ので、ゲート電極の側壁酸化膜形成のための異方性エッ
チングによる半導体基板の結晶欠陥の発生状況を、電気
的に評価可能な半導体装置を提供することを目的とす
る。
ので、ゲート電極の側壁酸化膜形成のための異方性エッ
チングによる半導体基板の結晶欠陥の発生状況を、電気
的に評価可能な半導体装置を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
一導電型の半導体基板上にゲート絶縁膜を介してゲート
電極と、該ゲート電極の両側面に設けた側壁酸化膜と、
前記ゲート電極に対してセルフアラインで形成した浅い
反対導電型の低濃度拡散層と、前記側壁酸化膜に対して
離隔して配置した深い反対導電型の高濃度拡散層とを備
え、前記側壁酸化膜のエッチングによる形成に際して生
じる結晶欠陥層を評価可能としたことを特徴とする。
一導電型の半導体基板上にゲート絶縁膜を介してゲート
電極と、該ゲート電極の両側面に設けた側壁酸化膜と、
前記ゲート電極に対してセルフアラインで形成した浅い
反対導電型の低濃度拡散層と、前記側壁酸化膜に対して
離隔して配置した深い反対導電型の高濃度拡散層とを備
え、前記側壁酸化膜のエッチングによる形成に際して生
じる結晶欠陥層を評価可能としたことを特徴とする。
【００１１】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図１を参照しながら説明する。図１はこの評価用デ
バイスの構造を示す。例えばＰ型の半導体基板上にゲー
ト絶縁膜１２を介してポリシリコン等のゲート電極１３
を備え、そしてゲート電極１３の側面に側壁酸化膜１５
を備え、ゲート電極１３に対してセルフアラインで形成
した浅いＮ−型の低濃度拡散層１４を備えた構造は、従
来のＬＤＤトランジスタの構造と同じである。この評価
用デバイスの従来のＬＤＤトランジスタと異なっている
点は、Ｎ＋型の高濃度拡散層１７を側壁酸化膜１５に対
して、距離Ａだけ離隔して配置した点にある。
いて図１を参照しながら説明する。図１はこの評価用デ
バイスの構造を示す。例えばＰ型の半導体基板上にゲー
ト絶縁膜１２を介してポリシリコン等のゲート電極１３
を備え、そしてゲート電極１３の側面に側壁酸化膜１５
を備え、ゲート電極１３に対してセルフアラインで形成
した浅いＮ−型の低濃度拡散層１４を備えた構造は、従
来のＬＤＤトランジスタの構造と同じである。この評価
用デバイスの従来のＬＤＤトランジスタと異なっている
点は、Ｎ＋型の高濃度拡散層１７を側壁酸化膜１５に対
して、距離Ａだけ離隔して配置した点にある。
【００１２】これにより、側壁酸化膜１５と高濃度拡散
層１７との間の区間Ａについては、ダメージ層１６が深
い高濃度拡散層１７に内包されず、浅いＮ−型の低濃度
拡散層１４と半導体基板１１のＰ型層とのＰＮ接合面の
近傍に存在することになる。このため、Ｎ型拡散層１
６，１７に接続した電極１８に正電圧を与え、半導体基
板１１のＰ型層に接続した図示しない電極より負電圧を
与えることで、ＰＮ接合が逆バイアス状態となり、ここ
に空乏層が広がり、結晶欠陥が存在すると、リーク電流
が流れる。従って、これにより側壁酸化膜１５の形成に
際して異方性エッチングにより生じた、半導体基板１１
内部の結晶欠陥のリーク電流の電気的特性を測定するこ
とが可能である。
層１７との間の区間Ａについては、ダメージ層１６が深
い高濃度拡散層１７に内包されず、浅いＮ−型の低濃度
拡散層１４と半導体基板１１のＰ型層とのＰＮ接合面の
近傍に存在することになる。このため、Ｎ型拡散層１
６，１７に接続した電極１８に正電圧を与え、半導体基
板１１のＰ型層に接続した図示しない電極より負電圧を
与えることで、ＰＮ接合が逆バイアス状態となり、ここ
に空乏層が広がり、結晶欠陥が存在すると、リーク電流
が流れる。従って、これにより側壁酸化膜１５の形成に
際して異方性エッチングにより生じた、半導体基板１１
内部の結晶欠陥のリーク電流の電気的特性を測定するこ
とが可能である。
【００１３】次にこの評価用デバイスの製造工程につい
て、その概要を示す。半導体基板１１に薄いゲート絶縁
膜を形成し、その上にポリシリコン膜を堆積し、パター
ニングによりゲート絶縁膜１２及びゲート電極１３を形
成する。そして、半導体基板１１がＰ型であれば、Ｎ−
型の浅い拡散層をゲート電極１３をマスクとしてセルフ
アラインでイオン注入等により形成する。次に、半導体
基板１１の全面に厚い酸化膜をＣＶＤ等により堆積し、
反応性イオンエッチング（ＲＩＥ）により異方性エッチ
ングを行う。このエッチングを半導体基板１１の表面が
露出するところまで行うことで、ゲート電極１３の側面
に側壁酸化膜１５が形成される。この際、半導体基板１
１の酸化膜のエッチング終了の時点で、きっちりエッチ
ングを停止することができないので、オーバエッチによ
り半導体基板１１が露出して、イオンに叩かれる。これ
により結晶欠陥が生じ、ダメージ層１６が形成される。
て、その概要を示す。半導体基板１１に薄いゲート絶縁
膜を形成し、その上にポリシリコン膜を堆積し、パター
ニングによりゲート絶縁膜１２及びゲート電極１３を形
成する。そして、半導体基板１１がＰ型であれば、Ｎ−
型の浅い拡散層をゲート電極１３をマスクとしてセルフ
アラインでイオン注入等により形成する。次に、半導体
基板１１の全面に厚い酸化膜をＣＶＤ等により堆積し、
反応性イオンエッチング（ＲＩＥ）により異方性エッチ
ングを行う。このエッチングを半導体基板１１の表面が
露出するところまで行うことで、ゲート電極１３の側面
に側壁酸化膜１５が形成される。この際、半導体基板１
１の酸化膜のエッチング終了の時点で、きっちりエッチ
ングを停止することができないので、オーバエッチによ
り半導体基板１１が露出して、イオンに叩かれる。これ
により結晶欠陥が生じ、ダメージ層１６が形成される。
【００１４】次に、側壁酸化膜１５に対して離隔して深
いＮ＋型の拡散層１７を、例えばレジストマスクによる
イオン注入で形成する。そして半導体基板全面に絶縁膜
１９を堆積し、コンタクト開口を形成し、アルミ等によ
る金属配線層を形成することで、この評価用デバイスが
完成する。この評価用デバイスは、半導体ウエハの全面
にマトリスクス状に形成して、結晶欠陥評価用のウエハ
としても良いが、ＴＥＧパターンとしてはんどうたいウ
エハの要部に配置して、通常のデバイスのチップと共に
製造して、評価するようにしても良い。これにより半導
体ウエハの全面における結晶欠陥の存在によるダメージ
層のリーク電流の多点評価ができる。
いＮ＋型の拡散層１７を、例えばレジストマスクによる
イオン注入で形成する。そして半導体基板全面に絶縁膜
１９を堆積し、コンタクト開口を形成し、アルミ等によ
る金属配線層を形成することで、この評価用デバイスが
完成する。この評価用デバイスは、半導体ウエハの全面
にマトリスクス状に形成して、結晶欠陥評価用のウエハ
としても良いが、ＴＥＧパターンとしてはんどうたいウ
エハの要部に配置して、通常のデバイスのチップと共に
製造して、評価するようにしても良い。これにより半導
体ウエハの全面における結晶欠陥の存在によるダメージ
層のリーク電流の多点評価ができる。
【００１５】尚、上述した実施の形態においては、Ｎチ
ャネル型のＬＤＤトランジスタの例について述べたが、
Ｐチャネル型のＬＤＤトランジスタについても同様に適
用できることは勿論である。又、上述した実施形態の半
導体基板は、Ｐ型又はＮ型のウエルであってもよく、こ
のウェル内に配置されるＬＤＤトランジスタにおいても
同様に評価可能であることは勿論である。
ャネル型のＬＤＤトランジスタの例について述べたが、
Ｐチャネル型のＬＤＤトランジスタについても同様に適
用できることは勿論である。又、上述した実施形態の半
導体基板は、Ｐ型又はＮ型のウエルであってもよく、こ
のウェル内に配置されるＬＤＤトランジスタにおいても
同様に評価可能であることは勿論である。
【００１６】
【発明の効果】以上に説明したように、本発明の評価用
デバイスは、ゲート電極側面の側壁酸化膜から離隔した
位置に、深い高濃度拡散層を配置したものである。これ
により、低濃度拡散層のＰＮ接合付近に、異方性エッチ
ングによりダメージ層が形成され、このダメージ層によ
り生じるリーク電流を高い検出感度で検出することが出
来る。従って、側壁酸化膜を形成するための異方性エッ
チングのエッチング条件と、これに対応したダメージ層
に生じるリーク電流との相関を明確化することが出来
る。このような電気的な測定により、異方性エッチング
によるダメージ層の電気的特性に及ぼす影響を評価でき
る。このため、異方性エッチングの条件の変更等による
ＬＤＤトランジスタのＬＳＩ等の特性に及ぼす影響が予
測可能となり、その品質向上に寄与することができる。
デバイスは、ゲート電極側面の側壁酸化膜から離隔した
位置に、深い高濃度拡散層を配置したものである。これ
により、低濃度拡散層のＰＮ接合付近に、異方性エッチ
ングによりダメージ層が形成され、このダメージ層によ
り生じるリーク電流を高い検出感度で検出することが出
来る。従って、側壁酸化膜を形成するための異方性エッ
チングのエッチング条件と、これに対応したダメージ層
に生じるリーク電流との相関を明確化することが出来
る。このような電気的な測定により、異方性エッチング
によるダメージ層の電気的特性に及ぼす影響を評価でき
る。このため、異方性エッチングの条件の変更等による
ＬＤＤトランジスタのＬＳＩ等の特性に及ぼす影響が予
測可能となり、その品質向上に寄与することができる。
【００１７】また、ウエハの各部にこの評価用デバイス
を配置することで、ウエハ上の多点測定が可能となり、
あるエッチング条件におけるウエハ上のリーク電流の分
布等の評価ができる。これにより、例えばエッチング時
のウエハの配置等の細かな工程管理条件の設定が可能と
なる。
を配置することで、ウエハ上の多点測定が可能となり、
あるエッチング条件におけるウエハ上のリーク電流の分
布等の評価ができる。これにより、例えばエッチング時
のウエハの配置等の細かな工程管理条件の設定が可能と
なる。
【図１】本発明の一実施形態の評価用デバイスの断面
図。
図。
【図２】ＬＤＤトランジスタの製造工程の概要を示す断
面図。
面図。
Claims (1)
- 【請求項１】 一導電型の半導体基板上にゲート絶縁膜
を介してゲート電極と、該ゲート電極の両側面に設けた
側壁酸化膜と、前記ゲート電極に対してセルフアライン
で形成した浅い反対導電型の低濃度拡散層と、前記側壁
酸化膜に対して離隔して配置した深い反対導電型の高濃
度拡散層とを備え、前記側壁酸化膜のエッチングによる
形成に際して生じる結晶欠陥層を評価可能としたことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30128297A JPH11135787A (ja) | 1997-10-31 | 1997-10-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30128297A JPH11135787A (ja) | 1997-10-31 | 1997-10-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11135787A true JPH11135787A (ja) | 1999-05-21 |
Family
ID=17894956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30128297A Pending JPH11135787A (ja) | 1997-10-31 | 1997-10-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11135787A (ja) |
-
1997
- 1997-10-31 JP JP30128297A patent/JPH11135787A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7528442B2 (en) | Semiconductor device and manufacturing method thereof | |
| US11075284B2 (en) | Semiconductor structure and forming method thereof | |
| US7138689B2 (en) | Semiconductor device and manufacturing method thereof | |
| US20120181671A1 (en) | Method for evaluating impurity distribution under gate electrode without damaging silicon substrate | |
| US6673640B2 (en) | Method of manufacturing semiconductor device for evaluation capable of evaluating crystal defect using in-line test by avoiding using preferential etching process | |
| KR100546289B1 (ko) | 전자빔 검사 장치를 이용한 콘택홀의 인라인 모니터링 방법 | |
| US7989232B2 (en) | Method of using electrical test structure for semiconductor trench depth monitor | |
| US6727501B1 (en) | Method for detecting over-etch defects | |
| US6859023B2 (en) | Evaluation method for evaluating insulating film, evaluation device therefor and method for manufacturing evaluation device | |
| US6265729B1 (en) | Method for detecting and characterizing plasma-etch induced damage in an integrated circuit | |
| JPH11135787A (ja) | 半導体装置 | |
| JP3719670B2 (ja) | 絶縁膜の評価方法、その評価装置及びその評価装置の製造方法 | |
| US6987038B2 (en) | Method for fabricating MOS field effect transistor | |
| KR100414678B1 (ko) | 반도체 장치의 정션 누설전류 측정용 테스트 구조 제조방법 | |
| KR20100062400A (ko) | 반도체 웨이퍼의 결함 분석 방법 | |
| CN116936543B (zh) | 一种电容测试结构、制备方法、测试方法及应用 | |
| JP2004140040A (ja) | 縦型ｍｏｓｆｅｔの評価方法 | |
| JPH11135585A (ja) | 半導体装置 | |
| KR100531952B1 (ko) | 얕은 트랜치 절연 프로파일의 모니터링 패턴 형성방법 | |
| KR100347244B1 (ko) | 반도체소자의제조방법 | |
| Nishida et al. | Visualization of local gate depletion in PMOSFETs using unique backside etching and selective etching technique | |
| JP5333483B2 (ja) | 半導体ウェーハ、及びその製造方法 | |
| JPH11298000A (ja) | パワーｍｏｓｆｅｔおよびその製造方法 | |
| EP0449418A2 (en) | Insulated gate field effect device with a curved channel and method of fabrication | |
| JP2003100829A (ja) | 半導体ウエーハの評価方法 |