JPH11127133A - Cdma synchronization circuit and method for detecting cdma synchronizing signal - Google Patents

Cdma synchronization circuit and method for detecting cdma synchronizing signal

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JPH11127133A
JPH11127133A JP30782597A JP30782597A JPH11127133A JP H11127133 A JPH11127133 A JP H11127133A JP 30782597 A JP30782597 A JP 30782597A JP 30782597 A JP30782597 A JP 30782597A JP H11127133 A JPH11127133 A JP H11127133A
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    • Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks

Abstract

PROBLEM TO BE SOLVED: To provide a CDMA synchronization circuit and a CDMA synchronizing signal detection method, through which a circuit is made small and the power consumption of the circut is reduced. SOLUTION: A switching circuit 510 selects alternately an in-phase component and a quadrature component of a base band signal converted into a digital signal with a sampling frequency that is integral multiple of a chip rate for each sample to multiplex them. A matched filter 511 conducts detection of the multiplexed signal correlation. A square circuit 115 applies square detection to an output signal resulting from correlation detection. A filter 116 extracts an unwanted spectrum from the square-detected output signal. A timing extract circuit 117 extracts symbol timing information from the output signal which passed through the filter.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、携帯電話等に用い
られるＣＤＭＡ同期回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CDMA synchronization circuit used for a portable telephone or the like.

【０００２】[0002]

【従来の技術】近年、ディジタル自動車電話、携帯電話
等の無線通信システムが急速に普及してきている。無線
通信システムでは、限られた周波数帯域の中で多くのユ
ーザーが同時に通信できるように、１つの基地局に対し
て複数の移動局が接続する多元接続方式が採られてい
る。特に最近、多元接続方式の回線交換方式の中で、周
波数利用効率の高さから、各チャンネルの信号に符号化
処理を施して多元接続するＣＤＭＡ（Code Division
Multiple Access：符号分割多元接続）方式が採用され
ている。2. Description of the Related Art In recent years, wireless communication systems such as digital automobile telephones and mobile telephones have rapidly become widespread. 2. Description of the Related Art In a wireless communication system, a multiple access scheme is adopted in which a plurality of mobile stations are connected to one base station so that many users can communicate simultaneously in a limited frequency band. In particular, recently, among the multiple access type circuit switching systems, CDMA (Code Division) that performs multiple access by performing encoding processing on signals of each channel due to high frequency use efficiency.
Multiple Access (code division multiple access) system is adopted.

【０００３】ＣＤＭＡ方式の通信を行う場合、その受信
機は、送信側から送られてきた電波と受信側の動作タイ
ミングとの同期を高速にとる必要がある。When performing CDMA communication, the receiver must synchronize the radio wave transmitted from the transmitting side with the operation timing of the receiving side at high speed.

【０００４】以下、従来のＣＤＭＡ方式の同期回路（以
下、「ＣＤＭＡ同期回路」という）について、図を用い
て説明する。Hereinafter, a conventional CDMA synchronous circuit (hereinafter referred to as a "CDMA synchronous circuit") will be described with reference to the drawings.

【０００５】まず、データ変調にＢＰＳＫを用いたＣＤ
ＭＡ信号に対する場合について説明する。First, a CD using BPSK for data modulation
The case for the MA signal will be described.

【０００６】例として、チップレート４.０９６Mcpsで
逆拡散されたシンボルレート１６kspsのＢＰＳＫ信号
が、中心周波数１２０MHzで入力される場合を説明す
る。As an example, a case where a BPSK signal having a symbol rate of 16 ksps and despread at a chip rate of 4.096 Mcps is input at a center frequency of 120 MHz will be described.

【０００７】図１６は、従来のＢＰＳＫ用ＣＤＭＡ同期
回路の構成を示すブロック図である。図１６において、
上記のＢＰＳＫ信号が、受信入力端１６０１に中心周波
数１２０MHzで入力されると、発振器１６０２で発生さ
せた１２０MHz出力波は、ハイブリッド回路１６０３に
て１２０MHzの余弦波と正弦波に変換され、上記受信信
号と各々アナログ乗算器１６０４、１６０５で掛け合わ
せられる。そして、各々低域通過型フィルタ（Low Pas
s Filter：以下「ＬＰＦ」という）１６０６、１６０
７にて、５MHz以上の不要スペクトルが抑圧されること
により直交検波され、ベースバンド信号の同相成分（以
下「Ｉ信号」という）及び直交成分（以下「Ｑ信号」と
いう）が得られる。FIG. 16 is a block diagram showing a configuration of a conventional CDMA synchronous circuit for BPSK. In FIG.
When the above BPSK signal is input to the reception input terminal 1601 at a center frequency of 120 MHz, a 120 MHz output wave generated by the oscillator 1602 is converted into a 120 MHz cosine wave and a sine wave by the hybrid circuit 1603, and Are multiplied by analog multipliers 1604 and 1605, respectively. Then, each is a low-pass filter (Low Pas
s Filter: hereinafter referred to as “LPF” 1606, 160
In step 7, the unnecessary spectrum of 5 MHz or more is suppressed to perform quadrature detection to obtain an in-phase component (hereinafter, referred to as "I signal") and a quadrature component (hereinafter, referred to as "Q signal") of the baseband signal.

【０００８】Ｉ信号及びＱ信号は、各々ＡＤ変換機１６
０８、１６０９で、チップレートの４倍であるサンプリ
ング周波数１６.３８４MHzでディジタル信号に変換さ
れ、共通係数を有する５１２タップのマッチトフィルタ
（Matched Filter：以下「ＭＦ」という）１６１０、
１６１１を通過することにより、１６ksps周期のシンボ
ルパルスを含む信号になる。図１７は、ＭＦ１６１０、
１６１１の出力の時間波形を示す特性図であり、図１８
は、ＭＦ１６１０、１６１１の出力のパワ−スペクトラ
ムを示す特性図である。[0008] The I signal and the Q signal are supplied to the AD converter 16 respectively.
08, 1609, a 512-tap matched filter (Matched Filter: hereinafter referred to as “MF”) 1610 which is converted into a digital signal at a sampling frequency of 16.384 MHz which is four times the chip rate and has a common coefficient
By passing through 1611, the signal becomes a signal including a symbol pulse having a period of 16 ksps. FIG. 17 shows the MF1610,
FIG. 18 is a characteristic diagram showing the time waveform of the output of FIG.
FIG. 14 is a characteristic diagram showing the power spectrum of the outputs of the MFs 1610 and 1611.

【０００９】これらの信号は、各々自乗回路１６１２、
１６１３にて２乗される。ここで、この２乗演算は、周
波数軸上の畳込み演算である。よって、これらの２乗回
路１６１２、１６１３の出力のパワ−スペクトラムの特
性図は、図１９で表される。These signals are respectively applied to a square circuit 1612,
It is squared at 1613. Here, the square operation is a convolution operation on the frequency axis. Therefore, a characteristic diagram of the power spectrum of the output of these squaring circuits 1612 and 1613 is shown in FIG.

【００１０】さらに、これらの信号は、ディジタル加算
器１６１４にて加算され、タイミング抽出回路１６１５
にて、１６ksps周期のパルス系列を１系統抽出され、シ
ンボルタイミング情報として出力端１６１６から出力さ
れる。Further, these signals are added by a digital adder 1614 and a timing extraction circuit 1615
, One system of a pulse sequence having a period of 16 ksps is extracted and output from an output terminal 1616 as symbol timing information.

【００１１】次に、データ変調にＱＰＳＫを用いたＣＤ
ＭＡ信号に対する場合について説明する。Next, a CD using QPSK for data modulation
The case for the MA signal will be described.

【００１２】例として、チップレート４.０９６Mcpsで
逆拡散されたシンボルレート１６kspsのＱＰＳＫ信号
が、中心周波数１２０MHzで入力される場合を説明す
る。As an example, a case where a QPSK signal having a symbol rate of 16 ksps and despread at a chip rate of 4.096 Mcps is input at a center frequency of 120 MHz will be described.

【００１３】図２０は、従来のＱＰＳＫ用ＣＤＭＡ同期
回路の構成を示すブロック図である。図２０において、
上記のＱＰＳＫ信号が、受信入力端２００１に中心周波
数１２０MHzで入力されると、発振器２００２で発生さ
せた１２０MHz出力波は、ハイブリッド回路２００３に
て１２０MHzの余弦波と正弦波に変換され、上記受信信
号と各々アナログ乗算器２００４、２００５で掛け合わ
せられる。そして、ＬＰＦ２００６、２００７にて、５
MHz以上の不要スペクトルが抑圧されることにより直交
検波され、ベースバンド信号のＩ信号及びＱ信号が得ら
れる。FIG. 20 is a block diagram showing a configuration of a conventional CDMA synchronization circuit for QPSK. In FIG.
When the QPSK signal is input to the reception input terminal 2001 at a center frequency of 120 MHz, a 120 MHz output wave generated by the oscillator 2002 is converted into a 120 MHz cosine wave and a sine wave by the hybrid circuit 2003, and Are respectively multiplied by analog multipliers 2004 and 2005. Then, at LPF 2006 and 2007, 5
By suppressing unnecessary spectrum of MHz or more, quadrature detection is performed, and an I signal and a Q signal of a baseband signal are obtained.

【００１４】Ｉ信号及びＱ信号は、各々ＡＤ変換機２０
０８、２００９で、チップレートの４倍であるサンプリ
ング周波数１６.３８４MHzでディジタル信号に変換され
る。そして、Ｉ信号は、５１２タップＭＦi２０１０と
５１２タップＭＦq２０１３の２種類の係数を有するＭ
Ｆを通過させ、Ｑ信号は、５１２タップＭＦi２０１２
と５１２タップＭＦq２０１１の２種類の係数を有する
ＭＦを通過させる。図２１は、ＭＦの出力の時間波形を
示す特性図であり、図２２は、ＭＦの出力のパワ−スペ
クトラムを示す特性図である。The I signal and the Q signal are respectively supplied to the AD converter 20
08 and 2009, it is converted into a digital signal at a sampling frequency of 16.384 MHz which is four times the chip rate. Then, the I signal has M having two kinds of coefficients of 512 tap MF i 2010 and 512 tap MF q 2013.
F and the Q signal is 512 taps MF i 2012
And an MF having two kinds of coefficients of MFq 2011 and 512 taps. FIG. 21 is a characteristic diagram showing the time waveform of the output of the MF, and FIG. 22 is a characteristic diagram showing the power spectrum of the output of the MF.

【００１５】次に、各々加算器２０１４でＭＦi２０１
０とＭＦq２０１１の出力を加え、一方、減算器２０１
５でＭＦi２０１２からＭＦq２０１３の出力を引くと各
々１６ksps周期のシンボルパルスを含んだ信号になる。Next, each of the MF i 201 in the adder 2014
0 and the output of MF q 2011 while the subtractor 201
When the output of the MF q 2013 is subtracted from the MF i 2012 at 5, the signals each include a symbol pulse having a period of 16 ksps.

【００１６】これらの信号は、各々自乗回路２０１６、
２０１７にて２乗され、ディジタル加算器２０１８にて
加算され、タイミング抽出回路２０１９にて、１６ksps
周期のパルス系列を１系統抽出され、シンボルタイミン
グ情報として出力端２０２０から出力される。These signals are respectively applied to a square circuit 2016,
The result is squared at 2017, added at the digital adder 2018, and added at the timing extraction circuit 2019 at 16 ksps.
One cycle of the pulse sequence is extracted and output from the output terminal 2020 as symbol timing information.

【００１７】[0017]

【発明が解決しようとする課題】ここで、上記従来のＢ
ＰＳＫを用いたＣＤＭＡ同期回路は、型が大きく、消費
電力が高いＭＦと、自乗演算用の乗算器を２個ずつ必要
とし、しかも、回路全体が高いクロックで動作するた
め、装置の小型化・低消費電力化を図ることが困難であ
った。また、上記従来のＱＰＳＫを用いたＣＤＭＡ同期
回路は、ＭＦが４個と乗算器が２個必要であり、さらに
小型化・低消費電力化を図ることが困難であった。Here, the conventional B
A CDMA synchronous circuit using PSK requires a large-sized, high-power-consumption MF and two multipliers for square operation, and the entire circuit operates with a high clock. It was difficult to reduce power consumption. Further, the conventional CDMA synchronous circuit using QPSK requires four MFs and two multipliers, and it is difficult to reduce the size and power consumption.

【００１８】本発明はかかる点に鑑みてなされたもので
あり、小型化・低消費電力化を図るＣＤＭＡ同期回路及
びＣＤＭＡ同期信号検出方法を提供することを目的とす
る。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and has as its object to provide a CDMA synchronization circuit and a CDMA synchronization signal detection method for reducing the size and power consumption.

【００１９】[0019]

【課題を解決するための手段】本発明は上記課題を解決
するために、以下の手段を講じた。The present invention takes the following measures in order to solve the above-mentioned problems.

【００２０】請求項１記載の発明は、ＢＰＳＫ変調のベ
ースバンド信号の同相成分及び直交成分をチップレート
の整数倍のサンプリング周波数でディジタル信号に変換
して１サンプル毎に切替えて多重化し、多重化した信号
を相関検出して自乗検波して得た包絡線振幅の２乗波形
から同期情報を検出する構成を採る。According to the first aspect of the present invention, the in-phase component and the quadrature component of the BPSK-modulated baseband signal are converted into digital signals at a sampling frequency that is an integral multiple of the chip rate, and are switched and multiplexed on a sample-by-sample basis. A configuration is adopted in which the synchronization information is detected from the square waveform of the envelope amplitude obtained by performing square detection on the detected signal by performing correlation detection.

【００２１】また、請求項２記載の発明は、ＢＰＳＫ変
調のベースバンド信号の同相成分と直交成分をチップレ
ートの整数倍のサンプリング周波数でディジタル信号に
変換するＡＤ変換手段と、ディジタル信号に変換された
同相成分と直交成分を１サンプル毎に交互に切替えて多
重化するスイッチング手段と、多重化された信号の相関
検出を行う相関検出手段と、この相関検出手段の出力信
号を自乗検波する自乗検波手段と、この自乗検波手段の
出力信号から不要スペクトルを取り去るフィルタリング
手段と、このフィルタリング手段の出力信号からシンボ
ルタイミング情報を抽出するタイミング抽出手段とを具
備する構成を採る。According to a second aspect of the present invention, there is provided AD conversion means for converting an in-phase component and a quadrature component of a BPSK-modulated baseband signal into a digital signal at a sampling frequency which is an integral multiple of a chip rate, and a digital signal. Switching means for alternately switching the in-phase component and the quadrature component for each sample for multiplexing, correlation detecting means for detecting the correlation of the multiplexed signal, and squaring detection for squaring the output signal of the correlation detecting means Means, filtering means for removing unnecessary spectrum from the output signal of the square detection means, and timing extracting means for extracting symbol timing information from the output signal of the filtering means.

【００２２】また、請求項９記載の発明は、ＢＰＳＫ変
調のベースバンド信号の同相成分と直交成分をチップレ
ートの整数倍のサンプリング周波数でディジタル信号に
変換する工程と、ディジタル信号に変換された同相成分
と直交成分を１サンプル毎に交互に切替えて多重化する
工程と、多重化された信号の相関検出を行う工程と、相
関検出した出力信号を自乗検波する工程と、自乗検波し
た出力信号から不要スペクトルを取り去る工程と、フィ
ルタリングした出力信号からシンボルタイミング情報を
抽出する工程からなる方法を採る。According to a ninth aspect of the present invention, there is provided a method for converting an in-phase component and a quadrature component of a BPSK-modulated baseband signal into a digital signal at a sampling frequency that is an integral multiple of a chip rate; Multiplexing by alternately switching the component and the quadrature component for each sample, detecting the correlation of the multiplexed signal, square-detecting the correlation-detected output signal, and calculating the square-detected output signal. A method including a step of removing unnecessary spectrum and a step of extracting symbol timing information from the filtered output signal is employed.

【００２３】これらの構成により、ＢＰＳＫ用ＣＤＭＡ
同期回路において、従来２個ずつ必要であったマッチト
フィルタおよび乗算器の個数を半減し、装置の小型化・
低消費電力化を図ることができる。With these arrangements, CDMA for BPSK
In a synchronous circuit, the number of matched filters and multipliers, which were conventionally required two by two, is halved to reduce the size of the device.
Low power consumption can be achieved.

【００２４】また、請求項３記載の発明は、ＢＰＳＫ変
調のベースバンド信号の同相成分及び直交成分をチップ
レートの整数倍のサンプリング周波数でディジタル信号
に変換して１サンプル毎に切替えて多重化し、多重化し
た信号を相関検出して全波整流して得た包絡線振幅の全
波整流波形から同期情報を検出する構成を採る。According to a third aspect of the present invention, an in-phase component and a quadrature component of a BPSK-modulated baseband signal are converted into digital signals at a sampling frequency that is an integral multiple of the chip rate, and are switched and multiplexed for each sample. A configuration is employed in which synchronization information is detected from a full-wave rectified waveform having an envelope amplitude obtained by performing correlation detection on a multiplexed signal and performing full-wave rectification.

【００２５】また、請求項４記載の発明は、ＢＰＳＫ変
調のベースバンド信号の同相成分と直交成分をチップレ
ートの整数倍のサンプリング周波数でディジタル信号に
変換するＡＤ変換手段と、ディジタル信号に変換された
同相成分と直交成分を１サンプル毎に交互に切替えて多
重化するスイッチング手段と、多重化された信号の相関
検出を行う相関検出手段と、この相関検出手段の出力信
号を全波整流する全波整流手段と、この全波整流手段の
出力信号から不要スペクトルを取り去るフィルタリング
手段と、このフィルタリング手段の出力信号からシンボ
ルタイミング情報を抽出するタイミング抽出手段とを具
備する構成を採る。According to a fourth aspect of the present invention, there is provided AD conversion means for converting an in-phase component and a quadrature component of a BPSK-modulated baseband signal into a digital signal at a sampling frequency which is an integral multiple of a chip rate, and a digital signal. Switching means for alternately switching the in-phase component and the quadrature component for each sample for multiplexing, correlation detecting means for detecting the correlation of the multiplexed signal, and a full-wave rectifier for full-wave rectifying the output signal of the correlation detecting means. The configuration includes a wave rectifying unit, a filtering unit for removing an unnecessary spectrum from an output signal of the full-wave rectifying unit, and a timing extracting unit for extracting symbol timing information from the output signal of the filtering unit.

【００２６】また、請求項１０記載の発明は、ＢＰＳＫ
変調のベースバンド信号の同相成分と直交成分をチップ
レートの整数倍のサンプリング周波数でディジタル信号
に変換する工程と、ディジタル信号に変換された同相成
分と直交成分を１サンプル毎に交互に切替えて多重化す
る工程と、多重化された信号の相関検出を行う工程と、
相関検出した出力信号を全波整流する工程と、全波整流
した出力信号から不要スペクトルを取り去る工程と、フ
ィルタリングした出力信号からシンボルタイミング情報
を抽出する工程からなる方法を採る。Further, the invention according to claim 10 is a BPSK.
Converting the in-phase component and the quadrature component of the modulated baseband signal into a digital signal at a sampling frequency that is an integral multiple of the chip rate, and multiplexing the in-phase component and the quadrature component converted into the digital signal by alternately switching them for each sample And a step of detecting the correlation of the multiplexed signal,
A method comprising the steps of full-wave rectification of the correlation-detected output signal, removing unnecessary spectrum from the full-wave rectified output signal, and extracting symbol timing information from the filtered output signal is adopted.

【００２７】これらの構成により、ＢＰＳＫ用ＣＤＭＡ
同期回路において、自乗検波回路のかわりに全波整流回
路を適用するため、乗算器が不要となり、さらなる回路
規模の低減を図ることができる。With these configurations, CDMA for BPSK
In the synchronous circuit, since a full-wave rectifier circuit is applied instead of the square-law detection circuit, a multiplier is not required, and the circuit size can be further reduced.

【００２８】また、請求項５記載の発明は、ＱＰＳＫ変
調のベースバンド信号の同相成分及び直交成分をチップ
レートの整数倍のサンプリング周波数でディジタル信号
に変換して、同相成分に対し１サンプル毎に２種類の係
数を切替えて相関検出して極性の異なる値を交互に乗算
した値に直交成分に対し１サンプル毎に２種類の係数を
同相成分と異なるように切替えて相関検出した値を加算
し、自乗検波して得た包絡線振幅の２乗波形から同期情
報を検出する構成を採る。According to a fifth aspect of the present invention, an in-phase component and a quadrature component of a baseband signal of QPSK modulation are converted into a digital signal at a sampling frequency of an integral multiple of a chip rate, and the in-phase component is converted into a digital signal for each sample. The two types of coefficients are switched to detect the correlation, and the values obtained by alternately multiplying the values having different polarities by the two components are added to the quadrature component so that the two types of coefficients are switched differently from the in-phase component for each sample, and the value detected for the correlation is added. , The synchronization information is detected from the squared waveform of the envelope amplitude obtained by the square detection.

【００２９】また、請求項６記載の発明は、ＱＰＳＫ変
調のベースバンド信号の同相成分と直交成分をチップレ
ートの整数倍のサンプリング周波数でディジタル信号に
変換するＡＤ変換手段と、ディジタル信号に変換された
同相成分に対し１サンプル毎に２種類の係数を切替えて
相関検出する第一相関検出手段と、第一相関検出された
同相成分に極性の異なる値を交互に乗算する符号切替手
段と、ディジタル信号に変換された直交成分に対し１サ
ンプル毎に２種類の係数を同相成分と異なるように切替
えて相関検出する第二相関検出手段と、前記符号切替手
段の出力と前記第二相関検出手段の出力を加算する加算
手段と、この加算手段の出力信号を全波整流する全波整
流手段と、この全波整流手段の出力信号から不要スペク
トルを取り去るフィルタリング手段と、このフィルタリ
ング手段の出力信号からシンボルタイミング情報を抽出
するタイミング抽出手段とを具備する構成をとる。According to a sixth aspect of the present invention, there is provided AD conversion means for converting an in-phase component and a quadrature component of a QPSK-modulated baseband signal into a digital signal at a sampling frequency that is an integral multiple of a chip rate, and a digital signal. First correlation detection means for switching between two kinds of coefficients for each sample for the in-phase component and detecting the correlation, code switching means for alternately multiplying the first correlation-detected in-phase component by values having different polarities, A second correlation detecting means for switching between two kinds of coefficients for each sample so as to be different from an in-phase component for the quadrature component converted into a signal and detecting the correlation, an output of the code switching means and an output of the second correlation detecting means; Adding means for adding the outputs; full-wave rectifying means for full-wave rectifying the output signal of the adding means; and a filter for removing unnecessary spectrum from the output signal of the full-wave rectifying means. And Rutaringu means, a configuration having a timing extraction means for extracting the symbol timing information from the output signal of the filtering means.

【００３０】また、請求項１１記載の発明は、ＱＰＳＫ
変調のベースバンド信号の同相成分と直交成分をチップ
レートの整数倍のサンプリング周波数でディジタル信号
に変換する工程と、ディジタル信号に変換された同相成
分に対し１サンプル毎に２種類の係数を切替えて相関検
出して極性の異なる値を交互に乗算する工程と、ディジ
タル信号に変換された直交成分に対し１サンプル毎に２
種類の係数を同相成分と異なるように切替えて相関検出
する工程と、相関検出して符号切替した同相成分と相関
検出した直交成分を加算する工程と、加算した出力信号
を自乗検波する工程と、自乗検波した出力信号から不要
スペクトルを取り去る工程と、フィルタリングした出力
信号からシンボルタイミング情報を抽出する工程からな
る方法を採る。[0030] The invention according to claim 11 is characterized in that QPSK
Converting the in-phase and quadrature components of the modulated baseband signal into a digital signal at a sampling frequency that is an integral multiple of the chip rate, and switching two types of coefficients for each sample for the in-phase component converted to the digital signal A step of detecting the correlation and alternately multiplying by a value having a different polarity;
A step of switching the type of coefficient to be different from the in-phase component to detect the correlation, a step of adding the quadrature component of the in-phase component and the correlation detected by the correlation detection and sign switching, and a step of square-detecting the added output signal, A method is employed which comprises a step of removing unnecessary spectra from the output signal subjected to square detection, and a step of extracting symbol timing information from the filtered output signal.

【００３１】これらの構成により、ＱＰＳＫ用ＣＤＭＡ
同期回路において、従来４個必要であったマッチトフィ
ルタおよび従来２個必要であった乗算器の個数を半減
し、装置の小型化・低消費電力化を図ることができる。With these structures, CDMA for QPSK
In a synchronous circuit, the number of matched filters conventionally required four and the number of multipliers conventionally required two can be reduced by half, and the size and power consumption of the device can be reduced.

【００３２】また、請求項７記載の発明は、ＱＰＳＫ変
調のベースバンド信号の同相成分及び直交成分をチップ
レートの整数倍のサンプリング周波数でディジタル信号
に変換して、同相成分に対し１サンプル毎に２種類の係
数を切替えて相関検出して極性の異なる値を交互に乗算
した値に直交成分に対し１サンプル毎に２種類の係数を
同相成分と異なるように切替えて相関検出した値を加算
し、全波整流検波して得た包絡線振幅の全波整流波形か
ら同期情報を検出する構成を採る。Further, according to the present invention, the in-phase component and the quadrature component of the baseband signal of the QPSK modulation are converted into a digital signal at a sampling frequency of an integral multiple of the chip rate, and the in-phase component is converted for each sample. The two types of coefficients are switched to detect the correlation, and the values obtained by alternately multiplying the values having different polarities by the two components are added to the quadrature component so that the two types of coefficients are switched differently from the in-phase component for each sample, and the value detected for the correlation is added. And a configuration for detecting synchronization information from a full-wave rectified waveform having an envelope amplitude obtained by full-wave rectification detection.

【００３３】また、請求項８記載の発明は、ＱＰＳＫ変
調のベースバンド信号の同相成分と直交成分をチップレ
ートの整数倍のサンプリング周波数でディジタル信号に
変換するＡＤ変換手段と、ディジタル信号に変換された
同相成分に対し１サンプル毎に２種類の係数を切替えて
相関検出する第一相関検出手段と、相関検出された同相
成分に極性の異なる値を交互に乗算する符号切替手段
と、ディジタル信号に変換された直交成分に対し１サン
プル毎に２種類の係数を同相成分と異なるように切替え
て相関検出する第二相関検出手段と、前記符号切替手段
の出力と前記第二相関検出手段の出力を加算する加算手
段と、この加算手段の出力信号を全波整流する全波整流
手段と、この全波整流手段の出力信号から不要スペクト
ルを取り去るフィルタリング手段と、このフィルタリン
グ手段の出力信号からシンボルタイミング情報を抽出す
るタイミング抽出手段とを具備する構成を採る。The invention according to claim 8 is an AD conversion means for converting the in-phase component and the quadrature component of a QPSK-modulated baseband signal into a digital signal at a sampling frequency which is an integral multiple of a chip rate, and a digital signal. First correlation detecting means for switching the two kinds of coefficients for each sample to the detected in-phase component to detect the correlation, code switching means for alternately multiplying the detected in-phase component by values having different polarities, A second correlation detection unit that performs correlation detection by switching two types of coefficients for each sample so as to be different from an in-phase component with respect to the transformed quadrature component, and outputs an output of the code switching unit and an output of the second correlation detection unit. Adding means for adding, a full-wave rectifying means for full-wave rectifying the output signal of the adding means, and a filter for removing unnecessary spectrum from the output signal of the full-wave rectifying means And ring means employs a configuration that includes a timing extraction means for extracting the symbol timing information from the output signal of the filtering means.

【００３４】また、請求項１２記載の発明は、ＱＰＳＫ
変調のベースバンド信号の同相成分と直交成分をチップ
レートの整数倍のサンプリング周波数でディジタル信号
に変換する工程と、ディジタル信号に変換された同相成
分に対し１サンプル毎に２種類の係数を切替えて相関検
出して極性の異なる値を交互に乗算する工程と、ディジ
タル信号に変換された直交成分に対し１サンプル毎に２
種類の係数を同相成分と異なるように切替えて相関検出
する工程と、相関検出して符号切替した同相成分と相関
検出した直交成分を加算する工程と、加算した出力信号
を全波整流する工程と、全波整流した出力信号から不要
スペクトルを取り去る工程と、フィルタリングした出力
信号からシンボルタイミング情報を抽出する工程からな
る方法を採る。Further, according to the twelfth aspect of the present invention, the QPSK
Converting the in-phase and quadrature components of the modulated baseband signal into a digital signal at a sampling frequency that is an integral multiple of the chip rate, and switching two types of coefficients for each sample for the in-phase component converted to the digital signal A step of detecting the correlation and alternately multiplying by a value having a different polarity;
A step of switching the type of coefficient to be different from the in-phase component and detecting the correlation, a step of adding the quadrature component of which the correlation is detected and the code is switched and the in-phase component whose correlation is detected, and a step of full-wave rectifying the added output signal. A method of removing unnecessary spectrum from a full-wave rectified output signal and a step of extracting symbol timing information from the filtered output signal.

【００３５】これらの構成により、ＱＰＳＫ用ＣＤＭＡ
同期回路において、自乗検波回路のかわりに全波整流回
路を適用するため、乗算器が不要となり、さらなる回路
規模の低減を図ることができる。With these configurations, CDMA for QPSK
In the synchronous circuit, since a full-wave rectifier circuit is applied instead of the square-law detection circuit, a multiplier is not required, and the circuit size can be further reduced.

【００３６】また、請求項１３記載の発明は、ＣＤＭＡ
基地局装置に関するものであり、請求項１乃至請求項８
のいずれかに記載の同期回路を用いて送受信の同期を取
る構成を採る。The thirteenth aspect of the present invention is directed to a CDMA system.
Claims 1 to 8 relate to a base station apparatus.
A configuration for synchronizing transmission and reception using the synchronization circuit described in any one of the above.

【００３７】この構成により、ＣＤＭＡ基地局装置の小
型化・低消費電力化を図ることができる。With this configuration, the size and power consumption of the CDMA base station device can be reduced.

【００３８】また、請求項１４記載の発明は、ＣＤＭＡ
移動局装置に関するものであり、請求項１乃至請求項８
のいずれかに記載の同期回路を用いて送受信の同期を取
る構成を採る。Further, according to the fourteenth aspect of the present invention,
Claims 1 to 8 relate to a mobile station device.
A configuration for synchronizing transmission and reception using the synchronization circuit described in any one of the above.

【００３９】この構成により、ＣＤＭＡ移動局装置の小
型化・低消費電力化を図ることができる。With this configuration, the size and power consumption of the CDMA mobile station can be reduced.

【００４０】[0040]

【発明の実施の形態】以下、本発明の実施の形態につい
て、図を用いて具体的に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be specifically described below with reference to the drawings.

【００４１】(実施の形態１)まず、実施の形態１とし
て、ＢＰＳＫ用ＣＤＭＡ同期回路について説明する。(Embodiment 1) First, as Embodiment 1, a CDMA synchronization circuit for BPSK will be described.

【００４２】図１は、実施の形態１におけるＢＰＳＫ用
ＣＤＭＡ同期回路の原理を説明するブロック図である。
図１に示す回路は、ＢＰＳＫ変調された受信信号から得
たベースバンド信号の同相成分（以下「Ｉ信号」とい
う）及び直交成分（以下「Ｑ信号」という）をチップレ
ートの整数倍のサンプリング周波数でディジタル信号に
変換し、サンプリング周波数の１／４の周波数で直交変
調し、自乗検波して得た包絡線振幅の２乗波形から同期
情報を検出する回路である。FIG. 1 is a block diagram illustrating the principle of the BPSK CDMA synchronization circuit according to the first embodiment.
The circuit shown in FIG. 1 converts the in-phase component (hereinafter referred to as “I signal”) and the quadrature component (hereinafter referred to as “Q signal”) of a baseband signal obtained from a BPSK-modulated received signal to a sampling frequency that is an integral multiple of a chip rate. This is a circuit for converting into a digital signal, performing quadrature modulation at a frequency of 1/4 of the sampling frequency, and detecting synchronization information from a square waveform of an envelope amplitude obtained by square detection.

【００４３】図１に示すように、本発明の原理となるＢ
ＰＳＫ用ＣＤＭＡ同期回路は、逆拡散された信号を受信
する受信入力端１０１と、正確な周波数をもった無線周
波信号を発生させる発振器１０２と、発生した無線周波
信号を余弦波と正弦波に変換するハイブリッド回路１０
３と、入力信号の積を出力として出すアナログ乗算器１
０４、１０５と、高域周波数の信号を抑圧する低域通過
型フィルタ（Low Pass Filter：以下「ＬＰＦ」とい
う）１０６、１０７とを具備する。As shown in FIG. 1, B is the principle of the present invention.
The CDMA synchronizing circuit for PSK includes a receiving input terminal 101 for receiving a despread signal, an oscillator 102 for generating a radio frequency signal having an accurate frequency, and converting the generated radio frequency signal into a cosine wave and a sine wave. Hybrid circuit 10
Analog multiplier 1 that outputs the product of 3 and an input signal as an output
04 and 105, and low-pass filters (Low Pass Filters: hereinafter referred to as “LPFs”) 106 and 107 for suppressing high-frequency signals.

【００４４】また、本発明の原理となるＢＰＳＫ用ＣＤ
ＭＡ同期回路は、アナログ信号をディジタル信号に変換
するＡＤ変換機１０８、１０９と、特定の種類の入力信
号を選択的に強めるための５１２タップのマッチトフィ
ルタ（Matched Filter：以下「ＭＦ」という）１１
０、１１１と、入力信号の積を出力として出す乗算器１
１２、１１３と、入力信号の和を出力として出す加算器
１１４とを具備する。Further, a CD for BPSK, which is the principle of the present invention,
The MA synchronization circuit includes AD converters 108 and 109 for converting an analog signal into a digital signal, and a 512-tap matched filter (Matched Filter: hereinafter referred to as “MF”) for selectively enhancing a specific type of input signal. 11
Multiplier 1 that outputs a product of 0, 111 and an input signal as an output
12 and 113, and an adder 114 for outputting the sum of the input signals as an output.

【００４５】また、本発明の原理となるＢＰＳＫ用ＣＤ
ＭＡ同期回路は、信号を自乗検波する２乗回路１１５
と、不要スペクトルを取り去る櫛形フィルタ１１６と、
シンボルタイミング情報を抽出するタイミング抽出回路
１１７と、抽出したシンボルタイミング情報を出力する
出力端子１１８とを具備する。Further, a CD for BPSK, which is the principle of the present invention,
The MA synchronization circuit includes a square circuit 115 for square-detecting the signal.
And a comb filter 116 for removing unnecessary spectrum,
It comprises a timing extraction circuit 117 for extracting symbol timing information and an output terminal 118 for outputting the extracted symbol timing information.

【００４６】次に、以上のように構成されたＢＰＳＫ用
ＣＤＭＡ同期回路の受信信号の処理動作について説明す
る。Next, the operation of the BPSK CDMA synchronization circuit configured as described above for processing a received signal will be described.

【００４７】例として、チップレート４.０９６Mcpsで
逆拡散されたシンボルレート１６kspsのＢＰＳＫ信号
が、中心周波数１２０MHzで入力される場合について説
明する。As an example, a case will be described where a BPSK signal having a symbol rate of 16 ksps and despread at a chip rate of 4.096 Mcps is input at a center frequency of 120 MHz.

【００４８】上記のＢＰＳＫ信号が、受信入力端１０１
に中心周波数１２０MHzで入力されると、発振器１０２
で発生させた１２０MHz出力波が、ハイブリッド回路１
０３にて１２０MHzの余弦波と正弦波に変換され、上記
受信信号と各々アナログ乗算器１０４、１０５で掛け合
わせられる。そして、各々ＬＰＦ１０６、１０７にて、
５MHz以上の不要スペクトルが抑圧されることにより直
交検波され、ベースバンド信号のＩ信号及びＱ信号が得
られる。The above BPSK signal is transmitted to the receiving input terminal 101.
Input at a center frequency of 120 MHz to the oscillator 102
120MHz output wave generated by the hybrid circuit 1
At 03, the signal is converted into a 120 MHz cosine wave and a sine wave, and the received signal is multiplied by analog multipliers 104 and 105, respectively. Then, in the LPFs 106 and 107, respectively,
By suppressing unnecessary spectrum of 5 MHz or more, quadrature detection is performed, and an I signal and a Q signal of a baseband signal are obtained.

【００４９】Ｉ信号及びＱ信号は、各々ＡＤ変換機１０
８、１０９で、チップレートの整数倍であるサンプリン
グ周波数１／Ｔでディジタル信号に変換される。本例で
は、サンプリング周波数１／Ｔをチップレートの４倍の
１６.３８４MHzとする。The I signal and the Q signal are supplied to the AD converter 10 respectively.
At steps 8 and 109, the signal is converted into a digital signal at a sampling frequency 1 / T which is an integral multiple of the chip rate. In this example, the sampling frequency 1 / T is set to 16.384 MHz, which is four times the chip rate.

【００５０】ディジタル信号に変換さたＩ信号及びＱ信
号は、共通係数を有するＭＦ１１０、１１１を通過する
ことにより相関検出され、１６ksps周期のシンボルパル
スを含む信号になる。図２は、ＭＦ１１０、１１１の出
力の時間波形を示す特性図である。The I and Q signals converted into digital signals are subjected to correlation detection by passing through MFs 110 and 111 having common coefficients, and become signals including symbol pulses having a period of 16 ksps. FIG. 2 is a characteristic diagram showing time waveforms of outputs of the MFs 110 and 111.

【００５１】相関検出された信号は、１／４サンプリン
グ周波数１／４Ｔ＝４.０９６MHzで直交変調される。具
体的には、Ｉ信号は、乗算器１１２にて、以下の（１）
式で表される１／４サンプリング周波数の余弦波Ｓc(t)
を乗算され、Ｑ信号は、乗算器１１３にて、以下の
（２）式で表される１／４サンプリング周波数の正弦波
Ｓs(t)を乗算される。そして、加算器１１４にて、乗算
器１１２の出力信号と乗算器１１３の出力信号とが加算
される。The signal subjected to the correlation detection is quadrature-modulated at a 1/4 sampling frequency of 1 / 4T = 4.096 MHz. Specifically, the I signal is multiplied by the multiplier 112 in the following (1)
The cosine wave Sc (t) of the 1/4 sampling frequency represented by the formula
, And the Q signal is multiplied by a sine wave Ss (t) having a サ ン プ リ ン グ sampling frequency represented by the following equation (2) in a multiplier 113. Then, the adder 114 adds the output signal of the multiplier 112 and the output signal of the multiplier 113.

【００５２】[0052]

【数１】 (Equation 1)

【数２】 ここで、サンプリングはＴ秒間隔で行われるので、ｔ＝
ｎＴとなり、結局、１／４サンプリング周波数の余弦波
は、1,0,-1,0,の繰り返しと、１／４サンプリング周波
数の正弦波は、0,1,0,-1,の繰り返しと表すことができ
る。(Equation 2) Here, since sampling is performed at intervals of T seconds, t =
In the end, the cosine wave of the 1/4 sampling frequency is a repetition of 1,0, -1,0, and the sine wave of the 1/4 sampling frequency is a repetition of 0,1,0, -1, Can be represented.

【００５３】図３は、加算器１１４の出力信号のパワ−
スペクトラムを示す特性図である。図３に示すように、
加算器１１４の出力信号のパワ−スペクトラムには、１
／４サンプリング周波数１／４Ｔで直交変調されている
ので、零周波数成分はなく、１／４サンプリング周波数
である４.０９６MHzに成分を有する。FIG. 3 shows the power of the output signal of the adder 114.
It is a characteristic view showing a spectrum. As shown in FIG.
The power spectrum of the output signal of the adder 114 is 1
Since the quadrature modulation is performed at the sampling frequency of ＴT, there is no zero frequency component, and there is a component at the １ ／ sampling frequency of 4.096 MHz.

【００５４】直交変調された出力信号は、２乗回路１１
５にて２乗される。ここで、信号の時間軸での乗算は周
波数軸上の畳込み演算と等価であるため、２乗回路１１
５の出力信号は、図４の特性図に示すパワ−スペクトラ
ムを有する。The output signal subjected to the quadrature modulation is supplied to a squaring circuit 11.
5 is squared. Here, the multiplication of the signal on the time axis is equivalent to the convolution operation on the frequency axis.
The output signal of No. 5 has a power spectrum shown in the characteristic diagram of FIG.

【００５５】このパワ−スペクトラムは、図１９に示し
た従来のパワースペクトラムと比較すると±８.１９２M
Hzなどに不要スペクトルが存在する。しかし、このパワ
−スペクトラムの形状は、従来のものと原理的に相似形
であり、櫛形フィルタ１１６で、不要スペクトルを抑圧
することにより、従来と同等のパワ−スペクトラムの信
号が得ることができる。This power spectrum is ± 8.192 M in comparison with the conventional power spectrum shown in FIG.
Unnecessary spectrum exists at Hz. However, the shape of the power spectrum is similar in principle to the conventional one, and by suppressing unnecessary spectrum with the comb filter 116, a signal of the same power spectrum as the conventional one can be obtained.

【００５６】２乗回路１１５の出力信号は、櫛形フィル
タ１１６にて、不要スペクトルを抑圧された後、タイミ
ング抽出回路１１７にて、１６ksps周期のパルス系列を
１系統抽出され、シンボルタイミング情報として出力端
１１８に出力される。The output signal of the squaring circuit 115 has an unnecessary spectrum suppressed by a comb filter 116, and then a timing extraction circuit 117 extracts one system of a pulse sequence having a 16 ksps cycle and outputs it as symbol timing information. Output to 118.

【００５７】このシンボルタイミング情報により、ＣＤ
ＭＡ方式の受信機は、送信側から送られてきた電波と受
信側の動作タイミングとの同期を高速にとることができ
る。According to the symbol timing information, the CD
The MA receiver can synchronize the radio wave transmitted from the transmission side with the operation timing of the reception side at high speed.

【００５８】ここで、図１の直交変調では、Ｉ信号及び
Ｑ信号にそれぞれ交互に０が掛けられる。よって、その
出力は、１／２サンプル周波数の８.１９２MHzで、Ｉ信
号とＱ信号を交互に計算して多重化できる。この場合、
直交変調をするのために、ＭＦ１１０、１１１の出力
に、1,1,-1,-1の繰り返しを掛ける符号反転処理を行う
ことになる。Here, in the quadrature modulation of FIG. 1, the I signal and the Q signal are each multiplied by 0 alternately. Therefore, the output can be multiplexed by calculating the I signal and the Q signal alternately at a sample frequency of 8.192 MHz. in this case,
In order to perform quadrature modulation, sign inversion processing for multiplying the outputs of the MFs 110 and 111 by 1,1, -1, -1 is performed.

【００５９】また、Ｉ信号とＱ信号に対するＭＦ１１
０、１１１は同じ種類であり、かつ、サンプリング周波
数１６.３８４MHzがチップレートの４倍であることから
ＭＦ１１０、１１１のフィルタ係数が４サンプルおきに
のみ存在するため、Ｉ信号とＱ信号のＡＤ変換出力を交
互に多重化し、１個のＭＦに入力することができる。よ
って、図１に示すＢＰＳＫ用ＣＤＭＡ同期回路の等価変
換回路として、図５に示すＢＰＳＫ用ＣＤＭＡ同期回路
を得る。The MF 11 for the I signal and the Q signal
0 and 111 are of the same type, and since the sampling frequency 16.384 MHz is four times the chip rate, the filter coefficients of the MFs 110 and 111 exist only every four samples. The output can be alternately multiplexed and input to one MF. Therefore, the BPSK CDMA synchronization circuit shown in FIG. 5 is obtained as an equivalent conversion circuit of the BPSK CDMA synchronization circuit shown in FIG.

【００６０】図５に示すＢＰＳＫ用ＣＤＭＡ同期回路
は、図１に示すＢＰＳＫ用ＣＤＭＡ同期回路と比較し
て、スイッチング回路５１０を増設し、ＭＦ１１０とＭ
Ｆ１１１を統合して１個のＭＦ５１１とし、乗算器１１
２及び乗算器１１３を統合して１個の符号切替器５１２
とした回路である。The BPSK CDMA synchronizing circuit shown in FIG. 5 is different from the BPSK CDMA synchronizing circuit shown in FIG.
F111 is integrated into one MF511, and the multiplier 11
2 and the multiplier 113 are integrated into one sign switch 512.
Circuit.

【００６１】図６にスイッチング回路５１０及びＭＦ５
１１の詳細ブロック図を示す。以下、スイッチング回路
５１０及びＭＦ５１１における信号処理ついて、図６を
用いて説明する。FIG. 6 shows a switching circuit 510 and MF5.
11 shows a detailed block diagram of FIG. Hereinafter, signal processing in the switching circuit 510 and the MF 511 will be described with reference to FIG.

【００６２】図６において、Ｉ信号入力端６０１及びＱ
信号入力端６０２から、１６.３８４MHzサンプリングク
ロック入力端６０３のクロック入力に同期して各々のベ
−スバンド信号が入力すると、１／２分周器６０４は、
このサンプリングクロックを１／２分周してスイッチン
グ回路５１０を切替制御する。これにより、スイッチン
グ回路５１０は、Ｉ信号入力端６０１及びＱ信号入力端
６０２を１サンプルおきに交互に選択し、ＭＦ５１１の
各シフトレジスタ６０５にＩ信号及びＱ信号を入力す
る。In FIG. 6, I signal input terminals 601 and Q
When the respective baseband signals are input from the signal input terminal 602 in synchronization with the clock input of the 16.384 MHz sampling clock input terminal 603, the 1/2 frequency divider 604 outputs
Switching of the switching circuit 510 is controlled by dividing the sampling clock by １ ／. Accordingly, the switching circuit 510 alternately selects the I signal input terminal 601 and the Q signal input terminal 602 every other sample, and inputs the I signal and the Q signal to each shift register 605 of the MF 511.

【００６３】そして、ＭＦ５１１は、各シフトレジスタ
５０６に対して、４段間隔で遅延信号を取り出し、各
（Ａ±Ｂ）加減算器６０６のＢ入力に接続し、±１の値
を持つフィルタ係数Ｃ0，Ｃ1，…,Ｃ127によって加減算
切替えを行いながら順次加算し、最終値を出力端６０７
から出力する。Then, the MF 511 extracts the delay signal from each shift register 506 at intervals of four stages, connects the delayed signal to the B input of each (A ± B) adder / subtractor 606, and outputs a filter coefficient C having a value of ± 1. 0 , C 1 ,..., C 127 are sequentially added while performing addition / subtraction switching, and the final value is output to an output terminal 607.
Output from

【００６４】ここで、ＭＦ５１１の後段に、２乗回路１
１５が接続されているので、符号反転処理は省略するこ
とができ、符号切替器５１２は不要となる。よって、図
１に示すＢＰＳＫ用ＣＤＭＡ同期回路の等価変換回路と
して、図７に示すＢＰＳＫ用ＣＤＭＡ同期回路を得る。Here, the squaring circuit 1 is provided after the MF 511.
15 is connected, the sign inversion processing can be omitted, and the sign switch 512 becomes unnecessary. Therefore, the BPSK CDMA synchronization circuit shown in FIG. 7 is obtained as an equivalent conversion circuit of the BPSK CDMA synchronization circuit shown in FIG.

【００６５】図７に示すＢＰＳＫ用ＣＤＭＡ回路は、受
信信号から得たベースバンド信号のＩ信号及びＱ信号を
チップレートの整数倍のサンプリング周波数でディジタ
ル信号に変換して１サンプル毎に切替えて多重化し、多
重化した信号を相関検出して自乗検波して得た包絡線振
幅の２乗波形から同期情報を検出する回路である。The CDMA circuit for BPSK shown in FIG. 7 converts an I signal and a Q signal of a baseband signal obtained from a received signal into digital signals at a sampling frequency that is an integral multiple of a chip rate, and switches and multiplexes the signals for each sample. This is a circuit for detecting synchronization information from the square waveform of the envelope amplitude obtained by performing correlation detection on the multiplexed signal and square detection.

【００６６】以上のように、本実施の形態におけるＢＰ
ＳＫ用ＣＤＭＡ同期回路は、従来例と比較して、必要な
マッチトフィルタ及び２乗回路の個数が半減でき、装置
の小型化・低省電力化を図ることができる。また、増設
する回路は、スイッチング回路１個と櫛形フィルタ１個
のみで、大きな回路の増加はない。As described above, BP in the present embodiment
The SK CDMA synchronizing circuit can reduce the number of required matched filters and squaring circuits by half as compared with the conventional example, and can reduce the size and power consumption of the device. The number of circuits to be added is only one switching circuit and one comb filter, and there is no large increase in circuits.

【００６７】なお、図７のＡＤ変換器７０８、７０９
を、Ｉ信号とＱ信号の多重化を行うスイッチング回路７
１０が後段に接続されることから、位相が１８０度異な
る２系統の８．１９２MHzのサンプリングクロックで低
速動作させることもできる。または、時分割動作により
１個分の回路に低減することもできる。The AD converters 708 and 709 shown in FIG.
A switching circuit 7 for multiplexing the I signal and the Q signal.
Since 10 is connected to the subsequent stage, low-speed operation can be performed with two 8.192 MHz sampling clocks of two systems whose phases are different by 180 degrees. Alternatively, the number of circuits can be reduced to one by a time-sharing operation.

【００６８】また、図８に示すように、２乗回路７１２
の変わりに絶対値回路８１２を用いてもＡＭ変調波の全
波整流検波の原理で同様の効果を得ることができる。こ
れにより、乗算器が不要となり、更なる回路規模の低減
を図ることができる。Also, as shown in FIG.
Instead of using the absolute value circuit 812, the same effect can be obtained by the principle of full-wave rectification detection of the AM modulated wave. This eliminates the need for a multiplier, and can further reduce the circuit scale.

【００６９】（実施の形態２）次に、実施の形態２とし
て、ＱＰＳＫ用ＣＤＭＡ同期回路について説明する。(Embodiment 2) Next, as Embodiment 2, a CDMA synchronization circuit for QPSK will be described.

【００７０】図９は、実施の形態２におけるＱＰＳＫ用
ＣＤＭＡ同期回路の原理を説明するブロック図である。
図９に示す回路は、ＱＰＳＫ変調された受信信号から得
たベースバンド信号のＩ信号及びＱ信号をチップレート
の整数倍のサンプリング周波数でディジタル信号に変換
し、サンプリング周波数の１／４の周波数で直交変調
し、自乗検波して得た包絡線振幅の２乗波形から同期情
報を検出する回路である。FIG. 9 is a block diagram illustrating the principle of a CDMA synchronization circuit for QPSK according to the second embodiment.
The circuit shown in FIG. 9 converts an I signal and a Q signal of a baseband signal obtained from a QPSK-modulated received signal into a digital signal at a sampling frequency that is an integral multiple of a chip rate, and converts the signal into a digital signal at a quarter of the sampling frequency. This circuit detects the synchronization information from the square waveform of the envelope amplitude obtained by performing quadrature modulation and square detection.

【００７１】図９に示すように、本発明の原理となるＱ
ＰＳＫ用ＣＤＭＡ同期回路は、逆拡散された信号を受信
する受信入力端９０１と、正確な周波数をもった無線周
波信号を発生させる発振器９０２と、発生した無線周波
信号を余弦波と正弦波に変換するハイブリッド回路９０
３と、入力信号の積を出力として出すアナログ乗算器９
０４、９０５と、高域周波数の信号を抑圧するＬＰＦ９
０６、９０７とを具備する。As shown in FIG. 9, Q, which is the principle of the present invention,
The CDMA synchronizing circuit for PSK includes a receiving input terminal 901 for receiving a despread signal, an oscillator 902 for generating a radio frequency signal having an accurate frequency, and converting the generated radio frequency signal into a cosine wave and a sine wave. Hybrid circuit 90
An analog multiplier 9 that outputs a product of 3 and an input signal as an output
04, 905, and LPF 9 for suppressing high frequency signals
06, 907.

【００７２】また、本発明の原理となるＱＰＳＫ用ＣＤ
ＭＡ同期回路は、アナログ信号をディジタル信号に変換
するＡＤ変換機９０８、９０９と、特定の種類の入力信
号を選択的に強めるためのＭＦi９１０、９１３及びＭ
Ｆq９１１、９１２と、入力信号の和を出力として出す
加算器９１４、入力信号の差を出力として出す減算器９
１５と、入力信号の積を出力として出す乗算器９１６、
９１７と、入力信号の和を出力として出す加算器９１８
とを具備する。Also, a CD for QPSK, which is the principle of the present invention,
The MA synchronization circuit includes AD converters 908 and 909 for converting an analog signal into a digital signal, and MF i 910, 913 and M for selectively enhancing a specific type of input signal.
F q 911, 912, an adder 914 that outputs the sum of the input signals as an output, and a subtractor 9 that outputs the difference between the input signals as an output
15, a multiplier 916 that outputs the product of the input signal as an output,
917 and an adder 918 that outputs the sum of the input signals as an output
And

【００７３】また、本発明の原理となるＱＰＳＫ用ＣＤ
ＭＡ同期回路は、信号を自乗検波する２乗回路９１９
と、不要スペクトルを取り去る櫛形フィルタ９２０と、
シンボルタイミング情報を抽出するタイミング抽出回路
９２１と、抽出したシンボルタイミング情報を出力する
出力端子９２２とを具備する。Further, the CD for QPSK, which is the principle of the present invention,
The MA synchronizing circuit includes a square circuit 919 for square-detecting the signal.
And a comb filter 920 for removing unnecessary spectrum;
It has a timing extraction circuit 921 for extracting symbol timing information, and an output terminal 922 for outputting the extracted symbol timing information.

【００７４】次に、以上のように構成されたＱＰＳＫ用
ＣＤＭＡ同期回路の受信信号の処理動作について説明す
る。Next, the operation of the QPSK CDMA synchronization circuit configured as described above for processing a received signal will be described.

【００７５】例として、チップレート４.０９６Mcpsで
逆拡散されたシンボルレート１６kspsのＱＰＳＫ信号
が、中心周波数１２０MHzで入力される場合について説
明する。As an example, a case where a QPSK signal having a symbol rate of 16 ksps and despread at a chip rate of 4.096 Mcps is input at a center frequency of 120 MHz will be described.

【００７６】上記のＱＰＳＫ信号が、受信入力端９０１
に中心周波数１２０MHzで入力されると、発振器９０２
で発生させた１２０MHz出力波が、ハイブリッド回路９
０３にて１２０MHzの余弦波と正弦波に変換され、上記
受信信号と各々アナログ乗算器９０４、９０５で掛け合
わせられる。そして、各々ＬＰＦ９０６、９０７にて、
５MHz以上の不要スペクトルが抑圧されることにより直
交検波され、ベースバンド信号のＩ信号及びＱ信号が得
られる。The above QPSK signal is input to the reception input terminal 901.
Input at a center frequency of 120 MHz to the oscillator 902
120MHz output wave generated by the hybrid circuit 9
At 03, the signal is converted into a 120 MHz cosine wave and a sine wave, and the received signal is multiplied by analog multipliers 904 and 905, respectively. Then, in each of the LPFs 906 and 907,
By suppressing unnecessary spectrum of 5 MHz or more, quadrature detection is performed, and an I signal and a Q signal of a baseband signal are obtained.

【００７７】Ｉ信号及びＱ信号は、各々ＡＤ変換機９０
８、９０９で、チップレートの整数倍であるサンプリン
グ周波数１／Ｔでディジタル信号に変換される。本例で
は、サンプリング周波数１／Ｔをチップレートの４倍の
１６.３８４MHzとする。The I signal and the Q signal are supplied to the AD converter 90, respectively.
At steps 8 and 909, the digital signal is converted at a sampling frequency 1 / T which is an integral multiple of the chip rate. In this example, the sampling frequency 1 / T is set to 16.384 MHz, which is four times the chip rate.

【００７８】ディジタル信号に変換されたＩ信号は、異
なる係数を有するＭＦi９１０、ＭＦq９１３を通過する
ことにより相関検出され、ディジタル信号に変換された
Ｑ信号は、異なる係数を有するＭＦq９１１、ＭＦi９１
２を通過することにより相関検出される。そして、ＭＦ
i９１０の出力信号とＭＦq９１１の出力信号が、加算器
９１４で加算され、ＭＦi９１２の出力信号からＭＦq９
１３の出力信号が、減算器９１５で減算され、それぞれ
１６ksps周期のシンボルパルスを含む信号になる。図１
０は、ＭＦ９１０、９１１、９１２，９１３の出力の時
間波形を示す特性図である。The I signal converted into the digital signal is subjected to correlation detection by passing through MF i 910 and MF q 913 having different coefficients, and the Q signal converted into the digital signal is converted into the MF q 911 having different coefficients. , MF i 91
2, the correlation is detected. And MF
output signals of MF q 911 of i 910 is added by the adder 914, MF from the output signal of the MF i 912 q 9
Thirteen output signals are subtracted by the subtractor 915 to become signals each including a symbol pulse having a period of 16 ksps. FIG.
0 is a characteristic diagram showing the time waveform of the outputs of the MFs 910, 911, 912, and 913.

【００７９】加算器９１４の出力信号及び減算器９１５
の出力信号は、１／４サンプリング周波数１／４Ｔ＝
４.０９６MHzで直交変調される。具体的には、加算器９
１４の出力信号は、乗算器９１６にて、以下の（３）式
で表される１／４サンプリング周波数の余弦波Ｓc(t)を
乗算され、減算器９１５の出力信号は、乗算器９１７に
て、以下の（４）式で表される１／４サンプリング周波
数の正弦波Ｓs(t)を乗算される。そして、加算器９１８
にて、乗算器９１６の出力信号と乗算器９１７の出力信
号とが加算される。The output signal of the adder 914 and the subtractor 915
Output signal is 1/4 sampling frequency 1 / 4T =
Quadrature modulated at 4.096 MHz. Specifically, the adder 9
The output signal of 14 is multiplied by a cosine wave Sc (t) having a サ ン プ リ ン グ sampling frequency expressed by the following equation (3) in a multiplier 916, and the output signal of the subtractor 915 is output to a multiplier 917. Then, it is multiplied by a sine wave Ss (t) having a サ ン プ リ ン グ sampling frequency represented by the following equation (4). And an adder 918
, The output signal of the multiplier 916 and the output signal of the multiplier 917 are added.

【００８０】[0080]

【数３】 (Equation 3)

【数４】 ここで、サンプリングはＴ秒間隔で行われるので、ｔ＝
ｎＴとなり、結局、１／４サンプリング周波数の余弦波
は、1,0,-1,0,の繰り返しと、１／４サンプリング周波
数の正弦波は、0,1,0,-1,の繰り返しと表すことができ
る。(Equation 4) Here, since sampling is performed at intervals of T seconds, t =
In the end, the cosine wave of the 1/4 sampling frequency is a repetition of 1,0, -1,0, and the sine wave of the 1/4 sampling frequency is a repetition of 0,1,0, -1, Can be represented.

【００８１】図１１は、加算器９１８の出力信号のパワ
−スペクトラムを示す特性図である。図１１に示すよう
に、加算器９１８の出力信号のパワ−スペクトラムに
は、１／４サンプリング周波数１／４Ｔで直交変調され
ているので、零周波数成分はなく、１／４サンプリング
周波数である４.０９６MHzに成分を有する。FIG. 11 is a characteristic diagram showing a power spectrum of an output signal of the adder 918. As shown in FIG. 11, since the power spectrum of the output signal of the adder 918 is quadrature-modulated at a quarter sampling frequency of 1 / 4T, there is no zero frequency component, and the frequency is 4 which is a quarter sampling frequency. It has a component at 0.096 MHz.

【００８２】直交変調された出力信号は、２乗回路９１
９にて２乗される。ここで、信号の時間軸での乗算は周
波数軸上の畳込み演算と等価であるため、２乗回路９１
９の出力信号は、図１２の特性図に示すパワ−スペクト
ラムを有する。The quadrature-modulated output signal is supplied to a squaring circuit 91.
Squared at 9 Here, since the multiplication of the signal on the time axis is equivalent to the convolution operation on the frequency axis, the square circuit 91
The output signal of No. 9 has a power spectrum shown in the characteristic diagram of FIG.

【００８３】このパワ−スペクトラムは、図２３に示し
た従来のパワースペクトラムと比較すると±８.１９２M
Hzなどに不要スペクトルが存在する。しかし、このパワ
−スペクトラムの形状は、従来のものと原理的に相似形
であり、櫛形フィルタ１１６で、不要スペクトルを抑圧
することにより、従来と同等のパワ−スペクトラムの信
号が得ることができる。This power spectrum is ± 8.192 M when compared with the conventional power spectrum shown in FIG.
Unnecessary spectrum exists at Hz. However, the shape of the power spectrum is similar in principle to the conventional one, and by suppressing unnecessary spectrum with the comb filter 116, a signal of the same power spectrum as the conventional one can be obtained.

【００８４】２乗回路９１９の出力信号は、櫛形フィル
タ９２０にて、不要スペクトルを抑圧された後、タイミ
ング抽出回路９２１にて、１６ksps周期のパルス系列を
１系統抽出され、シンボルタイミング情報として出力端
９２２に出力される。The output signal of the squaring circuit 919 is subjected to a comb filter 920 to suppress unnecessary spectrum, and then a timing extraction circuit 921 extracts one pulse sequence having a period of 16 ksps and outputs it as symbol timing information. 922.

【００８５】このシンボルタイミング情報により、ＣＤ
ＭＡ方式の受信機は、送信側から送られてきた電波と受
信側の動作タイミングとの同期を高速にとることができ
る。According to the symbol timing information, the CD
The MA receiver can synchronize the radio wave transmitted from the transmission side with the operation timing of the reception side at high speed.

【００８６】ここで、図９の直交変調では、加算器９１
４の出力信号及び減算器９１５の出力信号にそれぞれ交
互に０が掛けられる。よって、その出力は、１／２サン
プル周波数の１６.３８４MHzで、加算器９１４の出力信
号及び減算器９１５の出力信号を交互に計算して多重化
できる。したがって、ＭＦi９１０とＭＦq９１３及びＭ
Ｆq９１１とＭＦi９１２を重ねて時分割で係数を切替な
がら実行させることができる。この場合、２乗回路９１
９により、乗算器９１６、９１７は不要となる。唯一、
ＭＦi９１０とＭＦq９１３の多重部で、ＭＦq９１３が
選択された場合は引き算となるため符号反転が必要とな
り、図９に示すＱＰＳＫ用ＣＤＭＡ同期回路の等価変換
回路として、図１３に示すＱＰＳＫ用ＣＤＭＡ同期回路
を得る。Here, in the quadrature modulation shown in FIG.
The output signal of “4” and the output signal of the subtractor 915 are alternately multiplied by “0”. Therefore, the output is a half sample frequency of 16.384 MHz, and the output signal of the adder 914 and the output signal of the subtractor 915 can be alternately calculated and multiplexed. Therefore, MF i 910 and MF q 913 and M
The coefficients in a time division overlapping the F q 911 and MF i 912 can be executed while switching. In this case, the squaring circuit 91
9, the multipliers 916 and 917 become unnecessary. Only,
In the multiplexing part of MF i 910 and MF q 913, if MF q 913 is selected, it becomes a subtraction, so that sign inversion is necessary. As an equivalent conversion circuit of the CDMA synchronization circuit for QPSK shown in FIG. A CDMA synchronization circuit for QPSK is obtained.

【００８７】図１３に示すＱＰＳＫ用ＣＤＭＡ同期回路
は、図９に示すＱＰＳＫ用ＣＤＭＡ同期回路と比較し
て、係数切替制御信号入力端子１３１２及び符号切替器
１３１３を増設し、ＭＦi９１０とＭＦq９１３を統合し
て１個のＭＦi/q１３１０とし、ＭＦq９１１とＭＦi９
１２とを統合して１個のＭＦq/i１３１１とし、加算器
９１４、減算器９１５、乗算器９１６、９１７を削除し
た回路である。The CDMA synchronizing circuit for QPSK shown in FIG. 13 has a coefficient switching control signal input terminal 1312 and a sign switch 1313 added to the CDMA synchronizing circuit for QPSK shown in FIG. 9 to increase the number of MF i 910 and MF q 913 are integrated into one MF i / q 1310, and MF q 911 and MF i 9
12 is integrated into one MF q / i 1311, and the adder 914, the subtractor 915, and the multipliers 916 and 917 are deleted.

【００８８】図１４にＭＦi/q１３１０及びＭＦq/i１３
１１の詳細ブロック図を示す。以下、ＭＦi/q１３１０
及びＭＦq/i１３１１における信号処理ついて、図１４
を用いて説明する。FIG. 14 shows MF i / q 1310 and MF q / i 13
11 shows a detailed block diagram of FIG. Hereinafter, MF i / q 1310
And signal processing in MF q / i 1311, FIG.
This will be described with reference to FIG.

【００８９】図１４において、Ｉ信号入力端１４０１及
びＱ信号入力端１４０２から、１６.３８４MHzサンプリ
ングクロック入力端１３１２のクロック入力に同期して
各々のベ−スバンド信号が入力すると、Ｉ信号は、シフ
トレジスタ１４０３に入力し、Ｑ信号は、シフトレジス
タ１４０４に入力する。また、１／２分周器１４０５
は、このサンプリングクロックを１／２分周してセレク
タ回路１４０６ａ，１４０６ｂ，１４０６ｃ，１４０６
ｄにてＭＦiの係数Ｃi0，Ｃi1，…,Ｃi127とＭＦqの係
数Ｃq0，Ｃq1，…,Ｃq127を切換選択し、セレクタ回路
１４０７ａ，１４０７ｂ，１４０７ｃ，１４０７ｄはセ
レクタ回路１４０６ａ，１４０６ｂ，１４０６ｃ，１４
０６ｄで選択したものと異なる係数を選択する。In FIG. 14, when each base band signal is input from the I signal input terminal 1401 and the Q signal input terminal 1402 in synchronization with the clock input of the 16.384 MHz sampling clock input terminal 1312, the I signal is shifted. The Q signal is input to a register 1403 and the Q signal is input to a shift register 1404. Also, a 1/2 frequency divider 1405
Divides this sampling clock by セ レ ク タ to select circuits 1406a, 1406b, 1406c, 1406
factor MF i at d C i0, C i1, ... , C i127 and MF coefficients q C q0, C q1, ... , a C Q127 to switch selection, the selector circuit 1407a, 1407b, 1407c, 1407d selector circuit 1406a , 1406b, 1406c, 14
A coefficient different from that selected in step 06d is selected.

【００９０】一方、ＭＦi/q１３１０は、各シフトレジ
スタ１４０３に対して、４段間隔で遅延信号を取り出し
て、（Ａ±Ｂ）加減算器１４０８ａ，１４０８ｂ，１４
０８ｃ，１４０８ｄのＢ入力に接続し、加減算切替えを
セレクタ回路１４０６ａ，１４０６ｂ，１４０６ｃ，１
４０６ｄの出力によって順次加算し最終値を出力する。
また、ＭＦq/i１３１１は、各シフトレジスタ１４０４
に対して、４段間隔で遅延信号を取り出して、（Ａ±
Ｂ）加減算器１４０９ａ，１４０９ｂ，１４０９ｃ，１
４０９ｄのＢ入力に接続し、加減算切替えをセレクタ回
路１４０７ａ，１４０７ｂ，１４０７ｃ，１４０７ｄの
出力によって順次加算し最終値を出力する。（Ａ±Ｂ）
加減算器１４１０のＡにはＭＦq/i１３１１の最終出力
が入力され、ＢにはＭＦi/q１３１０最終出力が入力さ
れる。On the other hand, the MF i / q 1310 takes out the delay signal at every four-stage interval for each shift register 1403, and (A ± B) adder / subtracters 1408a, 1408b, 14
08c, 1408d are connected to the B inputs, and addition / subtraction switching is performed by selector circuits 1406a, 1406b, 1406c, 1
The sum is sequentially added by the output of 406d, and the final value is output.
Also, the MF q / i 1311 is
In response to this, the delay signal is extracted at four-step intervals, and (A ±
B) Adder / subtractor 1409a, 1409b, 1409c, 1
Connected to the B input of 409d, the addition and subtraction switching is sequentially added by the outputs of the selector circuits 1407a, 1407b, 1407c and 1407d, and the final value is output. (A ± B)
The final output of the MF q / i 1311 is input to A of the adder / subtractor 1410, and the final output of the MF i / q 1310 is input to B of the adder / subtractor 1410.

【００９１】そして、セレクタ回路１４０６ａ，１４０
６ｂ，１４０６ｃ，１４０６ｄがＭＦqの係数を選択す
る場合に減算を行うようにして得られる信号が出力端１
４１０から出力される。Then, the selector circuits 1406a, 140
6b, 1406c, and 1406d perform subtraction when selecting a coefficient of MF q , and a signal obtained at output terminal 1
Output from 410.

【００９２】図１５に示すＱＰＳＫ用ＣＤＭＡ同期回路
は、受信信号から得たベースバンド信号のＩ信号及びＱ
信号をチップレートの整数倍のサンプリング周波数でデ
ィジタル信号に変換し、Ｉ信号に対し１サンプル毎に２
種類の係数を切替えて相関検出して極性の異なる値を交
互に乗算した値にＱ信号に対し１サンプル毎に２種類の
係数をＩ信号と異なるように切替えて相関検出した値を
加算し、自乗検波して得た包絡線振幅の２乗波形から同
期情報を検出する回路である。The CDMA synchronizing circuit for QPSK shown in FIG. 15 uses the I signal and the Q signal of the baseband signal obtained from the received signal.
The signal is converted to a digital signal at a sampling frequency that is an integral multiple of the chip rate, and the I signal is converted to a digital signal at a rate of
The two types of coefficients are switched for each sample so as to be different from the I signal for the Q signal, and the values detected for correlation are added to the value obtained by alternately multiplying the coefficients by switching the types of coefficients and alternately multiplying values having different polarities, This circuit detects synchronization information from the squared waveform of the envelope amplitude obtained by square detection.

【００９３】以上のように、本実施の形態におけるＱＰ
ＳＫ用ＣＤＭＡ同期回路は、従来例と比較して、必要な
マッチトフィルタ及び２乗回路の個数が半減でき、装置
の小型化・低省電力化を図ることができる。また、増設
する回路は、符号切替器１個と櫛形フィルタ１個のみ
で、大きな回路の増加はない。As described above, QP in the present embodiment
The SK CDMA synchronizing circuit can reduce the number of required matched filters and squaring circuits by half as compared with the conventional example, and can reduce the size and power consumption of the device. Further, the number of circuits to be added is only one code switch and one comb filter, and there is no large circuit increase.

【００９４】また、図１５に示すように、２乗回路９１
９の変わりに絶対値回路１５１９を用いてもＡＭ変調波
の全波整流検波の原理で同様の効果を得ることができ
る。これにより、乗算器が不要となり、更なる回路規模
の低減を図ることができる。Also, as shown in FIG.
Even if an absolute value circuit 1519 is used instead of 9, the same effect can be obtained by the principle of full-wave rectification detection of the AM modulation wave. This eliminates the need for a multiplier, and can further reduce the circuit scale.

【００９５】[0095]

【発明の効果】以上説明したように本発明によれば、Ｍ
Ｆの個数を半減し、乗算器の個数を半減または不要に
し、小型・低消費電力化を図るＣＤＭＡ同期回路及びＣ
ＤＭＡ同期信号検出方法を提供できる。As described above, according to the present invention, M
A CDMA synchronization circuit and C that reduce the number of F by half, reduce or eliminate the number of multipliers by half, and reduce the size and power consumption
A method for detecting a DMA synchronization signal can be provided.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施の形態１におけるＢＰＳＫ用ＣＤ
ＭＡ同期回路の原理構成を示すブロック図FIG. 1 is a CD for BPSK according to a first embodiment of the present invention.
Block diagram showing the principle configuration of the MA synchronization circuit

【図２】実施の形態１におけるＢＰＳＫ用ＣＤＭＡ同期
回路のＭＦの出力の時間波形を示す特性図FIG. 2 is a characteristic diagram showing a time waveform of an output of an MF of the CDMA synchronization circuit for BPSK in the first embodiment;

【図３】実施の形態１におけるＢＰＳＫ用ＣＤＭＡ同期
回路の加算器の出力信号のパワ−スペクトラムを示す特
性図FIG. 3 is a characteristic diagram showing a power spectrum of an output signal of an adder of the CDMA synchronous circuit for BPSK according to the first embodiment;

【図４】実施の形態１におけるＢＰＳＫ用ＣＤＭＡ同期
回路の２乗回路の出力信号のパワ−スペクトラムを示す
特性図FIG. 4 is a characteristic diagram showing a power spectrum of an output signal of a square circuit of the CDMA synchronous circuit for BPSK in the first embodiment;

【図５】実施の形態１におけるＢＰＳＫ用ＣＤＭＡ同期
回路を等価変換して得られるＣＤＭＡ同期回路のブロッ
ク図FIG. 5 is a block diagram of a CDMA synchronization circuit obtained by performing equivalent conversion on the BPSK CDMA synchronization circuit according to the first embodiment;

【図６】実施の形態１におけるＢＰＳＫ用ＣＤＭＡ同期
回路のスイッチング回路及びマッチトフィルタの詳細を
示すブロック図FIG. 6 is a block diagram showing details of a switching circuit and a matched filter of the CDMA synchronous circuit for BPSK according to the first embodiment;

【図７】実施の形態１におけるＢＰＳＫ用ＣＤＭＡ同期
回路の構成を示すブロック図FIG. 7 is a block diagram showing a configuration of a CDMA synchronization circuit for BPSK in the first embodiment;

【図８】実施の形態１におけるＢＰＳＫ用ＣＤＭＡ同期
回路の構成を示すブロック図FIG. 8 is a block diagram showing a configuration of a CDMA synchronization circuit for BPSK in the first embodiment.

【図９】実施の形態２におけるＱＰＳＫ用ＣＤＭＡ同期
回路の原理構成を示すブロック図FIG. 9 is a block diagram showing a principle configuration of a CDMA synchronization circuit for QPSK according to a second embodiment;

【図１０】実施の形態２におけるＱＰＳＫ用ＣＤＭＡ同
期回路のＭＦの出力の時間波形を示す特性図FIG. 10 is a characteristic diagram showing a time waveform of an output of an MF of the CDMA synchronization circuit for QPSK according to the second embodiment.

【図１１】実施の形態２におけるＱＰＳＫ用ＣＤＭＡ同
期回路の加算器の出力信号のパワ−スペクトラムを示す
特性図FIG. 11 is a characteristic diagram showing a power spectrum of an output signal of an adder of the CDMA synchronization circuit for QPSK in the second embodiment.

【図１２】実施の形態２におけるＱＰＳＫ用ＣＤＭＡ同
期回路の２乗回路の出力信号のパワ−スペクトラムを示
す特性図FIG. 12 is a characteristic diagram showing a power spectrum of an output signal of a squaring circuit of a CDMA synchronization circuit for QPSK according to a second embodiment;

【図１３】実施の形態２におけるＱＰＳＫ用ＣＤＭＡ同
期回路の構成を示すブロック図FIG. 13 is a block diagram showing a configuration of a CDMA synchronization circuit for QPSK in the second embodiment.

【図１４】実施の形態２におけるＱＰＳＫ用ＣＤＭＡ同
期回路のマッチトフィルタの詳細を示すブロック図FIG. 14 is a block diagram showing details of a matched filter of the CDMA synchronization circuit for QPSK in the second embodiment.

【図１５】実施の形態２におけるＱＰＳＫ用ＣＤＭＡ同
期回路の構成を示すブロック図FIG. 15 is a block diagram showing a configuration of a CDMA synchronization circuit for QPSK in the second embodiment.

【図１６】従来のＢＰＳＫ用ＣＤＭＡ同期回路の構成を
示すブロック図FIG. 16 is a block diagram showing the configuration of a conventional BPSK CDMA synchronization circuit;

【図１７】従来のＢＰＳＫ用ＣＤＭＡ同期回路のマッチ
トフィルタの出力の時間波形を示す特性図FIG. 17 is a characteristic diagram showing a time waveform of an output of a matched filter of a conventional CDMA synchronous circuit for BPSK.

【図１８】従来のＢＰＳＫ用ＣＤＭＡ同期回路のマッチ
トフィルタの出力信号のパワ−スペクトラムを示す特性
図FIG. 18 is a characteristic diagram showing a power spectrum of an output signal of a matched filter of a conventional CDMA synchronous circuit for BPSK.

【図１９】従来のＢＰＳＫ用ＣＤＭＡ同期回路の２乗回
路の出力信号のパワ−スペクトラムを示す特性図FIG. 19 is a characteristic diagram showing a power spectrum of an output signal of a square circuit of a conventional CDMA synchronous circuit for BPSK.

【図２０】従来のＱＰＳＫ用ＣＤＭＡ同期回路の構成を
示すブロック図FIG. 20 is a block diagram showing a configuration of a conventional CDMA synchronization circuit for QPSK.

【図２１】従来のＱＰＳＫ用ＣＤＭＡ同期回路のマッチ
トフィルタの出力の時間波形を示す特性図FIG. 21 is a characteristic diagram showing a time waveform of an output of a matched filter of a conventional CDMA synchronous circuit for QPSK.

【図２２】従来のＱＰＳＫ用ＣＤＭＡ同期回路のマッチ
トフィルタの出力信号のパワ−スペクトラムを示す特性
図FIG. 22 is a characteristic diagram showing a power spectrum of an output signal of a matched filter of a conventional CDMA synchronous circuit for QPSK.

【図２３】従来のＱＰＳＫ用ＣＤＭＡ同期回路の２乗回
路の出力信号のパワ−スペクトラムを示す特性図FIG. 23 is a characteristic diagram showing a power spectrum of an output signal of a square circuit of a conventional CDMA synchronous circuit for QPSK.

【符号の説明】[Explanation of symbols]

１０１ 受信入力端 １０２、１０３ アナログ乗算器 １０４ ハイブリッド回路 １０５ 発振器 １０６、１０７ 低域通過型フィルタ １０８、１０９ ＡＤ変換器 １１０、１１１ ５１２タップマッチトフィルタ １１２、１１３ 乗算器 １１４ 加算器 １１５ ２乗回路 １１６ 櫛形フィルタ １１７ タイミング抽出回路 １１８ 出力端 ５１０ スイッチング回路 ５１１ ５１２タップマッチトフィルタ ５１２ 符号切替器 ８１５ 全波整流器 ９０１ 受信入力端 ９０２、９０３ アナログ乗算器 ９０４ ハイブリッド回路 ９０５ 発振器 ９０６、９０７ 低域通過型フィルタ ９０８、９０９ ＡＤ変換器 ９１０、９１１、９１２、９１３ ５１２タップマッチ
トフィルタ ９１４ 加算器 ９１５ 減算器 ９１６、９１７ 乗算器 ９１８ 加算器 ９１９ ２乗回路 ９２０ 櫛形フィルタ ９２１ タイミング抽出回路 ９２２ 出力端 １３１０、１３１１ ５１２タップマッチトフィルタ １３１３ 符号切替器 １５１９ 全波整流器101 receiving input end 102, 103 analog multiplier 104 hybrid circuit 105 oscillator 106, 107 low-pass filter 108, 109 AD converter 110, 111 512 tap matched filter 112, 113 multiplier 114 adder 115 squaring circuit 116 Comb filter 117 Timing extraction circuit 118 Output terminal 510 Switching circuit 511 512 Tap matched filter 512 Sign switch 815 Full-wave rectifier 901 Reception input terminal 902, 903 Analog multiplier 904 Hybrid circuit 905 Oscillator 906, 907 Low-pass filter 908 , 909 AD converters 910, 911, 912, 913 512 Tap matched filters 914 Adders 915 Subtractors 916, 917 Multipliers 918 Adders 919 Square circuit 9 Reference Signs List 20 comb filter 921 timing extraction circuit 922 output terminal 1310, 1311 512 tap matched filter 1313 sign switch 1519 full-wave rectifier

Claims (14)

【特許請求の範囲】[Claims] 【請求項１】 ＢＰＳＫ変調のベースバンド信号の同相
成分及び直交成分をチップレートの整数倍のサンプリン
グ周波数でディジタル信号に変換して１サンプル毎に切
替えて多重化し、多重化した信号を相関検出して自乗検
波して得た包絡線振幅の２乗波形から同期情報を検出す
ることを特徴とするＣＤＭＡ同期回路。An in-phase component and a quadrature component of a BPSK-modulated baseband signal are converted into digital signals at a sampling frequency that is an integral multiple of a chip rate, switched for each sample and multiplexed, and the multiplexed signals are subjected to correlation detection. A CDMA synchronization circuit for detecting synchronization information from a squared waveform of an envelope amplitude obtained by square detection. 【請求項２】 ＢＰＳＫ変調のベースバンド信号の同相
成分と直交成分をチップレートの整数倍のサンプリング
周波数でディジタル信号に変換するＡＤ変換手段と、デ
ィジタル信号に変換された同相成分と直交成分を１サン
プル毎に交互に切替えて多重化するスイッチング手段
と、多重化された信号の相関検出を行う相関検出手段
と、この相関検出手段の出力信号を自乗検波する自乗検
波手段と、この自乗検波手段の出力信号から不要スペク
トルを取り去るフィルタリング手段と、このフィルタリ
ング手段の出力信号からシンボルタイミング情報を抽出
するタイミング抽出手段とを具備することを特徴とする
ＣＤＭＡ同期回路。2. An A / D converter for converting an in-phase component and a quadrature component of a BPSK-modulated baseband signal into a digital signal at a sampling frequency that is an integral multiple of a chip rate, and converting the in-phase component and the quadrature component converted into a digital signal into one. Switching means for alternately switching and multiplexing for each sample, correlation detecting means for detecting the correlation of the multiplexed signal, square detection means for square-detecting the output signal of the correlation detection means, and square-law detection means. A CDMA synchronization circuit comprising: filtering means for removing unnecessary spectrum from an output signal; and timing extracting means for extracting symbol timing information from an output signal of the filtering means. 【請求項３】 ＢＰＳＫ変調のベースバンド信号の同相
成分及び直交成分をチップレートの整数倍のサンプリン
グ周波数でディジタル信号に変換して１サンプル毎に切
替えて多重化し、多重化した信号を相関検出して全波整
流して得た包絡線振幅の全波整流波形から同期情報を検
出することを特徴とするＣＤＭＡ同期回路。3. The in-phase component and the quadrature component of a BPSK-modulated baseband signal are converted into digital signals at a sampling frequency that is an integral multiple of the chip rate, switched for each sample and multiplexed, and the multiplexed signals are subjected to correlation detection. A CDMA synchronization circuit for detecting synchronization information from a full-wave rectified waveform having an envelope amplitude obtained by full-wave rectification. 【請求項４】 ＢＰＳＫ変調のベースバンド信号の同相
成分と直交成分をチップレートの整数倍のサンプリング
周波数でディジタル信号に変換するＡＤ変換手段と、デ
ィジタル信号に変換された同相成分と直交成分を１サン
プル毎に交互に切替えて多重化するスイッチング手段
と、多重化された信号の相関検出を行う相関検出手段
と、この相関検出手段の出力信号を全波整流する全波整
流手段と、この全波整流手段の出力信号から不要スペク
トルを取り去るフィルタリング手段と、このフィルタリ
ング手段の出力信号からシンボルタイミング情報を抽出
するタイミング抽出手段とを具備することを特徴とする
ＣＤＭＡ同期回路。4. An A / D converter for converting an in-phase component and a quadrature component of a BPSK-modulated baseband signal into a digital signal at a sampling frequency that is an integral multiple of a chip rate, and converting the in-phase component and the quadrature component converted into a digital signal into one. Switching means for alternately switching and multiplexing for each sample, correlation detecting means for detecting the correlation of the multiplexed signal, full-wave rectifying means for full-wave rectifying the output signal of the correlation detecting means, A CDMA synchronization circuit comprising: filtering means for removing unnecessary spectrum from an output signal of a rectifying means; and timing extracting means for extracting symbol timing information from an output signal of the filtering means. 【請求項５】 ＱＰＳＫ変調のベースバンド信号の同相
成分及び直交成分をチップレートの整数倍のサンプリン
グ周波数でディジタル信号に変換して、同相成分に対し
１サンプル毎に２種類の係数を切替えて相関検出して極
性の異なる値を交互に乗算した値に直交成分に対し１サ
ンプル毎に２種類の係数を同相成分と異なるように切替
えて相関検出した値を加算し、自乗検波して得た包絡線
振幅の２乗波形から同期情報を検出することを特徴とす
るＣＤＭＡ同期回路。5. A method of converting an in-phase component and a quadrature component of a baseband signal of QPSK modulation into a digital signal at a sampling frequency that is an integral multiple of a chip rate, and switching two kinds of coefficients for the in-phase component for each sample to perform correlation. An envelope obtained by square-detecting a value obtained by alternately multiplying the detected and multiplied values having different polarities by adding two correlation coefficients to the quadrature component so as to be different from the in-phase component for each sample and correlating the detected values. A CDMA synchronization circuit for detecting synchronization information from a square waveform of a line amplitude. 【請求項６】 ＱＰＳＫ変調のベースバンド信号の同相
成分と直交成分をチップレートの整数倍のサンプリング
周波数でディジタル信号に変換するＡＤ変換手段と、デ
ィジタル信号に変換された同相成分に対し１サンプル毎
に２種類の係数を切替えて相関検出する第一相関検出手
段と、第一相関検出された同相成分に極性の異なる値を
交互に乗算する符号切替手段と、ディジタル信号に変換
された直交成分に対し１サンプル毎に２種類の係数を同
相成分と異なるように切替えて相関検出する第二相関検
出手段と、前記符号切替手段の出力と前記第二相関検出
手段の出力を加算する加算手段と、この加算手段の出力
信号を全波整流する全波整流手段と、この全波整流手段
の出力信号から不要スペクトルを取り去るフィルタリン
グ手段と、このフィルタリング手段の出力信号からシン
ボルタイミング情報を抽出するタイミング抽出手段とを
具備することを特徴とするＣＤＭＡ同期回路。6. An A / D converter for converting an in-phase component and a quadrature component of a QPSK-modulated baseband signal into a digital signal at a sampling frequency that is an integral multiple of a chip rate, and for each sample of the in-phase component converted into a digital signal. First correlation detecting means for performing correlation detection by switching two types of coefficients, code switching means for alternately multiplying the in-phase component detected by the first correlation by values having different polarities, and quadrature components converted into digital signals. On the other hand, a second correlation detection unit that performs correlation detection by switching two types of coefficients differently from an in-phase component for each sample, an addition unit that adds an output of the code switching unit and an output of the second correlation detection unit, A full-wave rectifier for full-wave rectifying the output signal of the adding means, a filtering means for removing unnecessary spectrum from the output signal of the full-wave rectifier, A CDMA synchronization circuit comprising: timing extraction means for extracting symbol timing information from an output signal of the filtering means. 【請求項７】 ＱＰＳＫ変調のベースバンド信号の同相
成分及び直交成分をチップレートの整数倍のサンプリン
グ周波数でディジタル信号に変換して、同相成分に対し
１サンプル毎に２種類の係数を切替えて相関検出して極
性の異なる値を交互に乗算した値に直交成分に対し１サ
ンプル毎に２種類の係数を同相成分と異なるように切替
えて相関検出した値を加算し、全波整流検波して得た包
絡線振幅の全波整流波形から同期情報を検出することを
特徴とするＣＤＭＡ同期回路。7. A QPSK modulation baseband signal in-phase component and quadrature component are converted into digital signals at a sampling frequency that is an integral multiple of a chip rate, and two types of coefficients are switched for each sample for the in-phase component and the correlation is performed. The value obtained by alternately multiplying the detected and multiplied values having different polarities by two different coefficients for each sample for the quadrature component so as to be different from the in-phase component and adding the value of the correlation detection is obtained by full-wave rectification detection. A CDMA synchronization circuit for detecting synchronization information from a full-wave rectified waveform having an envelope amplitude. 【請求項８】 ＱＰＳＫ変調のベースバンド信号の同相
成分と直交成分をチップレートの整数倍のサンプリング
周波数でディジタル信号に変換するＡＤ変換手段と、デ
ィジタル信号に変換された同相成分に対し１サンプル毎
に２種類の係数を切替えて相関検出する第一相関検出手
段と、相関検出された同相成分に極性の異なる値を交互
に乗算する符号切替手段と、ディジタル信号に変換され
た直交成分に対し１サンプル毎に２種類の係数を同相成
分と異なるように切替えて相関検出する第二相関検出手
段と、前記符号切替手段の出力と前記第二相関検出手段
の出力を加算する加算手段と、この加算手段の出力信号
を全波整流する全波整流手段と、この全波整流手段の出
力信号から不要スペクトルを取り去るフィルタリング手
段と、このフィルタリング手段の出力信号からシンボル
タイミング情報を抽出するタイミング抽出手段とを具備
することを特徴とするＣＤＭＡ同期回路。8. An A / D converter for converting an in-phase component and a quadrature component of a baseband signal of QPSK modulation into a digital signal at a sampling frequency that is an integral multiple of a chip rate, and for each sample of the in-phase component converted into a digital signal. First correlation detecting means for switching between two kinds of coefficients to detect a correlation, code switching means for alternately multiplying the detected in-phase component by values having different polarities, and 1 for the quadrature component converted into a digital signal. Second correlation detecting means for performing correlation detection by switching two types of coefficients differently from in-phase components for each sample, adding means for adding the output of the code switching means and the output of the second correlation detecting means, Full-wave rectification means for full-wave rectifying the output signal of the means, filtering means for removing unnecessary spectrum from the output signal of the full-wave rectification means, and this filter And a timing extracting means for extracting symbol timing information from an output signal of the ring means. 【請求項９】 ＢＰＳＫ変調のベースバンド信号の同相
成分と直交成分をチップレートの整数倍のサンプリング
周波数でディジタル信号に変換する工程と、ディジタル
信号に変換された同相成分と直交成分を１サンプル毎に
交互に切替えて多重化する工程と、多重化された信号の
相関検出を行う工程と、相関検出した出力信号を自乗検
波する工程と、自乗検波した出力信号から不要スペクト
ルを取り去る工程と、フィルタリングした出力信号から
シンボルタイミング情報を抽出する工程からなることを
特徴とするＣＤＭＡ同期信号検出方法。9. A step of converting an in-phase component and a quadrature component of a BPSK-modulated baseband signal into a digital signal at a sampling frequency that is an integral multiple of a chip rate, and converting the in-phase component and the quadrature component converted into a digital signal for each sample. Multiplexing by alternately switching the multiplexed signal, detecting the correlation of the multiplexed signal, squaring detection of the correlation-detected output signal, removing unnecessary spectrum from the squaring-detected output signal, and filtering. Extracting a symbol timing information from the output signal thus obtained. 【請求項１０】 ＢＰＳＫ変調のベースバンド信号の同
相成分と直交成分をチップレートの整数倍のサンプリン
グ周波数でディジタル信号に変換する工程と、ディジタ
ル信号に変換された同相成分と直交成分を１サンプル毎
に交互に切替えて多重化する工程と、多重化された信号
の相関検出を行う工程と、相関検出した出力信号を全波
整流する工程と、全波整流した出力信号から不要スペク
トルを取り去る工程と、フィルタリングした出力信号か
らシンボルタイミング情報を抽出する工程からなること
を特徴とするＣＤＭＡ同期信号検出方法。10. A step of converting an in-phase component and a quadrature component of a BPSK-modulated baseband signal into a digital signal at a sampling frequency that is an integral multiple of a chip rate; Multiplexing by alternately switching to, a step of performing correlation detection of the multiplexed signal, a step of performing full-wave rectification of the correlation-detected output signal, and a step of removing unnecessary spectrum from the full-wave rectified output signal. And extracting symbol timing information from the filtered output signal. 【請求項１１】 ＱＰＳＫ変調のベースバンド信号の同
相成分と直交成分をチップレートの整数倍のサンプリン
グ周波数でディジタル信号に変換する工程と、ディジタ
ル信号に変換された同相成分に対し１サンプル毎に２種
類の係数を切替えて相関検出して極性の異なる値を交互
に乗算する工程と、ディジタル信号に変換された直交成
分に対し１サンプル毎に２種類の係数を同相成分と異な
るように切替えて相関検出する工程と、相関検出して符
号切替した同相成分と相関検出した直交成分を加算する
工程と、加算した出力信号を自乗検波する工程と、自乗
検波した出力信号から不要スペクトルを取り去る工程
と、フィルタリングした出力信号からシンボルタイミン
グ情報を抽出する工程からなることを特徴とするＣＤＭ
Ａ同期信号検出方法。11. A step of converting an in-phase component and a quadrature component of a QPSK-modulated baseband signal into a digital signal at a sampling frequency that is an integral multiple of a chip rate; A process of alternately multiplying values of different polarities by detecting correlation by switching types of coefficients, and switching two types of coefficients for each sample so that a quadrature component converted to a digital signal is different from an in-phase component for correlation. A step of detecting, a step of adding a quadrature component detected by correlation and an in-phase component whose sign is switched by code detection, a step of square-detecting the added output signal, and a step of removing an unnecessary spectrum from the square-detected output signal, Extracting symbol timing information from the filtered output signal.
A synchronization signal detection method. 【請求項１２】 ＱＰＳＫ変調のベースバンド信号の同
相成分と直交成分をチップレートの整数倍のサンプリン
グ周波数でディジタル信号に変換する工程と、ディジタ
ル信号に変換された同相成分に対し１サンプル毎に２種
類の係数を切替えて相関検出して極性の異なる値を交互
に乗算する工程と、ディジタル信号に変換された直交成
分に対し１サンプル毎に２種類の係数を同相成分と異な
るように切替えて相関検出する工程と、相関検出して符
号切替した同相成分と相関検出した直交成分を加算する
工程と、加算した出力信号を全波整流する工程と、全波
整流した出力信号から不要スペクトルを取り去る工程
と、フィルタリングした出力信号からシンボルタイミン
グ情報を抽出する工程からなることを特徴とするＣＤＭ
Ａ同期信号検出方法。12. A step of converting an in-phase component and a quadrature component of a QPSK-modulated baseband signal into a digital signal at a sampling frequency that is an integral multiple of a chip rate; A process of alternately multiplying values of different polarities by detecting correlation by switching types of coefficients, and switching two types of coefficients for each sample so that a quadrature component converted to a digital signal is different from an in-phase component for correlation. A detecting step, a step of adding the in-phase component whose correlation is detected and sign-switched and a quadrature component whose correlation is detected, a step of full-wave rectifying the added output signal, and a step of removing an unnecessary spectrum from the full-wave rectified output signal And extracting symbol timing information from the filtered output signal.
A synchronization signal detection method. 【請求項１３】 請求項１乃至請求項８のいずれかに記
載の同期回路を用いて送受信の同期を取ることを特徴と
するＣＤＭＡ基地局装置。13. A CDMA base station apparatus that synchronizes transmission and reception using the synchronization circuit according to claim 1. Description: 【請求項１４】 請求項１乃至請求項８のいずれかに記
載の同期回路を用いて送受信の同期を取ることを特徴と
するＣＤＭＡ移動局装置。14. A CDMA mobile station apparatus using the synchronization circuit according to claim 1 to synchronize transmission and reception.
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* Cited by examiner, † Cited by third party
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WO2005006694A1 (en) * 2003-07-11 2005-01-20 Matsushita Electric Industrial Co., Ltd. Timing extraction device and method, and demodulation device using the timing extraction device
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