JPH11126909A - Manufacture of semiconductor acceleration sensor - Google Patents

Manufacture of semiconductor acceleration sensor

Info

Publication number
JPH11126909A
JPH11126909A JP29079197A JP29079197A JPH11126909A JP H11126909 A JPH11126909 A JP H11126909A JP 29079197 A JP29079197 A JP 29079197A JP 29079197 A JP29079197 A JP 29079197A JP H11126909 A JPH11126909 A JP H11126909A
Authority
JP
Japan
Prior art keywords
concentration
acceleration sensor
forming
impurity region
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP29079197A
Other languages
Japanese (ja)
Other versions
JP3493980B2 (en
Inventor
Hitoshi Yoshida
仁 吉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Electric Works Co Ltd
Original Assignee
Matsushita Electric Works Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Works Ltd filed Critical Matsushita Electric Works Ltd
Priority to JP29079197A priority Critical patent/JP3493980B2/en
Publication of JPH11126909A publication Critical patent/JPH11126909A/en
Application granted granted Critical
Publication of JP3493980B2 publication Critical patent/JP3493980B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Pressure Sensors (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a method for manufacturing a semiconductor acceleration sensor having a deflection part with accuracy in thickness. SOLUTION: On a first main face of a silicon substrate 1, a p<+> -type buried sacrificial layer 3 extended from the edge of a central part 1a of the substrate 1 to the outer part is formed, and an epitaxial layer 4 with a thickness corresponding to a deflection part 11 to be deflected at acceleration time is formed. A metal wiring 14, an upper stopper junction electrode 15, a movable electrode 16, and an electrode pad are formed in a given position on the epitaxial-layer formed side of the silicon substrate 1. A part, corresponding to the circumferential part of a weight part 12 for deflecting the deflection part 11 at the acceleration time, is treated in an anisotropic etching step from a second main face of the substrate 1 to form a cut part 8 reaching the p<+> -type buried sacrificial layer 3 from the second main face. Then, the p<+> -type buried sacrificial layer 3 is removed in an isotropic etching step, and the epitaxial layer 4 is changed into a deflection part 11 supported by each frame 10 on both sides and connected to a central part 12a of the weight part 12.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、自動車,航空機ま
たは家電製品等に用いられる両持ち梁構造の半導体加速
度センサの製造方法に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a doubly supported semiconductor acceleration sensor for use in automobiles, aircraft, home appliances, and the like.

【0002】[0002]

【従来の技術】図8は、従来例に係る半導体加速度セン
サの製造工程を示す略断面図である。先ず、シリコン基
板24aの両面にシリコン窒化膜25を形成し(図8
(a))、シリコン基板24aの一面における後述する
撓み部11及び他面における加速度印加時に撓み部11
に撓みを与える重り部12の外周縁にそれぞれ対応する
箇所のシリコン窒化膜25をエッチング除去して、開口
部25a,25bを形成する(図8(b))。
2. Description of the Related Art FIG. 8 is a schematic sectional view showing a manufacturing process of a conventional semiconductor acceleration sensor. First, a silicon nitride film 25 is formed on both surfaces of the silicon substrate 24a (FIG. 8).
(A)) a flexible portion 11 described later on one surface of the silicon substrate 24a and a flexible portion 11 when acceleration is applied on the other surface.
The openings 25a and 25b are formed by etching away the silicon nitride film 25 at locations respectively corresponding to the outer peripheral edges of the weight portion 12 that bends (FIG. 8B).

【0003】続いて、開口部25a,25bが形成され
たシリコン窒化膜25をマスクとして、シリコン基板2
4aをエッチングして凹部26a,26bを形成し、シ
リコン基板24aにおける撓み部11形成面側のシリコ
ン窒化膜25をエッチング除去する。そして、シリコン
基板24aのシリコン窒化膜25を除去した面側にシリ
コン基板24bを貼り合わせ(図8(c))、シリコン
基板24bを撓み部11に相当する厚さまで研削または
エッチングでもって薄膜化する(図8(d))。
Subsequently, using the silicon nitride film 25 in which the openings 25a and 25b are formed as a mask, the silicon substrate 2
The recesses 26a and 26b are formed by etching 4a, and the silicon nitride film 25 on the surface of the silicon substrate 24a on which the bent portion 11 is formed is removed by etching. Then, the silicon substrate 24b is bonded to the surface of the silicon substrate 24a from which the silicon nitride film 25 has been removed (FIG. 8C), and the silicon substrate 24b is thinned by grinding or etching to a thickness corresponding to the bent portion 11. (FIG. 8D).

【0004】次に、薄膜化されたシリコン基板24bの
撓み部11に対応する箇所に、シリコン基板24bと反
対の導電型を有し、撓みによる抵抗変化をブリッジ回路
を構成することにより電気信号に変換するピエゾ抵抗2
7と、ピエゾ抵抗27と電気的に接続する拡散配線28
とを不純物拡散でもって形成する(図8(e))。
Next, a portion corresponding to the bent portion 11 of the thinned silicon substrate 24b has a conductivity type opposite to that of the silicon substrate 24b, and a resistance change due to the deflection is formed into a bridge circuit to generate an electric signal. Piezoresistor to convert 2
7 and diffusion wiring 28 electrically connected to piezoresistor 27
Are formed by impurity diffusion (FIG. 8E).

【0005】次に、シリコン基板24bのピエゾ抵抗2
7形成面側に保護膜29を形成し、拡散配線28上の所
望の箇所の保護膜29をエッチング除去してコンタクト
ホールを形成し、コンタクトホールを埋め込みように金
属配線14を形成する。
Next, the piezoresistor 2 of the silicon substrate 24b is
A protective film 29 is formed on the formation surface side, and the protective film 29 at a desired location on the diffusion wiring 28 is removed by etching to form a contact hole, and the metal wiring 14 is formed so as to fill the contact hole.

【0006】最後に、開口部25bが形成されたシリコ
ン窒化膜25をマスクとして、水酸化カリウム(KO
H)溶液等のアルカリ系のエッチャントを用いてシリコ
ン基板24aを異方性エッチングすることにより、シリ
コン基板24aの一面側の凹部26bから他面側の凹部
26aに到達して連通する切り込み部8を形成して、重
り部12と、重り部12の中央部に接続し、両端がシリ
コン基板24bから形成されたフレーム10に支持され
た撓み部11と、フレーム10の下面側を支持する支持
部材13とを形成する(図8(f))。
Finally, using the silicon nitride film 25 in which the opening 25b is formed as a mask, potassium hydroxide (KO) is used.
H) Anisotropically etching the silicon substrate 24a using an alkaline etchant such as a solution to form the notch 8 communicating from the concave portion 26b on one surface of the silicon substrate 24a to the concave portion 26a on the other surface. And a flexible member 11 connected to the weight 12, a center of the weight 12, and both ends of which are supported by a frame 10 formed of a silicon substrate 24 b, and a support member 13 for supporting a lower surface of the frame 10. (FIG. 8F).

【0007】半導体加速度センサは、検知したい加速度
が撓み部11に撓みとして伝えられて、その撓み部11
に形成されたピエゾ抵抗27の抵抗値が撓みによって変
化してて電気信号に変換される。
In the semiconductor acceleration sensor, the acceleration to be detected is transmitted to the flexure 11 as flexure, and the flexure 11
The resistance value of the piezoresistor 27 is changed by bending and converted into an electric signal.

【0008】従って、半導体加速度センサの感度は、撓
み部11の厚さでもって支配されて、厚くなると劣化
し、その厚さのばらつきによって影響されることにな
る。即ち、半導体加速度センサの製造プロセスにおい
て、撓み部11の厚さを均一に精度よく制御することが
重要となる。
Accordingly, the sensitivity of the semiconductor acceleration sensor is governed by the thickness of the bending portion 11, and is deteriorated as the thickness increases, and is affected by the variation in the thickness. That is, in the manufacturing process of the semiconductor acceleration sensor, it is important to uniformly and accurately control the thickness of the bending portion 11.

【0009】[0009]

【発明が解決しようとする課題】ところが、上述のよう
な半導体加速度センサの製造方法では、撓み部11が重
り部12の中央部に接続して、その両端がフレーム14
に支持された両持ち梁構造の半導体加速度センサを製造
できるが、シリコン基板24aの一面にシリコン基板2
4bを貼り合わせた後に、シリコン基板24bを薄膜状
に撓み部11に相当する厚さまで薄膜化する工程で、シ
リコン基板24bの厚さにばらつきがあるため、撓み部
11の厚さの均一化が困難であった。
However, in the method of manufacturing a semiconductor acceleration sensor as described above, the bending portion 11 is connected to the center of the weight portion 12 and both ends thereof are connected to the frame 14.
A semiconductor acceleration sensor having a double-supported beam structure supported by the silicon substrate 24a can be manufactured.
4b, the silicon substrate 24b is thinned into a thin film to a thickness corresponding to the bent portion 11, and the thickness of the silicon substrate 24b varies. It was difficult.

【0010】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、撓み部の厚さを精度
良く形成することができる半導体加速度センサの製造方
法を提供することにある。
The present invention has been made in view of the above points, and an object of the present invention is to provide a method of manufacturing a semiconductor acceleration sensor capable of accurately forming the thickness of a bent portion. It is in.

【0011】[0011]

【課題を解決するための手段】請求項1記載の発明は、
一主表面及び二主表面を有する半導体基板の一主表面
に、該半導体基板の中央部の少なくとも一部分の外縁か
ら外側方向に延びる高濃度不純物領域を形成する工程
と、前記半導体基板の一主表面上に、加速度印加時に撓
む撓み部に相当する厚さでエピタキシャル層を形成する
工程と、前記半導体基板の該エピタキシャル層形成面側
の所定の箇所に電極及び該電極に電気的に接続される金
属配線を形成する工程と、加速度印加時に前記撓み部に
撓みを与える重り部の外周縁に対応する部分を前記半導
体基板の二主表面側から異方性エッチングして、前記高
濃度不純物領域に到達する切り込み部を形成する工程
と、該切り込み部を介して前記高濃度不純物領域を等方
性エッチングにて除去し、前記重り部の中央部に接続し
て両端が前記エピタキシャル層により形成されたフレー
ムに支持された撓み部をエピタキシャル層により形成す
る工程とを有するものである。
According to the first aspect of the present invention,
Forming, on one main surface of the semiconductor substrate having one main surface and two main surfaces, a high-concentration impurity region extending outward from an outer edge of at least a portion of a central portion of the semiconductor substrate; and one main surface of the semiconductor substrate A step of forming an epitaxial layer with a thickness corresponding to a bending portion that bends when an acceleration is applied; and forming an electrode at a predetermined position on the epitaxial layer forming surface side of the semiconductor substrate and electrically connecting the electrode to the electrode. Forming a metal wiring, and performing anisotropic etching from the two main surface sides of the semiconductor substrate to a portion corresponding to an outer peripheral edge of a weight portion that bends the bent portion when acceleration is applied, to the high-concentration impurity region. A step of forming a notch which reaches, and removing the high-concentration impurity region by isotropic etching through the notch, and connecting to the center of the weight to connect both ends of the epitaxy. The deflection unit, which is supported by a frame formed by Le layer and a step of forming an epitaxial layer.

【0012】請求項2記載の発明は、請求項1記載の半
導体加速度センサの製造方法において、前記撓み部を形
成した後に、前記エピタキシャル層の所望の箇所をエッ
チングしてスリットを形成する工程を設けたことを特徴
とするものである。
According to a second aspect of the present invention, in the method for manufacturing a semiconductor acceleration sensor according to the first aspect, a step of forming a slit by etching a desired portion of the epitaxial layer after forming the bent portion is provided. It is characterized by having.

【0013】請求項3記載の発明は、請求項1または請
求項2記載の半導体加速度センサの製造方法において、
前記エピタキシャル層に、前記高濃度不純物領域に連接
する不純物濃度の高い高濃度連接層を形成する工程を設
け、該高濃度連接層をエッチング除去することにより前
記スリットを形成するようにしたことを特徴とするもの
である。
According to a third aspect of the present invention, in the method for manufacturing a semiconductor acceleration sensor according to the first or second aspect,
The epitaxial layer is provided with a step of forming a high-concentration connection layer having a high impurity concentration connected to the high-concentration impurity region, and the slit is formed by etching and removing the high-concentration connection layer. It is assumed that.

【0014】請求項4記載の発明は、請求項3記載の半
導体加速度センサの製造方法において、前記高濃度連接
層及び高濃度不純物領域を連続してエッチング除去する
ようにしたことを特徴とするものである。
According to a fourth aspect of the present invention, in the method of manufacturing a semiconductor acceleration sensor according to the third aspect, the high-concentration connecting layer and the high-concentration impurity region are continuously removed by etching. It is.

【0015】請求項5記載の発明は、請求項1乃至請求
項4記載の半導体加速度センサの製造方法において、前
記高濃度不純物領域をエッチング除去する前に、前記半
導体基板の配線形成面側をエッチングによる侵食から保
護する保護膜を形成する工程を設けたことを特徴とする
ものである。
According to a fifth aspect of the present invention, in the method of manufacturing a semiconductor acceleration sensor according to any one of the first to fourth aspects, the wiring forming surface side of the semiconductor substrate is etched before the high-concentration impurity region is removed by etching. And a step of forming a protective film for protecting against erosion by the method.

【0016】請求項6記載の発明は、請求項5記載の半
導体加速度センサの製造方法において、前記保護膜とし
て、クロム膜,シリコン窒化膜またはフッ素樹脂を用い
たことを特徴とするものである。
According to a sixth aspect of the present invention, in the method of manufacturing a semiconductor acceleration sensor according to the fifth aspect, a chromium film, a silicon nitride film, or a fluorine resin is used as the protective film.

【0017】請求項7記載の発明は、請求項1乃至請求
項6記載の半導体加速度センサの製造方法において、前
記重り部の厚みをエッチングにより薄くする工程を設け
たことを特徴とするものである。
According to a seventh aspect of the present invention, in the method of manufacturing a semiconductor acceleration sensor according to any one of the first to sixth aspects, a step of reducing the thickness of the weight portion by etching is provided. .

【0018】請求項8記載の発明は、請求項1乃至請求
項7記載の半導体加速度センサの製造方法において、前
記金属配線を、前記重り部の重心を通り、前記半導体加
速度センサに垂直な中心線に対して回転対称に配置する
ようにしたことを特徴とするものである。
According to an eighth aspect of the present invention, in the method of manufacturing a semiconductor acceleration sensor according to any one of the first to seventh aspects, the metal wiring is connected to a center line passing through the center of gravity of the weight portion and perpendicular to the semiconductor acceleration sensor. Are arranged so as to be rotationally symmetric with respect to.

【0019】請求項9記載の発明は、請求項1乃至請求
項8記載の半導体加速度センサの製造方法において、前
記高濃度不純物領域の不純物濃度を、前記半導体基板の
一主表面で低くしたことを特徴とするものである。
According to a ninth aspect of the present invention, in the method of manufacturing a semiconductor acceleration sensor according to any one of the first to eighth aspects, the impurity concentration of the high-concentration impurity region is reduced on one main surface of the semiconductor substrate. It is a feature.

【0020】請求項10記載の発明は、請求項9記載の
半導体加速度センサの製造方法において、前記高濃度不
純物領域における前記半導体基板の一主表面の不純物濃
度を、5×1019cm-3以下としたことを特徴とするもので
ある。
According to a tenth aspect of the present invention, in the method for manufacturing a semiconductor acceleration sensor according to the ninth aspect, the impurity concentration of one main surface of the semiconductor substrate in the high-concentration impurity region is 5 × 10 19 cm −3 or less. It is characterized by having.

【0021】請求項11記載の発明は、請求項9または
請求項10記載の半導体加速度センサの製造方法におい
て、前記高濃度不純物領域を、不純物のデポジション及
び熱拡散によって形成し、ウェット酸化またはパイロジ
ェニック酸化を行うことにより、前記高濃度不純物領域
の不純物濃度を、前記半導体基板の一主表面で低くした
ことを特徴とするものである。
According to an eleventh aspect of the present invention, in the method for manufacturing a semiconductor acceleration sensor according to the ninth or tenth aspect, the high-concentration impurity region is formed by impurity deposition and thermal diffusion, and is subjected to wet oxidation or pyrolysis. By performing genic oxidation, the impurity concentration of the high-concentration impurity region is reduced on one main surface of the semiconductor substrate.

【0022】請求項12記載の発明は、請求項9または
請求項10記載の半導体加速度センサの製造方法におい
て、前記高濃度不純物領域を、前記半導体基板の一主表
面に直接、不純物のイオン注入及びアニール処理を行う
ことにより、前記半導体基板の一主表面で不純物濃度が
低い前記高濃度不純物領域を形成するようにしたことを
特徴とするものである。
According to a twelfth aspect of the present invention, in the method of manufacturing a semiconductor acceleration sensor according to the ninth or tenth aspect, the high-concentration impurity region is formed by ion-implanting impurities directly into one main surface of the semiconductor substrate. The high-concentration impurity region having a low impurity concentration is formed on one main surface of the semiconductor substrate by performing an annealing process.

【0023】請求項13記載の発明は、請求項9または
請求項10記載の半導体加速度センサの製造方法におい
て、前記高濃度不純物領域を形成した後に、該高濃度不
純物領域における前記半導体基板の一主表面に、前記高
濃度不純物領域の導電型と逆の導電型の不純物をドープ
するようにしたことを特徴とするものである。
According to a thirteenth aspect of the present invention, in the method for manufacturing a semiconductor acceleration sensor according to the ninth or tenth aspect, after forming the high-concentration impurity region, one of the semiconductor substrates in the high-concentration impurity region is formed. The surface is doped with an impurity of a conductivity type opposite to a conductivity type of the high concentration impurity region.

【0024】請求項14記載の発明は、請求項9乃至請
求項13記載の半導体加速度センサの製造方法におい
て、前記半導体基板及び前記エピタキシャル層の内、少
なくとも前記エピタキシャル層の不純物濃度を、エピタ
キシャル成長時のオートドープによって前記エピタキシ
ャル層に取り込まれる不純物濃度の最大値よりも高くし
たことを特徴とするものである。
According to a fourteenth aspect of the present invention, in the method for manufacturing a semiconductor acceleration sensor according to any one of the ninth to thirteenth aspects, the impurity concentration of at least the epitaxial layer in the semiconductor substrate and the epitaxial layer is adjusted during epitaxial growth. It is characterized in that the concentration of impurities taken into the epitaxial layer is made higher than the maximum value by autodoping.

【0025】[0025]

【発明の実施の形態】以下、本発明の実施形態について
図面に基づき説明する。なお、以下の実施形態において
は、導電型が逆の場合にも適用される。
Embodiments of the present invention will be described below with reference to the drawings. In the following embodiments, the invention is also applied to a case where the conductivity type is reversed.

【0026】図1乃至図3は、本発明の一実施形態に係
る半導体加速度センサの製造工程を示す略断面図であ
り、図4は、本実施形態に係る半導体加速度センサの一
部破断した状態を示す略斜視図であり、図5は、本実施
形態に係る半導体加速度センサの上面から見た状態を示
す略平面図である。なお、図1は、図5におけるA−
A’での略断面図を示し、図2は、図5でのB−B’で
の略断面図を示し、図3は、図5での略断面図を示す。
FIGS. 1 to 3 are schematic sectional views showing a manufacturing process of a semiconductor acceleration sensor according to an embodiment of the present invention. FIG. 4 is a partially broken view of the semiconductor acceleration sensor according to the embodiment. FIG. 5 is a schematic plan view showing a state of the semiconductor acceleration sensor according to the present embodiment as viewed from above. FIG. 1 is a cross-sectional view of FIG.
FIG. 2 shows a schematic cross-sectional view at A ′, FIG. 2 shows a schematic cross-sectional view at BB ′ in FIG. 5, and FIG. 3 shows a schematic cross-sectional view at FIG.

【0027】先ず、半導体基板としてのn型のシリコン
基板1上に熱酸化等によりシリコン酸化膜2を形成し、
シリコン酸化膜2のエッチングを行うことにより、シリ
コン基板1の矩形状の中央部1aの外縁から外側方向に
延在し、等しい角度(90゜)の間隔で離れた実質的に
長尺の開口部2aを形成する。
First, a silicon oxide film 2 is formed on an n-type silicon substrate 1 as a semiconductor substrate by thermal oxidation or the like.
By etching the silicon oxide film 2, a substantially long opening extending outward from the outer edge of the rectangular central portion 1a of the silicon substrate 1 and separated by an equal angle (90 °) is provided. 2a is formed.

【0028】なお、開口部2aを中央部1aを外囲する
箇所に形成するようにしても良い。続いて、開口部2a
が形成されたシリコン酸化膜2をマスクとして、ボロン
(B)等のp型不純物をデポジション及び熱拡散または
イオン注入及びアニール処理を行うことにより高濃度不
純物領域としてのp+型埋込犠牲層3を形成し(図1
(a),図2(a),図3(a))、シリコン酸化膜2
をエッチング除去する。
The opening 2a may be formed at a location surrounding the center 1a. Subsequently, the opening 2a
Using the silicon oxide film 2 on which is formed as a mask, a p-type impurity such as boron (B) is deposited and thermally diffused or ion-implanted and annealed to perform a p + -type buried sacrificial layer 3 as a high-concentration impurity region. (Fig. 1
(A), FIG. 2 (a), FIG. 3 (a)), silicon oxide film 2
Is removed by etching.

【0029】なお、本実施形態においては、p+型埋込
犠牲層3をシリコン基板1に形成するようにしたが、リ
ン(P)等のn型不純物をデポジション及び熱拡散また
はイオン注入及びアニール処理を行うことによりn+型
埋込犠牲層を形成するようにしても良い。
In the present embodiment, the p + -type buried sacrificial layer 3 is formed on the silicon substrate 1, but n-type impurities such as phosphorus (P) are deposited and thermally diffused or ion-implanted and annealed. The n + type buried sacrificial layer may be formed by performing the processing.

【0030】また、p+型埋込犠牲層3は、中央部1a
の外縁の全体から延びてその部分を完全に包囲するよう
になっていても、あるいは外縁の一部分から延びても良
い。全体から延びる場合は、p+型埋込犠牲層3は環状
形態であって良く、例えば中央部1aが円形であり、p
+型埋込犠牲層3がそれと同心の円により形成される同
心円と中心部1aとの間の環状部分であったり、中央部
1aが内側正方形であり、p+型埋込犠牲層3がそれと
同心かつ向きが同じ外側正方形により形成され、内側正
方形と外側正方形との間の環状部分であって良い。ま
た、p+型埋込犠牲層3は、円形の中央部1aと外側正
方形との間の部分またはその逆の組み合わせにより形成
される部分であっても良く、更に、正方形の代わりに長
方形を、円形の変わりに楕円形を用いても良い。
The p + type buried sacrificial layer 3 has a central portion 1a.
May extend from the entire outer edge of the to completely surround the portion, or may extend from a portion of the outer edge. When extending from the whole, the p + -type buried sacrificial layer 3 may have an annular shape, for example, the central portion 1a is circular and p
The + type embedded sacrificial layer 3 is an annular portion between a concentric circle formed by a circle concentric with the central portion 1a and the central portion 1a is an inner square, and the p + type embedded sacrificial layer 3 is concentric with the central portion 1a. And it may be formed by the outer square having the same orientation, and may be an annular portion between the inner square and the outer square. Further, the p + -type buried sacrificial layer 3 may be a portion formed by a portion between the circular central portion 1a and the outer square or a portion formed by a combination of the opposite portions. Alternatively, an elliptical shape may be used.

【0031】また、p+型埋込犠牲層3が、中心部1a
の外縁の一部分から延びる場合、p+型埋込犠牲層3
は、中央部1aの周囲で等しい角度(例えば90゜)の
間隔で離れた実質的に長尺の層であって良く、90゜の
場合、p+型埋込犠牲層3は中央部1aにおいて相互に
対向する4本のビーム形態(即ち、中央部1aで十字に
交差する形態)となる。換言すれば、p+型埋込犠牲層
3は中央部1aから放射状に延びて良く、その数は限定
されない。
The p + type buried sacrificial layer 3 has a central portion 1a.
When extending from a part of the outer edge of the p + type buried sacrificial layer 3
May be substantially elongated layers spaced at equal angles (eg, 90 °) around the central portion 1a, in which case the p + -type buried sacrificial layer 3 is Are formed (ie, cross at the center 1a). In other words, the p + type buried sacrificial layer 3 may extend radially from the central portion 1a, and the number thereof is not limited.

【0032】次に、シリコン基板1のp+型埋込犠牲層
3形成面側(以下、この面側を表面という)に、加速度
印加時に撓む後述する撓み部11に相当する厚さでn型
のエピタキシャル層4を形成し、両面に減圧CVD法,
パイロジェニック酸化等によりシリコン酸化膜5を形成
し、減圧CVD法等によりシリコン酸化膜5上にシリコ
ン窒化膜6を形成し、シリコン基板1の裏面側の、後述
する重り部12の外周縁に対応する箇所のシリコン酸化
膜5/シリコン窒化膜6をエッチング除去することによ
り、開口部7を形成する(図1(b),図2(b),図
3(b))。
Next, on the surface of the silicon substrate 1 on which the p + -type buried sacrificial layer 3 is formed (hereinafter, this surface is referred to as the surface), an n-type is formed with a thickness corresponding to a later-described bending portion 11 which bends when an acceleration is applied. The epitaxial layer 4 is formed on both sides,
A silicon oxide film 5 is formed by pyrogenic oxidation or the like, and a silicon nitride film 6 is formed on the silicon oxide film 5 by a low-pressure CVD method or the like, and corresponds to an outer peripheral edge of a later-described weight portion 12 on the back surface of the silicon substrate 1. The opening 7 is formed by etching and removing the silicon oxide film 5 / silicon nitride film 6 at the portion to be formed (FIGS. 1 (b), 2 (b), 3 (b)).

【0033】なお、本実施形態においては、シリコン酸
化膜5/シリコン窒化膜6を形成するようにしたが、こ
れに限定される必要はなく、シリコン窒化膜6のみ形成
しても良い。但し、シリコン酸化膜5/シリコン窒化膜
6を形成することにより、各膜の内部応力を圧縮,引っ
張り(または逆)として後述する梁部11aの反りを低
減することが可能となる。
In this embodiment, the silicon oxide film 5 / silicon nitride film 6 is formed. However, the present invention is not limited to this, and only the silicon nitride film 6 may be formed. However, by forming the silicon oxide film 5 / silicon nitride film 6, the internal stress of each film can be compressed and pulled (or reversed) to reduce the warpage of the beam portion 11a described later.

【0034】次に、開口部7が形成されたシリコン酸化
膜5/シリコン窒化膜6をマスクとして、水酸化カリウ
ム(KOH)溶液等のアルカリ系のエッチャントを用い
てシリコン基板1の異方性エッチングをp+型埋込犠牲
層3に達するまで行うことにより切り込み部8を形成す
る(図1(c),図2(c))。
Next, using the silicon oxide film 5 / silicon nitride film 6 having the opening 7 formed therein as a mask, anisotropic etching of the silicon substrate 1 using an alkaline etchant such as a potassium hydroxide (KOH) solution. Is performed until reaching the p + -type buried sacrificial layer 3 to form the cut portion 8 (FIGS. 1C and 2C).

【0035】次に、切り込み部8からエッチャントを導
入して、全方向にてエッチングする等方性エッチングで
もってp+型埋込犠牲層3を除去して切り込み溝9を形
成するとともに、エピタキシャル層4から成る枠状のフ
レーム10と、両端(梁部11a)がフレーム10に支
持されたエピタキシャル層4から成る撓み部11と、撓
み部11の中央部に中央部12aが支持されたシリコン
基板1から成る重り部12と、重り部12を囲むととも
にフレーム10の下面側(シリコン基板1とエピタキシ
ャル層4との接合面側)を支持するシリコン基板1から
成る支持部材13とを形成する。
Next, an etchant is introduced from the cut portion 8, the p + -type buried sacrificial layer 3 is removed by isotropic etching for etching in all directions to form a cut groove 9, and the epitaxial layer 4 is formed. Frame 10 composed of: a flexible portion 11 composed of an epitaxial layer 4 having both ends (beam portions 11a) supported by the frame 10; and a silicon substrate 1 having a central portion 12a supported by a central portion of the flexible portion 11. And a supporting member 13 made of the silicon substrate 1 surrounding the weight portion 12 and supporting the lower surface side of the frame 10 (the joint surface side between the silicon substrate 1 and the epitaxial layer 4).

【0036】このとき、等方性エッチングのエッチング
速度は、不純物濃度の低いエピタキシャル層4に比較し
てp+型埋込犠牲層3の方が速く、選択的にエピタキシ
ャル層4のみが残ることになり、p+型埋込犠牲層3の
みを選択的に除去することができる。
At this time, the etching rate of the isotropic etching is higher in the p + -type buried sacrificial layer 3 than in the epitaxial layer 4 having a low impurity concentration, and only the epitaxial layer 4 remains selectively. , P + -type buried sacrificial layer 3 can be selectively removed.

【0037】なお、本実施形態においては、等方性エッ
チングを行うエッチャントとしてフッ酸等から成る酸性
溶液(50%フッ酸水溶液:69%硝酸水溶液:酢酸=
1:1〜3:8の体積基準)を使用している。
In this embodiment, as an etchant for performing isotropic etching, an acidic solution composed of hydrofluoric acid or the like (50% hydrofluoric acid aqueous solution: 69% nitric acid aqueous solution: acetic acid =
1: 1 to 3: 8).

【0038】次に、表面側のシリコン窒化膜9上に金属
配線14,上部ストッパ接合電極15,可動電極16及
び電極パッド17を金(Au)で形成する(図1
(d),図2(d),図3(c))。この時、下地層と
の密着性を高めるためクロム(Cr)膜等を介して金属
配線14,上部ストッパ接合電極15,可動電極16及
び電極パッド17を形成しても良い。また、金属配線1
4,上部ストッパ接合電極15,可動電極16及び電極
パッド17としてアルミニウム(Al)を用いても良
い。更に、金属配線14,上部ストッパ接合電極15,
可動電極16及び電極パッド17の形成方法として、蒸
着またはスパッタリング等を行うことにより金属層を形
成し、フォトリソグラフィ技術及びエッチング技術を用
いて所定形状にパターニングする方法や、予め金属配線
14,上部ストッパ接合電極15,可動電極16及び電
極パッド17形成個所以外にレジスト等を形成した後、
蒸着またはスパッタリング等を行うことにより金属層を
形成し、レジスト等を除去する方法、所謂リフトオフ法
等がある。
Next, metal wiring 14, upper stopper bonding electrode 15, movable electrode 16 and electrode pad 17 are formed of gold (Au) on silicon nitride film 9 on the front side (FIG. 1).
(D), FIG. 2 (d), FIG. 3 (c)). At this time, the metal wiring 14, the upper stopper bonding electrode 15, the movable electrode 16 and the electrode pad 17 may be formed via a chromium (Cr) film or the like in order to enhance the adhesion to the underlying layer. Also, metal wiring 1
4. Aluminum (Al) may be used for the upper stopper bonding electrode 15, the movable electrode 16, and the electrode pad 17. Further, the metal wiring 14, the upper stopper bonding electrode 15,
As a method of forming the movable electrode 16 and the electrode pad 17, a method of forming a metal layer by performing vapor deposition or sputtering or the like and patterning it into a predetermined shape by using a photolithography technique and an etching technique, or a method of previously forming a metal wiring 14, an upper stopper After a resist or the like is formed at a position other than the positions where the bonding electrode 15, the movable electrode 16 and the electrode pad 17 are formed,
There is a method of forming a metal layer by performing vapor deposition or sputtering and removing a resist or the like, a so-called lift-off method, and the like.

【0039】次に、表面側にクロム膜,シリコン窒化
膜,フッ素樹脂等の配線保護膜18を形成し、図5に示
すように、梁部11aに隣接する箇所及びフレーム10
の内側側面の内、梁部11a形成箇所を除いた箇所に開
口部18aを形成する(図1(e),図2(e),図3
(d))。
Next, a wiring protection film 18 such as a chromium film, a silicon nitride film, and a fluororesin is formed on the front surface side, and as shown in FIG.
An opening 18a is formed in a portion of the inner side surface excluding the portion where the beam portion 11a is formed (FIGS. 1 (e), 2 (e), 3).
(D)).

【0040】次に、開口部18aが形成された配線保護
膜18をマスクとして、反応性イオンエッチング(RI
E:Reactive Ion Etching)等によりスリット19を
形成する。この時、梁部11aに隣接する箇所のスリッ
ト19は、切り込み溝9に達するまで形成され、フレー
ム10の内側側面のスリット19は、切り込み部8に達
するまで形成される。
Next, reactive ion etching (RI) is performed using the wiring protection film 18 in which the opening 18a is formed as a mask.
E: Reactive Ion Etching) or the like is formed. At this time, the slit 19 adjacent to the beam portion 11a is formed until reaching the cut groove 9, and the slit 19 on the inner side surface of the frame 10 is formed until reaching the cut portion 8.

【0041】なお、本実施形態においては、梁部11a
に隣接する箇所及びフレーム10の内側側面に、スリッ
ト19を同時に形成するようにしたが、これに限定され
る必要はなく、フレーム10の内側側面にスリット19
を形成した後に、梁部11aに隣接する箇所にスリット
19を形成(またはその逆)するようにしてもよい。但
し、フレーム10の内側側面にスリット19を形成した
後に、梁部11aに隣接する箇所にスリット19を形成
するようにすれば、切り込み溝9がRIE等によりエッ
チングされることがない。
In this embodiment, the beam 11a is used.
The slits 19 are simultaneously formed in the portion adjacent to the frame 10 and the inner side surface of the frame 10. However, the present invention is not limited to this.
After the formation, the slit 19 may be formed at a position adjacent to the beam portion 11a (or vice versa). However, if the slits 19 are formed on the inner side surface of the frame 10 and then formed at positions adjacent to the beam portions 11a, the cut grooves 9 will not be etched by RIE or the like.

【0042】また、本実施形態においては、p+型埋込
犠牲層3をエッチング除去した後に、スリット19を形
成するようにしたが、これに限定される必要はなく、ス
リット19を形成した後にp+型埋込犠牲層3をエッチ
ング除去するようにしても良い。
In the present embodiment, the slit 19 is formed after the p + type buried sacrificial layer 3 is removed by etching. However, the present invention is not limited to this. The mold embedded sacrificial layer 3 may be removed by etching.

【0043】また、エピタキシャル層4のスリット19
形成箇所に、p型あるいはn型不純物のデポジション及
び熱拡散またはイオン注入及びアニール処理により、予
めp+型埋込犠牲層3に連接する高濃度連接層を形成す
るようにすれば、さらに精度良くスリット19を形成す
ることができる。この場合、高濃度連接層とp+型埋込
犠牲層3とを連続してエッチング除去することができる
ので、工程数を増やすことなく切り込み溝9及びスリッ
ト19を形成することができる。
Further, the slit 19 of the epitaxial layer 4
If a high-concentration connection layer connected to the p + -type buried sacrificial layer 3 is formed in advance by deposition of p-type or n-type impurities and thermal diffusion or ion implantation and annealing at the formation location, the accuracy can be further improved. A slit 19 can be formed. In this case, the high-concentration connection layer and the p + -type buried sacrificial layer 3 can be continuously removed by etching, so that the cut groove 9 and the slit 19 can be formed without increasing the number of steps.

【0044】ここで、梁部11aと撓み部11の中央部
との境界及び梁部11aとフレーム10との境界は、応
力の集中を避けるためにエッジが曲線(アール)形状と
なるスリット19を形成することが望ましい。
Here, the boundary between the beam portion 11a and the center portion of the bending portion 11 and the boundary between the beam portion 11a and the frame 10 are provided with slits 19 whose edges have a curved shape in order to avoid stress concentration. It is desirable to form.

【0045】最後に、表面の配線保護膜18及び裏面の
シリコン酸化膜5/シリコン窒化膜6をエッチングによ
り除去し(図1(f),図2(f),図3(e))、重
り部12に対応する箇所に凹部20aを有する下部スト
ッパ20を陽極接合等により支持部材13に接合し、重
り部12に対応する箇所に凹部21aを有し、可動電極
16に対向するように形成された固定電極22を有する
上部ストッパ21を上部ストッパ接合電極15に陽極接
合等により接合する(図1(g),図2(g),図3
(f))。ここで、上部ストッパ21には、固定電極2
2及び電極パッド17とコンタクトをとるためのコンタ
クトホール23が形成されている。
Finally, the wiring protection film 18 on the front surface and the silicon oxide film 5 / silicon nitride film 6 on the rear surface are removed by etching (FIGS. 1F, 2F and 3E), and the weight is removed. A lower stopper 20 having a concave portion 20a at a position corresponding to the portion 12 is joined to the support member 13 by anodic bonding or the like, has a concave portion 21a at a position corresponding to the weight portion 12, and is formed so as to face the movable electrode 16. The upper stopper 21 having the fixed electrode 22 is bonded to the upper stopper bonding electrode 15 by anodic bonding or the like (FIGS. 1 (g), 2 (g), 3).
(F)). Here, the fixed electrode 2 is provided on the upper stopper 21.
2 and a contact hole 23 for making contact with the electrode pad 17 are formed.

【0046】なお、本実施形態においては、スリット1
9を形成した後に下部ストッパ20を支持部材13に接
合するようにしたが、これに限定される必要はなく、下
部ストッパ20を支持部材13に接合した後にスリット
19を形成するようにしても良い。
In this embodiment, the slit 1
Although the lower stopper 20 is joined to the support member 13 after the formation of 9, the slit is not limited to this, and the slit 19 may be formed after the lower stopper 20 is joined to the support member 13. .

【0047】また、本実施形態においては、図4に示す
ように、梁部11aに隣接する箇所及びフレーム10の
内側側面にスリット19を形成するようにしたが、これ
に限定される必要はなく、例えば、図6に示すように、
撓み部11とフレーム10との間のエピタキシャル層4
をエッチング除去してスリットを形成するようにしても
良い。この場合、可動電極16は、重り部12の上面側
(エピタキシャル層4形成面側)に形成されることにな
る。
Further, in the present embodiment, as shown in FIG. 4, the slit 19 is formed at a position adjacent to the beam portion 11a and on the inner side surface of the frame 10, but the present invention is not limited to this. For example, as shown in FIG.
Epitaxial layer 4 between flexure 11 and frame 10
May be removed by etching to form a slit. In this case, the movable electrode 16 is formed on the upper surface side (the surface on which the epitaxial layer 4 is formed) of the weight portion 12.

【0048】本実施形態に係る半導体加速度センサの製
造方法にあっては、重り部12の外周縁がシリコン基板
1の裏面からの異方性エッチングにより形成され、撓み
部11がシリコン基板1の中央部1aを外囲して設けら
れたp+型埋込犠牲層3を等方性エッチングにて除去す
ることにより形成され、p+型埋込犠牲層3がシリコン
基板1やエピタキシャル層4と比べてエッチング速度が
速いのでp+型埋込犠牲層3のエッチング除去の際にエ
ピタキシャル層4があまりエッチングされることがな
く、撓み部11の厚さを精度良く形成することができ、
感度ばらつきの少ない両持ち梁構造の半導体加速度セン
サを安定して製造することができる。
In the method of manufacturing the semiconductor acceleration sensor according to the present embodiment, the outer peripheral edge of the weight portion 12 is formed by anisotropic etching from the back surface of the silicon substrate 1, and the bent portion 11 is formed at the center of the silicon substrate 1. The p + -type buried sacrificial layer 3 provided around the portion 1a is formed by removing the p + -type buried sacrificial layer 3 by isotropic etching, and the p + -type buried sacrificial layer 3 is etched compared to the silicon substrate 1 and the epitaxial layer 4. Since the speed is high, the epitaxial layer 4 is not etched so much when the p + type buried sacrificial layer 3 is removed by etching, and the thickness of the bent portion 11 can be formed with high accuracy.
A semiconductor acceleration sensor having a double-supported beam structure with little variation in sensitivity can be manufactured stably.

【0049】また、p+型埋込犠牲層3をエッチング除
去して切り込み溝19を形成したので、重り部12によ
り与えられる撓み部11の撓みが梁部11aに集中し
て、可動電極16及び固定電極22により構成される静
電容量の変化率が大きくなり、感度を向上させることが
できる。
Further, since the p + type buried sacrificial layer 3 is removed by etching to form the cut groove 19, the bending of the bending portion 11 given by the weight portion 12 is concentrated on the beam portion 11a, and the movable electrode 16 and the fixed electrode 11 are fixed. The rate of change of the capacitance formed by the electrodes 22 increases, and the sensitivity can be improved.

【0050】また、スリット19を梁部11aに隣接す
る箇所及びフレーム10の内側側面(梁部11a形成箇
所を除く)にのみ形成するようにしたので、重り部12
の上面側のエピタキシャル層4をも重り部として用いる
ことができ、重り部12の体積を増やして重り部12の
質量を増すことができ、感度を向上させることができ
る。
Further, since the slit 19 is formed only at the portion adjacent to the beam portion 11a and on the inner side surface of the frame 10 (excluding the portion where the beam portion 11a is formed), the weight portion 12 is formed.
The upper surface side of the epitaxial layer 4 can also be used as a weight portion, the volume of the weight portion 12 can be increased, the mass of the weight portion 12 can be increased, and the sensitivity can be improved.

【0051】なお、本実施形態において、2本の梁部1
1aに金属配線14を形成するようにしたが、例えば図
7に示すように、4本の金属配線14を、重り部12の
重心を通り、センサに垂直な中心線に対して回転対称に
配置するようにすれば、4本の梁部11a上に均等に金
属配線14が形成されることになり、熱歪みが均等に加
わり、オフセットの生じにくい構造とすることができ
る。
In this embodiment, the two beams 1
Although the metal wirings 14 are formed in 1a, for example, as shown in FIG. 7, four metal wirings 14 are arranged rotationally symmetrically with respect to a center line passing through the center of gravity of the weight portion 12 and perpendicular to the sensor. By doing so, the metal wirings 14 are formed evenly on the four beam portions 11a, so that a structure in which thermal distortion is evenly applied and an offset hardly occurs can be obtained.

【0052】また、本実施形態において、重り部12の
底面(エピタキシャル層4形成面と異なる面側)をエッ
チングして重り部12の厚さを薄くするようにすればフ
ラットな下部ストッパを用いることができ、下部ストッ
パに凹部を形成する工程が不要になり、コストを低減す
ることができる。
In the present embodiment, if the bottom surface of the weight portion 12 (on the side different from the surface on which the epitaxial layer 4 is formed) is etched to reduce the thickness of the weight portion 12, a flat lower stopper may be used. Therefore, the step of forming the concave portion in the lower stopper becomes unnecessary, and the cost can be reduced.

【0053】また、本実施形態においては、4本の梁部
11aを形成するようにしたが、これに限定される必要
はなく、8本梁,12本梁等何本の梁部を形成しても良
い。
In this embodiment, four beam portions 11a are formed. However, the present invention is not limited to this. Any number of beam portions such as eight beams and twelve beams are formed. May be.

【0054】また、本実施形態において、シリコン窒化
膜を配線保護膜18として用いる場合、表面のシリコン
窒化膜6を形成しなくても良い。この場合、予め電極パ
ッド17上の配線保護膜18をエッチングにより薄くし
ておき、p+型埋込犠牲層3のエッチング除去後に配線
保護膜18の全面エッチングを行い、電極パッド17が
露出した段階でエッチングを止めるようにすれば電極パ
ッド17以外の箇所はシリコン窒化膜に覆われることに
なり、耐湿性を向上させることができる。
In the present embodiment, when a silicon nitride film is used as the wiring protection film 18, the silicon nitride film 6 on the surface does not have to be formed. In this case, the wiring protection film 18 on the electrode pad 17 is previously thinned by etching, and the entire surface of the wiring protection film 18 is etched after the p + type buried sacrificial layer 3 is removed by etching. If the etching is stopped, portions other than the electrode pads 17 will be covered with the silicon nitride film, and the moisture resistance can be improved.

【0055】ここで、p+型埋込犠牲層3を形成した後
に、エピタキシャル層4を形成する際に、エピタキシャ
ル成長開始当初はシリコン基板1の表面は完全に露出し
ているので、p+型埋込犠牲層3中の不純物がエピタキ
シャル層4を形成する雰囲気中に逃げ出して、エピタキ
シャル成長時に同時に取り込まれるという問題がある。
この現象は一般的にオートドーピングと呼ばれている
が、これは当然p+型埋込犠牲層3の不純物濃度が高く
なるほどその程度は大きくなり、p+型埋込犠牲層3の
不純物濃度が特に高い場合には、オートドーピングによ
ってシリコン基板1とエピタキシャル層4との界面付近
において、設計上はp+型不純物領域が形成されないは
ずの領域でもp+型不純物領域である反転層が形成され
てしまう。この問題を解決する方法としては、シリコン
基板1の表面近傍のp+型埋込犠牲層3の不純物濃度を
低くする方法がある。その方法としては、例えば以下に
示す3つの方法がある。
Here, when the epitaxial layer 4 is formed after the formation of the p + -type buried sacrificial layer 3, the surface of the silicon substrate 1 is completely exposed at the beginning of the epitaxial growth. There is a problem that impurities in the layer 3 escape into the atmosphere in which the epitaxial layer 4 is formed and are simultaneously taken in during the epitaxial growth.
This phenomenon is generally called auto-doping. However, as the impurity concentration of the p + -type buried sacrificial layer 3 becomes higher, the degree of the phenomenon becomes larger, and the impurity concentration of the p + -type buried sacrificial layer 3 becomes particularly high. In this case, an inversion layer that is a p + -type impurity region is formed by auto-doping near the interface between the silicon substrate 1 and the epitaxial layer 4 even in a region where the p + -type impurity region should not be formed by design. As a method of solving this problem, there is a method of lowering the impurity concentration of the p + -type buried sacrificial layer 3 near the surface of the silicon substrate 1. For example, there are the following three methods.

【0056】(1)開口部が形成されたシリコン酸化膜
をマスクとしてデポジション及び熱拡散を行い、ウェッ
ト酸化またはパイロジェニック酸化を行うことにより開
口部形成箇所にシリコン酸化膜を形成する。このとき、
シリコン酸化膜中にp+型埋込犠牲層のシリコン基板表
面近傍の不純物が取り込まれることになる。
(1) Deposition and thermal diffusion are performed using the silicon oxide film with the opening formed as a mask, and wet oxidation or pyrogenic oxidation is performed to form a silicon oxide film at the position where the opening is formed. At this time,
Impurities near the surface of the silicon substrate of the p + type buried sacrificial layer are taken into the silicon oxide film.

【0057】(2)開口部が形成されたシリコン酸化膜
をマスクとして、シリコン基板に直接的にイオン注入及
びアニール処理を行う。ここで、イオン注入直後の不純
物の分布のピークは、チャネリング効果によって注入面
よりも少し深い所に現れることが知られており、この距
離は、不純物の種類と注入時の加速エネルギーによって
決まり、ピーク濃度が同じ場合で考えると、ピーク位置
が深いほどシリコン基板表面の不純物濃度は低くなる。
(2) Using the silicon oxide film with the opening formed as a mask, ion implantation and annealing are directly performed on the silicon substrate. Here, it is known that the peak of the distribution of impurities immediately after ion implantation appears a little deeper than the implantation surface due to the channeling effect, and this distance is determined by the type of impurity and the acceleration energy at the time of implantation. Assuming the same concentration, the deeper the peak position, the lower the impurity concentration on the silicon substrate surface.

【0058】(3)p+型埋込犠牲層のシリコン基板表
面近傍にp+型埋込犠牲層と逆の導電型の不純物をドー
プする。これにより、p+型埋込犠牲層の基板表面近傍
にはp型とn型の不純物が存在しているので、エピタキ
シャル層形成の際に、エピタキシャル成長の際に各々の
不純物が同時に雰囲気中に逃げ出しエピタキシャル層に
取り込まれ、両者が相殺されることになり、反転層の形
成を抑制することができる。
(3) An impurity of the conductivity type opposite to that of the p + type buried sacrificial layer is doped in the vicinity of the silicon substrate surface of the p + type buried sacrificial layer. As a result, p-type and n-type impurities are present in the vicinity of the substrate surface of the p + -type buried sacrificial layer. Therefore, when the epitaxial layer is formed, each of the impurities simultaneously escapes into the atmosphere during the epitaxial growth and epitaxially grows. It is taken into the layer, and both are offset, so that the formation of the inversion layer can be suppressed.

【0059】なお、上述の3つの方法において、p+型
埋込犠牲層の基板表面の不純物濃度としては、5×1019
cm-3以下であるのが好ましい。
In the above three methods, the impurity concentration on the substrate surface of the p + type buried sacrificial layer is 5 × 10 19
cm -3 or less.

【0060】また、上述の方法以外に、反転層の形成を
防止する方法としては、シリコン基板及びエピタキシャ
ル層の内、少なくともエピタキシャル層の不純物濃度
を、エピタキシャル成長時のオートドープによってエピ
タキシャル層に取り込まれる不純物の濃度よりも高くす
るようにすれば、取り込まれた不純物を相殺させること
ができ、反転層の形成を完全に防止することができると
ともに、シリコン基板の表面を介してエピタキシャル層
側への不純物の拡散も抑制することができる。
In addition to the above-described method, as a method for preventing the formation of the inversion layer, at least the impurity concentration of the epitaxial layer in the silicon substrate and the epitaxial layer is adjusted by the impurity doped into the epitaxial layer by autodoping during epitaxial growth. If the concentration is higher than the concentration of the impurity, the incorporated impurities can be offset, the formation of the inversion layer can be completely prevented, and the impurities can be transferred to the epitaxial layer side through the surface of the silicon substrate. Diffusion can also be suppressed.

【0061】[0061]

【発明の効果】請求項1記載の発明は、一主表面及び二
主表面を有する半導体基板の一主表面に、半導体基板の
中央部の少なくとも一部分の外縁から外側方向に延びる
高濃度不純物領域を形成する工程と、半導体基板の一主
表面上に、加速度印加時に撓む撓み部に相当する厚さで
エピタキシャル層を形成する工程と、半導体基板のエピ
タキシャル層形成面側の所定の箇所に電極及び電極に電
気的に接続される金属配線を形成する工程と、加速度印
加時に撓み部に撓みを与える重り部の外周縁に対応する
部分を半導体基板の二主表面側から異方性エッチングし
て、高濃度不純物領域に到達する切り込み部を形成する
工程と、切り込み部を介して高濃度不純物領域を等方性
エッチングにて除去し、重り部の中央部に接続して両端
がエピタキシャル層により形成されたフレームに支持さ
れた撓み部をエピタキシャル層により形成する工程とを
有するので、所望の厚さのエピタキシャル層を形成する
ことができ、また、高濃度不純物領域がエピタキシャル
層及び半導体基板に対して等方性エッチングの際のエッ
チング速度が非常に速く、エピタキシャル層が高濃度不
純物領域のエッチング除去の際にほとんどエッチングさ
れることがなく、撓み部の厚さを精度良く形成すること
ができる半導体加速度センサの製造方法を提供すること
ができた。
According to the first aspect of the present invention, a high-concentration impurity region extending outward from at least a portion of an outer edge of a central portion of a semiconductor substrate is formed on one main surface of a semiconductor substrate having one main surface and two main surfaces. A step of forming, a step of forming an epitaxial layer on one main surface of the semiconductor substrate with a thickness corresponding to a bending portion that bends when an acceleration is applied, and forming an electrode and a electrode at a predetermined position on the epitaxial layer forming surface side of the semiconductor substrate. A step of forming a metal wiring electrically connected to the electrode, and anisotropically etching the portion corresponding to the outer peripheral edge of the weight portion that bends the bent portion when applying acceleration from the two main surface sides of the semiconductor substrate, Forming a notch reaching the high-concentration impurity region; removing the high-concentration impurity region through the notch by isotropic etching; Forming a bent portion supported by the frame formed by the epitaxial layer, so that an epitaxial layer of a desired thickness can be formed, and the high-concentration impurity region is formed in the epitaxial layer and the semiconductor substrate. On the other hand, the etching rate at the time of isotropic etching is very high, the epitaxial layer is hardly etched at the time of removing the high-concentration impurity region by etching, and the thickness of the bent portion can be accurately formed. A method for manufacturing a semiconductor acceleration sensor can be provided.

【0062】請求項2記載の発明は、請求項1記載の半
導体加速度センサの製造方法において、撓み部を形成し
た後に、エピタキシャル層の所望の箇所をエッチングし
てスリットを形成する工程を設けたので、重り部によっ
て与えられる撓みが撓み部に集中し、感度を向上させる
ことができる。
According to a second aspect of the present invention, in the method of manufacturing a semiconductor acceleration sensor according to the first aspect, a step of forming a slit by forming a bent portion and then etching a desired portion of the epitaxial layer is provided. In addition, the bending provided by the weight portion is concentrated on the bending portion, and the sensitivity can be improved.

【0063】請求項3記載の発明は、請求項1または請
求項2記載の半導体加速度センサの製造方法において、
エピタキシャル層に、高濃度不純物領域に連接する不純
物濃度の高い高濃度連接層を形成する工程を設け、高濃
度連接層をエッチング除去することによりスリットを形
成するようにしたので、高濃度連接層がエピタキシャル
層に比べてエッチング速度が速いため、エピタキシャル
層があまりエッチングされず、精度良く撓み部を形成す
ることができる。
According to a third aspect of the present invention, in the method of manufacturing a semiconductor acceleration sensor according to the first or second aspect,
In the epitaxial layer, a step of forming a high-concentration connection layer having a high impurity concentration connected to the high-concentration impurity region was provided, and a slit was formed by etching and removing the high-concentration connection layer. Since the etching rate is higher than that of the epitaxial layer, the epitaxial layer is not much etched, and the bent portion can be formed with high accuracy.

【0064】請求項4記載の発明は、請求項3記載の半
導体加速度センサの製造方法において、高濃度連接層及
び高濃度不純物領域を連続してエッチング除去するよう
にしたので、工程数を増やすことなくスリットを形成す
ることができる。
According to a fourth aspect of the present invention, in the method of manufacturing a semiconductor acceleration sensor according to the third aspect, the high-concentration connecting layer and the high-concentration impurity region are continuously etched and removed, so that the number of steps is increased. Without forming a slit.

【0065】請求項5または請求項6記載の発明は、請
求項1乃至請求項4記載の半導体加速度センサの製造方
法において、高濃度不純物領域をエッチング除去する前
に、半導体基板の配線形成面側をエッチングによる侵食
から保護するクロム膜,シリコン窒化膜,フッ素樹脂等
の保護膜を形成する工程を設けたので、高濃度不純物領
域のエッチング除去の際に、電極及び金属配線がエッチ
ングにより侵食されるのを防止することができる。
According to a fifth or sixth aspect of the present invention, in the method of manufacturing a semiconductor acceleration sensor according to any one of the first to fourth aspects, before the high concentration impurity region is removed by etching, Forming a protective film such as a chromium film, a silicon nitride film, and a fluororesin that protects the electrodes from erosion due to etching, the electrodes and metal wirings are eroded by etching when the high-concentration impurity regions are removed by etching. Can be prevented.

【0066】請求項7記載の発明は、請求項1乃至請求
項6記載の半導体加速度センサの製造方法において、重
り部の厚みをエッチングにより薄くする工程を設けたの
で、フラットな形状の下部ストッパを半導体基板の二主
表面に接合することができ、コストを低減することがで
きる。
According to a seventh aspect of the present invention, in the method of manufacturing a semiconductor acceleration sensor according to the first to sixth aspects, a step of reducing the thickness of the weight portion by etching is provided. It can be joined to the two main surfaces of the semiconductor substrate, and the cost can be reduced.

【0067】請求項8記載の発明は、請求項1乃至請求
項7記載の半導体加速度センサの製造方法において、金
属配線を、重り部の重心を通り、半導体加速度センサに
垂直な中心線に対して回転対称に配置するようにしたの
で、熱歪みが均等に加わり、オフセットの生じにくい構
造とすることができる。
According to an eighth aspect of the present invention, in the method for manufacturing a semiconductor acceleration sensor according to any one of the first to seventh aspects, the metal wiring is connected to a center line passing through the center of gravity of the weight portion and perpendicular to the semiconductor acceleration sensor. Since they are arranged rotationally symmetrically, a structure in which thermal strain is evenly applied and an offset hardly occurs can be obtained.

【0068】請求項9記載の発明は、請求項1乃至請求
項8記載の半導体加速度センサの製造方法において、高
濃度不純物領域の不純物濃度を、半導体基板の一主表面
で低くしたので、エピタキシャル成長開始当初に高濃度
不純物領域から雰囲気中に逃げ出す不純物の量を少なく
することができ、オートドーピングによる反転層の形成
や、エピタキシャル層への不純物の拡散を抑制すること
のできる。
According to a ninth aspect of the present invention, in the method of manufacturing a semiconductor acceleration sensor according to any one of the first to eighth aspects, the impurity concentration of the high-concentration impurity region is reduced on one main surface of the semiconductor substrate. Initially, the amount of impurities that escape from the high-concentration impurity region into the atmosphere can be reduced, and the formation of an inversion layer by autodoping and the diffusion of impurities into the epitaxial layer can be suppressed.

【0069】請求項10記載の発明は、請求項9記載の
半導体加速度センサの製造方法において、高濃度不純物
領域における半導体基板の一主表面の不純物濃度を、5
×101 9cm-3以下としたので、エピタキシャル成長開始当
初に高濃度不純物領域から雰囲気中に逃げ出す不純物の
量を少なくすることができ、オートドーピングによる反
転層の形成や、エピタキシャル層への不純物の拡散を抑
制することができる。
According to a tenth aspect of the present invention, in the method of the ninth aspect, the impurity concentration on one main surface of the semiconductor substrate in the high-concentration impurity region is set to 5%.
Since × was 10 1 9 cm -3 or less, it is possible to reduce the amount of impurities to escape into the atmosphere from the high concentration impurity regions in the epitaxial growth beginning, formation and inversion layer due to auto-doping, the impurity into the epitaxial layer Diffusion can be suppressed.

【0070】請求項11記載の発明は、請求項9または
請求項10記載の半導体加速度センサの製造方法におい
て、高濃度不純物領域を、不純物のデポジション及び熱
拡散によって形成し、ウェット酸化またはパイロジェニ
ック酸化を行うことにより、高濃度不純物領域の不純物
濃度を、半導体基板の一主表面で低くしたので、エピタ
キシャル成長開始当初に高濃度不純物領域から雰囲気中
に逃げ出す不純物の量を少なくすることができ、オート
ドーピングによる反転層の形成や、エピタキシャル層へ
の不純物の拡散を抑制することができる。
According to an eleventh aspect of the present invention, in the method for manufacturing a semiconductor acceleration sensor according to the ninth or tenth aspect, the high-concentration impurity region is formed by impurity deposition and thermal diffusion, and is wet oxidized or pyrogenic. By performing the oxidation, the impurity concentration of the high-concentration impurity region is reduced on one main surface of the semiconductor substrate, so that the amount of impurities that escape from the high-concentration impurity region into the atmosphere at the beginning of epitaxial growth can be reduced. Formation of an inversion layer by doping and diffusion of impurities into the epitaxial layer can be suppressed.

【0071】請求項12記載の発明は、請求項9または
請求項10記載の半導体加速度センサの製造方法におい
て、高濃度不純物領域を、半導体基板の一主表面に直
接、不純物のイオン注入及びアニール処理を行うことに
より、半導体基板の一主表面で不純物濃度が低い高濃度
不純物領域を形成するようにしたので、エピタキシャル
成長開始当初に高濃度不純物領域から雰囲気中に逃げ出
す不純物の量を少なくすることができ、オートドーピン
グによる反転層の形成や、エピタキシャル層への不純物
の拡散を抑制することができる。
According to a twelfth aspect of the present invention, in the method for manufacturing a semiconductor acceleration sensor according to the ninth or tenth aspect, the high-concentration impurity region is directly ion-implanted and annealed in one main surface of the semiconductor substrate. Is performed, a high-concentration impurity region having a low impurity concentration is formed on one main surface of the semiconductor substrate, so that the amount of impurities that escape from the high-concentration impurity region into the atmosphere at the beginning of epitaxial growth can be reduced. In addition, it is possible to suppress formation of an inversion layer by auto doping and diffusion of impurities into the epitaxial layer.

【0072】請求項13記載の発明は、請求項9または
請求項10記載の半導体加速度センサの製造方法におい
て、高濃度不純物領域を形成した後に、高濃度不純物領
域における半導体基板の一主表面に、高濃度不純物領域
の導電型と逆の導電型の不純物をドープするようにした
ので、エピタキシャル成長の際に第一導電型及び第二導
電型の不純物が同時に雰囲気中に逃げ出してエピタキシ
ャル層に取り込まれることになり、両者が相殺されて反
転層の形成を抑えることができ、また同時に、エピタキ
シャル層への不純物の拡散を抑制することができる。
According to a thirteenth aspect of the present invention, in the method for manufacturing a semiconductor acceleration sensor according to the ninth or tenth aspect, after forming the high-concentration impurity region, one main surface of the semiconductor substrate in the high-concentration impurity region is provided. Since the impurity of the conductivity type opposite to the conductivity type of the high-concentration impurity region is doped, the impurities of the first conductivity type and the second conductivity type simultaneously escape into the atmosphere during the epitaxial growth and are taken into the epitaxial layer. Thus, the two are cancelled, and the formation of the inversion layer can be suppressed, and at the same time, the diffusion of impurities into the epitaxial layer can be suppressed.

【0073】請求項14記載の発明は、請求項9乃至請
求項13記載の半導体加速度センサの製造方法におい
て、半導体基板及びエピタキシャル層の内、少なくとも
エピタキシャル層の不純物濃度を、エピタキシャル成長
時のオートドープによってエピタキシャル層に取り込ま
れる不純物濃度の最大値よりも高くしたので、第一導電
型及び第二導電型の不純物を相殺させることができ、反
転層の形成を完全に防ぐことができる。
According to a fourteenth aspect of the present invention, in the method for manufacturing a semiconductor acceleration sensor according to the ninth to thirteenth aspects, the impurity concentration of at least the epitaxial layer of the semiconductor substrate and the epitaxial layer is adjusted by autodoping during epitaxial growth. Since the impurity concentration taken into the epitaxial layer is higher than the maximum value, the impurities of the first conductivity type and the second conductivity type can be offset, and the formation of the inversion layer can be completely prevented.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の一実施形態に係る半導体加速度センサ
の製造工程を示す略断面図である。
FIG. 1 is a schematic sectional view showing a manufacturing process of a semiconductor acceleration sensor according to one embodiment of the present invention.

【図2】本実施形態に係る半導体加速度センサの製造工
程を示す略断面図である。
FIG. 2 is a schematic sectional view illustrating a manufacturing process of the semiconductor acceleration sensor according to the embodiment.

【図3】本実施形態に係る半導体加速度センサの製造工
程を示す略断面図である。
FIG. 3 is a schematic sectional view illustrating a manufacturing process of the semiconductor acceleration sensor according to the embodiment.

【図4】本実施形態に係る半導体加速度センサの一部破
断した状態を示す略斜視図である。
FIG. 4 is a schematic perspective view showing a partially broken state of the semiconductor acceleration sensor according to the embodiment.

【図5】本実施形態に係る半導体加速度センサの上面か
ら見た状態を示す略平面図である。
FIG. 5 is a schematic plan view showing a state of the semiconductor acceleration sensor according to the embodiment as viewed from above.

【図6】本発明の他の実施形態に係る半導体加速度セン
サの一部破断した状態を示す略斜視図である。
FIG. 6 is a schematic perspective view showing a partially broken state of a semiconductor acceleration sensor according to another embodiment of the present invention.

【図7】本実施形態に係る半導体加速度センサの上面か
ら見た状態を示す略平面図である。
FIG. 7 is a schematic plan view showing a state of the semiconductor acceleration sensor according to the embodiment as viewed from above.

【図8】従来例に係る半導体加速度センサの製造工程を
示す略断面図である。
FIG. 8 is a schematic sectional view showing a manufacturing process of a semiconductor acceleration sensor according to a conventional example.

【符号の説明】[Explanation of symbols]

1 シリコン基板 1a 中央部 2 シリコン酸化膜 2a 開口部 3 p+型埋込犠牲層 4 エピタキシャル層 5 シリコン酸化膜 6 シリコン窒化膜 7 開口部 8 切り込み部 9 切り込み溝 10 フレーム 11 撓み部 11a 梁部 12 重り部 12a 中央部 13 支持部材 14 金属配線 15 上部ストッパ接合電極 16 可動電極 17 電極パッド 18 配線保護膜 19 スリット 20 下部ストッパ 20a 凹部 21 上部ストッパ 21a 凹部 22 固定電極 23 コンタクトホール 24a,24b シリコン基板 25 シリコン窒化膜 25a,25b 開口部 26a,26b 凹部 27 ピエゾ抵抗 28 拡散敗戦 29 保護膜 DESCRIPTION OF SYMBOLS 1 Silicon substrate 1a Central part 2 Silicon oxide film 2a Opening 3 p + type buried sacrificial layer 4 Epitaxial layer 5 Silicon oxide film 6 Silicon nitride film 7 Opening 8 Notch 9 Cut groove 10 Frame 11 Flexure 11a Beam 12 Weight Part 12a central part 13 supporting member 14 metal wiring 15 upper stopper bonding electrode 16 movable electrode 17 electrode pad 18 wiring protective film 19 slit 20 lower stopper 20a concave part 21 upper stopper 21a concave part 22 fixed electrode 23 contact hole 24a, 24b silicon substrate 25 silicon Nitride film 25a, 25b Opening 26a, 26b Depression 27 Piezoresistor 28 Diffusion defeat 29 Protective film

Claims (14)

【特許請求の範囲】[Claims] 【請求項1】 一主表面及び二主表面を有する半導体基
板の一主表面に、該半導体基板の中央部の少なくとも一
部分の外縁から外側方向に延びる高濃度不純物領域を形
成する工程と、前記半導体基板の一主表面上に、加速度
印加時に撓む撓み部に相当する厚さでエピタキシャル層
を形成する工程と、前記半導体基板の該エピタキシャル
層形成面側の所定の箇所に電極及び該電極に電気的に接
続される金属配線を形成する工程と、加速度印加時に前
記撓み部に撓みを与える重り部の外周縁に対応する部分
を前記半導体基板の二主表面側から異方性エッチングし
て、前記高濃度不純物領域に到達する切り込み部を形成
する工程と、該切り込み部を介して前記高濃度不純物領
域を等方性エッチングにて除去し、前記重り部の中央部
に接続して両端が前記エピタキシャル層により形成され
たフレームに支持された撓み部をエピタキシャル層によ
り形成する工程とを有する半導体加速度センサの製造方
法。
A step of forming a high-concentration impurity region extending outwardly from an outer edge of at least a part of a central portion of the semiconductor substrate on one main surface of the semiconductor substrate having one main surface and two main surfaces; Forming an epitaxial layer on one main surface of the substrate with a thickness corresponding to a bending portion that bends when an acceleration is applied; and forming an electrode at a predetermined position on the epitaxial layer forming surface side of the semiconductor substrate and electrically connecting the electrode to the electrode. Forming a metal wiring to be electrically connected, and anisotropically etching the portion corresponding to the outer peripheral edge of the weight portion that gives flexure to the flexure portion when applying acceleration from the two main surface sides of the semiconductor substrate, Forming a cut portion reaching the high-concentration impurity region; removing the high-concentration impurity region through the cut portion by isotropic etching; connecting to the center of the weight portion; Forming a bent portion supported by a frame formed by the epitaxial layer using the epitaxial layer.
【請求項2】 前記撓み部を形成した後に、前記エピタ
キシャル層の所望の箇所をエッチングしてスリットを形
成する工程を設けたことを特徴とする請求項1記載の半
導体加速度センサの製造方法。
2. The method according to claim 1, further comprising the step of forming a slit by etching a desired portion of the epitaxial layer after forming the bending portion.
【請求項3】 前記エピタキシャル層に、前記高濃度不
純物領域に連接する不純物濃度の高い高濃度連接層を形
成する工程を設け、該高濃度連接層をエッチング除去す
ることにより前記スリットを形成するようにしたことを
特徴とする請求項1または請求項2記載の半導体加速度
センサの製造方法。
3. A step of forming a high-concentration connection layer having a high impurity concentration connected to the high-concentration impurity region in the epitaxial layer, and forming the slit by etching away the high-concentration connection layer. The method for manufacturing a semiconductor acceleration sensor according to claim 1 or 2, wherein
【請求項4】 前記高濃度連接層及び高濃度不純物領域
を連続してエッチング除去するようにしたことを特徴と
する請求項3記載の半導体加速度センサの製造方法。
4. The method for manufacturing a semiconductor acceleration sensor according to claim 3, wherein said high-concentration connecting layer and said high-concentration impurity region are continuously removed by etching.
【請求項5】 前記高濃度不純物領域をエッチング除去
する前に、前記半導体基板の配線形成面側をエッチング
による侵食から保護する保護膜を形成する工程を設けた
ことを特徴とする請求項1乃至請求項4記載の半導体加
速度センサの製造方法。
5. The method according to claim 1, further comprising a step of forming a protective film for protecting the wiring formation surface side of the semiconductor substrate from erosion due to etching before the high-concentration impurity region is removed by etching. A method for manufacturing a semiconductor acceleration sensor according to claim 4.
【請求項6】 前記保護膜として、クロム膜,シリコン
窒化膜またはフッ素樹脂を用いたことを特徴とする請求
項5記載の半導体加速度センサの製造方法。
6. The method according to claim 5, wherein a chromium film, a silicon nitride film, or a fluororesin is used as the protective film.
【請求項7】 前記重り部の厚みをエッチングにより薄
くする工程を設けたことを特徴とする請求項1乃至請求
項6記載の半導体加速度センサの製造方法。
7. The method for manufacturing a semiconductor acceleration sensor according to claim 1, further comprising a step of reducing the thickness of said weight portion by etching.
【請求項8】 前記金属配線を、前記重り部の重心を通
り、前記半導体加速度センサに垂直な中心線に対して回
転対称に配置するようにしたことを特徴とする請求項1
乃至請求項7記載の半導体加速度センサの製造方法。
8. The semiconductor device according to claim 1, wherein the metal wiring is arranged symmetrically with respect to a center line passing through a center of gravity of the weight portion and perpendicular to the semiconductor acceleration sensor.
A method for manufacturing a semiconductor acceleration sensor according to claim 7.
【請求項9】 前記高濃度不純物領域の不純物濃度を、
前記半導体基板の一主表面で低くしたことを特徴とする
請求項1乃至請求項8記載の半導体加速度センサの製造
方法。
9. An impurity concentration of the high concentration impurity region,
9. The method of manufacturing a semiconductor acceleration sensor according to claim 1, wherein the first surface of the semiconductor substrate is lowered.
【請求項10】 前記高濃度不純物領域における前記半
導体基板の一主表面の不純物濃度を、5×1019cm-3以下
としたことを特徴とする請求項9記載の半導体加速度セ
ンサの製造方法。
10. The method of manufacturing a semiconductor acceleration sensor according to claim 9, wherein an impurity concentration in one main surface of said semiconductor substrate in said high-concentration impurity region is set to 5 × 10 19 cm −3 or less.
【請求項11】 前記高濃度不純物領域を、不純物のデ
ポジション及び熱拡散によって形成し、ウェット酸化ま
たはパイロジェニック酸化を行うことにより、前記高濃
度不純物領域の不純物濃度を、前記半導体基板の一主表
面で低くしたことを特徴とする請求項9または請求項1
0記載の半導体加速度センサの製造方法。
11. The high-concentration impurity region is formed by deposition and thermal diffusion of an impurity, and by performing wet oxidation or pyrogenic oxidation, the impurity concentration of the high-concentration impurity region is reduced by one of the semiconductor substrates. The surface is lowered at the surface thereof.
0. A method for manufacturing a semiconductor acceleration sensor according to item 0.
【請求項12】 前記高濃度不純物領域を、前記半導体
基板の一主表面に直接、不純物のイオン注入及びアニー
ル処理を行うことにより、前記半導体基板の一主表面で
不純物濃度が低い前記高濃度不純物領域を形成するよう
にしたことを特徴とする請求項9または請求項10記載
の半導体加速度センサの製造方法。
12. The high-concentration impurity region having a low impurity concentration on one main surface of the semiconductor substrate by directly performing ion implantation and annealing of the impurity on the one main surface of the semiconductor substrate. The method for manufacturing a semiconductor acceleration sensor according to claim 9, wherein a region is formed.
【請求項13】 前記高濃度不純物領域を形成した後
に、該高濃度不純物領域における前記半導体基板の一主
表面に、前記高濃度不純物領域の導電型と逆の導電型の
不純物をドープするようにしたことを特徴とする請求項
9または請求項10記載の半導体加速度センサの製造方
法。
13. After forming the high-concentration impurity region, one main surface of the semiconductor substrate in the high-concentration impurity region is doped with an impurity having a conductivity type opposite to a conductivity type of the high-concentration impurity region. The method of manufacturing a semiconductor acceleration sensor according to claim 9, wherein the method is performed.
【請求項14】 前記半導体基板及び前記エピタキシャ
ル層の内、少なくとも前記エピタキシャル層の不純物濃
度を、エピタキシャル成長時のオートドープによって前
記エピタキシャル層に取り込まれる不純物濃度の最大値
よりも高くしたことを特徴とする請求項9乃至請求項1
3記載の半導体加速度センサの製造方法。
14. The semiconductor substrate and the epitaxial layer, wherein at least the impurity concentration of the epitaxial layer is higher than the maximum impurity concentration taken into the epitaxial layer by autodoping during epitaxial growth. Claims 9 to 1
4. The method for manufacturing a semiconductor acceleration sensor according to 3.
JP29079197A 1997-10-23 1997-10-23 Manufacturing method of semiconductor acceleration sensor Expired - Fee Related JP3493980B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP29079197A JP3493980B2 (en) 1997-10-23 1997-10-23 Manufacturing method of semiconductor acceleration sensor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP29079197A JP3493980B2 (en) 1997-10-23 1997-10-23 Manufacturing method of semiconductor acceleration sensor

Publications (2)

Publication Number Publication Date
JPH11126909A true JPH11126909A (en) 1999-05-11
JP3493980B2 JP3493980B2 (en) 2004-02-03

Family

ID=17760551

Family Applications (1)

Application Number Title Priority Date Filing Date
JP29079197A Expired - Fee Related JP3493980B2 (en) 1997-10-23 1997-10-23 Manufacturing method of semiconductor acceleration sensor

Country Status (1)

Country Link
JP (1) JP3493980B2 (en)

Also Published As

Publication number Publication date
JP3493980B2 (en) 2004-02-03

Similar Documents

Publication Publication Date Title
US5313836A (en) Semiconductor sensor for accelerometer
KR100301097B1 (en) Acceleration sensor element and method of its manufacture
US5445991A (en) Method for fabricating a semiconductor device using a porous silicon region
JPH09501231A (en) Electrostatic force balance type silicon accelerometer
JPH05281252A (en) Manufacture of semiconductor acceleration sensor
JP2006030159A (en) Piezo resistance type semiconductor device and its manufacturing method
KR101654391B1 (en) Method of forming a device with a piezoresistor
JPH0794760A (en) Manufacture of micromechanical sensor having safety device for overload, and this kind of sensor
JP3191770B2 (en) Semiconductor acceleration sensor and method of manufacturing the same
JP3161515B2 (en) Method for manufacturing semiconductor device
JP4535547B2 (en) Integrated device including electromechanical micro structure without residual stress and manufacturing method thereof
JP2000046862A (en) Semiconductor acceleration sensor
JPH11126909A (en) Manufacture of semiconductor acceleration sensor
JPS63308390A (en) Manufacture of semiconductor pressure sensor
JP3290047B2 (en) Acceleration sensor and method of manufacturing the same
JP3551745B2 (en) Manufacturing method of semiconductor acceleration sensor
JP3405219B2 (en) Semiconductor acceleration sensor element and method of manufacturing the same
JP3494022B2 (en) Manufacturing method of semiconductor acceleration sensor
JPH11103076A (en) Manufacture of semiconductor acceleration sensor
JP2003156509A (en) Semiconductor accelerometer and method of manufacturing the same
JP2001208628A (en) Semiconductor pressure sensor and its manufacturing method
JP3473462B2 (en) Semiconductor acceleration sensor and method of manufacturing the same
JPH0797644B2 (en) Semiconductor acceleration sensor and manufacturing method thereof
JP3405222B2 (en) Semiconductor acceleration sensor element and method of manufacturing the same
JP3493885B2 (en) Manufacturing method of semiconductor acceleration sensor

Legal Events

Date Code Title Description
FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 5

Free format text: PAYMENT UNTIL: 20081121

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 5

Free format text: PAYMENT UNTIL: 20081121

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 6

Free format text: PAYMENT UNTIL: 20091121

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 6

Free format text: PAYMENT UNTIL: 20091121

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101121

Year of fee payment: 7

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111121

Year of fee payment: 8

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121121

Year of fee payment: 9

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 9

Free format text: PAYMENT UNTIL: 20121121

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131121

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees