JPH11122264A - タイムスタンプ遅延制御方法及びその回路 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、入力データを格納する容量を大幅
に削減し、遅延規定時間との比較に要する時間を削減で
き、遅延規定時間よりも早くデータが廃棄されること
や、遅延規定時間を過ぎても廃棄されないことを防止す
るタイムスタンプ遅延制御方法及びその回路を提供する
ことを目的とする。 【解決手段】 複数の優先順位クラスを持つ入力データ
を供給され、入力データに時刻のタイムスタンプを行っ
て優先順位クラス毎にチェーンを形成してバッファ手段
に格納し、バッファ手段の各チェーンの先頭のデータの
タイムスタンプから先頭のデータの遅延時間が優先順位
クラスに対応して設定された遅延規定時間を超えたと
き、前記先頭のデータを廃棄する。このため、データを
格納する容量を大幅に削減することができ、遅延規定時
間との比較に要する時間を削減でき、遅延規定時間より
も早くデータが廃棄されることや、遅延規定時間を過ぎ
ても廃棄されないことを防止できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、タイムスタンプ遅
延制御方法及びその回路に関し、特に、タイムスタンプ
を用いて入力データの遅延時間を管理するタイムスタン
プ遅延制御方法及びその回路に関する。

【０００２】

【従来の技術】ＡＴＭ（非同期転送モード）交換におい
ては、遅延条件が厳しい伝送サービスを考慮しデータ伝
送帯域を効率的に利用するため、データに優先順序クラ
スを付加しておき、入力データがその優先順序クラスに
応じて規定された遅延時間を超過しても出力されない場
合は、そのデータを廃棄する管理方法が必要とされてい
る。

【０００３】図７は従来のタイムスタンプ遅延制御回路
の一例のブロック図を示す。この回路は全データポーリ
ング方式の回路である。同図中、伝送されたＡＴＭセル
である入力データはアドレスと共に、入力データ格納メ
モリ１１に供給される。このアドレスはＡＴＭセルのＶ
Ｃ（バーチャル・チャネル）であるデータ種別と、優先
順位クラスとに対応している。また、これと共に、時刻
カウンタ部１２より時刻が供給される。

【０００４】入力データ格納メモリ１１は図８に示す構
成であり、データ種別と優先順位クラスとに対応したア
ドレスに、入力データと時刻（到着時刻）が格納され
る。なお、入力データ格納メモリ１１は各アドレスに最
大セル流量分の入力データと時刻（到着時刻）を格納す
るために階層構造とされている。到着時刻リード部１３
は、入力データ格納メモリ１１の格納データを順次読み
出して、遅延規定時間比較部１４に供給する。

【０００５】遅延規定時間比較部１４は、遅延規定時間
レジスタ部１５から優先順位クラス毎の遅延規定時間を
供給されており、入力データ格納メモリ１１から読み出
されたデータ内の到着時刻と、このデータの優先順位ク
ラスに対応する遅延規定時間とを加算した時刻と、時刻
カウンタ部１２より供給される時刻とを比較して、到着
時刻と遅延規定時間とを加算した時刻が時刻カウンタ部
１２より供給される時刻を超えている場合に、入力デー
タ格納メモリ１１にそのデータの廃棄を指示する。

【０００６】図９は従来のタイムスタンプ遅延制御回路
の他の例のブロック図を示す。この回路は閾値制御方式
の回路である。同図中、閾値設定部２１には優先順位ク
ラス毎の閾値が設定されている。優先順位クラスが優先
順位の高い順にクラス０からクラス４まであるとすれ
ば、例えばクラス０の閾値が５０，クラス４の閾値が２
０のように設定される。

【０００７】伝送されたＡＴＭセルである入力データは
入力データ数カウント部２２に供給される。入力データ
数カウント部２２は優先順位クラス毎に単位時間当たり
の入力データ数をカウントして比較部２３に供給する。
比較部２３は入力データのカウント値がこの入力データ
の優先順位クラスに対応する閾値を超える場合には、こ
の入力データを廃棄し、そうでなければ入力データを入
力データ格納ＦＩＦＯ部２４に供給して書き込みを指示
する。

【０００８】入力データ格納ＦＩＦＯ部２４は図１０に
示す構成であり、データ種別と優先順位クラス毎にＦＩ
ＦＯを有しており、書き込まれる入力データのデータ種
別に応じてセレクタ２５が選択され、書き込まれる入力
データの優先順位クラスに応じてセレクタ２６₁ 〜２６
_N それぞれが選択されて、特定のＦＩＦＯが選択され入
力データの書き込みが行われる。

【０００９】

【発明が解決しようとする課題】従来の全データポーリ
ング方式の回路は、入力データ格納メモリ１１としてデ
ータ種別と優先順位クラスとのそれぞれに対応したアド
レスに、入力データと時刻（到着時刻）が格納され、こ
れが最大セル流量分の階層構造を取るため、膨大なデー
タ格納領域を必要とする。また、入力データ格納メモリ
１１の全アドレスを順次ポーリングして読み出し、遅延
規定時間の比較を行い入力データに対する廃棄処理を行
わねばならないため、この廃棄処理に要する時間が大き
く、データ種別や優先順位クラス、又は最大セル流量が
大きい場合には、廃棄処理に要する時間が大ききなって
遅延規定時間を過ぎても廃棄されず、出力処理に移行し
て出力されてしまうデータが出るという問題があった。

【００１０】また、従来の閾値制御方式の回路は、入力
データ数カウント部２２で優先順位クラス毎に単位時間
当たりの入力データ数をカウントし、比較部２３で入力
データのカウント値を優先順位クラスに対応する閾値と
比較しているため、例えばクラス０でデータ種別Ｘの入
力データが多量流入した直後にクラス０でデータ種別Ｙ
の入力データが流入した場合、クラス０の入力データの
カウント値が閾値を超え、上記データ種別Ｙの入力デー
タが廃棄されてしまう。つまり、遅延規定時間よりも早
くデータが廃棄される場合があるという問題があった。

【００１１】本発明は上記の点に鑑みてなされたもの
で、入力データの優先順位クラス毎にチェーンを形成し
てデータを格納する容量を大幅に削減し、各チェーンの
先頭のデータの遅延時間についてのみ遅延規定時間との
比較を行って比較に要する時間を削減でき、遅延規定時
間よりも早くデータが廃棄されることや、遅延規定時間
を過ぎても廃棄されないことを防止するタイムスタンプ
遅延制御方法及びその回路を提供することを目的とす
る。

【００１２】

【課題を解決するための手段】請求項１に記載の発明
は、複数の優先順位クラスを持つ入力データを供給さ
れ、前記入力データに時刻のタイムスタンプを行って前
記優先順位クラス毎にチェーンを形成してバッファ手段
に格納し、前記バッファ手段の各チェーンの先頭のデー
タのタイムスタンプから前記先頭のデータの遅延時間が
前記優先順位クラスに対応して設定された遅延規定時間
を超えたとき、前記先頭のデータを廃棄する。

【００１３】このように、優先順位クラス毎にチェーン
を形成するため、データを格納する容量を大幅に削減す
ることができ、各チェーンの先頭のデータの遅延時間に
ついてのみ遅延規定時間との比較を行えばよいため、こ
の比較に要する時間を削減でき、遅延規定時間よりも早
くデータが廃棄されることや、遅延規定時間を過ぎても
廃棄されないことを防止できる。

【００１４】請求項２に記載の発明は、請求項１記載の
タイムスタンプ遅延制御方法において、前記バッファ手
段は、前記遅延規定時間が同一とされた優先順位クラス
の入力データで共通のチェーンを形成する。このよう
に、複数の優先順位クラスの遅延規定時間が同一の場
合、共通のチェーンを形成するため、チェーンの数を減
少でき、データを格納する容量を更に削減することがで
きる。

【００１５】請求項３に記載の発明は、請求項１又は２
記載のタイムスタンプ遅延制御方法において、前記タイ
ムスタンプは、入力データの到着時刻を用いる。このた
め、入力データに到着時刻のタイムスタンプを行ってチ
ェーンを形成してバッファ手段に格納した後、遅延規定
時間が変更された場合に、変更された遅延規定時間に基
づいて廃棄処理を行うことができる。

【００１６】請求項４に記載の発明は、請求項１又は２
記載のタイムスタンプ遅延制御方法において、前記タイ
ムスタンプは、入力データの到着時刻に遅延規定時間を
加算した時刻を用いる。このため、入力データに時刻の
タイムスタンプを行ってチェーンを形成してバッファ手
段に格納した後、遅延規定時間が変更された場合に、変
更される前のた遅延規定時間に基づいて廃棄処理を行う
ことができ、廃棄の判定はタイムスタンプと現在時刻を
単純に比較すれだけですむ。

【００１７】請求項５に記載の発明は、請求項１乃至４
のいずれかに記載のタイムスタンプ遅延制御方法におい
て、前記先頭のデータの遅延時間が前記優先順位クラス
に対応して設定された遅延規定時間を超えた否かの判定
を、入力データの供給時に行う。このため、入力データ
の供給に同期してデータの廃棄判定及び廃棄を行うこと
ができる。

【００１８】請求項６に記載の発明は、請求項１乃至４
のいずれかに記載のタイムスタンプ遅延制御方法におい
て、前記先頭のデータの遅延時間が前記優先順位クラス
に対応して設定された遅延規定時間を超えた否かの判定
を、所定時間毎に行う。このため、所定時間毎にデータ
の廃棄判定及び廃棄を行うことができ、所定時間を遅延
規定時間の設定単位に合わすことにより、正確な遅延規
定時間でデータの廃棄を行うことができる。

【００１９】請求項７に記載の発明は、複数の優先順位
クラスを持つ入力データを供給され、前記入力データに
時刻のタイムスタンプを行なうタイムスタンプ手段と、
前記優先順位クラス毎にタイムスタンプされた入力デー
タをチェーンを形成して格納するバッファ手段と、前記
バッファ手段の各チェーンの先頭のデータのタイムスタ
ンプから前記先頭のデータの遅延時間が前記優先順位ク
ラスに対応して設定された遅延規定時間を超えたか否か
を判定する判定手段と、前記先頭のデータの遅延時間が
前記優先順位クラスに対応して設定された遅延規定時間
を超えたと判定されたとき、前記先頭のデータを廃棄す
る廃棄手段とを有する。

【００２０】このように、優先順位クラス毎にチェーン
を形成するため、データを格納する容量を大幅に削減す
ることができ、各チェーンの先頭のデータの遅延時間に
ついてのみ遅延規定時間との比較を行えばよいため、こ
の比較に要する時間を削減でき、遅延規定時間よりも早
くデータが廃棄されることや、遅延規定時間を過ぎても
廃棄されないことを防止でき、請求項１に記載の発明を
実現できる。

【００２１】請求項８に記載の発明は、請求項７記載の
タイムスタンプ遅延制御回路において、前記バッファ手
段は、前記遅延規定時間が同一とされた優先順位クラス
の入力データで共通のチェーンを形成することを特徴と
するタイムスタンプ遅延制御回路。

【００２２】このように、複数の優先順位クラスの遅延
規定時間が同一の場合、共通のチェーンを形成するた
め、チェーンの数を減少でき、データを格納する容量を
更に削減することができ、請求項２に記載の発明を実現
できる。請求項９に記載の発明は、請求項７又は８記載
のタイムスタンプ遅延制御回路において、前記タイムス
タンプ手段は、入力データの到着時刻をタイムスタンプ
として用いる。

【００２３】このため、入力データに到着時刻のタイム
スタンプを行ってチェーンを形成してバッファ手段に格
納した後、遅延規定時間が変更された場合に、変更され
た遅延規定時間に基づいて廃棄処理を行うことができ、
請求項３に記載の発明を実現できる。請求項１０に記載
の発明は、請求項７又は８記載のタイムスタンプ遅延制
御回路において、前記タイムスタンプ手段は、入力デー
タの到着時刻に遅延規定時間を加算した時刻をタイムス
タンプとして用いる。

【００２４】このため、入力データに時刻のタイムスタ
ンプを行ってチェーンを形成してバッファ手段に格納し
た後、遅延規定時間が変更された場合に、変更される前
のた遅延規定時間に基づいて廃棄処理を行うことがで
き、廃棄の判定はタイムスタンプと現在時刻を単純に比
較すれだけですみ、、請求項４に記載の発明を実現でき
る。

【００２５】請求項１１に記載の発明は、請求項７乃至
１０のいずれかに記載のタイムスタンプ遅延制御回路に
おいて、前記判定手段は、入力データの供給時に判定を
行う。このため、入力データの供給に同期してデータの
廃棄判定及び廃棄を行うことができ、請求項５に記載の
発明を実現できる。タンプ遅延制御回路。

【００２６】請求項１２に記載の発明は、請求項７乃至
１０のいずれかに記載のタイムスタンプ遅延制御回路に
おいて、前記判定手段は、所定時間毎に判定を行う。こ
のため、所定時間毎にデータの廃棄判定及び廃棄を行う
ことができ、所定時間を遅延規定時間の設定単位に合わ
すことにより、正確な遅延規定時間でデータの廃棄を行
うことができ、請求項６に記載の発明を実現できる。

【００２７】

【発明の実施の形態】図１は、本発明のタイムスタンプ
遅延制御回路の一実施例の機能ブロック図を示す。同図
中、端子３０から、伝送されたＡＴＭセルである入力デ
ータが供給され入力データ格納メモリ部３２に供給され
る。この入力データはデータ種別としてのＶＣ（バーチ
ャル・チャネル）と、優先順位クラスとを有している。
また、入力データ格納メモリ部３２には空アドレス管理
ＦＩＦＯ部３１から格納アドレスが供給され、時刻カウ
ンタ部３３から時刻が供給される。

【００２８】入力データ格納メモリ部３２は、図２に示
すようにアドレスＡｄｄに対応してデータ種別Ｄａｔａ
Ｎｏ、優先順位クラスＣｌａｓｓ、入力データ格納メモ
リ部内のチェーン先アドレスＣａｄｄ、到着時刻Ｔｉｍ
ｅ、チェーン有無ビットＣｈａｉｎ（０：チェーン無
し、１：チェーン有り）、データ読み出し有無ビットＲ
ｅａｄ（０：読み出し無し、１：読み出し有り）、及び
入力データが格納される構造である。

【００２９】入力データ格納メモリ部３２は空アドレス
管理ＦＩＦＯ部３１からの格納アドレスに、上記入力デ
ータ及び入力データ抽出したデータ種別と優先順位クラ
ス及び時刻カウンタ部３３からの到着時刻及びチェーン
先アドレスを書き込まれ、入力順にチェーンが形成され
る。なお、チェーンは優先順位クラス毎に形成される。
そして、チェーン位置レジスタ部３４に優先順位クラス
毎のチェーンの先頭位置及び最終位置のアドレスが格納
される。

【００３０】遅延規定時間比較部３５は、遅延規定時間
レジスタ部３６から優先順位クラス毎の遅延規定時間を
供給されている。この遅延規定時間レジスタ部３６は外
部のマイクロプロセッサから優先順位クラス毎の遅延規
定時間を設定される。遅延規定時間比較部３５は周期的
に、チェーン位置レジスタ部３４に格納されている優先
順位クラス毎のチェーンの先頭位置のアドレス読み出し
て、そのアドレスの到着時刻Ｔｉｍｅを入力データ格納
メモリ部３２から読みだし、この到着時刻に、対応する
優先順位クラスの遅延規定時間を加算した時刻と、時刻
カウンタ部３３から供給される時刻とを比較して、到着
時刻と遅延規定時間とを加算した時刻が時刻カウンタ部
３３から供給される時刻を超えている場合に、入力デー
タ格納メモリ部３２にそのデータの廃棄を指示する。

【００３１】図３は、本発明のタイムスタンプ遅延制御
回路の一実施例の回路ブロック図を示す。同図中、タイ
ムスタンプ遅延制御部４０は、シーケンス制御部４１
と、入力データ格納メモリ制御部４２と、遅延監視レジ
スタ部４３と、制御インタフェース部４４とより構成さ
れている。シーケンス制御部４１は入力データ格納メモ
リ制御部４２に対して指示を行い、タイムスタンプ遅延
制御部４０全体の制御を行う。シーケンス制御部４１は
動作開始フラグＳＴＡＲＴＦＬＡＧの供給をきっかけに
動作を開始し、後述のタイムスタンプ処理及び廃棄処理
を実行する。

【００３２】入力データ格納メモリ制御部４２は図１の
時刻カウンタ部３３と遅延規定時間比較部３５に対応
し、シーケンス制御部４１からの指示に従って入力デー
タ格納ＲＡＭ４６（入力データ格納メモリ部３２に対
応）へのデータの書き込み、読み出しを行い，その終了
後、終了フラグｅｎｄｆｌａｇをシーケンス制御部４１
に返送する。遅延監視レジスタ部４３はチェーン位置レ
ジスタ部３４に対応し、入力データ格納メモリ制御部４
２からの指示で入力データ格納ＲＡＭ４６にあるデータ
のチェーンの先頭アドレス及び最終アドレスの更新を行
う。

【００３３】制御インタフェース部４４は遅延規定時間
レジスタ部３６に対応し、マイクロプロセッサから供給
される優先順位クラス毎の遅延規定時間を設定する。空
アドレス管理ＦＩＦＯ４５は空アドレス管理ＦＩＦＯ部
３１に対応し、入力データ格納ＲＡＭ４６内で使用可能
なアドレスを入力データ格納メモリ制御部４２に提供す
る。また、読み出しにより使用済みとなったアドレスは
空アドレス管理ＦＩＦＯ４５に通知される。

【００３４】図４は、シーケンス制御部４１の機能ブロ
ック図を示す。同図中、図１及び図３と同一部分には同
一符号を付す。図４において、動作開始フラグＳＴＡＲ
ＴＦＬＡＧの供給により、遅延監視レジスタ部４３から
チェーンの最終アドレスが読み出され、データ監視判定
部５１は入力データがチェーンを構成するか否かを判定
して、入力データを入力データ格納ＲＡＭ４６の空アド
レス管理ＦＩＦＯ４５の指示するアドレスに書き込むよ
うライト制御部５２に指示する。また、空アドレス管理
ＦＩＦＯ４５の出力するアドレスを更新するようにリー
ド制御部５４に指示する。

【００３５】また、リードデータ判定部５５の指示によ
り遅延監視レジスタ部４３からチェーンの先頭アドレス
が読み出され、データ監視判定部５１はこのチェーンの
先頭アドレスのデータを入力データ格納ＲＡＭ４６から
読み出すようリード制御部５３に指示する。リードデー
タ判定部５５は入力データ格納ＲＡＭ４６から読み出さ
れたデータの到着時刻に遅延規定時間を加算した時刻
と、時刻カウンタ部３３から供給される時刻とを比較
し、読み出されたデータを廃棄するか否かを判定し、廃
棄の場合には廃棄フラグとそのデータのデータ種別及び
優先順位クラスが送出データとして出力される。

【００３６】図５はシーケンス制御部４１が実行するタ
イムスタンプ処理のフローチャートを示す。この処理は
処理開始フラグＳＴＡＲＴＦＬＡＧの入来によって開始
される。同図中、ステップＳ１０で遅延監視レジスタ部
４３から入力データの優先順位クラスに対応するチェー
ンの最終アドレスＬａｄｄを読み出し、入力データ格納
ＲＡＭ４６から上記最終アドレスＬａｄｄで指示される
データを読み出す。次にステップＳ１２で読み出したチ
ェーンの最終データのデータ読み出し有無ビットＲｅａ
ｄから入力データが初到着セル（チェーンの最初となる
入力データ）であるか否かを判別する。

【００３７】ここで、データ読み出し有無ビットＲｅａ
ｄが１でチェーンの最初となる入力データである場合に
は、ステップＳ１４に進み、空アドレス管理ＦＩＦＯ４
５から空きアドレスＧａｄｄを獲得する。そして、ステ
ップＳ１６で入力データ格納ＲＡＭ４６の空きアドレス
Ｇａｄｄに入力データ、到着時刻Ｔｉｍｅ、リード無し
のデータ読み出し有無ビットＲｅａｄを書き込む。次
に、ステップＳ１８で遅延監視レジスタ部４３から入力
データの優先順位クラスに対応するチェーンの先頭アド
レスＦａｄｄ及び最終アドレスＬａｄｄに上記の空きア
ドレスＧａｄｄを書き込んで処理を終了する。

【００３８】一方、ステップＳ１２でデータ読み出し有
無ビットＲｅａｄが０でチェーンがすでにある場合に
は、ステップＳ２０に進み、空アドレス管理ＦＩＦＯ４
５から空きアドレスＧａｄｄを獲得する。そして、ステ
ップＳ２２で入力データ格納ＲＡＭ４６のアドレスＬａ
ｄｄ（チェーンの最終アドレス）にチェーンアドレスＣ
ａｄｄ、チェーン有りのチェーン有無ビットＣｈａｉｎ
を書き込む。また、ステップＳ２４で入力データ格納Ｒ
ＡＭ４６の空きアドレスＧａｄｄに入力データ、到着時
刻Ｔｉｍｅ、リード無しのデータ読み出し有無ビットＲ
ｅａｄを書き込む。次に、ステップＳ２６で遅延監視レ
ジスタ部４３から入力データの優先順位クラスに対応す
るチェーンの最終アドレスＬａｄｄに上記の空きアドレ
スＧａｄｄを書き込んで処理を終了する。

【００３９】上記のステップＳ１０，Ｓ１２ではチェー
ン有無判定を行っており、ステップＳ１４，Ｓ２０，Ｓ
２２ではチェーンを作成し、ステップＳ１６，Ｓ２４で
はタイムスタンプを行って、ステップＳ１８，Ｓ２６で
は次のチェーン作成の準備を行っている。図６はシーケ
ンス制御部４１が実行する廃棄処理のフローチャートを
示す。この処理はタイムスタンプ処理終了に続いて開始
され、優先順位クラス毎に実行される。同図中、ステッ
プＳ３０で遅延監視レジスタ部４３からそれぞれの優先
順位クラスに対応するチェーンの先頭アドレスＦａｄｄ
を読み出し、入力データ格納ＲＡＭ４６から上記先頭ア
ドレスＦａｄｄで指示されるデータを読み出す。次にス
テップＳ３２で読み出したチェーンの先頭データのチェ
ーン有無ビットＣｈａｉｎ及びデータ読み出し有無ビッ
トＲｅａｄから入力データ格納ＲＡＭ４６内にチェーン
のデータがあるか否かを判別する。

【００４０】ここで、チェーン有無ビットＣｈａｉｎが
０及びデータ読み出し有無ビットＲｅａｄが１で入力デ
ータ格納ＲＡＭ４６内にチェーンのデータが無い場合に
は、この処理を終了する。一方、チェーン有無ビットＣ
ｈａｉｎが１又は、データ読み出し有無ビットＲｅａｄ
が０で入力データ格納ＲＡＭ４６内にチェーンのデータ
がある場合には、ステップＳ３４に進み、データ読み出
し有無ビットＲｅａｄが１でそのデータが読み出し済み
か否かを判別する。 データ読み出し有無ビットＲｅａ
ｄが１でそのデータが読み出し済みであればステップＳ
４４に進み、データ読み出し有無ビットＲｅａｄが０で
そのデータが読み出し済みでなければステップＳ３６に
進む。

【００４１】ステップＳ３６ではデータの到着時刻Ｔｉ
ｍｅに遅延規定時間を加算した時刻が時刻カウンタ部３
３の最大カウント値ＭＡＸより大きいか否かを判別す
る。これは時刻カウンタ部３３が０からＭＡＸまでをア
ップカウントするだけで、ＭＡＸの次にアップカウント
しても０に戻らないためである。上記の加算時刻がＭＡ
Ｘを超えていれば、ステップＳ３８で時刻カウンタ部３
３の現在時刻が、データの到着時刻Ｔｉｍｅに遅延規定
時間を加算した時刻から（ＭＵＸ＋１）を減算した時刻
を超えているか否かを判別し、これを満足すればステッ
プＳ４２に進み、満足しなければこの処理を終了する。
一方、ステップＳ３６で加算時刻がＭＡＸを超えていな
ければ、ステップＳ４０で時刻カウンタ部３３の現在時
刻が、データの到着時刻Ｔｉｍｅに遅延規定時間を加算
した時刻を超えているか否かを判別し、これを満足すれ
ばステップＳ４２に進み、満足しなければこの処理を終
了する。

【００４２】ステップＳ４２では読み出したチェーンの
先頭データを廃棄するために、このデータのデータ種別
ＤａｔａＮｏと優先順位クラスＣｌａｓｓを廃棄フラグ
と共に後続回路に送出する。この後、ステップＳ４４で
遅延監視レジスタ部４３に格納されたチェーンの先頭ア
ドレスＦａｄｄの指示する入力データ格納ＲＡＭ４６の
データにチェーン無しのチェーン有無ビットＣｈａｉｎ
を書き込み、ステップＳ４６で空アドレス管理ＦＩＦＯ
４５の空きアドレスＧａｄｄの指示する入力データ格納
ＲＡＭ４６のデータにチェーン先アドレスＣａｄｄを書
き込み、処理を終了する。

【００４３】上記のステップＳ３０からステップＳ３８
までは廃棄判定を行っており、ステップＳ４２で廃棄指
示を行い、ステップＳ４４，Ｓ４６で次に監視対象とな
るデータの設定を行っている。このように、優先順位ク
ラス毎にチェーンを形成するため、データを格納する容
量を大幅に削減することができ、各チェーンの先頭のデ
ータの遅延時間についてのみ遅延規定時間との比較を行
えばよいため、比較回数が従来に比べて減少し、 この
比較に要する時間を削減でき、遅延規定時間よりも早く
データが廃棄されることや、遅延規定時間を過ぎても廃
棄されないことを防止できる。

【００４４】なお、上記実施例では、優先順位クラス毎
にチェーンを形成しているが、複数の優先順位クラスで
遅延規定時間が同一である場合、遅延規定時間が同一と
された優先順位クラスの入力データで共通のチェーンを
形成するよう構成しても良い。この場合、複数の優先順
位クラスの入力データで共通のチェーンを形成するた
め、チェーンの数を減少でき、データを格納する容量を
更に削減することができる。

【００４５】なお、上記実施例では、タイムスタンプと
して入力データの到着時刻を用いているため、入力デー
タに到着時刻のタイムスタンプを行ってチェーンを形成
してバッファ手段に格納した後、遅延規定時間が変更さ
れた場合に、変更された遅延規定時間に基づいて廃棄処
理を行うことができるが、ステップＳ１６，Ｓ２６でＴ
ｉｍｅに書き込むタイムスタンプとして、入力データの
到着時刻に遅延規定時間を加算した時刻を用い、ステッ
プＳ３６，Ｓ３８，Ｓ４０ではこのタイムスタンプと遅
延規定時間とを比較しても良い。この場合は、入力デー
タに時刻のタイムスタンプを行ってチェーンを形成して
格納した後、遅延規定時間が変更された場合に、変更さ
れる前のた遅延規定時間に基づいて廃棄処理を行うこと
ができ、廃棄の判定はタイムスタンプと現在時刻を単純
に比較すれだけですむ。

【００４６】なお、上記実施例では、図６の廃棄処理を
図５のタイムスタンプ処理に続け、入力データの供給毎
に行っているが、図６の廃棄処理を所定時間毎に行うよ
う構成しても良い。この場合は、所定時間毎にデータの
廃棄判定及び廃棄を行うことができ、所定時間を遅延規
定時間の設定単位に合わすことにより、正確な遅延規定
時間でデータの廃棄を行うことができる。

【００４７】

【発明の効果】上述の如く、請求項１に記載の発明は、
複数の優先順位クラスを持つ入力データを供給され、前
記入力データに時刻のタイムスタンプを行って前記優先
順位クラス毎にチェーンを形成してバッファ手段に格納
し、前記バッファ手段の各チェーンの先頭のデータのタ
イムスタンプから前記先頭のデータの遅延時間が前記優
先順位クラスに対応して設定された遅延規定時間を超え
たとき、前記先頭のデータを廃棄する。

【００４８】このように、優先順位クラス毎にチェーン
を形成するため、データを格納する容量を大幅に削減す
ることができ、各チェーンの先頭のデータの遅延時間に
ついてのみ遅延規定時間との比較を行えばよいため、こ
の比較に要する時間を削減でき、遅延規定時間よりも早
くデータが廃棄されることや、遅延規定時間を過ぎても
廃棄されないことを防止できる。

【００４９】請求項２に記載の発明は、請求項１記載の
タイムスタンプ遅延制御方法において、前記バッファ手
段は、前記遅延規定時間が同一とされた優先順位クラス
の入力データで共通のチェーンを形成する。このよう
に、複数の優先順位クラスの遅延規定時間が同一の場
合、共通のチェーンを形成するため、チェーンの数を減
少でき、データを格納する容量を更に削減することがで
きる。

【００５０】請求項３に記載の発明は、請求項１又は２
記載のタイムスタンプ遅延制御方法において、前記タイ
ムスタンプは、入力データの到着時刻を用いる。このた
め、入力データに到着時刻のタイムスタンプを行ってチ
ェーンを形成してバッファ手段に格納した後、遅延規定
時間が変更された場合に、変更された遅延規定時間に基
づいて廃棄処理を行うことができる。

【００５１】請求項４に記載の発明は、請求項１又は２
記載のタイムスタンプ遅延制御方法において、前記タイ
ムスタンプは、入力データの到着時刻に遅延規定時間を
加算した時刻を用いる。このため、入力データに時刻の
タイムスタンプを行ってチェーンを形成してバッファ手
段に格納した後、遅延規定時間が変更された場合に、変
更される前のた遅延規定時間に基づいて廃棄処理を行う
ことができ、廃棄の判定はタイムスタンプと現在時刻を
単純に比較すれだけですむ。

【００５２】請求項５に記載の発明は、請求項１乃至４
のいずれかに記載のタイムスタンプ遅延制御方法におい
て、前記先頭のデータの遅延時間が前記優先順位クラス
に対応して設定された遅延規定時間を超えた否かの判定
を、入力データの供給時に行う。このため、入力データ
の供給に同期してデータの廃棄判定及び廃棄を行うこと
ができる。

【００５３】請求項６に記載の発明は、請求項１乃至４
のいずれかに記載のタイムスタンプ遅延制御方法におい
て、前記先頭のデータの遅延時間が前記優先順位クラス
に対応して設定された遅延規定時間を超えた否かの判定
を、所定時間毎に行う。このため、所定時間毎にデータ
の廃棄判定及び廃棄を行うことができ、所定時間を遅延
規定時間の設定単位に合わすことにより、正確な遅延規
定時間でデータの廃棄を行うことができる。

【００５４】請求項７に記載の発明は、複数の優先順位
クラスを持つ入力データを供給され、前記入力データに
時刻のタイムスタンプを行なうタイムスタンプ手段と、
前記優先順位クラス毎にタイムスタンプされた入力デー
タをチェーンを形成して格納するバッファ手段と、前記
バッファ手段の各チェーンの先頭のデータのタイムスタ
ンプから前記先頭のデータの遅延時間が前記優先順位ク
ラスに対応して設定された遅延規定時間を超えたか否か
を判定する判定手段と、前記先頭のデータの遅延時間が
前記優先順位クラスに対応して設定された遅延規定時間
を超えたと判定されたとき、前記先頭のデータを廃棄す
る廃棄手段とを有する。

【００５５】このように、優先順位クラス毎にチェーン
を形成するため、データを格納する容量を大幅に削減す
ることができ、各チェーンの先頭のデータの遅延時間に
ついてのみ遅延規定時間との比較を行えばよいため、こ
の比較に要する時間を削減でき、遅延規定時間よりも早
くデータが廃棄されることや、遅延規定時間を過ぎても
廃棄されないことを防止でき、請求項１に記載の発明を
実現できる。

【００５６】請求項８に記載の発明は、請求項７記載の
タイムスタンプ遅延制御回路において、前記バッファ手
段は、前記遅延規定時間が同一とされた優先順位クラス
の入力データで共通のチェーンを形成することを特徴と
するタイムスタンプ遅延制御回路。

【００５７】このように、複数の優先順位クラスの遅延
規定時間が同一の場合、共通のチェーンを形成するた
め、チェーンの数を減少でき、データを格納する容量を
更に削減することができ、請求項２に記載の発明を実現
できる。請求項９に記載の発明は、請求項７又は８記載
のタイムスタンプ遅延制御回路において、前記タイムス
タンプ手段は、入力データの到着時刻をタイムスタンプ
として用いる。

【００５８】このため、入力データに到着時刻のタイム
スタンプを行ってチェーンを形成してバッファ手段に格
納した後、遅延規定時間が変更された場合に、変更され
た遅延規定時間に基づいて廃棄処理を行うことができ、
請求項３に記載の発明を実現できる。請求項１０に記載
の発明は、請求項７又は８記載のタイムスタンプ遅延制
御回路において、前記タイムスタンプ手段は、入力デー
タの到着時刻に遅延規定時間を加算した時刻をタイムス
タンプとして用いる。

【００５９】このため、入力データに時刻のタイムスタ
ンプを行ってチェーンを形成してバッファ手段に格納し
た後、遅延規定時間が変更された場合に、変更される前
のた遅延規定時間に基づいて廃棄処理を行うことがで
き、廃棄の判定はタイムスタンプと現在時刻を単純に比
較すれだけですみ、、請求項４に記載の発明を実現でき
る。

【００６０】請求項１１に記載の発明は、請求項７乃至
１０のいずれかに記載のタイムスタンプ遅延制御回路に
おいて、前記判定手段は、入力データの供給時に判定を
行う。このため、入力データの供給に同期してデータの
廃棄判定及び廃棄を行うことができ、請求項５に記載の
発明を実現できる。タンプ遅延制御回路。

【００６１】請求項１２に記載の発明は、請求項７乃至
１０のいずれかに記載のタイムスタンプ遅延制御回路に
おいて、前記判定手段は、所定時間毎に判定を行う。こ
のため、所定時間毎にデータの廃棄判定及び廃棄を行う
ことができ、所定時間を遅延規定時間の設定単位に合わ
すことにより、正確な遅延規定時間でデータの廃棄を行
うことができ、請求項６に記載の発明を実現できる。

【図面の簡単な説明】

【図１】本発明のタイムスタンプ遅延制御回路の一実施
例の機能ブロック図である。

【図２】入力データ格納メモリ部のデータフォーマット
を示す図である。

【図３】本発明のタイムスタンプ遅延制御回路の一実施
例の回路ブロック図である。

【図４】シーケンス制御部の機能ブロック図である。

【図５】シーケンス制御部が実行するタイムスタンプ処
理のフローチャートである。

【図６】シーケンス制御部が実行する廃棄処理のフロー
チャートである。

【図７】従来のタイムスタンプ遅延制御回路の一例のブ
ロック図である。

【図８】入力データ格納メモリの構成図である。

【図９】従来のタイムスタンプ遅延制御回路の他の例の
ブロック図である。

【図１０】入力データ格納ＦＩＦＯ部の構成図である。

【符号の説明】

３１ 空アドレス管理ＦＩＦＯ部 ３２ 入力データ格納メモリ部 ３３ 時刻カウンタ部 ３４ チェーン位置レジスタ部 ３５ 遅延規定時間比較部 ３６ 遅延規定時間レジスタ部 ４０ タイムスタンプ遅延制御部 ４１ シーケンス制御部 ４２ 入力データ格納メモリ制御部 ４３ 遅延監視レジスタ部 ４４ 制御インタフェース部 ４５ 空アドレス管理ＦＩＦＯ ４６ 入力データ格納ＲＡＭ ５１ データ監視判定部 ５２ ライト制御部 ５３，５４ リード制御部 ５５ リードデータ判定部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小野 英明 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 武智 竜一 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 加藤 次雄 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (12)

【特許請求の範囲】
1. 【請求項１】 複数の優先順位クラスを持つ入力データ
   を供給され、前記入力データに時刻のタイムスタンプを
   行って前記優先順位クラス毎にチェーンを形成してバッ
   ファ手段に格納し、 前記バッファ手段の各チェーンの先頭のデータのタイム
   スタンプから前記先頭のデータの遅延時間が前記優先順
   位クラスに対応して設定された遅延規定時間を超えたと
   き、前記先頭のデータを廃棄することを特徴とするタイ
   ムスタンプ遅延制御方法。
2. 【請求項２】 請求項１記載のタイムスタンプ遅延制御
   方法において、 前記バッファ手段は、前記遅延規定時間が同一とされた
   優先順位クラスの入力データで共通のチェーンを形成す
   ることを特徴とするタイムスタンプ遅延制御方法。
3. 【請求項３】 請求項１又は２記載のタイムスタンプ遅
   延制御方法において、 前記タイムスタンプは、入力データの到着時刻を用いる
   ことを特徴とするタイムスタンプ遅延制御方法。
4. 【請求項４】 請求項１又は２記載のタイムスタンプ遅
   延制御方法において、 前記タイムスタンプは、入力データの到着時刻に遅延規
   定時間を加算した時刻を用いることを特徴とするタイム
   スタンプ遅延制御方法。
5. 【請求項５】 請求項１乃至４のいずれかに記載のタイ
   ムスタンプ遅延制御方法において、 前記先頭のデータの遅延時間が前記優先順位クラスに対
   応して設定された遅延規定時間を超えた否かの判定を、
   入力データの供給時に行うことを特徴とするタイムスタ
   ンプ遅延制御方法。
6. 【請求項６】 請求項１乃至４のいずれかに記載のタイ
   ムスタンプ遅延制御方法において、 前記先頭のデータの遅延時間が前記優先順位クラスに対
   応して設定された遅延規定時間を超えた否かの判定を、
   所定時間毎に行うことを特徴とするタイムスタンプ遅延
   制御方法。
7. 【請求項７】 複数の優先順位クラスを持つ入力データ
   を供給され、前記入力データに時刻のタイムスタンプを
   行なうタイムスタンプ手段と、 前記優先順位クラス毎にタイムスタンプされた入力デー
   タをチェーンを形成して格納するバッファ手段と、 前記バッファ手段の各チェーンの先頭のデータのタイム
   スタンプから前記先頭のデータの遅延時間が前記優先順
   位クラスに対応して設定された遅延規定時間を超えたか
   否かを判定する判定手段と、 前記先頭のデータの遅延時間が前記優先順位クラスに対
   応して設定された遅延規定時間を超えたと判定されたと
   き、前記先頭のデータを廃棄する廃棄手段とを有するこ
   とを特徴とするタイムスタンプ遅延制御回路。
8. 【請求項８】 請求項７記載のタイムスタンプ遅延制御
   回路において、 前記バッファ手段は、前記遅延規定時間が同一とされた
   優先順位クラスの入力データで共通のチェーンを形成す
   ることを特徴とするタイムスタンプ遅延制御回路。
9. 【請求項９】 請求項７又は８記載のタイムスタンプ遅
   延制御回路において、 前記タイムスタンプ手段は、入力データの到着時刻をタ
   イムスタンプとして用いることを特徴とするタイムスタ
   ンプ遅延制御回路。
10. 【請求項１０】 請求項７又は８記載のタイムスタンプ
    遅延制御回路において、 前記タイムスタンプ手段は、入力データの到着時刻に遅
    延規定時間を加算した時刻をタイムスタンプとして用い
    ることを特徴とするタイムスタンプ遅延制御回路。
11. 【請求項１１】 請求項７乃至１０のいずれかに記載の
    タイムスタンプ遅延制御回路において、 前記判定手段は、入力データの供給時に判定を行うこと
    を特徴とするタイムスタンプ遅延制御回路。
12. 【請求項１２】 請求項７乃至１０のいずれかに記載の
    タイムスタンプ遅延制御回路において、 前記判定手段は、所定時間毎に判定を行うことを特徴と
    するタイムスタンプ遅延制御回路。