JPH11111992A - Thin-film transistor, complementary thin-film transistor, and method of manufacturing the thin-film transistor - Google Patents
Thin-film transistor, complementary thin-film transistor, and method of manufacturing the thin-film transistorInfo
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- JPH11111992A JPH11111992A JP26735897A JP26735897A JPH11111992A JP H11111992 A JPH11111992 A JP H11111992A JP 26735897 A JP26735897 A JP 26735897A JP 26735897 A JP26735897 A JP 26735897A JP H11111992 A JPH11111992 A JP H11111992A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は電界効果型トランジ
スタに関し、特に薄膜トランジスタに関する。また本発
明は相補型薄膜トランジスタに関する。さらに本発明は
薄膜トランジスタの製造方法に関する。The present invention relates to a field effect transistor, and more particularly, to a thin film transistor. The invention also relates to complementary thin film transistors. Further, the present invention relates to a method for manufacturing a thin film transistor.
【０００２】[0002]
【従来の技術】半導体素子は、薄膜トランジスタ、密着
センサ、光電変換素子をはじめとして様々な分野で大量
に用いられている。2. Description of the Related Art Semiconductor devices are widely used in various fields including thin film transistors, contact sensors, and photoelectric conversion devices.
【０００３】シリコンからなる半導体膜をチャネルに用
いた薄膜トランジスタを、キャリア走行層（活性層）の
構成材料から分類すると、非晶質シリコン（アモルファ
スシリコン：ａ−Ｓｉ）からなる半導体膜を用いたもの
と、結晶相を有する非単結晶の結晶質シリコン（多結晶
（ポリ）シリコン：ｐｏｌｙ−Ｓｉ、または微結晶シリ
コン：μｃ−Ｓｉ）からなる半導体膜を用いたものとに
分類することができる。 ｐｏｌｙ−Ｓｉ、またはμｃ
−Ｓｉなどの多結晶質シリコン（非単結晶の結晶質シリ
コン）からなる半導体膜は、アモルファスシリコンから
なる半導体膜と比較してキャリアの移動度が１０倍から
１００倍程度大きいという特徴があり、スイッチング素
子の構成材料として非常に優れた特性を有する。When a thin film transistor using a semiconductor film made of silicon for a channel is classified according to a constituent material of a carrier transit layer (active layer), a thin film transistor using a semiconductor film made of amorphous silicon (amorphous silicon: a-Si) is used. And a semiconductor film made of non-single-crystal crystalline silicon having a crystalline phase (polycrystalline (poly) silicon: poly-Si or microcrystalline silicon: μc-Si). poly-Si or μc
A semiconductor film made of polycrystalline silicon (non-single-crystal crystalline silicon) such as -Si has a characteristic that carrier mobility is about 10 to 100 times larger than a semiconductor film made of amorphous silicon. It has very excellent characteristics as a constituent material of a switching element.
【０００４】また多結晶質シリコンを活性層に用いた薄
膜トランジスタは高速動作が可能なことから、近年で
は、各種論理回路（例えばドミノ論理、ＣＭＯＳトラン
スミッションゲート回路）やこれらを用いたマルチプレ
クサ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＣＣＤ、ＲＡＭ、さ
らに液晶表示装置の駆動回路などを構成するスイッチン
グ素子としても注目されている。例えば液晶表示装置を
はじめとする平面型表示装置は、表示部の薄型化か可能
で、消費電力が小さいことから、事務機器やコンピュー
タ等の表示装置あるいは家電製品の表示装置として幅広
く用いられている。Since thin film transistors using polycrystalline silicon as an active layer can operate at high speed, in recent years, various logic circuits (for example, domino logic, CMOS transmission gate circuits) and multiplexers, EPROMs, and EEPROMs using these have been recently developed. , CCDs, RAMs, and switching elements that constitute a driving circuit of a liquid crystal display device. For example, flat display devices such as liquid crystal display devices are widely used as display devices of office equipment and computers or display devices of home electric appliances because the display portion can be made thinner and consume less power. .
【０００５】特に、液晶表示装置においては、画素部
（画素アレイ）と、走査線信号回路や信号線駆動回路な
どの周辺駆動回路とを同一の基板上に形成する、いわゆ
る画素部・駆動回路部一体型の液晶表示装置の研究・開
発も精力的に行われている。このような画素部・駆動回
路部一体型の液晶表示装置の画素のスイッチン素子、周
辺駆動回路のスイッチング素子としてはｐｏｌｙ−Ｓ
ｉ、μｃ−Ｓｉなどの多結晶質シリコンからなる半導体
膜をチャネルに用いた薄膜トランジスタを用いることが
適しており、これにより、液晶表示装置の性能を向上す
るとともに生産性も向上することができる。In particular, in a liquid crystal display device, a pixel portion (pixel array) and a peripheral drive circuit such as a scanning line signal circuit and a signal line drive circuit are formed on the same substrate, that is, a so-called pixel portion / drive circuit portion. Research and development of integrated liquid crystal display devices are also being actively pursued. As a switching element of a pixel of such a liquid crystal display device integrated with a pixel portion and a driving circuit portion, and a switching element of a peripheral driving circuit, poly-S is used.
It is suitable to use a thin film transistor in which a semiconductor film made of polycrystalline silicon such as i, μc-Si or the like is used for a channel, whereby the performance of the liquid crystal display device and the productivity can be improved.
【０００６】特に、液晶表示装置においては、画素部
（画素アレイ）と、走査線信号回路や信号線駆動回路な
どの周辺駆動回路とを同一の基板上に形成する、いわゆ
る画素部・駆動回路部一体型の液晶表示装置の研究・開
発も精力的に行われている。このような画素部・駆動回
路部一体型の液晶表示装置の画素のスイッチン素子、周
辺駆動回路のスイッチング素子としてはｐｏｌｙ−Ｓ
ｉ、μｃ−Ｓｉなどの多結晶質シリコンからなる半導体
膜をチャネルに用いた薄膜トランジスタを用いることに
より、液晶表示装置の性能を向上するとともに生産性も
向上することができる。In particular, in a liquid crystal display device, a pixel portion (pixel array) and a peripheral driving circuit such as a scanning line signal circuit and a signal line driving circuit are formed on the same substrate. Research and development of integrated liquid crystal display devices are also being actively pursued. As a switching element of a pixel of such a liquid crystal display device integrated with a pixel portion and a driving circuit portion, and a switching element of a peripheral driving circuit, poly-S is used.
By using a thin film transistor in which a semiconductor film made of polycrystalline silicon such as i, μc-Si or the like is used for a channel, the performance of a liquid crystal display device and the productivity can be improved.
【０００７】その反面、多結晶質シリコンを用いた薄膜
トランジスタは、その形成プロセスにおいて非晶質シリ
コンを用いた薄膜トランジスタと比較して高温プロセス
を必要とする。このようにｐｏｌｙ−Ｓｉ、μｃ−Ｓｉ
などの多結晶質シリコンからなる半導体膜をチャネルに
用いた薄膜トランジスタは優れた特性を有するが、例え
ば液晶表示装置のアレイ基板などの薄膜トランジスタア
レイなどを作製するには解決しなければならない問題点
が多く残されている。特にプロセス温度の低温化、リー
ク電流の低減、またオフセット構造、ＬＤＤ構造を採用
した場合の薄膜トランジスタの集積度の向上は重要な課
題である。On the other hand, a thin film transistor using polycrystalline silicon requires a higher temperature process in the formation process than a thin film transistor using amorphous silicon. Thus, poly-Si, μc-Si
Although a thin film transistor using a semiconductor film made of polycrystalline silicon as a channel has excellent characteristics, there are many problems that must be solved in order to manufacture a thin film transistor array such as an array substrate of a liquid crystal display device. Is left. In particular, it is important to lower the process temperature, reduce the leak current, and improve the degree of integration of the thin film transistor when the offset structure or the LDD structure is employed.
【０００８】例えばｐｏｌｙ−ＳｉＴＦＴ、μｃ−Ｓｉ
ＴＦＴは、ａ−ＳｉＴＦＴに比べ移動度は高いが、他方
リーク電流（ＴＦＴがＯＦＦ状態のとき流れてしまう電
流）がａ−ＳｉＴＦＴに比べ高いという問題を有する。
このリーク電流は駆動回路部を構成する場合には特に問
題にならないが、画素スイッチングに用いた場合に画質
劣化の原因となる。For example, poly-Si TFT, μc-Si
The TFT has a higher mobility than the a-Si TFT, but has a problem that the leak current (current flowing when the TFT is in the OFF state) is higher than that of the a-Si TFT.
This leakage current does not cause any particular problem when forming a drive circuit portion, but causes deterioration in image quality when used for pixel switching.
【０００９】ｐｏｌｙ−Ｓｉ、μｃ−Ｓｉなどの多結晶
質シリコンからなる半導体膜をチャネルに用いたＴＦＴ
で駆動回路を構成する際には、通常、動作速度や消費電
力等を考慮してＣＭＯＳ構造（一部はｎ−ｃｈＴＦＴ）
を用いて駆動回路を形成する。しかし、ｎ−ｃｈのＴＦ
ＴはＶthが低く（マイナス側）なりやすく、リーク電流
に起因して回路のオン／オフ比が十分にとれないという
問題があり、このようなＴＦＴにより例えば液晶表示装
置を構成すると、ｎ−ｃｈのＴＦＴリーク電流のため
に、消費電力が増大したり、画素の白ズミ等が生じると
いう問題がある。TFT using a semiconductor film made of polycrystalline silicon such as poly-Si or μc-Si as a channel
When a driving circuit is configured by using a CMOS structure (partially n-ch TFT) in consideration of the operating speed, power consumption, etc.
Is used to form a drive circuit. However, n-ch TF
T has a problem that Vth tends to be low (minus side), and a sufficient on / off ratio of a circuit cannot be obtained due to a leak current. For example, when a liquid crystal display device is constituted by such a TFT, n-ch Due to the TFT leakage current, there is a problem that power consumption increases and white spots of pixels occur.
【００１０】このような問題を解決する方法の１つとし
て、半導体膜にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）とよばれる構造を形成する技術がある。こ
れは特にドレインチャネル領域とソース・ドレイン領域
との間にＬＤＤ領域と呼ばれる低濃度不純物領域を形成
することによりドレイン近傍集中する電界を緩和するも
のであるが、ＬＤＤ構造を形成するために工程が増加
し、生産性が低下してしまうという問題がある。これら
薄膜トランジスタを低コスト、広いプロセス・マージ
ン、高い信頼性で、かつ高密度に形成することが求めら
れており、生産性を向上するためにはいかにして工程数
を削減するかが課題となる。As one method for solving such a problem, an LDD (Lightly Doped) is formed on a semiconductor film.
There is a technique for forming a structure called “Drain”. This is particularly for reducing the electric field concentrated near the drain by forming a low-concentration impurity region called an LDD region between the drain channel region and the source / drain region. There is a problem that productivity increases and productivity decreases. It is required to form these thin film transistors with low cost, wide process margin, high reliability, and high density, and how to reduce the number of steps is an issue to improve productivity. .
【００１１】図１０は従来の薄膜トランジスタの製造方
法の例を説明するための図であり、ここではｎ−ｃｈ薄
膜トランジスタの製造方法を取り上げて説明する。ま
ず、ガラスなどの絶縁性基板９１上に多結晶質シリコン
からなる半導体膜９２を形成し、この半導体膜９２上
に、例えば酸化シリコン（ＳｉＯx ）などからなるゲー
ト絶縁膜９３、さらにゲート電極材料からなる導電性膜
を成膜する。そして、フォトリソグラフィ技術により導
電性膜をレジスト９５ａをマスクとしてパターニングし
てゲ−卜電極９４に成形する。この状態で、ゲート電極
９４をマスクとして例えばＰ（リン）などのｎ型不純物
をイオン注入法、イオンドーピング法などによりゲート
絶縁膜９３スルーで半導体膜９２に添加して低濃度不純
物領域であるｎ- 領域９２ｂを形成する。このときゲー
ト電極９４により自己整合的に、チャネル領域９２ａと
低濃度不純物領域であるｎ- 領域９２ｂとが形成される
（図１０（ａ））。FIG. 10 is a diagram for explaining an example of a conventional method of manufacturing a thin film transistor. Here, a method of manufacturing an n-ch thin film transistor will be described. First, a semiconductor film 92 made of polycrystalline silicon is formed on an insulating substrate 91 made of glass or the like, and a gate insulating film 93 made of, for example, silicon oxide (SiOx) and a gate electrode material are formed on the semiconductor film 92. A conductive film is formed. Then, the conductive film is patterned by photolithography using the resist 95a as a mask to form the gate electrode 94. In this state, using the gate electrode 94 as a mask, an n-type impurity such as P (phosphorus) is added to the semiconductor film 92 through the gate insulating film 93 by an ion implantation method, an ion doping method, or the like to form a low concentration impurity region n. - to form a region 92b. At this time, a channel region 92a and an n − region 92b which is a low concentration impurity region are formed in a self-aligned manner by the gate electrode 94 (FIG. 10A).
【００１２】次に、ゲート電極９４上から、チャネル領
域９２ａの外側に所定のオフセット幅を持つようにレジ
スト９５ｂを形成し、このレジスト９５ｂをマスクとし
て半導体膜９２へｎ型不純物をヘビードープし、高濃度
ｎ型不純物領域であるソース領域９２ｓおよびドレイン
領域９２ｄを形成する（図１０（ｂ））。Next, a resist 95b is formed from above the gate electrode 94 to the outside of the channel region 92a so as to have a predetermined offset width. Using the resist 95b as a mask, the semiconductor film 92 is heavily doped with an n-type impurity. A source region 92s and a drain region 92d, which are n-type impurity regions, are formed (FIG. 10B).
【００１３】続いてレジスト９５ｂを除去し、ゲート電
極９４の上側からゲート絶縁膜９３上に層間絶縁膜９６
を成膜する。さらにフォトリソグラフィ技術によりレジ
スト９５ｃをマスクとして、半導体膜９２のソース・ド
レイン領域に対応する一部領域の層間絶縁膜９６、ゲー
ト絶縁膜９３をエッチングしてコンタクトホール９６ｈ
を形成する（図１０（ｃ））。Subsequently, the resist 95b is removed, and an interlayer insulating film 96 is formed on the gate insulating film 93 from above the gate electrode 94.
Is formed. Further, the interlayer insulating film 96 and the gate insulating film 93 in a partial region corresponding to the source / drain region of the semiconductor film 92 are etched using the resist 95c as a mask by photolithography to form a contact hole 96h.
Is formed (FIG. 10C).
【００１４】その後コンタクトホール９６ｈを介してソ
ース・ドレイン領域９２ｓ、９２ｄ、と接続するように
ソース電極９７ｓ、ドレイン電極９７ｄを例えば、Ｎｄ
を含んだＡｌなどの金属から形成する。なおゲート電極
９４は図示しない引き出し電極と接続されている。この
ような工程により、多結晶質シリコンを半導体膜として
用いたＬＤＤ構造の薄膜トランジスタが完成する（図１
０（ｄ））。Thereafter, the source electrode 97s and the drain electrode 97d are connected to the source / drain regions 92s and 92d via the contact holes 96h by, for example, Nd.
From a metal containing Al. The gate electrode 94 is connected to a lead electrode (not shown). Through these steps, a thin film transistor having an LDD structure using polycrystalline silicon as a semiconductor film is completed (FIG. 1).
0 (d)).
【００１５】このような薄膜トランジスタにおいては、
信頼性を向上するために、ソース領域９２ｓ、ドレイン
領域９２ｄと、シリコンチャネル層７間にｎ- のＬＤＤ
領域が配設されている。これにより例えば、ｎ+ のドレ
イン領域近傍に集中する電界を緩和することができ、リ
ーク電流を低減し、さらに信頼性を向上することができ
る。In such a thin film transistor,
In order to improve the reliability, an n- LDD is provided between the source region 92s, the drain region 92d and the silicon channel layer 7.
An area is provided. Thereby, for example, the electric field concentrated near the n + drain region can be reduced, the leak current can be reduced, and the reliability can be further improved.
【００１６】しかしながら、このようなＬＤＤ構造を形
成するためには、通常のソース・ドレイン領域の他に、
さらに低濃度不純物領域を形成する必要がある。このた
めフォトエッチングの工程数が増加してしまい、薄膜ト
ランジスタの製造の生産性を低下させる原因となってい
る。また、コンタクト領域であるソース領域９２ｓ、ド
レイン領域９２ｄに正しくコンタクトホールを形成する
ために、ＬＤＤ領域９２ｂと、コンタクトホール９６ｈ
との間に露光装置のマスク合わせ精度、加工精度から定
まる所定の距離が必要であり、これが薄膜トランジスタ
の密度化の妨げになっているという問題がある。However, in order to form such an LDD structure, in addition to the usual source / drain regions,
Further, it is necessary to form a low concentration impurity region. For this reason, the number of photoetching steps is increased, which causes a reduction in the productivity of the manufacturing of the thin film transistor. In order to correctly form contact holes in the source region 92s and the drain region 92d which are contact regions, the LDD region 92b and the contact hole 96h are formed.
Requires a predetermined distance determined by the mask alignment accuracy and processing accuracy of the exposure apparatus, which hinders the increase in the density of thin film transistors.
【００１７】[0017]
【発明が解決しようとする課題】本発明はこのような問
題を解決するためになされたものである。すなわち本発
明は、本発明は生産性が高いＬＤＤ構造の薄膜トランジ
スタを提供することを目的とする。また、薄膜トランジ
スタアレイの集積化に適したＬＤＤ構造の薄膜トランジ
スタを提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve such a problem. That is, an object of the present invention is to provide a thin film transistor having an LDD structure with high productivity. Another object of the present invention is to provide a thin film transistor having an LDD structure suitable for integration of a thin film transistor array.
【００１８】また本発明はＬＤＤ構造の薄膜トランジス
タの集積度を高めることを目的とする。また本発明はＬ
ＤＤ構造の薄膜トランジスタを用いたＣＭＯＳなどの論
理回路の集積度を高めることを目的とする。Another object of the present invention is to increase the degree of integration of a thin film transistor having an LDD structure. Further, the present invention relates to L
It is an object to increase the degree of integration of a logic circuit such as a CMOS using a thin film transistor having a DD structure.
【００１９】さらに本発明は、特性が良好で、高集積化
に適し、生産性が高い薄膜トランジスタの製造方法を提
供することを目的とする。Another object of the present invention is to provide a method of manufacturing a thin film transistor having good characteristics, suitable for high integration, and high productivity.
【００２０】[0020]
【課題を解決するための手段】このような課題を解決す
るため、本発明は以下のような構成を採用したものであ
る。In order to solve such a problem, the present invention employs the following configuration.
【００２１】本発明の薄膜トランジスタは、第１の領域
と、第１の濃度で不純物が添加され、前記第１の領域を
挟むように配設された第２の領域と、前記第２の領域内
に配設され、前記第１の濃度よりも大きい第２の濃度で
前記不純物が添加された第３の領域とを有する半導体膜
と、前記半導体膜の前記第１の領域および前記第２の領
域上に、前記第３の領域に開口部を有するように配設さ
れたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半
導体膜の前記第１の領域と対向するように配設されたゲ
ート電極と、前記半導体膜の前記第３の領域に開口部を
有するように前記ゲート電極および前記ゲート絶縁膜を
覆うように配設された層間絶縁膜と、前記半導体膜の前
記第３の領域と接合したソース・ドレイン電極とを具備
したことを特徴とする。半導体膜としては、例えばｐｏ
ｌｙ−Ｓｉ、μｃ−Ｓｉなどの多結晶質シリコンからな
る半導体膜を用いるようにしてもよいし、またａ−Ｓｉ
（アモルファスシリコン）半導体膜を用いるようにして
もよく、さらに他の半導体膜を用いるようにしてもよ
い。また、第１の領域は例えばチャネル領域であり、第
２の領域はＬＤＤ領域であり、第３の領域はソース・ド
レイン領域（コンタクト領域）である。なおチャネル領
域はイントリンシックな半導体膜を用いるようにしても
よいし、ＬＤＤよりさらに低濃度の不純物を添加した
（チャネルドープ）半導体膜を用いるようにしてもよ
い。例えばチャネルドープなどの技術を用いて、第１の
領域にも低濃度の不純物を添加すれば、多結晶質シリコ
ンからなる半導体膜を用いる場合でも閾値電圧Ｖthの制
御が容易になる。チャネルドープの場合、例えば半導体
膜に、単位体積あたりの濃度が約１×１０16ｃｍ-3〜約
５×１０17ｃｍ-3程度の低濃度の不純物を添加するよう
にする。このような低濃度の不純物添加は、例えば、多
結晶質シリコン半導体膜の先駆膜となるアモルファス半
導体膜をＣＶＤ法などにより成膜する時にｐ型不純物あ
るいはｎ型不純物を材料ガスに混合して形成するように
してもよい。またイオンドーピング法等により半導体膜
の一部に不純物を添加した後、ＥＬＡ法などにより不純
物を半導体膜全体に拡散させて低濃度にするようにして
もよい。According to the thin film transistor of the present invention, a first region, a second region doped with an impurity at a first concentration and disposed so as to sandwich the first region, And a third region to which the impurity is added at a second concentration higher than the first concentration, and a first region and a second region of the semiconductor film. A gate insulating film disposed on the third region so as to have an opening, and a gate disposed so as to face the first region of the semiconductor film via the gate insulating film. An electrode, an interlayer insulating film disposed to cover the gate electrode and the gate insulating film so as to have an opening in the third region of the semiconductor film, and the third region of the semiconductor film. Characterized by having a source / drain electrode joined to it. That. As the semiconductor film, for example, po
A semiconductor film made of polycrystalline silicon such as ly-Si or μc-Si may be used.
(Amorphous silicon) A semiconductor film may be used, or another semiconductor film may be used. The first region is, for example, a channel region, the second region is an LDD region, and the third region is a source / drain region (contact region). Note that an intrinsic semiconductor film may be used for the channel region, or a (channel-doped) semiconductor film to which an impurity at a lower concentration than LDD is added (channel doping) may be used. For example, if a low concentration impurity is added to the first region using a technique such as channel doping, the threshold voltage Vth can be easily controlled even when a semiconductor film made of polycrystalline silicon is used. In the case of channel doping, for example, a low concentration impurity having a concentration per unit volume of about 1 × 10 16 cm −3 to about 5 × 10 17 cm −3 is added to the semiconductor film. Such low-concentration impurity addition is performed, for example, by mixing a p-type impurity or an n-type impurity with a material gas when forming an amorphous semiconductor film to be a precursor film of a polycrystalline silicon semiconductor film by a CVD method or the like. You may make it. Alternatively, after adding an impurity to a part of the semiconductor film by an ion doping method or the like, the impurity may be diffused to the entire semiconductor film by an ELA method or the like to reduce the concentration.
【００２２】また、前記半導体膜の前記第３の領域と前
記ソース・ドレイン電極との間には、シリサイド層を配
設するようにしてもよい。半導体膜とソース・ドレイン
電極との接合をシリサイド層を介して行うことにより、
添加した不純物イオンによる低抵抗化と、シリサイド層
による低抵抗化とを併せて得ることができ、さらに良好
な接合特性を得ることができる。また、シリサイド層に
よる低抵抗化による分、ソース・ドレイン領域の添加す
る不純物濃度を小さくすることができ、生産性が向上す
る。さらに、不純物の活性化温度を低温化することがで
きる。A silicide layer may be provided between the third region of the semiconductor film and the source / drain electrodes. By joining the semiconductor film and the source / drain electrodes via the silicide layer,
Low resistance due to the added impurity ions and low resistance due to the silicide layer can be obtained together, and more favorable junction characteristics can be obtained. Further, the impurity concentration added to the source / drain regions can be reduced by the reduction in resistance by the silicide layer, and the productivity is improved. Further, the activation temperature of the impurity can be lowered.
【００２３】前記層間絶縁膜は、前記半導体膜と反対側
に前記不純物が添加された領域を有するようにしてもよ
い。この領域は層間絶縁膜をマスクとして第３の領域に
不純物を添加することにより形成するようにしてもよ
い。また、この不純物が添加された層はガラス層にして
もよい。そしてこのガラス層は、前記不純物を含有する
とともに、前記層間絶縁膜および前記ゲート絶縁膜より
も高濃度でアルカリ元素を含有するようにしてもよい。
このガラス層は例えば層間絶縁膜に不純物をヘビードー
プすることにより形成するようにしてもよい。さらに、
加熱処理等により層間絶縁膜、ゲート絶縁膜中のＮａな
どをトラップすることができる。したがって、半導体膜
にアルカリ金属が悪影響を及ぼすのを防止することがで
き、薄膜トランジスタの信頼性を向上することができ
る。[0023] The interlayer insulating film may have a region to which the impurity is added on a side opposite to the semiconductor film. This region may be formed by adding an impurity to the third region using the interlayer insulating film as a mask. Further, the layer to which the impurities are added may be a glass layer. The glass layer may contain the impurity and an alkali element at a higher concentration than the interlayer insulating film and the gate insulating film.
This glass layer may be formed by, for example, doping impurities into the interlayer insulating film. further,
By heat treatment or the like, Na and the like in the interlayer insulating film and the gate insulating film can be trapped. Therefore, an adverse effect of the alkali metal on the semiconductor film can be prevented, and the reliability of the thin film transistor can be improved.
【００２４】本発明の相補型薄膜トランジスタは、少な
くとも表面が絶縁性を呈する基板と、前記基板上に配設
され、イントリンシックな第１の領域と、第１の濃度で
ｎ型不純物が添加され、前記第１の領域を挟むように配
設された第２の領域と、前記第２の領域内に配設され、
前記第１の濃度よりも大きい第２の濃度で前記ｎ型不純
物が添加された第３の領域とを有する第１の半導体膜
と、前記基板上に配設され、第４の領域と、第３の濃度
でｐ型不純物が添加され、前記第４の領域を挟むように
配設された第５の領域と、前記第５の領域内に配設さ
れ、前記第３の領域とほぼ等しい濃度で前記ｎ型不純物
が添加されるとともに、前記第１の濃度および前記第３
の濃度よりも大きい第４の濃度で前記ｐ型不純物が添加
された第６の領域とを有する第２の半導体膜と、前記第
１の半導体膜の前記第１の領域および前記第２の領域上
に前記第３の領域に開口部を有するように、かつ前記第
２の半導体膜の前記第４の領域および前記第５の領域上
に前記第６の領域に開口部を有するように配設されたゲ
ート絶縁膜と、前記ゲート絶縁膜上を介して前記第１の
半導体膜の前記第１の領域と対向するように配設された
第１のゲート電極と、前記ゲート絶縁膜上を介して前記
第２の半導体膜の前記第３の領域と対向するように配設
された第２のゲート電極と、前記第１の半導体膜の前記
第３の領域および前記第２の半導体膜の前記第６の領域
に開口部を有して前記ゲート絶縁膜を覆うように配設さ
れた層間絶縁膜と、前記第１の半導体膜の前記第３の領
域で前記第１の半導体膜と接合した第１のソース・ドレ
イン電極と、前記第２の半導体膜の前記第６の領域で前
記第２の半導体膜と接合した第２のソース・ドレイン電
極とを具備したことを特徴とする。The complementary thin film transistor according to the present invention is provided with a substrate having at least a surface exhibiting insulating properties, a first region provided on the substrate, an intrinsic first region, and an n-type impurity doped at a first concentration. A second region disposed so as to sandwich the first region, and a second region disposed in the second region;
A first semiconductor film having a third region to which the n-type impurity is added at a second concentration higher than the first concentration, a fourth region provided on the substrate, A fifth region, to which a p-type impurity is added at a concentration of 3 and which is disposed so as to sandwich the fourth region; and a fifth region which is disposed in the fifth region and which is substantially equal to the third region. The n-type impurity is added, and the first concentration and the third
A second semiconductor film having a sixth region to which the p-type impurity is added at a fourth concentration higher than the first region, and the first region and the second region of the first semiconductor film. The second semiconductor film has an opening in the third region, and the fourth region and the fifth region of the second semiconductor film have an opening in the sixth region. A gate insulating film, a first gate electrode disposed so as to face the first region of the first semiconductor film via the gate insulating film, and A second gate electrode disposed so as to face the third region of the second semiconductor film, and the third region of the first semiconductor film and the second gate electrode of the second semiconductor film. An interlayer insulating film having an opening in a sixth region and covering the gate insulating film; A first source / drain electrode joined to the first semiconductor film in the third region of the first semiconductor film; and a second semiconductor film in the sixth region of the second semiconductor film. And a second source / drain electrode joined thereto.
【００２５】すなわち本発明の相補型薄膜トランジスタ
（ＣＭＯＳ）は、上述した本発明の薄膜トランジスタを
用いて構成したものである。そして、このような構造の
ＣＭＯＳは、例えばｐ−ｃｈ薄膜トランジスタのソース
・ドレインを形成する際に、まずｎ−ｃｈ薄膜トランジ
スタのソース・ドレインと同様にｎ型不純物を添加し、
この後、このｎ型不純物を上回るようなｐ型不純物を添
加することにより形成するようにしてもよい。このよう
な構成を採用することにより本発明の薄膜トランジスタ
は製造工程数を低減することができ、生産性が高い構造
となる。That is, the complementary thin film transistor (CMOS) of the present invention is configured using the above-described thin film transistor of the present invention. In the CMOS having such a structure, for example, when forming the source / drain of a p-ch thin film transistor, first, an n-type impurity is added similarly to the source / drain of the n-ch thin film transistor.
Thereafter, the p-type impurity may be formed by adding a p-type impurity exceeding the n-type impurity. By employing such a structure, the number of manufacturing steps of the thin film transistor of the present invention can be reduced, and a structure with high productivity can be obtained.
【００２６】本発明の薄膜トランジスタの製造方法は、
少なくとも表面が絶縁性を呈する基板上に第１の領域
と、前記第１の領域を挟持する第２の領域とを有する半
導体膜を形成する工程と、前記半導体膜を覆うようにゲ
ート絶縁膜を形成する工程と、前記ゲート絶縁膜上の前
記半導体膜の第１の領域と対応する領域にゲート電極と
形成する工程と、前記ゲート電極をマスクとして前記半
導体膜に第１の濃度で不純物を添加する工程と、前記ゲ
ート電極および前記ゲート絶縁膜を覆うように層間絶縁
膜を形成する工程と、前記半導体膜の前記第２の領域内
に開口部を有するように前記層間絶縁膜および前記ゲー
ト絶縁膜をパターニングする工程と、前記半導体膜の前
記開口部に露出した領域に前記第１の濃度よりも高い第
２の濃度で不純物を添加する工程と、前記開口部に露出
した前記半導体膜と接合するようにソース・ドレイン電
極を形成する工程とを有することを特徴とする。本発明
の薄膜トランジスタの製造方法では、まずＬＤＤ領域を
形成し、この後コンタクトホールを介して不純物を添加
することにより、ソース・ドレイン領域を形成するもの
である。したがって、従来の製造方法のようにＬＤＤ領
域とコンタクト領域との製造プロセスに起因するマージ
ンを小さくすることができ、薄膜トランジスタをコンパ
クトにすることができる。したがって本発明の薄膜トラ
ンジスタの製造方法によれば、集積度の高い薄膜トラン
ジスタアレイを製造することができる。The method for manufacturing a thin film transistor according to the present invention comprises:
Forming a semiconductor film having a first region and a second region sandwiching the first region on a substrate having at least a surface exhibiting an insulating property; and forming a gate insulating film so as to cover the semiconductor film. Forming, forming a gate electrode in a region corresponding to the first region of the semiconductor film on the gate insulating film, and adding an impurity at a first concentration to the semiconductor film using the gate electrode as a mask. Forming an interlayer insulating film so as to cover the gate electrode and the gate insulating film; and forming the interlayer insulating film and the gate insulating film so as to have an opening in the second region of the semiconductor film. Patterning a film, adding an impurity to a region of the semiconductor film exposed to the opening at a second concentration higher than the first concentration, and forming the semiconductor film exposed to the opening. Characterized by a step of forming the source and drain electrodes so as to focus. In the method of manufacturing a thin film transistor according to the present invention, first, an LDD region is formed, and thereafter, a source / drain region is formed by adding an impurity through a contact hole. Therefore, the margin caused by the manufacturing process of the LDD region and the contact region as in the conventional manufacturing method can be reduced, and the thin film transistor can be made compact. Therefore, according to the method for manufacturing a thin film transistor of the present invention, a thin film transistor array having a high degree of integration can be manufactured.
【００２７】また、本発明の薄膜トランジスタの製造方
法は、少なくとも表面が絶縁性を呈する基板上に第１の
領域と、前記第１の領域を挟持する第２の領域とを有す
る半導体膜を形成する工程と、前記半導体膜を覆うよう
にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上
の前記半導体膜の第１の領域と対応する領域にゲート電
極と形成する工程と、前記ゲート電極をマスクとして前
記半導体膜に第１の濃度で不純物を添加する工程と、前
記ゲート電極および前記ゲート絶縁膜を覆うように層間
絶縁膜を形成する工程と、前記半導体膜の前記第２の領
域内に開口部を有するように前記層間絶縁膜および前記
ゲート絶縁膜をパターニングする工程と、前記半導体膜
の前記開口部に露出した領域に前記第１の濃度よりも高
い第２の濃度で不純物を添加するとともに、前記層間絶
縁膜の前記半導体膜と反対側に前記不純物イオンが添加
されたトラップ層を形成する工程と、前記基板を加熱し
て前記層間絶縁膜または前記ゲート絶縁膜に含まれるア
ルカリ金属を前記トラップ層にトラップする工程と、前
記トラップ層を除去する工程と、前記開口部に露出した
前記半導体膜と接合するようにソース・ドレイン電極を
形成する工程とを有することを特徴とする。この方法で
は、層間絶縁膜、ゲート絶縁膜の開口部をマスクとして
半導体膜のコンタクト領域に不純物イオンを添加する際
に、層間絶縁膜の表面近傍にも不純物の添加層を形成す
る。さらに、この不純物を含んだ絶縁層を加熱処理し
て、例えば層間絶縁膜、ゲート絶縁膜、半導体膜等に含
まれるＮａなどのアルカリ金属をトラップするものであ
る。したがって、このように製造した本発明の薄膜トラ
ンジスタは、コンパクトであるとともに信頼性の高いも
のとなる。なお、このトラップ層は取り除くようにして
もよいし、そのまま残しておいてもよい。According to the method of manufacturing a thin film transistor of the present invention, a semiconductor film having a first region and a second region sandwiching the first region is formed on a substrate having at least a surface exhibiting insulating properties. A step of forming a gate insulating film so as to cover the semiconductor film; a step of forming a gate electrode in a region on the gate insulating film corresponding to a first region of the semiconductor film; A step of adding an impurity at a first concentration to the semiconductor film as a mask, a step of forming an interlayer insulating film so as to cover the gate electrode and the gate insulating film, Patterning the interlayer insulating film and the gate insulating film so as to have an opening; and forming a region of the semiconductor film exposed to the opening at a second concentration higher than the first concentration. Forming a trap layer to which the impurity ions are added on the side of the interlayer insulating film opposite to the semiconductor film, and heating the substrate to include the trapping layer in the interlayer insulating film or the gate insulating film. Trapping the alkali metal to be trapped in the trap layer, removing the trap layer, and forming source / drain electrodes so as to bond to the semiconductor film exposed in the opening. And In this method, when impurity ions are added to the contact region of the semiconductor film using the openings of the interlayer insulating film and the gate insulating film as a mask, an impurity-doped layer is also formed near the surface of the interlayer insulating film. Further, the insulating layer containing the impurities is subjected to heat treatment to trap an alkali metal such as Na contained in an interlayer insulating film, a gate insulating film, a semiconductor film, or the like. Therefore, the thin film transistor of the present invention manufactured in this way is compact and highly reliable. Note that this trap layer may be removed or may be left as it is.
【００２８】また前記半導体膜の前記開口部に露出した
領域にシリサイド層を形成する工程をさらに具備するよ
うにしてもよい。シリサイド層を形成することによりコ
ンタクト領域に添加する不純物の濃度を従来よりも小さ
くすることができる。したがって活性化に要する時間を
短縮し、また活性化のプロセス温度を低減することがで
きる。このシリサイド層を形成する工程は、例えば、前
記第２の濃度で不純物を添加する前に前記半導体膜の前
記開口部に露出した領域に金属層を形成し、前記第２の
濃度で不純物を添加した後に前記半導体膜と前記金属層
とを加熱するようにしてもよい。このようにすれば、ソ
ース・ドレイン領域に不純物をドーピングする際に、ド
ーパントイオンが金属層を半導体膜へノックオンするた
め、シリサイド層の形成が促進される。また半導体膜と
シリサイド層との界面特性も向上する。さらに、シリサ
イド層の形成に要する加熱温度を低減することもでき
る。なお、未反応の金属層は除去してもシリサイド層は
半導体膜に残留する。The method may further include a step of forming a silicide layer in a region of the semiconductor film exposed to the opening. By forming the silicide layer, the concentration of the impurity added to the contact region can be made lower than in the conventional case. Therefore, the time required for activation can be reduced, and the process temperature for activation can be reduced. The step of forming the silicide layer includes, for example, forming a metal layer in a region of the semiconductor film exposed to the opening before adding the impurity at the second concentration, and adding the impurity at the second concentration. After that, the semiconductor film and the metal layer may be heated. With this configuration, when the source / drain regions are doped with impurities, the dopant ions knock on the metal layer to the semiconductor film, so that the formation of the silicide layer is promoted. Also, the interface characteristics between the semiconductor film and the silicide layer are improved. Further, the heating temperature required for forming the silicide layer can be reduced. Note that the silicide layer remains in the semiconductor film even if the unreacted metal layer is removed.
【００２９】このような構成を採用することにより、特
性が良好で、集積度が高く、しかも生産性が高い薄膜ト
ランジスタ、相補型薄膜トランジスタを提供することが
できる。また本発明の薄膜トランジスタの製造方法によ
れば、生産性が高く、集積度の高い薄膜トランジスタア
レイを提供することができる。By adopting such a configuration, a thin film transistor and a complementary thin film transistor having good characteristics, high integration, and high productivity can be provided. According to the method for manufacturing a thin film transistor of the present invention, a thin film transistor array with high productivity and high integration degree can be provided.
【００３０】[0030]
【発明の実施の形態】以下に本発明について図面を参照
しながらさらに詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in more detail with reference to the drawings.
【００３１】（実施形態１）図１は本発明の薄膜トラン
ジスタを説明するための図である。(Embodiment 1) FIG. 1 is a view for explaining a thin film transistor of the present invention.
【００３２】この薄膜トランジスタは、イントリンシッ
クなチャネル領域１２ａと、第１の濃度で不純物が添加
され、チャネル領域１２ａを挟むように配設されたＬＤ
Ｄ領域１２ｂと、ＬＤＤ領域１２ｂ内に配設され、第１
の濃度よりも大きい第２の濃度で不純物が添加されたコ
ンタクト領域であるソース領域１２ｓ、ドレイン領域１
２ｄとを有する半導体膜１２と、半導体膜１２のチャネ
ル領域１２ａおよびＬＤＤ領域１２ｂ上に、ソース領域
１２ｓとドレイン領域１２ｄに開口部を有するように配
設されたゲート絶縁膜１３と、ゲート絶縁膜１３を介し
て半導体膜１２のチャネル領域１２ａと対向するように
配設されたゲート電極１４と、半導体膜１２のソース領
域１２ｓ、ドレイン領域１２ｄに開口部を有するように
ゲート電極１４およびゲート絶縁膜１３を覆うように配
設された層間絶縁膜１６と、半導体膜１２のソース領域
１２ｓ、ドレイン領域１２ｄと接合したソース・ドレイ
ン電極１７ｓ、ドレイン電極１７ｄとを具備したもので
ある（図１（ｄ））。 このような薄膜トランジスタの
製造例について説明する。まず、無アルカリガラス、石
英などからなる基板１１上に、例えばプラズマエンハン
ストＣＶＤ法（ＰＥＣＶＤ法）などによりａ−Ｓｉ半導
体膜を成膜する。基板１１としては、ガラス基板上に酸
化シリコン（ＳｉＯx ）、窒化シリコン（ＳｉＮx ）な
どのアンダーコート層を成膜して用いるようにしてもよ
い。エキシマーレーザーアニール法（ＥＬＡ法）などに
より、基板１１上に成膜した先駆膜であるａ−Ｓｉ半導
体膜を瞬時溶融、再結晶させてｐｏｌｙ−Ｓｉ、μｃ−
Ｓｉなどの多結晶質シリコンからなる半導体膜１２を形
成する。This thin film transistor has an intrinsic channel region 12a and an LD doped with an impurity at a first concentration and disposed so as to sandwich the channel region 12a.
D region 12b and a first region disposed in the LDD region 12b.
Source region 12 s and drain region 1, which are contact regions doped with impurities at a second concentration higher than the concentration of
A gate insulating film 13 disposed on the channel region 12a and the LDD region 12b of the semiconductor film 12 so as to have openings in the source region 12s and the drain region 12d; The gate electrode 14 is disposed so as to face the channel region 12a of the semiconductor film 12 through the gate 13. The gate electrode 14 and the gate insulating film have openings in the source region 12s and the drain region 12d of the semiconductor film 12. 13 and an interlayer insulating film 16 disposed so as to cover 13, and a source / drain electrode 17 s and a drain electrode 17 d joined to the source region 12 s and the drain region 12 d of the semiconductor film 12 (FIG. 1 (d)). )). A manufacturing example of such a thin film transistor will be described. First, an a-Si semiconductor film is formed on a substrate 11 made of non-alkali glass, quartz, or the like by, for example, a plasma enhanced CVD method (PECVD method). As the substrate 11, an undercoat layer such as silicon oxide (SiOx) or silicon nitride (SiNx) may be formed on a glass substrate. The excimer laser annealing method (ELA method) instantaneously melts and recrystallizes the a-Si semiconductor film, which is the precursor film formed on the substrate 11, to obtain poly-Si, μc-
A semiconductor film 12 made of polycrystalline silicon such as Si is formed.
【００３３】ついで、島状にパターニングされた多結晶
質シリコンからなる半導体膜１２上に酸化シリコン（Ｓ
ｉＯx ）からなるゲート絶縁膜１３を成膜し、ついでゲ
ート絶縁膜１３上に、ゲート電極材料からなる導体薄膜
を成膜する。成膜した導体薄膜上に、レジスト１５を積
層し、フォトリソグラフィ技術等によりパターニングし
てゲート電極１４を形成する。Next, silicon oxide (S) is formed on the semiconductor film 12 made of polycrystalline silicon patterned in an island shape.
A gate insulating film 13 made of iOx) is formed, and a conductive thin film made of a gate electrode material is formed on the gate insulating film 13. A resist 15 is laminated on the formed conductor thin film and patterned by photolithography or the like to form a gate electrode 14.
【００３４】そして、パターニングしたゲート電極１４
をマスクとして、例えばＰ（リン）などのｎ型不純物を
イオン注入法、イオンドーピング法などにより、多結晶
質シリコンからなる半導体膜１２にゲート絶縁膜１３ス
ルーで添加する。このとき、チャネル領域１２ａと低濃
度不純物領域であるｎ- のＬＤＤ領域１２ｂとはゲート
電極１２により自己整合的に形成される（図１
（ａ））。Then, the patterned gate electrode 14
Is used as a mask, an n-type impurity such as P (phosphorus) is added to the semiconductor film 12 made of polycrystalline silicon through the gate insulating film 13 by an ion implantation method, an ion doping method, or the like. At this time, the channel region 12a and the n − LDD region 12b, which is a low concentration impurity region, are formed in a self-aligned manner by the gate electrode 12 (FIG. 1).
(A)).
【００３５】ＬＤＤ領域を形成した後、ゲート電極１４
の上側から層間絶縁膜１６を被覆し、さらにレジスト１
５ｂを積層してフォトリソグラフィ技術によりパターニ
ングし、このレジスト１５ｂをマスクとして層間絶縁膜
１６、ゲート絶縁膜１３をＲＩＥ法などによりエッチン
グし、ＬＤＤ領域１２ｂ内の所定領域に開口を有するよ
うなコンタクトホールを形成する（図１（ｂ））。After forming the LDD region, the gate electrode 14 is formed.
Is covered with an interlayer insulating film 16 from above the
5b are laminated and patterned by the photolithography technique, and the interlayer insulating film 16 and the gate insulating film 13 are etched by the RIE method or the like using the resist 15b as a mask to form a contact hole having an opening in a predetermined region in the LDD region 12b. Is formed (FIG. 1B).
【００３６】ついで、コンタクトホール形成に用いたレ
ジスト１５ｂを除去した状態で、半導体膜１２のＬＤＤ
領域１２ｂ内のコンタクトホール１６ｈに露出した領域
に、例えばＰ（リン）などのｎ型不純物をイオンドーピ
ング法、イオン注入法などにより高濃度に添加する。こ
の不純物ドープにより、ＬＤＤ領域１２ｂのうち、コン
タクトホール１６ｈに対応した領域にｎ+ のコンタクト
領域（ソース・ドレイン領域）が形成される（図１
（ｃ））。Next, with the resist 15b used for forming the contact hole removed, the LDD of the semiconductor film 12 is removed.
An n-type impurity such as P (phosphorus) is added at a high concentration to the region exposed to the contact hole 16h in the region 12b by an ion doping method, an ion implantation method, or the like. Due to this impurity doping, an n + contact region (source / drain region) is formed in a region corresponding to the contact hole 16h in the LDD region 12b (FIG. 1).
(C)).
【００３７】その後、層間絶縁膜１６上から例えばＡ
ｌ、ＭｏＷなどの金属をスパッタ法などにより、コンタ
クトホールを通じて半導体膜１２のコンタクト領域であ
るソース領域１２ｓ、ドレイン領域１２ｄと接合するよ
うに堆積させる。そして堆積した金属層をパターニング
することによりソース電極１７ｓ、ドレイン電極１７ｄ
を形成する。なおこのとき併せてソース電極１７ｓ、ド
レイン電極１７ｄと接続した配線パターン、あるいはゲ
ート電極と接続する配線パターン等もパターニングする
ようにすればよい。なお、金属層を堆積する前に、コン
タクトホールを介して不純物イオンをヘビードープした
領域にレーザー光などを照射して活性化を行うようにし
てもよい。このような工程により本発明の薄膜トランジ
スタが完成する。Thereafter, for example, A
A metal such as 1 or MoW is deposited by a sputtering method or the like so as to be joined to the source region 12s and the drain region 12d, which are the contact regions of the semiconductor film 12, through the contact holes. The source metal 17s and the drain electrode 17d are patterned by patterning the deposited metal layer.
To form At this time, a wiring pattern connected to the source electrode 17s and the drain electrode 17d, a wiring pattern connected to the gate electrode, and the like may also be patterned. Note that, before depositing the metal layer, activation may be performed by irradiating a laser light or the like to a region in which impurity ions are heavily doped via a contact hole. Through such steps, the thin film transistor of the present invention is completed.
【００３８】本発明の薄膜トランジスタにおいては、図
１０に例示した従来の薄膜トランジスタのように、不要
なコンタクト領域を形成する必要がない。またヘビード
ープされたソース領域１７ｓ、ドレイン領域１７ｄも少
ないので、活性化も容易になる。したがって、本発明の
薄膜トランジスタは生産性が高く、低コストで提供する
ことができる。In the thin film transistor of the present invention, unlike the conventional thin film transistor illustrated in FIG. 10, it is not necessary to form an unnecessary contact region. Further, since the number of the heavily doped source region 17s and the drain region 17d is small, the activation becomes easy. Therefore, the thin film transistor of the present invention has high productivity and can be provided at low cost.
【００３９】（実施形態２）図２は本発明の薄膜トラン
ジスタと従来の薄膜トランジスタの平面構造を説明する
ための図である。比較のため、従来のＬＤＤ構造の薄膜
トランジスタの平面構造を図２（ａ）に、本発明のＬＤ
Ｄ構造の薄膜トランジスタの平面構造を図２（ｂ）に示
している。(Embodiment 2) FIG. 2 is a diagram for explaining a planar structure of a thin film transistor of the present invention and a conventional thin film transistor. For comparison, a planar structure of a conventional thin film transistor having an LDD structure is shown in FIG.
FIG. 2B shows a planar structure of the thin film transistor having the D structure.
【００４０】従来の薄膜トランジスタでは図２（ｂ）に
示すようにゲート電極９４の両側の半導体層９２にｎ-
のＬＤＤ領域９２ｂが所定の幅Ｌｌで形成されており、
その外側にソース領域９２ｓ、ドレイン領域９２ｄが形
成されており、このソース領域９２ｓ、ドレイン領域９
２ｄの一部に開口部を有するコンタクトホール９６ｈが
形成されている。このコンタクトホール９６ｈはフォト
リソグラフィ技術により、露光装置を用いたｎ- のＬＤ
Ｄ領域９２ｂとコンタク卜ホールのマスク合わせにより
形成するため、形成されるｎ+ のソース領域９２ｓ、ド
レイン領域９２ｄとコンタクトホール端との間に、パタ
ーニング工程でのズレなどに対応するためのマージンと
して、所定の幅Ｌｎを確保している。すなわち、この幅
Ｌｎによってマスク合わせズレ、加工精度のばらつきな
どが生じたとしても、コンタクトホールが常に、不純物
イオンがヘビードープされたソース領域９２ｓ、ドレイ
ン領域９２ｄ上に形成されるため、良好なダイオード特
性を有するコンタクト領域を得ることができる。In the conventional thin film transistor, as shown in FIG. 2B, n − is applied to the semiconductor layer 92 on both sides of the gate electrode 94.
Are formed with a predetermined width Ll.
A source region 92s and a drain region 92d are formed outside the source region 92s and the drain region 92s.
A contact hole 96h having an opening in a part of 2d is formed. The contact hole 96h is formed by photolithography using an n − LD using an exposure apparatus.
Since it is formed by masking the D region 92b and the contact hole, there is a margin between the formed n + source region 92s and the drain region 92d and the contact hole end to cope with a deviation in the patterning step. , A predetermined width Ln. In other words, even if the mask alignment error and the variation in processing accuracy occur due to the width Ln, the contact hole is always formed on the source region 92s and the drain region 92d in which impurity ions are heavily doped. Can be obtained.
【００４１】これに対して本発明の薄膜トランジスタに
おいては図２（ｂ）に示したように、コンタクトホール
１６ｈと、ソース領域１２ｓおよびドレイン領域１２ｄ
とが自己整合的に形成されているためのマージンＬｎを
不要とすることができる。例えば、従来の薄膜トランジ
スタでは薄膜トランジスタのチャネル長Ｌｃを約４μ
ｍ、ＬＤＤ領域の幅Ｌｌを約２μｍとした場合、コンタ
クトホールとソース・ドレイン領域との位置合わせマー
ジンの幅Ｌｎは約２μｍ程度に設定する必要がある。本
発明の薄膜トランジスタの構造を採用することにより、
実際のチャネル領域１２ａと、コンタクト領域であるソ
ース領域１２ｓおよびドレイン領域１２ｄとをＬＤＤ領
域１２ｂのうち幅Ｌｎだけを介して配設することができ
る。このためチャネル領域１２ａとコンタクト領域との
間隔を小さくすることができ、薄膜トランジスタをより
コンパクトに形成することができる。したがって、例え
ば液晶表示装置の駆動回路をはじめとする各種の薄膜ト
ランジスタアレイをより高い集積度で形成することがで
きる。On the other hand, in the thin film transistor of the present invention, as shown in FIG. 2B, the contact hole 16h, the source region 12s and the drain region 12d
Are formed in a self-aligned manner, so that the margin Ln can be eliminated. For example, in a conventional thin film transistor, the channel length Lc of the thin film transistor is set to about 4 μm.
m, the width Ll of the LDD region is about 2 μm, and the width Ln of the alignment margin between the contact hole and the source / drain region needs to be set to about 2 μm. By adopting the structure of the thin film transistor of the present invention,
The actual channel region 12a and the source region 12s and the drain region 12d, which are the contact regions, can be arranged via only the width Ln of the LDD region 12b. Therefore, the distance between the channel region 12a and the contact region can be reduced, and the thin film transistor can be formed more compactly. Therefore, for example, various thin film transistor arrays including a driving circuit of a liquid crystal display device can be formed with a higher degree of integration.
【００４２】（実施形態３）図３は本発明の薄膜トラン
ジスタの構造の別の例を概略的に示す図である。図３
（ａ）は図３（ｂ）に例示した本発明の薄膜トランジス
タの製造中の構造を示している。(Embodiment 3) FIG. 3 is a view schematically showing another example of the structure of the thin film transistor of the present invention. FIG.
3A shows the structure of the thin film transistor of the present invention illustrated in FIG.
【００４３】例えば、実施形態１で説明した図１（ｃ）
において、コンタクトホール１６ｈの開口部に露出した
多結晶質シリコンからなる半導体膜１２にＰ（リン）な
どの不純物を添加してｎ+ のコンタクト領域であるソー
ス領域１２ｓ、ドレイン領域１２ｄを形成する際に、同
時に層間絶縁膜１６の表面にも不純物をヘビードープし
て、高濃度にリン（Ｐ）を含んだアルカリ金属のトラッ
プ層であるリンガラス層１９を形成し、その後に熱処理
を行う。例えばリンガラス層１９などのトラップ層は、
例えば酸化シリコン（ＳｉＯ2 ）、窒化シリコン（Ｓｉ
Ｎx ）またはこれらの積層構造、混合構造中に例えばＰ
などのアルカリ捕集能を有する元素、化合物を添加する
ことにより形成するようにすればよい。本発明ではトラ
ップ層であるリンガラス層１９は、コンタクト領域であ
るソース領域１２ｓ、ドレイン領域１２ｄに不純物をド
ーピングする際に、層間絶縁膜１６の表面近傍に同時形
成することができる。このトラップ層は後工程で除去す
るようにしてもよいし、そのまま残しておくようにして
もよい。このような構成を採用することによって、層間
絶縁膜１６、ゲート絶縁膜１３中にある例えばＮａなど
の可動イオンをリンガラス層１９中に取り込むことがで
きる。これにより、従来から問題となっていたような薄
膜トランジスタの動作中に可動イオンが移動することに
よって発生するしきい値電圧シフトに伴う信頼性の低下
を防止することができる。For example, FIG. 1C described in the first embodiment.
In this case, when the impurity such as P (phosphorus) is added to the semiconductor film 12 made of polycrystalline silicon exposed at the opening of the contact hole 16h to form the source region 12s and the drain region 12d which are n + contact regions. At the same time, the surface of the interlayer insulating film 16 is also heavily doped with impurities to form a phosphorus glass layer 19 which is a trap layer of an alkali metal containing phosphorus (P) at a high concentration, and then heat-treated. For example, a trap layer such as the phosphorus glass layer 19
For example, silicon oxide (SiO2), silicon nitride (Si
Nx) or a laminated structure or a mixed structure thereof, for example, P
It may be formed by adding an element or compound having an alkali-collecting ability, such as the above. In the present invention, the phosphorus glass layer 19 serving as the trap layer can be simultaneously formed near the surface of the interlayer insulating film 16 when the source region 12s and the drain region 12d serving as the contact regions are doped with impurities. This trap layer may be removed in a later step, or may be left as it is. By employing such a configuration, mobile ions such as Na in the interlayer insulating film 16 and the gate insulating film 13 can be taken into the phosphorus glass layer 19. As a result, it is possible to prevent the reliability from being lowered due to the threshold voltage shift caused by the movement of the movable ions during the operation of the thin film transistor, which has conventionally been a problem.
【００４４】（実施形態４）図４は本発明の薄膜トラン
ジスタの構造のさらに別の例を概略的に示す図である。
この薄膜トランジスタは、半導体膜１２のソース領域１
２ｓ、ドレイン領域１２ｄに例えばＭｏＳｉなどのシリ
サイド層２１が配設されており、このシリサイド層２１
を介して半導体膜１２とソース電極１７ｓ、ドレイン電
極１７ｄとが接合している。シリサイド層２１は、例え
ばコンタクトホール１６ｈを穿設した後、Ｍｏ等の金属
をスパッタ法などにより成膜し、加熱により多結晶質シ
リコンからなる半導体膜と金属とを反応させて形成する
ようにしてもよい。またシリサイド層を形成する金属に
ついても、上述したＭｏに限ることはない。比較的低温
でシリサイド層を形成することができる金属としては、
例えば、Ｍｇ、Ｃａ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃ
ｏ、Ｎｉ、Ｚｒ、Ｎｂ、Ｒｈ、Ｐｄ、Ｈｆ、Ｔａ、Ｗ、
Ｉｒ、Ｐｔ等があり、いずれを用いるようにしてもよ
い。(Embodiment 4) FIG. 4 is a view schematically showing still another example of the structure of the thin film transistor of the present invention.
This thin film transistor is formed in the source region 1 of the semiconductor film 12.
2s, a silicide layer 21 of, for example, MoSi is provided in the drain region 12d.
The semiconductor film 12 is connected to the source electrode 17s and the drain electrode 17d via the gate electrode. The silicide layer 21 is formed by, for example, forming a contact hole 16h, then forming a metal such as Mo by a sputtering method or the like, and reacting the semiconductor film made of polycrystalline silicon with the metal by heating. Is also good. Further, the metal forming the silicide layer is not limited to Mo described above. As a metal that can form a silicide layer at a relatively low temperature,
For example, Mg, Ca, Ti, V, Cr, Mn, Fe, C
o, Ni, Zr, Nb, Rh, Pd, Hf, Ta, W,
There are Ir, Pt, and the like, and any of them may be used.
【００４５】また、シリサイドターゲットを用いてシリ
サイド層を形成するようにしてもよい。この場合でも、
例えば加熱するなどして多結晶質シリコンからなる半導
体膜とシリサイド層との接触抵抗を低減することが好ま
しい。さらに、シリサイド層２１は、コンタクト領域で
あるソース領域ドレイン領域に不純物イオンをドープす
る前に形成するようにしてもよい。このようにすること
により、ドーパントイオンがシリサイド層２１、乃至は
シリサイド層２１を形成するために成膜した金属層をた
たくため、シリサイド層２１の形成が一層促進され、ま
たより良好なショットキー接合がシリサイド層２１と半
導体膜１２との間に形成される。The silicide layer may be formed using a silicide target. Even in this case,
For example, it is preferable to reduce the contact resistance between the semiconductor film made of polycrystalline silicon and the silicide layer by heating or the like. Further, the silicide layer 21 may be formed before doping the source region and the drain region as the contact region with impurity ions. By doing so, the dopant ions hit the silicide layer 21 or the metal layer formed to form the silicide layer 21, so that the formation of the silicide layer 21 is further promoted, and a better Schottky junction is achieved. Is formed between the silicide layer 21 and the semiconductor film 12.
【００４６】また、例えば多結晶質シリコンと金属とを
反応させてシリサイド層を形成する際の温度範囲内であ
れば、半導体膜中の不純物イオンも併せて活性化するよ
うにしてもよい。このようにすることによりシリサイド
による低抵抗化の効果と、添加された不純物による低抵
抗化の効果を得ることができる。シリサイド層および半
導体膜に不純物イオンを添加するためには、例えば多結
晶質シリコン上にシリサイド層を形成し、この後不純物
イオンを注入法、ドーピング法などにより添加するよう
にすればよい。このとき、シリサイド層中の金属原子が
ドーパントによりノックオンされた半導体膜にたたき込
まれるため、多結晶質シリコンからなる半導体膜とシリ
サイド層との界面との界面特性が向上する。また、不純
物のドープは、シリサイドを形成した未反応の金属層が
半導体膜上に残した状態で行うようにしてもよい。この
ような構成を採用することにより、多結晶質シリコンを
半導体膜に用いた薄膜トランジスタの製造プロセスの最
高温度を低温化することができる。すなわち、多結晶シ
リコンを半導体膜に用いた薄膜トランジスタの製造プロ
セス温度の最大値を決めていたｎ+ 半導体層、ｐ+ 半導
体層、ｎ- 半導体層等のコンタクト領域にドープした不
純物を従来のように十分に活性化する必要がなくなる。
また従来のように大量の不純物を導入する必要もなく、
導入した不純物を活性化しなくとも良好な接合が得られ
る。In addition, for example, if the temperature is within a temperature range in which a polycrystalline silicon is reacted with a metal to form a silicide layer, impurity ions in the semiconductor film may be activated together. By doing so, the effect of reducing the resistance by silicide and the effect of reducing the resistance by the added impurities can be obtained. In order to add impurity ions to the silicide layer and the semiconductor film, for example, a silicide layer may be formed on polycrystalline silicon, and then the impurity ions may be added by an implantation method, a doping method, or the like. At this time, since the metal atoms in the silicide layer are knocked into the semiconductor film knocked on by the dopant, the interface characteristics between the interface between the semiconductor film made of polycrystalline silicon and the silicide layer are improved. The doping of the impurity may be performed in a state where the unreacted metal layer on which the silicide is formed is left on the semiconductor film. By employing such a structure, the maximum temperature of a manufacturing process of a thin film transistor using polycrystalline silicon for a semiconductor film can be reduced. That is, the impurity doped in the contact region such as the n + semiconductor layer, the p + semiconductor layer, and the n − semiconductor layer, which determined the maximum value of the manufacturing process temperature of the thin film transistor using the polycrystalline silicon as the semiconductor film, is different from the conventional case. There is no need to fully activate.
Also, there is no need to introduce a large amount of impurities as in the past,
Good junction can be obtained without activating the introduced impurities.
【００４７】このような構成を採用することにより本発
明の薄膜トランジスタにおいては、ソース・ドレイン領
域に添加する不純物濃度が低くとも良好なコンタクト抵
抗を得ることができる。したがって、従来の薄膜トラン
ジスタの製造工程で特に問題となっていた、不純物の添
加に要する時間、添加した不純物の活性化に要する時間
を短縮することができ、生産性を大きく向上することが
できる。さらに、コンタクト領域に添加する不純物イオ
ンが低濃度でも、シリサイド層２１により十分に低抵抗
なコンタクトが得られるため、活性化温度を低減するこ
とができる。したがって、多結晶質シリコンからなる半
導体膜を用いた薄膜トランジスタの生産性を律速してい
たプロセス温度を低減することができる。By adopting such a configuration, in the thin film transistor of the present invention, a good contact resistance can be obtained even if the impurity concentration added to the source / drain regions is low. Therefore, the time required for adding the impurities and the time required for activating the added impurities, which have been particularly problematic in the conventional manufacturing process of the thin film transistor, can be reduced, and the productivity can be greatly improved. Furthermore, even if the impurity ions added to the contact region are at a low concentration, a sufficiently low-resistance contact can be obtained by the silicide layer 21, so that the activation temperature can be reduced. Therefore, it is possible to reduce the process temperature that has limited the productivity of a thin film transistor using a semiconductor film made of polycrystalline silicon.
【００４８】（実施形態５）図５、図６、図７、図８は
本発明の薄膜トランジスタの製造例を説明するための図
であり、基板１１上に相補的に動作するｎチャネル薄膜
トランジスタとｐチャネル薄膜トランジスタを形成して
ＣＭＯＳ回路を構成して例を説明する。図５、図６の
（ａ）〜（ｅ）にｎ−ｃｈ薄膜トランジスタの製造工程
を、図６、図７の（ａ）〜（ｅ）にｐ−ｃｈ薄膜トラン
ジスタの製造工程をそれぞれ示している。図５、図６、
図７、図８に例示した（ａ）〜（ｅ）の各工程は原則的
に対応した工程を示している。なお、ｎチャネル薄膜ト
ランジスタの製造工程は、図５（ｂ）の状態を除いて図
１で説明した製造方法と同様である。(Embodiment 5) FIGS. 5, 6, 7 and 8 are views for explaining an example of manufacturing a thin film transistor according to the present invention. An example in which a channel thin film transistor is formed to configure a CMOS circuit will be described. FIGS. 5 and 6 (a) to (e) show manufacturing steps of an n-ch thin film transistor, and FIGS. 6 and 7 (a) to (e) show manufacturing steps of a p-ch thin film transistor. 5 and 6,
Each of the steps (a) to (e) illustrated in FIGS. 7 and 8 basically indicates a corresponding step. Note that the manufacturing process of the n-channel thin film transistor is the same as the manufacturing method described with reference to FIG. 1 except for the state of FIG.
【００４９】ｐチャネル薄膜トランジスタでは、図７
（ａ）に示すように図５（ａ）と同様に島状にパターニ
ングした多結晶質シリコンからなる半導体膜１２、ゲー
ト絶縁膜１３を形成した後、ゲート電極１４をフォトレ
ジスト１５を用いて形成し、リン（Ｐ）イオンを添加し
て、低濃度のｎ型不純物領域であるＬＤＤ領域１２ｂを
形成する。次に図５（ｂ）、図７（ｂ）に示すように、
ｎチャネル薄膜トランジスタ上にフォトレジスト１５ｄ
を被覆させ、例えばＢ（硼素）などのｐ型不純物をイオ
ンドーピング法、イオン注入法などにより高濃度に添加
して、ソース領域、１２ｍドレイン領域１２ｎを形成す
る。そして、図５（ｃ）、７（ｃ）に示すようにｎチャ
ネル薄膜トランジスタ領域、ｐチャネル薄膜トランジス
タ領域ともに、フォトエッチングプロセスにより、層間
絶縁膜１６、ゲート絶縁膜１３に１６ｈを形成する。続
いて、これらコンタクトホール１６ｈの開口部に露出し
た半導体膜１２のＬＤＤ領域１２ｂ（ｎ−ｃｈ）、ソー
ス領域１２ｍ、ドレイン領域１２ｎ（ｐ−ｃｈ）に、例
えばＰ（リン）などのｎ型不純物を高濃度で添加してｎ
チャネル薄膜トランジスタ領域にはｎ+ のソース領域１
２ｓおよびドレイン領域１２ｄを形成し、一方、ｐチャ
ネル薄膜トランジスタ領域では高濃度でｐ型不純物を添
加したｐ+ 領域にさらに高濃度でｎ型不純物を添加して
ｎ+ ／ｐ+ 領域１２ｘ、１２ｙを形成する。ここでｎ+
／ｐ+ 領域１２ｘ、１２ｙには、打ち込まれたｎ型不純
物濃度が既に形成されているｐ+ 領域１２ｍ、１２ｎの
不純物濃度より低くなるようにし、その後の熱処理によ
り図６（ｅ）、図８（ｅ）に示すようにｐチャネル薄膜
トランジスタのコンタクトホール１６ｈの開口部に露出
した半導体膜１２は高濃度ｐ+ 領域となるようにする。In the case of a p-channel thin film transistor, FIG.
As shown in FIG. 5A, after forming a semiconductor film 12 made of polycrystalline silicon and a gate insulating film 13 patterned in an island shape as in FIG. 5A, a gate electrode 14 is formed using a photoresist 15. Then, phosphorus (P) ions are added to form an LDD region 12b which is a low-concentration n-type impurity region. Next, as shown in FIGS. 5B and 7B,
Photoresist 15d on n-channel thin film transistor
And a p-type impurity such as B (boron) is added at a high concentration by an ion doping method, an ion implantation method, or the like to form a source region and a 12 m drain region 12 n. Then, as shown in FIGS. 5 (c) and 7 (c), 16h is formed on the interlayer insulating film 16 and the gate insulating film 13 by a photo-etching process in both the n-channel thin film transistor region and the p-channel thin film transistor region. Subsequently, the LDD region 12b (n-ch), the source region 12m, and the drain region 12n (p-ch) of the semiconductor film 12 exposed in the openings of the contact holes 16h are filled with n-type impurities such as P (phosphorus). At a high concentration
N + source region 1 in the channel thin film transistor region
2s and the drain region 12d are formed. On the other hand, in the p-channel thin film transistor region, the n + / p + regions 12x and 12y are formed by further adding a higher concentration of an n-type impurity to a p + region to which a higher concentration of a p-type impurity is added. Form. Where n +
In the / p + regions 12x and 12y, the implanted n-type impurity concentration is set to be lower than the impurity concentration of the already formed p + regions 12m and 12n, and a heat treatment thereafter is performed as shown in FIGS. As shown in (e), the semiconductor film 12 exposed at the opening of the contact hole 16h of the p-channel thin film transistor is made to have a high concentration p @ + region.
【００５０】その後、Ａｌなどの導体金属を堆積、パタ
ーニングしてソース電極１７ｓ、ドレイン電極１７ｄ、
および図示しない接続配線を形成することによりＣＭＯ
Ｓ構成のｎチヤネル薄膜トランジスタとｐチャネル薄膜
トランジスタとを同一基板上に形成することができる。Thereafter, a conductive metal such as Al is deposited and patterned to form a source electrode 17s, a drain electrode 17d,
And the formation of connection wiring (not shown)
The n-channel thin film transistor and the p-channel thin film transistor having the S configuration can be formed over the same substrate.
【００５１】このように、ｐチャネル薄膜トランジスタ
を形成するときに、高濃度のｎ型不純物を添加する工程
で、その濃度をｐチャネル薄膜トランジスタのソース領
域１２ｂ、ドレイン領域１２ｎのｐ型不純物濃度より低
く設定することで、新たな工程を付加することなくｎチ
ャネル薄膜トランジスタのソース領域１２ｓ、ドレイン
領域１２ｄとｐチャネル薄膜トランジスタのソース領域
１２ｍ、ドレイン領域１２ｎを形成することができる。As described above, when the p-channel thin film transistor is formed, the concentration is set lower than the p-type impurity concentration of the source region 12b and the drain region 12n of the p-channel thin film transistor in the step of adding the high concentration n-type impurity. By doing so, the source region 12s and the drain region 12d of the n-channel thin film transistor and the source region 12m and the drain region 12n of the p-channel thin film transistor can be formed without adding a new process.
【００５２】なお、以上説明した各実施形態において
は、半導体膜は多結晶質シリコンからなるものに限るこ
となく、ａ−Ｓｉ半導体膜、さらに他の半導体膜を用い
るようにしてもよい。またパターニングはフォトリソグ
ラフィ技術を用いて行う例を説明したが、他のパターン
ニング技術を用いるようにしてもよい。さらに熱処理工
程についても、レーザ照射、加熱炉などを必要に応じて
用いるようにすればよい。 （実施形態６）図９は本発
明の薄膜トランジスタの構造の別の例を説明するための
図である。図９（ｃ）に概略的な断面構造を示してお
り、また図９（ａ）、図９（ｂ）は製造工程中の構造を
示している。In each of the embodiments described above, the semiconductor film is not limited to the one made of polycrystalline silicon, and an a-Si semiconductor film or another semiconductor film may be used. Also, an example in which patterning is performed using photolithography technology has been described, but other patterning technologies may be used. In the heat treatment step, laser irradiation, a heating furnace, or the like may be used as needed. (Embodiment 6) FIG. 9 is a view for explaining another example of the structure of the thin film transistor of the present invention. FIG. 9C shows a schematic cross-sectional structure, and FIGS. 9A and 9B show the structure during a manufacturing process.
【００５３】まず、石英からなる基板１１上に、ジシラ
ンガスを材料ガスとして減圧ＣＶＤ法により、膜厚１０
０ｎｍのアモルファスシリコン膜１２ｉを成膜する。成
膜は基板温度を約５２０℃に設定して行った。このアモ
ルファスシリコン膜を成膜後、約６２０℃で、約２０時
間程度のアニーリングを窒素雰囲気中で行うことにより
再結晶化させｐｏｌｙ−Ｓｉ半導体膜を得る。このｐｏ
ｌｙ−Ｓｉ半導体膜１２は所定形状にパターニングさ
れ、電界効果型薄膜トランジスタの活性層となる。な
お、ａ−Ｓｉ半導体膜からｐ−Ｓｉ半導体膜への再結晶
化は熱アニールに限ることなく例えばＥＬＡ法により行
うようにしてもよい。また基板１１も石英に限らず、ガ
ラス、無アルカリガラス、樹脂などからなるものを用い
るようにしてもよい。とくに本発明の薄膜トランジスタ
は、シリサイド層による金属と半導体膜との接合構造を
採用することによりドーピングした不純物の活性化温度
を低温化（例えば４００℃程度以下）することができる
ので、ガラス基板や樹脂基板を用いることができる。First, a film having a thickness of 10 was formed on a substrate 11 made of quartz by using a disilane gas as a material gas by a low pressure CVD method.
A 0 nm amorphous silicon film 12i is formed. The film formation was performed with the substrate temperature set at about 520 ° C. After this amorphous silicon film is formed, annealing is performed at about 620 ° C. for about 20 hours in a nitrogen atmosphere to recrystallize, thereby obtaining a poly-Si semiconductor film. This po
The ly-Si semiconductor film 12 is patterned into a predetermined shape and becomes an active layer of a field-effect thin film transistor. The recrystallization from the a-Si semiconductor film to the p-Si semiconductor film is not limited to thermal annealing, and may be performed by, for example, an ELA method. Further, the substrate 11 is not limited to quartz, and may be made of glass, non-alkali glass, resin, or the like. In particular, the thin film transistor of the present invention can lower the activation temperature of the doped impurity (for example, about 400 ° C. or less) by adopting a junction structure of a metal and a semiconductor film with a silicide layer. A substrate can be used.
【００５４】その後、上述同様に減圧ＣＶＤ法により厚
さ約１００ｎｍの酸化シリコンからなるゲート絶縁膜１
３を成膜し、さらにゲート電極１４、図示しない配線の
材料金属として例えばモリブデンとタンタルの合金から
なる金属薄膜１４ｉを約５００ｎｍにわたってスパッタ
リング法などにより作成する。成膜した金属薄膜１４ｉ
はは、ゲート電極１４として用いるべく所定の形状に加
工される。この加工は、レジストバターニングの後、４
フッ化炭素と酸素ガスの混合ガスによるケミカルドライ
エッチング法により行うようにしてもよい。Thereafter, the gate insulating film 1 made of silicon oxide having a thickness of about 100 nm
Then, a metal thin film 14i made of, for example, an alloy of molybdenum and tantalum as a material metal of the gate electrode 14 and a wiring (not shown) is formed by sputtering or the like over about 500 nm. Metal thin film 14i formed
Is processed into a predetermined shape to be used as the gate electrode 14. This process is performed after resist buttering.
It may be performed by a chemical dry etching method using a mixed gas of fluorocarbon and oxygen gas.
【００５５】次にｐｏｌｙ−Ｓｉ半導体膜１２にＬＤＤ
領域１２ｂとなる部分を形成すべく、ゲート電極１４を
マスクとしてゲート絶縁膜１３をパターニングする。そ
してこの状態で露出している半導体膜１２へ不純物をイ
オンドーピング法、イオン注入法などにより添加する。
この例ではｎ型の薄膜トランジスタを作成するため、Ｐ
（リン）をドーパントとして単位体積あたり１．０×１
０17ｃｍ-3のドーズ量で添加した。Next, LDD is applied to the poly-Si semiconductor film 12.
The gate insulating film 13 is patterned using the gate electrode 14 as a mask so as to form a portion to be the region 12b. Then, an impurity is added to the semiconductor film 12 exposed in this state by an ion doping method, an ion implantation method, or the like.
In this example, since an n-type thin film transistor is formed, P
1.0 × 1 per unit volume using (phosphorus) as a dopant
It was added at a dose of 0 17 cm -3 .
【００５６】その後、ＬＤＤ領域１２ｂに添加した不純
物を活性化するために真空（減圧）中で、約８８０℃、
３時間程度のアニーリングを行う。Thereafter, in order to activate the impurity added to the LDD region 12b, the wafer is heated at about 880 ° C. in a vacuum (reduced pressure).
Anneal for about 3 hours.
【００５７】さらに、酸化シリコンからなる層間絶縁膜
１６を減圧ＣＶＤ法により膜厚約３００ｎｍにわたって
成膜した後、ＬＤＤ領域１２ｂの上部の層間絶縁膜１
６、ゲート絶縁膜１３を一部エッチング除去してコンタ
クトホール１６ｈを形成する。エッチング条件は、ＣＨ
Ｆ3 を流量約３００ｓｃｃｍ、Ｏ2 を流量約３０ｓｃｃ
ｍ、反応圧力約７Ｐａでチャンバ内に導入し、投入パワ
ーは約１ｋＷ、電極面積は径約４００ｍｍφで、エッチ
ング時間は３２分に設定した。Further, after an interlayer insulating film 16 made of silicon oxide is formed to a thickness of about 300 nm by a low pressure CVD method, the interlayer insulating film 1 on the LDD region 12b is formed.
6. The contact hole 16h is formed by partially removing the gate insulating film 13 by etching. The etching condition is CH
F 3 at a flow rate of about 300 sccm, O 2 at a flow rate of about 30 sccc
m, the reaction pressure was about 7 Pa, and the input power was about 1 kW, the electrode area was about 400 mm in diameter, and the etching time was set to 32 minutes.
【００５８】その後、シリサイド層２１を形成するた
め、例えばモリブデンなどの金属層２１ｉをスパッタリ
ング法にて被着させる。成膜した金属層２１ｉと半導体
膜１２とを例えば３５０℃〜４００℃程度に加熱して反
応させ、シリサイド層２１を家製する。この後、例えば
リン酸、硝酸、酢酸、水からなる混酸溶液にて金属層２
１ｉをすべてエッチング除去する。すると、ＬＤＤ領域
１２ｂのコンタクトホール１６ｈに対応する部分には、
モリブデンとシリコンの合金からなるシリサイド層がエ
ッチングされずに残ることになる。Thereafter, to form the silicide layer 21, a metal layer 21i of, for example, molybdenum is deposited by a sputtering method. The formed metal layer 21i and the semiconductor film 12 are heated and reacted at, for example, about 350 ° C. to 400 ° C., and the silicide layer 21 is manufactured. Thereafter, the metal layer 2 is mixed with a mixed acid solution composed of, for example, phosphoric acid, nitric acid, acetic acid, and water.
1i is all removed by etching. Then, in the portion corresponding to the contact hole 16h of the LDD region 12b,
The silicide layer made of an alloy of molybdenum and silicon remains without being etched.
【００５９】また、成膜した金属層２１ｉと半導体膜１
２とを加熱して反応させる前に、コンタクトホール１６
ｈを有する層間絶縁膜１６をマスクとして例えばＰ（リ
ン）などのｎ型不純物をドーパントとしてヘビードープ
する。このとき、コンタクトホール１６ｈの開口部に露
出した半導体膜１２のＬＤＤ領域１２ｂには高濃度でｎ
型不純物が添加されてソース領域１２ｓ、ドレイン領域
１２ｄが自己整合的に形成されると同時に、ドーパント
により金属層２１ｉの構成原子が半導体膜１２内へたた
きこまれ、シリサイド層２１の形成が促進される。した
がって、ドーパントによる低抵抗化の効果とシリサイド
層２１による低抵抗化の効果とが得られるため、不純物
イオンの添加が少なくても、また添加した不純物の活性
化温度が４００℃程度の低温でも、ソース・ドレイン電
極と半導体膜１２との十分なコンタクトを得ることがで
きる。したがって薄膜トランジスタの生産性を大きく向
上することができる。The formed metal layer 21i and the semiconductor film 1
2 before heating and reacting with contact hole 16.
Using the interlayer insulating film 16 having h as a mask, heavy doping is performed using an n-type impurity such as P (phosphorus) as a dopant. At this time, the LDD region 12b of the semiconductor film 12 exposed at the opening of the contact hole 16h has a high concentration of n.
At the same time as the source region 12s and the drain region 12d are formed in a self-aligned manner by adding the type impurity, the constituent atoms of the metal layer 21i are driven into the semiconductor film 12 by the dopant, and the formation of the silicide layer 21 is promoted. You. Therefore, since the effect of lowering the resistance by the dopant and the effect of lowering the resistance by the silicide layer 21 can be obtained, even if the addition of impurity ions is small and the activation temperature of the added impurity is as low as about 400 ° C., A sufficient contact between the source / drain electrodes and the semiconductor film 12 can be obtained. Therefore, the productivity of the thin film transistor can be greatly improved.
【００６０】[0060]
【発明の効果】以上説明したように、本発明の薄膜トラ
ンジスタによれば、ＬＤＤ構造を採用する一方、チャネ
ル領域とコンタクト領域との間隔を小さくすることがで
き、薄膜トランジスタをよりコンパクトに形成すること
ができる。したがって、例えば液晶表示装置の駆動回路
をはじめとする各種の薄膜トランジスタアレイをより高
い集積度で形成することができる。As described above, according to the thin film transistor of the present invention, while adopting the LDD structure, the distance between the channel region and the contact region can be reduced, and the thin film transistor can be formed more compactly. it can. Therefore, for example, various thin film transistor arrays including a driving circuit of a liquid crystal display device can be formed with a higher degree of integration.
【００６１】また、添加する不純物をソース領域、ドレ
イン領域以外の絶縁層上にも形成して、その後の熱処理
等により該絶縁膜にある可動イオンを固定することによ
り薄膜トランジスタの信頼性を高めることができる。Further, the reliability of the thin film transistor can be improved by forming impurities to be added also on the insulating layer other than the source region and the drain region and fixing movable ions in the insulating film by a heat treatment or the like thereafter. it can.
【００６２】また本発明の薄膜トランジスタは、少ない
工程数で製造することができる。The thin film transistor of the present invention can be manufactured with a small number of steps.
【００６３】また製造プロセスの低温化を実現すること
により例えば液晶表示装置に応用する場合、安価なガラ
ス基板、樹脂基板を用いることができる。また、ガラス
の変形を小さくすることができるので、合わせ精度の厳
しい装置、例えは高精細な液晶表示装置などを製造する
場合にも、ミスアライメントの発生を防止することがで
き、薄膜トランジスタアレイの高集積化を図ることがで
きる。Further, by realizing a lower temperature in the manufacturing process, for example, when applied to a liquid crystal display device, inexpensive glass substrates and resin substrates can be used. In addition, since the deformation of the glass can be reduced, misalignment can be prevented even when manufacturing a device having a strict alignment accuracy, for example, a high-definition liquid crystal display device. Integration can be achieved.
【００６４】さらに、多結晶質シリコンからなる半導体
膜を用いた薄膜トランジスタによりそのスイッチングお
よび駆動回路が構成されている液晶表示装置において、
ＬＤＤ構造を有した薄膜トランジスタのソース・ドレイ
ン領域にシリサイドで形成することにより、４００℃程
度以下の熱プロセスを上限としたプロセスで、薄膜トラ
ンジスタの特性として十分な程度までソース・ドレイン
抵抗を低減することができる。さらに、本発明によるプ
ロセスに基づき形成される半導体素子は、ゲートリーク
特性に優れている。Further, in a liquid crystal display device in which a switching and driving circuit is constituted by a thin film transistor using a semiconductor film made of polycrystalline silicon,
By forming a silicide in the source / drain region of the thin film transistor having the LDD structure, it is possible to reduce the source / drain resistance to a sufficient degree as a characteristic of the thin film transistor by a process having a thermal process of about 400 ° C. or less as an upper limit. it can. Further, a semiconductor device formed based on the process according to the present invention has excellent gate leak characteristics.
【図１】本発明の薄膜トランジスタの製造方法の例を説
明するための図。FIG. 1 is a diagram illustrating an example of a method for manufacturing a thin film transistor of the present invention.
【図２】本発明の薄膜トランジスタと従来の薄膜トラン
ジスタの平面構造を説明するための図。FIG. 2 is a diagram illustrating a planar structure of a thin film transistor of the present invention and a conventional thin film transistor.
【図３】本発明の薄膜トランジスタの構造の別の例を概
略的に示す図。FIG. 3 is a diagram schematically showing another example of the structure of the thin film transistor of the present invention.
【図４】本発明の薄膜トランジスタの構造のさらに別の
例を概略的に示す図。FIG. 4 is a view schematically showing still another example of the structure of the thin film transistor of the present invention.
【図５】本発明の薄膜トランジスタの製造例を説明する
ための図（ｎ−ｃｈ）。FIG. 5 is a diagram (n-ch) for explaining a manufacturing example of the thin film transistor of the present invention.
【図６】本発明の薄膜トランジスタの製造例を説明する
ための図（ｎ−ｃｈ）。FIG. 6 is a diagram (n-ch) for explaining a manufacturing example of the thin film transistor of the present invention.
【図７】本発明の薄膜トランジスタの製造例を説明する
ための図（ｐ−ｃｈ）。FIG. 7 is a diagram (p-ch) for explaining a manufacturing example of the thin film transistor of the present invention.
【図８】本発明の薄膜トランジスタの製造例を説明する
ための図（ｐ−ｃｈ）。FIG. 8 is a diagram (p-ch) for explaining a manufacturing example of the thin film transistor of the present invention.
【図９】本発明の薄膜トランジスタの構造の別の例を説
明するための図。FIG. 9 is a diagram illustrating another example of the structure of the thin film transistor of the present invention.
【図１０】従来のＬＤＤ構造の薄膜トランジスタの製造
例を説明するための図。FIG. 10 is a diagram for explaining an example of manufacturing a conventional thin film transistor having an LDD structure.
１１……………基板 １２……………半導体膜 １２ａ…………チャネル領域（第１の領域） １２ｂ…………ＬＤＤ領域（第２の領域） １２ｓ…………ソース領域（第３の領域） １２ｄ…………ドレイン領域（第３の領域） １２ｘ…………ソース領域（第３の領域） １２ｙ…………ドレイン領域（第３の領域） １３……………ゲート絶縁膜 １４……………ゲート電極 １５……………フォトレジスト １６……………層間絶縁膜 １６ｈ…………コンタクトホール １７ｓ…………ソース電極 １７ｄ…………ドレイン電極 １９……………トラップ層 ２１……………シリサイド層 11 substrate 12 semiconductor film 12a channel region (first region) 12b LDD region (second region) 12s source region (first region) 3d) 12d ... drain region (third region) 12x ... source region (third region) 12y ... drain region (third region) 13 ... gate Insulating film 14 Gate electrode 15 Photoresist 16 Interlayer insulating film 16 h Contact hole 17 s Source electrode 17 d Drain electrode 19 ............ Trap layer 21 ... Silicide layer
Claims (10)
加され、前記第１の領域を挟むように配設された第２の
領域と、前記第２の領域内に配設され、前記第１の濃度
よりも大きい第２の濃度で前記不純物が添加された第３
の領域とを有する半導体膜と、 前記半導体膜の前記第１の領域および前記第２の領域上
に、前記第３の領域に開口部を有するように配設された
ゲート絶縁膜と、 前記ゲート絶縁膜を介して前記半導体膜の前記第１の領
域と対向するように配設されたゲート電極と、 前記半導体膜の前記第３の領域に開口部を有するように
前記ゲート電極および前記ゲート絶縁膜を覆うように配
設された層間絶縁膜と、 前記半導体膜の前記第３の領域と接合したソース・ドレ
イン電極とを具備したことを特徴とする薄膜トランジス
タ。1. A first region, a second region doped with an impurity at a first concentration and disposed to sandwich the first region, and a second region disposed within the second region. A third concentration of the impurity added at a second concentration higher than the first concentration;
A gate insulating film disposed on the first region and the second region of the semiconductor film so as to have an opening in the third region; and A gate electrode disposed to face the first region of the semiconductor film via an insulating film; and the gate electrode and the gate insulating member having an opening in the third region of the semiconductor film. A thin film transistor comprising: an interlayer insulating film provided so as to cover a film; and a source / drain electrode joined to the third region of the semiconductor film.
ース・ドレイン電極との間に配設されたシリサイド層を
さらに具備することを特徴とする請求項１に記載の薄膜
トランジスタ。2. The thin film transistor according to claim 1, further comprising a silicide layer disposed between said third region of said semiconductor film and said source / drain electrodes.
側に前記不純物が添加された領域を有することを特徴と
する請求項１乃至請求項２のいずれかに記載の薄膜トラ
ンジスタ。3. The thin film transistor according to claim 1, wherein the interlayer insulating film has a region to which the impurity is added on a side opposite to the semiconductor film.
に面には、前記不純物を含有するとともに、前記層間絶
縁膜および前記ゲート絶縁膜よりも高濃度でアルカリ元
素を含有するアルカリトラップ層をさらに具備したこと
を特徴とする請求項１乃至請求項３のいずれかに記載の
薄膜トランジスタ。4. An alkali trap layer containing the impurity and a higher concentration of an alkali element than the interlayer insulating film and the gate insulating film on a surface of the interlayer insulating film opposite to the semiconductor film. The thin film transistor according to claim 1, further comprising:
ることを特徴とする請求項１乃至請求項４のいずれかに
記載の薄膜トランジスタ。5. The thin film transistor according to claim 1, wherein said semiconductor film is made of polycrystalline silicon.
と、 前記基板上に配設され、第１の領域と、第１の濃度でｎ
型不純物が添加され、前記第１の領域を挟むように配設
された第２の領域と、前記第２の領域内に配設され、前
記第１の濃度よりも大きい第２の濃度で前記ｎ型不純物
が添加された第３の領域とを有する第１の半導体膜と、 前記基板上に配設され、第４の領域と、第３の濃度でｐ
型不純物が添加され、前記第４の領域を挟むように配設
された第５の領域と、前記第５の領域内に配設され、前
記第３の領域とほぼ等しい濃度で前記ｎ型不純物が添加
されるとともに、前記第１の濃度および前記第３の濃度
よりも大きい第４の濃度で前記ｐ型不純物が添加された
第６の領域とを有する第２の半導体膜と、 前記第１の半導体膜の前記第１の領域および前記第２の
領域上に前記第３の領域に開口部を有するように、かつ
前記第２の半導体膜の前記第４の領域および前記第５の
領域上に前記第６の領域に開口部を有するように配設さ
れたゲート絶縁膜と、 前記ゲート絶縁膜上を介して前記第１の半導体膜の前記
第１の領域と対向するように配設された第１のゲート電
極と、 前記ゲート絶縁膜上を介して前記第２の半導体膜の前記
第３の領域と対向するように配設された第２のゲート電
極と、 前記第１の半導体膜の前記第３の領域および前記第２の
半導体膜の前記第６の領域に開口部を有して前記ゲート
絶縁膜を覆うように配設された層間絶縁膜と、前記第１
の半導体膜の前記第３の領域で前記第１の半導体膜と接
合した第１のソース・ドレイン電極と、 前記第２の半導体膜の前記第６の領域で前記第２の半導
体膜と接合した第２のソース・ドレイン電極とを具備し
たことを特徴とする相補型薄膜トランジスタ。6. A substrate having at least a surface exhibiting insulating properties, a first region provided on the substrate, and a first region having a first concentration of n
A second region to which a type impurity is added and disposed so as to sandwich the first region; and a second region disposed in the second region and having a second concentration higher than the first concentration. a first semiconductor film having a third region to which an n-type impurity is added; a fourth region disposed on the substrate;
A fifth region to which a type impurity is added and disposed so as to sandwich the fourth region; and a fifth region provided in the fifth region and having a concentration substantially equal to that of the third region. A second semiconductor film having a sixth region doped with the p-type impurity at a fourth concentration higher than the first concentration and the third concentration, and An opening in the third region on the first region and the second region of the semiconductor film, and on the fourth region and the fifth region of the second semiconductor film. A gate insulating film disposed so as to have an opening in the sixth region, and disposed so as to face the first region of the first semiconductor film via the gate insulating film. A first gate electrode, and the second semiconductor film via the gate insulating film. A second gate electrode disposed to face the third region, and an opening in the third region of the first semiconductor film and the sixth region of the second semiconductor film. An interlayer insulating film disposed so as to cover the gate insulating film,
A first source / drain electrode joined to the first semiconductor film in the third region of the semiconductor film, and joined to the second semiconductor film in the sixth region of the second semiconductor film A complementary thin film transistor comprising a second source / drain electrode.
に第１の領域と、前記第１の領域を挟持する第２の領域
とを有する半導体膜を形成する工程と、 前記半導体膜を覆うようにゲート絶縁膜を形成する工程
と、 前記ゲート絶縁膜上の前記半導体膜の第１の領域と対応
する領域にゲート電極と形成する工程と、 前記ゲート電極をマスクとして前記半導体膜に第１の濃
度で不純物を添加する工程と、 前記ゲート電極および前記ゲート絶縁膜を覆うように層
間絶縁膜を形成する工程と、 前記半導体膜の前記第２の領域内に開口部を有するよう
に前記層間絶縁膜および前記ゲート絶縁膜をパターニン
グする工程と、 前記半導体膜の前記開口部に露出した領域に前記第１の
濃度よりも高い第２の濃度で不純物を添加する工程と、 前記開口部に露出した前記半導体膜と接合するようにソ
ース・ドレイン電極を形成する工程とを有することを特
徴とする薄膜トランジスタの製造方法。7. A step of forming a semiconductor film having a first region and a second region sandwiching the first region on a substrate having at least a surface having an insulating property, and covering the semiconductor film. Forming a gate insulating film on the semiconductor film; forming a gate electrode in a region on the gate insulating film corresponding to the first region of the semiconductor film; forming a first gate on the semiconductor film using the gate electrode as a mask; Adding an impurity at a concentration, forming an interlayer insulating film so as to cover the gate electrode and the gate insulating film, and forming the interlayer insulating film so as to have an opening in the second region of the semiconductor film. Patterning a film and the gate insulating film; adding an impurity at a second concentration higher than the first concentration to a region of the semiconductor film exposed to the opening; Manufacturing method of a thin film transistor which is characterized in that a step of forming the source and drain electrodes to interface with the semiconductor film.
に第１の領域と、前記第１の領域を挟持する第２の領域
とを有する半導体膜を形成する工程と、 前記半導体膜を覆うようにゲート絶縁膜を形成する工程
と、 前記ゲート絶縁膜上の前記半導体膜の第１の領域と対応
する領域にゲート電極と形成する工程と、 前記ゲート電極をマスクとして前記半導体膜に第１の濃
度で不純物を添加する工程と、 前記ゲート電極および前記ゲート絶縁膜を覆うように層
間絶縁膜を形成する工程と、 前記半導体膜の前記第２の領域内に開口部を有するよう
に前記層間絶縁膜および前記ゲート絶縁膜をパターニン
グする工程と、 前記半導体膜の前記開口部に露出した領域に前記第１の
濃度よりも高い第２の濃度で不純物を添加するととも
に、前記層間絶縁膜の前記半導体膜と反対側に前記不純
物イオンが添加されたトラップ層を形成する工程と、 前記基板を加熱して前記層間絶縁膜または前記ゲート絶
縁膜に含まれるアルカリ金属を前記トラップ層にトラッ
プする工程と、 前記トラップ層を除去する工程と、 前記開口部に露出した前記半導体膜と接合するようにソ
ース・ドレイン電極を形成する工程とを有することを特
徴とする薄膜トランジスタの製造方法。8. A step of forming a semiconductor film having a first region and a second region sandwiching the first region on a substrate having at least a surface exhibiting an insulating property, and covering the semiconductor film. Forming a gate insulating film on the semiconductor film; forming a gate electrode in a region on the gate insulating film corresponding to the first region of the semiconductor film; forming a first gate on the semiconductor film using the gate electrode as a mask; Adding an impurity at a concentration, forming an interlayer insulating film so as to cover the gate electrode and the gate insulating film, and forming the interlayer insulating film so as to have an opening in the second region of the semiconductor film. Patterning a film and the gate insulating film; adding an impurity at a second concentration higher than the first concentration to a region of the semiconductor film exposed to the opening; Forming a trap layer to which the impurity ions are added on the side opposite to the semiconductor film; and heating the substrate to trap alkali metal contained in the interlayer insulating film or the gate insulating film in the trap layer. Removing the trap layer; and forming a source / drain electrode so as to be bonded to the semiconductor film exposed in the opening.
域にシリサイド層を形成する工程をさらに具備したこと
を特徴とする請求項７乃至請求項８に記載の薄膜トラン
ジスタの製造方法。9. The method according to claim 7, further comprising a step of forming a silicide layer in a region of the semiconductor film exposed to the opening.
前記第２の濃度で不純物を添加する前に前記半導体膜の
前記開口部に露出した領域に金属層を形成し、前記第２
の濃度で不純物を添加した後に前記半導体膜と前記金属
層とを加熱することを特徴とする請求項７乃至請求項９
に記載の薄膜トランジスタの製造方法。10. The step of forming the silicide layer,
Forming a metal layer in a region of the semiconductor film exposed to the opening before adding the impurity at the second concentration;
10. The semiconductor film and the metal layer are heated after the impurity is added at a concentration of 10%.
3. The method for manufacturing a thin film transistor according to item 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26735897A JPH11111992A (en) | 1997-09-30 | 1997-09-30 | Thin-film transistor, complementary thin-film transistor, and method of manufacturing the thin-film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26735897A JPH11111992A (en) | 1997-09-30 | 1997-09-30 | Thin-film transistor, complementary thin-film transistor, and method of manufacturing the thin-film transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11111992A true JPH11111992A (en) | 1999-04-23 |
Family
ID=17443720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26735897A Abandoned JPH11111992A (en) | 1997-09-30 | 1997-09-30 | Thin-film transistor, complementary thin-film transistor, and method of manufacturing the thin-film transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11111992A (en) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG115478A1 (en) * | 2001-05-30 | 2005-10-28 | Matsushita Electric Ind Co Ltd | Thin film transistor and method for manufacturing the same |
| JP2006286776A (en) * | 2005-03-31 | 2006-10-19 | Toshiba Matsushita Display Technology Co Ltd | Thin film transistor and its manufacturing method |
| US7488982B2 (en) * | 2001-03-02 | 2009-02-10 | Samsung Mobile Display Co., Ltd. | Thin film transistor and manufacturing method thereof, and active matrix display device and manufacturing method thereof |
| EP2028687A1 (en) * | 2007-08-23 | 2009-02-25 | Samsung Mobile Display Co., Ltd. | Thin film transistor, method of fabricating the same, and organic light emitting diode display device including the same |
| US8101952B2 (en) | 2008-03-27 | 2012-01-24 | Samsung Mobile Display Co., Ltd. | Thin film transistor, method of fabricating the same, and organic lighting emitting diode display device including the same |
| US8253141B2 (en) | 2008-07-14 | 2012-08-28 | Samsung Mobile Display Co., Ltd. | Thin film transistor, method of fabricating the same, and organic light emitting diode display device including the thin film transistor |
| US8318523B2 (en) | 2008-04-11 | 2012-11-27 | Samsung Display Co., Ltd. | Thin film transistor, method of fabricating the same and organic light emitting diode display device having the same |
| US8513669B2 (en) | 2007-08-22 | 2013-08-20 | Samsung Display Co., Ltd. | Thin film transistor including metal or metal silicide structure in contact with semiconductor layer and organic light emitting diode display device having the thin film transistor |
| US8790967B2 (en) | 2007-05-31 | 2014-07-29 | Samsung Display Co., Ltd. | Method of fabricating polycrystalline silicon layer, TFT fabricated using the same, method of fabricating TFT, and organic light emitting diode display device having the same |
-
1997
- 1997-09-30 JP JP26735897A patent/JPH11111992A/en not_active Abandoned
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7488982B2 (en) * | 2001-03-02 | 2009-02-10 | Samsung Mobile Display Co., Ltd. | Thin film transistor and manufacturing method thereof, and active matrix display device and manufacturing method thereof |
| SG115478A1 (en) * | 2001-05-30 | 2005-10-28 | Matsushita Electric Ind Co Ltd | Thin film transistor and method for manufacturing the same |
| JP2006286776A (en) * | 2005-03-31 | 2006-10-19 | Toshiba Matsushita Display Technology Co Ltd | Thin film transistor and its manufacturing method |
| JP4535921B2 (en) * | 2005-03-31 | 2010-09-01 | 東芝モバイルディスプレイ株式会社 | Thin film transistor and manufacturing method thereof |
| US8790967B2 (en) | 2007-05-31 | 2014-07-29 | Samsung Display Co., Ltd. | Method of fabricating polycrystalline silicon layer, TFT fabricated using the same, method of fabricating TFT, and organic light emitting diode display device having the same |
| US8513669B2 (en) | 2007-08-22 | 2013-08-20 | Samsung Display Co., Ltd. | Thin film transistor including metal or metal silicide structure in contact with semiconductor layer and organic light emitting diode display device having the thin film transistor |
| EP2028687A1 (en) * | 2007-08-23 | 2009-02-25 | Samsung Mobile Display Co., Ltd. | Thin film transistor, method of fabricating the same, and organic light emitting diode display device including the same |
| US8283668B2 (en) | 2007-08-23 | 2012-10-09 | Samsung Display Co., Ltd. | Thin film transistor, method of fabricating the same, and organic light emitting diode display device including the same |
| US8101952B2 (en) | 2008-03-27 | 2012-01-24 | Samsung Mobile Display Co., Ltd. | Thin film transistor, method of fabricating the same, and organic lighting emitting diode display device including the same |
| US8436360B2 (en) | 2008-03-27 | 2013-05-07 | Samsung Display Co., Ltd. | Thin film transistor, method of fabricating the same, and organic lighting emitting diode display device including the same |
| US8318523B2 (en) | 2008-04-11 | 2012-11-27 | Samsung Display Co., Ltd. | Thin film transistor, method of fabricating the same and organic light emitting diode display device having the same |
| US8253141B2 (en) | 2008-07-14 | 2012-08-28 | Samsung Mobile Display Co., Ltd. | Thin film transistor, method of fabricating the same, and organic light emitting diode display device including the thin film transistor |
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