JPH11110096A - バッファ回路及びそのデータ保持方法 - Google Patents
バッファ回路及びそのデータ保持方法Info
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- JPH11110096A JPH11110096A JP9267418A JP26741897A JPH11110096A JP H11110096 A JPH11110096 A JP H11110096A JP 9267418 A JP9267418 A JP 9267418A JP 26741897 A JP26741897 A JP 26741897A JP H11110096 A JPH11110096 A JP H11110096A
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- Japan
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- bus
- input
- buffer circuit
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Abstract
(57)【要約】
【課題】 クロック周波数を高めることなく、データ転
送の高速化を実現することができるバッファ回路を提供
することである。 【解決手段】 バス１からの入力データを印加する入力
端子と中間ノードとの間に接続され、コントロール信号
ＣＯＮＴにより制御される第１のクロックドＣＭＯＳイ
ンバータ回路７と、機能ブロック３内に出力データを出
力する出力端子と前記中間ノードとの間に接続されたイ
ンバータ回路１１と、インバータ回路１１に逆並列接続
され、コントロール信号ＣＯＮＴの反転信号により制御
される第２のクロックドＣＭＯＳインバータ回路９とを
具備するバッファ回路である。
送の高速化を実現することができるバッファ回路を提供
することである。 【解決手段】 バス１からの入力データを印加する入力
端子と中間ノードとの間に接続され、コントロール信号
ＣＯＮＴにより制御される第１のクロックドＣＭＯＳイ
ンバータ回路７と、機能ブロック３内に出力データを出
力する出力端子と前記中間ノードとの間に接続されたイ
ンバータ回路１１と、インバータ回路１１に逆並列接続
され、コントロール信号ＣＯＮＴの反転信号により制御
される第２のクロックドＣＭＯＳインバータ回路９とを
具備するバッファ回路である。
Description
【０００１】
【発明の属する技術分野】本発明は、機能ブロックの入
力に設けられ、バス（bus ）と接続するバッファ回路に
関し、特に、バスから入力されたデータを保持すること
が可能なバッファ回路に関する。
力に設けられ、バス（bus ）と接続するバッファ回路に
関し、特に、バスから入力されたデータを保持すること
が可能なバッファ回路に関する。
【０００２】
【従来の技術】ＬＳＩ（Large Scale Integrated Circu
it）回路には複数のＩＰ（Intellectual Property ）等
の機能ブロックが存在しており、これら機能ブロック間
はバス（bus ）を介して接続される。図７は、バスと複
数の機能ブロックとの接続関係を示す模式図である。図
７に示すように、バス１０１は各機能ブロックの共用で
あるため、通常、各機能ブロック間のデータの転送が競
合しないようにバス１０１の制御が行われる。
it）回路には複数のＩＰ（Intellectual Property ）等
の機能ブロックが存在しており、これら機能ブロック間
はバス（bus ）を介して接続される。図７は、バスと複
数の機能ブロックとの接続関係を示す模式図である。図
７に示すように、バス１０１は各機能ブロックの共用で
あるため、通常、各機能ブロック間のデータの転送が競
合しないようにバス１０１の制御が行われる。
【０００３】図７に示す各機能ブロックの入力には、例
えば、次のような構成が通常採用されている。図８は、
図７に示す機能ブロック１０３の入力を局所的に表した
図である。図８に示すように、機能ブロック１０３はバ
ス１０１からバッファ回路１０５を介して他の機能ブロ
ックからデータを入力する。ここでは、バッファ回路１
０５はインバータ回路１０７で構成されている。
えば、次のような構成が通常採用されている。図８は、
図７に示す機能ブロック１０３の入力を局所的に表した
図である。図８に示すように、機能ブロック１０３はバ
ス１０１からバッファ回路１０５を介して他の機能ブロ
ックからデータを入力する。ここでは、バッファ回路１
０５はインバータ回路１０７で構成されている。
【０００４】このような構成のバッファ回路を設けた機
能ブロックでは、他の機能ブロック間で転送されている
データもバスを介してこの機能ブロックに入力されてし
まう、すなわち、機能ブロック内には常にバスからデー
タが入力されてしまう。特に、バスとバッファ回路とを
結ぶ配線の寄生容量等が大きい場合には、立ち上がり・
立ち下がりの鈍った信号がバッファ回路に入力されるこ
ととなり、バッファ回路内に流れる貫通電流は大幅に増
大することになる。従って、バッファ回路内で大きな電
力が消費されることとなる。
能ブロックでは、他の機能ブロック間で転送されている
データもバスを介してこの機能ブロックに入力されてし
まう、すなわち、機能ブロック内には常にバスからデー
タが入力されてしまう。特に、バスとバッファ回路とを
結ぶ配線の寄生容量等が大きい場合には、立ち上がり・
立ち下がりの鈍った信号がバッファ回路に入力されるこ
ととなり、バッファ回路内に流れる貫通電流は大幅に増
大することになる。従って、バッファ回路内で大きな電
力が消費されることとなる。
【０００５】一方、図７に示す機能ブロックの出力に
は、例えば、次のような構成が通常採用される。図９
は、図７に示す機能ブロック１０３の入力及び出力の両
方を局所的に表した図である。上述したように、バス１
０１は共用であるため、各機能ブロック間でのデータの
転送が競合することは避けなければならない。そのた
め、データ転送時には１個の機能ブロックからの出力信
号のみを選択的にバスに送出し、他の機能ブロックの出
力を開放状態とすることにより電気的接続を立つ必要が
ある。図９においては、かかる理由からトライステート
バッファ回路１０９を出力に設けた構成を採用してい
る。一般に、トライステートバッファ回路は入力端子と
出力端子以外に制御端子を有し、通常出力が“Ｌ”また
は“Ｈ”であるのに対して、制御端子が特定の値の時に
出力端子が高インピーダンス状態となるものである。
は、例えば、次のような構成が通常採用される。図９
は、図７に示す機能ブロック１０３の入力及び出力の両
方を局所的に表した図である。上述したように、バス１
０１は共用であるため、各機能ブロック間でのデータの
転送が競合することは避けなければならない。そのた
め、データ転送時には１個の機能ブロックからの出力信
号のみを選択的にバスに送出し、他の機能ブロックの出
力を開放状態とすることにより電気的接続を立つ必要が
ある。図９においては、かかる理由からトライステート
バッファ回路１０９を出力に設けた構成を採用してい
る。一般に、トライステートバッファ回路は入力端子と
出力端子以外に制御端子を有し、通常出力が“Ｌ”また
は“Ｈ”であるのに対して、制御端子が特定の値の時に
出力端子が高インピーダンス状態となるものである。
【０００６】このような構成である機能ブロックでは、
当該機能ブロックからデータを出力する際に、その出力
信号がバッファ回路１０７にも入力されてしまう。従っ
て、データ出力時においてもバッファ回路１０７で電力
の消費が無駄に行われてしまう。
当該機能ブロックからデータを出力する際に、その出力
信号がバッファ回路１０７にも入力されてしまう。従っ
て、データ出力時においてもバッファ回路１０７で電力
の消費が無駄に行われてしまう。
【０００７】図１０は、図８及び図９で述べたバッファ
回路内での無駄な電力の消費をなくすことができるもの
である。すなわち、バッファ回路としてＮＡＮＤ回路１
１１を採用したものである。入力をこのような構成とす
れば、データを入力する際にのみ制御信号ＣＯＮＴを
“Ｌ”としてバスからのデータをそのまま（正確には反
転して）入力し、一方、データを出力する際及びデータ
転送に関与していない時には、制御信号ＣＯＮＴを
“Ｈ”としてバスとの電気的接続を断ってしまうことが
できる。従って、必要な場合にだけバッファ回路にデー
タが入力されることになるので、上記のような無駄な電
力の消費を回避することができる。
回路内での無駄な電力の消費をなくすことができるもの
である。すなわち、バッファ回路としてＮＡＮＤ回路１
１１を採用したものである。入力をこのような構成とす
れば、データを入力する際にのみ制御信号ＣＯＮＴを
“Ｌ”としてバスからのデータをそのまま（正確には反
転して）入力し、一方、データを出力する際及びデータ
転送に関与していない時には、制御信号ＣＯＮＴを
“Ｈ”としてバスとの電気的接続を断ってしまうことが
できる。従って、必要な場合にだけバッファ回路にデー
タが入力されることになるので、上記のような無駄な電
力の消費を回避することができる。
【０００８】
【発明が解決しようとする課題】上述したようなバッフ
ァ回路は、ＬＳＩ回路の低消費電力化に関しては有効な
手段ではあるが、データ転送の高速化に関してはまだま
だ不十分である。今後、ＬＳＩの高性能化に伴い、バス
を通じてデータを転送する頻度が増加することは必至で
あり、基本的には転送速度を大幅に向上させる必要が出
てくると思われる。しかしながら、単純に、転送速度の
向上のためにクロック周波数を高めると、バス自体での
消費電力が増大してしまう。このため、消費電力の制約
からクロック周波数を無制限には上げられない。
ァ回路は、ＬＳＩ回路の低消費電力化に関しては有効な
手段ではあるが、データ転送の高速化に関してはまだま
だ不十分である。今後、ＬＳＩの高性能化に伴い、バス
を通じてデータを転送する頻度が増加することは必至で
あり、基本的には転送速度を大幅に向上させる必要が出
てくると思われる。しかしながら、単純に、転送速度の
向上のためにクロック周波数を高めると、バス自体での
消費電力が増大してしまう。このため、消費電力の制約
からクロック周波数を無制限には上げられない。
【０００９】本発明は上記事情に鑑みて成されたもので
あり、その目的は、クロック周波数を高めることなく、
データ転送の高速化を実現することができるバッファ回
路を提供することにある。
あり、その目的は、クロック周波数を高めることなく、
データ転送の高速化を実現することができるバッファ回
路を提供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに本発明の特徴は、ＬＳＩを構成する機能ブロックの
入力に用いられ、バスから転送されるデータを該機能ブ
ロック内に入力するバッファ回路において、前記バスか
らの入力データを印加する入力端子と中間ノードとの間
に接続され、所定のクロック信号により制御される第１
のクロックドＣＭＯＳインバータ回路と、前記機能ブロ
ック内に出力データを出力する出力端子と前記中間ノー
ドとの間に接続されたインバータ回路と、前記インバー
タ回路に逆並列接続され、前記クロック信号の反転信号
により制御される第２のクロックドＣＭＯＳインバータ
回路とを具備することである。
めに本発明の特徴は、ＬＳＩを構成する機能ブロックの
入力に用いられ、バスから転送されるデータを該機能ブ
ロック内に入力するバッファ回路において、前記バスか
らの入力データを印加する入力端子と中間ノードとの間
に接続され、所定のクロック信号により制御される第１
のクロックドＣＭＯＳインバータ回路と、前記機能ブロ
ック内に出力データを出力する出力端子と前記中間ノー
ドとの間に接続されたインバータ回路と、前記インバー
タ回路に逆並列接続され、前記クロック信号の反転信号
により制御される第２のクロックドＣＭＯＳインバータ
回路とを具備することである。
【００１１】上記構成によれば、前記バスから転送され
る最後のデータを入力した後に前記第１のクロックドＣ
ＭＯＳインバータ回路により前記バスとバッファ回路と
の電気的接続を遮断し、前記最後に入力したデータを前
記第２のクロックドＣＭＯＳインバータ回路で出力端子
から中間ノードにフィードバックすることにより次のデ
ータ転送時までそのデータを保持し、前記機能ブロック
内に出力することが可能となる。
る最後のデータを入力した後に前記第１のクロックドＣ
ＭＯＳインバータ回路により前記バスとバッファ回路と
の電気的接続を遮断し、前記最後に入力したデータを前
記第２のクロックドＣＭＯＳインバータ回路で出力端子
から中間ノードにフィードバックすることにより次のデ
ータ転送時までそのデータを保持し、前記機能ブロック
内に出力することが可能となる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。
て図面を用いて説明する。
【００１３】図１は、本発明の実施の形態に係る機能ブ
ロックの入力を局所的に表した図である。図１に示すよ
うに、機能ブロック３はバス１からバッファ回路５を介
して他の機能ブロック（図示省略）からデータを入力す
る。なお、本実施の形態においても従来同様、機能ブロ
ック３を含む複数の機能ブロックがバス１に接続されて
いるものとする。また、ここで機能ブロックとして挙げ
られるものとしては、例えば、ＣＰＵコア、メモリ（Ｓ
ＲＡＭ、ＤＲＡＭ、ＲＯＭ等）、グルー・ロジック、割
り込みコントローラ、ＤＭＡコントローラ、ＭＰＥＧデ
コーダ、ｓｅｒｉａｌＩ／Ｏ、ｐａｒａｌｌｅｌＩ／Ｏ
といった既設計または新規設計の機能部品がある。さら
に、ＬＳＩ回路がマイクロプロセッサやＤＳＰ（Digita
l SignalProcessor）等の場合には、整数演算ユニット
や浮動小数点ユニット、バス制御ユニット、命令フェッ
チユニット、分岐制御ユニット、レジスタファイル、キ
ャッシュメモリ等である。
ロックの入力を局所的に表した図である。図１に示すよ
うに、機能ブロック３はバス１からバッファ回路５を介
して他の機能ブロック（図示省略）からデータを入力す
る。なお、本実施の形態においても従来同様、機能ブロ
ック３を含む複数の機能ブロックがバス１に接続されて
いるものとする。また、ここで機能ブロックとして挙げ
られるものとしては、例えば、ＣＰＵコア、メモリ（Ｓ
ＲＡＭ、ＤＲＡＭ、ＲＯＭ等）、グルー・ロジック、割
り込みコントローラ、ＤＭＡコントローラ、ＭＰＥＧデ
コーダ、ｓｅｒｉａｌＩ／Ｏ、ｐａｒａｌｌｅｌＩ／Ｏ
といった既設計または新規設計の機能部品がある。さら
に、ＬＳＩ回路がマイクロプロセッサやＤＳＰ（Digita
l SignalProcessor）等の場合には、整数演算ユニット
や浮動小数点ユニット、バス制御ユニット、命令フェッ
チユニット、分岐制御ユニット、レジスタファイル、キ
ャッシュメモリ等である。
【００１４】図１に示すように、本発明の特徴部分は、
バッファ回路としてクロックドインバータで構成される
回路を採用している点である。以下、この特徴部分につ
いて詳細に説明する。
バッファ回路としてクロックドインバータで構成される
回路を採用している点である。以下、この特徴部分につ
いて詳細に説明する。
【００１５】まず最初に、このクロックドインバータで
構成されるバッファ回路自体について図２を用いて説明
する。図２（ａ）に示すようには本実施の形態に係るバ
ッファ回路５は、入力データＤを印加する入力端子１３
と中間ノードＡとの間に接続された初段クロックドＣＭ
ＯＳインバータ回路（第１のクロックドＣＭＯＳインバ
ータ回路）７と、出力データＱを出力する出力端子１５
と前記中間ノードＡとの間に逆並列接続されたＣＭＯＳ
インバータ回路１１と帰還クロックドＣＭＯＳインバー
タ回路（第２のクロックドＣＭＯＳインバータ回路）９
とから構成されている。そして、初段／帰還クロックド
ＣＭＯＳインバータ回路７、９は、それぞれコントロー
ル信号ＣＯＮＴ、その反転信号ＣＯＮＴバーにより出力
状態が制御されるものである。
構成されるバッファ回路自体について図２を用いて説明
する。図２（ａ）に示すようには本実施の形態に係るバ
ッファ回路５は、入力データＤを印加する入力端子１３
と中間ノードＡとの間に接続された初段クロックドＣＭ
ＯＳインバータ回路（第１のクロックドＣＭＯＳインバ
ータ回路）７と、出力データＱを出力する出力端子１５
と前記中間ノードＡとの間に逆並列接続されたＣＭＯＳ
インバータ回路１１と帰還クロックドＣＭＯＳインバー
タ回路（第２のクロックドＣＭＯＳインバータ回路）９
とから構成されている。そして、初段／帰還クロックド
ＣＭＯＳインバータ回路７、９は、それぞれコントロー
ル信号ＣＯＮＴ、その反転信号ＣＯＮＴバーにより出力
状態が制御されるものである。
【００１６】次に、上記バッファ回路５の動作を図２
（ｂ）に示すタイミングチャートを用いて説明する。
（ｂ）に示すタイミングチャートを用いて説明する。
【００１７】まず、時刻Ｔ１において、コントロール信
号ＣＯＮＴが“Ｈ”レベル（反転信号ＣＯＮＴバーが
“Ｌ”レベル）になると、初段クロックドＣＭＯＳイン
バータ回路７が導通状態、帰還クロックドＣＭＯＳイン
バータ回路９が非導通状態となる。従って、入力端子１
３から入力データＤが取り込まれ、そのまま出力データ
Ｑとして出力端子１５から出力される。そして、コント
ロール信号ＣＯＮＴが“Ｈ”レベルである時刻Ｔ２まで
の間に入力データＤが変化すると（図２（ｂ）ではαか
らα＋１に変化している）、それに伴って出力データＱ
も変化する。
号ＣＯＮＴが“Ｈ”レベル（反転信号ＣＯＮＴバーが
“Ｌ”レベル）になると、初段クロックドＣＭＯＳイン
バータ回路７が導通状態、帰還クロックドＣＭＯＳイン
バータ回路９が非導通状態となる。従って、入力端子１
３から入力データＤが取り込まれ、そのまま出力データ
Ｑとして出力端子１５から出力される。そして、コント
ロール信号ＣＯＮＴが“Ｈ”レベルである時刻Ｔ２まで
の間に入力データＤが変化すると（図２（ｂ）ではαか
らα＋１に変化している）、それに伴って出力データＱ
も変化する。
【００１８】次に、時刻Ｔ２において、コントロール信
号ＣＯＮＴが“Ｌ”レベル（反転信号ＣＯＮＴバーが
“Ｈ”レベル）になると、上記とは逆に、初段クロック
ドＣＭＯＳインバータ回路７が非導通状態、帰還クロッ
クドＣＭＯＳインバータ回路９が導通状態となる。従っ
て、入力端子１３からは入力データＤは取り込まれず、
時刻Ｔ２における入力データＤが次にコントロール信号
ＣＯＮＴが再び“Ｈ”レベルとなるまで保持される。つ
まり、時刻Ｔ２から時刻Ｔ３までの間は、時刻Ｔ２で入
力端子１３から入力された入力データがそのまま保持さ
れ、出力データＱとして出力端子１５から出力され続け
ることになる。そのため、入力データが変化しても（図
２（ｂ）ではα＋１からα＋２に変化している）、出力
データＱはα＋１のままである。
号ＣＯＮＴが“Ｌ”レベル（反転信号ＣＯＮＴバーが
“Ｈ”レベル）になると、上記とは逆に、初段クロック
ドＣＭＯＳインバータ回路７が非導通状態、帰還クロッ
クドＣＭＯＳインバータ回路９が導通状態となる。従っ
て、入力端子１３からは入力データＤは取り込まれず、
時刻Ｔ２における入力データＤが次にコントロール信号
ＣＯＮＴが再び“Ｈ”レベルとなるまで保持される。つ
まり、時刻Ｔ２から時刻Ｔ３までの間は、時刻Ｔ２で入
力端子１３から入力された入力データがそのまま保持さ
れ、出力データＱとして出力端子１５から出力され続け
ることになる。そのため、入力データが変化しても（図
２（ｂ）ではα＋１からα＋２に変化している）、出力
データＱはα＋１のままである。
【００１９】次に、時刻Ｔ３において、コントロール信
号ＣＯＮＴが“Ｈ”レベル（反転信号ＣＯＮＴバーが
“Ｌ”レベル）になると、再び初段クロックドＣＭＯＳ
インバータ回路７が導通状態、帰還クロックドＣＭＯＳ
インバータ回路９が非導通状態となる。従って、入力端
子１３から入力データＤが取り込まれ、そのまま出力デ
ータＱとして出力端子１５から出力される。入力データ
Ｄは時刻Ｔ３以前に変化しているので、出力データＱは
時刻Ｔ３になった時点で変化することになる。図２
（ｂ）では、入力データＤは時刻Ｔ３以前にα＋１から
α＋２に変化しているが、出力データＱは時刻Ｔ３でコ
ントロール信号ＣＯＮＴが“Ｈ”レベルになるまでα＋
２に変化しないことになる。
号ＣＯＮＴが“Ｈ”レベル（反転信号ＣＯＮＴバーが
“Ｌ”レベル）になると、再び初段クロックドＣＭＯＳ
インバータ回路７が導通状態、帰還クロックドＣＭＯＳ
インバータ回路９が非導通状態となる。従って、入力端
子１３から入力データＤが取り込まれ、そのまま出力デ
ータＱとして出力端子１５から出力される。入力データ
Ｄは時刻Ｔ３以前に変化しているので、出力データＱは
時刻Ｔ３になった時点で変化することになる。図２
（ｂ）では、入力データＤは時刻Ｔ３以前にα＋１から
α＋２に変化しているが、出力データＱは時刻Ｔ３でコ
ントロール信号ＣＯＮＴが“Ｈ”レベルになるまでα＋
２に変化しないことになる。
【００２０】以下、同様にして入力データを取り込み、
出力データを更新する。
出力データを更新する。
【００２１】このように、本実施の形態に係るバッファ
回路は一旦入力データの取り込みを停止した後は、その
停止した時点に入力されたデータを保持し、出力し続け
ることができるものであり、このホールド機能を利用し
たものが本発明である。
回路は一旦入力データの取り込みを停止した後は、その
停止した時点に入力されたデータを保持し、出力し続け
ることができるものであり、このホールド機能を利用し
たものが本発明である。
【００２２】次に、本発明の実施の形態に係るバッファ
回路のデータ入力動作（リード動作）について図３を用
いて説明する。図３は、本実施の形態に係るバッファ回
路のリード動作を示すタイミングチャートである。
回路のデータ入力動作（リード動作）について図３を用
いて説明する。図３は、本実施の形態に係るバッファ回
路のリード動作を示すタイミングチャートである。
【００２３】まず、時刻Ｔ１０において、基準クロック
が“Ｈ”レベルになると、その立上がりと同時に上述し
たコントロール信号ＣＯＮＴが“Ｈ”レベルになる。コ
ントロール信号ＣＯＮＴが“Ｈ”レベルになると、上述
したように、本実施の形態に係るバッファ回路はデータ
バスから入力されるデータを入力し、その入力データを
そのままＩＰ内部に出力する。一定時間経過後コントロ
ール信号ＣＯＮＴは“Ｌ”レベルとなるが、バッファ回
路は先に入力したデータを保持し、再びコントロール信
号ＣＯＮＴが“Ｈ”レベルとなるまでそのまま出力し続
ける。
が“Ｈ”レベルになると、その立上がりと同時に上述し
たコントロール信号ＣＯＮＴが“Ｈ”レベルになる。コ
ントロール信号ＣＯＮＴが“Ｈ”レベルになると、上述
したように、本実施の形態に係るバッファ回路はデータ
バスから入力されるデータを入力し、その入力データを
そのままＩＰ内部に出力する。一定時間経過後コントロ
ール信号ＣＯＮＴは“Ｌ”レベルとなるが、バッファ回
路は先に入力したデータを保持し、再びコントロール信
号ＣＯＮＴが“Ｈ”レベルとなるまでそのまま出力し続
ける。
【００２４】次に、時刻Ｔ１１において、基準クロック
が“Ｌ”レベルになると、その立下がりと同時にデータ
バスから転送されるデータの切換えが行われる。
が“Ｌ”レベルになると、その立下がりと同時にデータ
バスから転送されるデータの切換えが行われる。
【００２５】次に、時刻Ｔ１２において、基準クロック
が“Ｈ”レベルになると、その立上がりと同時に上述し
たコントロール信号ＣＯＮＴが“Ｈ”レベルになる。コ
ントロール信号ＣＯＮＴが“Ｈ”レベルになると、上述
したように、本実施の形態に係るバッファ回路はデータ
バスから入力されるデータを入力し、その入力データを
そのままＩＰ内部に出力する。一定時間経過後コントロ
ール信号ＣＯＮＴは“Ｌ”レベルとなるが、バッファ回
路は先に入力したデータを保持し、再びコントロール信
号ＣＯＮＴが“Ｈ”レベルとなるまでそのまま出力し続
ける。
が“Ｈ”レベルになると、その立上がりと同時に上述し
たコントロール信号ＣＯＮＴが“Ｈ”レベルになる。コ
ントロール信号ＣＯＮＴが“Ｈ”レベルになると、上述
したように、本実施の形態に係るバッファ回路はデータ
バスから入力されるデータを入力し、その入力データを
そのままＩＰ内部に出力する。一定時間経過後コントロ
ール信号ＣＯＮＴは“Ｌ”レベルとなるが、バッファ回
路は先に入力したデータを保持し、再びコントロール信
号ＣＯＮＴが“Ｈ”レベルとなるまでそのまま出力し続
ける。
【００２６】次に、時刻Ｔ１３において、基準クロック
が“Ｌ”レベルになると、その立下がりと同時にデータ
バスから転送されるデータの切換えが行われる。ここで
は、この切り換えられたデータが対象となるＩＰの最後
のデータとする。
が“Ｌ”レベルになると、その立下がりと同時にデータ
バスから転送されるデータの切換えが行われる。ここで
は、この切り換えられたデータが対象となるＩＰの最後
のデータとする。
【００２７】次に、時刻Ｔ１４において、基準クロック
が“Ｈ”レベルになると、その立上がりと同時に上述し
たコントロール信号ＣＯＮＴが“Ｈ”レベルになる。コ
ントロール信号ＣＯＮＴが“Ｈ”レベルになると、上述
したように、本実施の形態に係るバッファ回路はデータ
バスから入力されるデータを入力し、その入力データを
そのままＩＰ内部に出力する。一定時間経過後コントロ
ール信号ＣＯＮＴは“Ｌ”レベルとなるが、バッファ回
路は先に入力したデータを保持し、再びコントロール信
号ＣＯＮＴが“Ｈ”レベルとなるまでそのまま出力し続
ける。
が“Ｈ”レベルになると、その立上がりと同時に上述し
たコントロール信号ＣＯＮＴが“Ｈ”レベルになる。コ
ントロール信号ＣＯＮＴが“Ｈ”レベルになると、上述
したように、本実施の形態に係るバッファ回路はデータ
バスから入力されるデータを入力し、その入力データを
そのままＩＰ内部に出力する。一定時間経過後コントロ
ール信号ＣＯＮＴは“Ｌ”レベルとなるが、バッファ回
路は先に入力したデータを保持し、再びコントロール信
号ＣＯＮＴが“Ｈ”レベルとなるまでそのまま出力し続
ける。
【００２８】最後に、時刻Ｔ１５において、バスが解放
される。
される。
【００２９】以上説明したように、本実施の形態によれ
ば、最後にバスから転送されるデータを取り込むと、バ
ッファ回路のホールド機能により、ＩＰへのデータ出力
が終了する前であっても、バスを解放し、他のＩＰ間の
データ転送に使用することができる。比較のために示し
た図３の従来例では、時刻Ｔ１４で最後のデータがバッ
ファ回路に取り込まれたとしても、本発明の特徴である
ホールド機能を有していないため、データバスはＩＰへ
のデータ出力が完全に終了するまで他のＩＰに解放され
ない。従って、その分だけ全体のデータ転送は本発明と
比較して遅いことになる。すなわち、本発明は、従来と
比べて大幅にデータ転送の速度を向上させることが可能
となる。
ば、最後にバスから転送されるデータを取り込むと、バ
ッファ回路のホールド機能により、ＩＰへのデータ出力
が終了する前であっても、バスを解放し、他のＩＰ間の
データ転送に使用することができる。比較のために示し
た図３の従来例では、時刻Ｔ１４で最後のデータがバッ
ファ回路に取り込まれたとしても、本発明の特徴である
ホールド機能を有していないため、データバスはＩＰへ
のデータ出力が完全に終了するまで他のＩＰに解放され
ない。従って、その分だけ全体のデータ転送は本発明と
比較して遅いことになる。すなわち、本発明は、従来と
比べて大幅にデータ転送の速度を向上させることが可能
となる。
【００３０】図４は、図９と同様に、機能ブロック３の
出力にトライステートバッファ回路１７を設けた構成を
示す図である。図９では、機能ブロックからデータを出
力する際に、その出力信号がバッファ回路１０７にも入
力されてしまうため、バッファ回路１０７で無駄に電力
消費が行われていた。しかし、図４に示す本実施の形態
では、機能ブロック３のデータ入力時以外は初段クロッ
クドＣＭＯＳインバータ回路７が非導通状態となる、す
なわち、バッファ回路５は外部との電気的接続が遮断さ
れている。従って、出力時にバッファ回路内部で無駄に
電力が消費されることはなくなる。
出力にトライステートバッファ回路１７を設けた構成を
示す図である。図９では、機能ブロックからデータを出
力する際に、その出力信号がバッファ回路１０７にも入
力されてしまうため、バッファ回路１０７で無駄に電力
消費が行われていた。しかし、図４に示す本実施の形態
では、機能ブロック３のデータ入力時以外は初段クロッ
クドＣＭＯＳインバータ回路７が非導通状態となる、す
なわち、バッファ回路５は外部との電気的接続が遮断さ
れている。従って、出力時にバッファ回路内部で無駄に
電力が消費されることはなくなる。
【００３１】図５は、システムＬＳＩ回路でのスキャン
テストの一例を示す図である。ここで、スキャンテスト
とはバウンダリスキャンテスト（boundary scan test）
のことである。バウンダリスキャンテストは、ＬＳＩの
周辺にレジスタを配置してスキャンできるようにするこ
とにより、複数ＬＳＩを含むプリント基板やＭＣＭのテ
ストを容易にするテスト方法のことである。図６は、図
５に示すＩ／Ｏセル１９の構成を示す図である。図６に
示すように、上述したホールド機能を有するバッファ回
路にクロックドインバータ２１を１個設けるだけで、Ｉ
Ｐへの入力を設定したり、ＩＰへの入力、ＩＰからの出
力を容易に観測することが可能となる。
テストの一例を示す図である。ここで、スキャンテスト
とはバウンダリスキャンテスト（boundary scan test）
のことである。バウンダリスキャンテストは、ＬＳＩの
周辺にレジスタを配置してスキャンできるようにするこ
とにより、複数ＬＳＩを含むプリント基板やＭＣＭのテ
ストを容易にするテスト方法のことである。図６は、図
５に示すＩ／Ｏセル１９の構成を示す図である。図６に
示すように、上述したホールド機能を有するバッファ回
路にクロックドインバータ２１を１個設けるだけで、Ｉ
Ｐへの入力を設定したり、ＩＰへの入力、ＩＰからの出
力を容易に観測することが可能となる。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
バスからＩＰ等の機能ブロックにデータを入力する場合
に、内部周辺回路に対するホールドタイムをバスと機能
ブロックとの間の電気的接続を遮断した後も確保するこ
とが可能となる。従って、各機能ブロック間のデータ転
送のためのバスの占有時間を短縮することができ、それ
により、全体のデータ転送速度を向上させることができ
る。
バスからＩＰ等の機能ブロックにデータを入力する場合
に、内部周辺回路に対するホールドタイムをバスと機能
ブロックとの間の電気的接続を遮断した後も確保するこ
とが可能となる。従って、各機能ブロック間のデータ転
送のためのバスの占有時間を短縮することができ、それ
により、全体のデータ転送速度を向上させることができ
る。
【図１】本発明の実施の形態に係る機能ブロックの入力
を局所的に表した図である。
を局所的に表した図である。
【図２】本発明の実施の形態に係るバッファ回路のホー
ルド機能を説明するための図である。
ルド機能を説明するための図である。
【図３】本実施の形態に係るバッファ回路のリード動作
を示すタイミングチャートである。
を示すタイミングチャートである。
【図４】本発明の実施の形態に係る機能ブロックの入力
及び出力を局所的に表した図である。
及び出力を局所的に表した図である。
【図５】本実施の形態に係るバッファ回路の応用例を示
す図である。
す図である。
【図６】図５に示すＩ／Ｏセルの構成を示す図である。
【図７】バスと複数の機能ブロックとの接続関係を示す
模式図である。
模式図である。
【図８】図７に示す機能ブロックの入力を局所的に表し
た図である。
た図である。
【図９】図７に示す機能ブロックの入力及び出力の両方
を局所的に表した図である。
を局所的に表した図である。
【図１０】図７に示す機能ブロックの他の入力及び出力
の両方を局所的に表した図である。
の両方を局所的に表した図である。
１、１０１ バス ３、１０３ 機能ブロック ５、１０５ バッファ回路 ７ 初段クロックドＣＭＯＳインバータ回路（第１のク
ロックドＣＭＯＳインバータ回路） ９ 帰還クロックドＣＭＯＳインバータ回路（第２のク
ロックドＣＭＯＳインバータ回路） １１ ＣＭＯＳインバータ回路 １３ 入力端子 １５ 出力端子 １７、１０９ トライステートバッファ回路 １９ Ｉ／Ｏセル ２１ クロックドＣＭＯＳインバータ回路 １０７ インバータ回路 １１１ ＮＡＮＤ回路
ロックドＣＭＯＳインバータ回路） ９ 帰還クロックドＣＭＯＳインバータ回路（第２のク
ロックドＣＭＯＳインバータ回路） １１ ＣＭＯＳインバータ回路 １３ 入力端子 １５ 出力端子 １７、１０９ トライステートバッファ回路 １９ Ｉ／Ｏセル ２１ クロックドＣＭＯＳインバータ回路 １０７ インバータ回路 １１１ ＮＡＮＤ回路
Claims (2)
- 【請求項１】 ＬＳＩを構成する機能ブロックの入力に
用いられ、バスから転送されるデータを該機能ブロック
内に入力するバッファ回路において、 前記バスからの入力データを印加する入力端子と中間ノ
ードとの間に接続され、所定のクロック信号により制御
される第１のクロックドＣＭＯＳインバータ回路と、 前記機能ブロック内に出力データを出力する出力端子と
前記中間ノードとの間に接続されたインバータ回路と、 前記インバータ回路に逆並列接続され、前記クロック信
号の反転信号により制御される第２のクロックドＣＭＯ
Ｓインバータ回路とを具備することを特徴とするバッフ
ァ回路。 - 【請求項２】 ＬＳＩを構成する機能ブロックの入力に
用いられ、バスから転送されるデータを該機能ブロック
内に入力するバッファ回路のデータ保持方法であって、 前記バスから転送される最後のデータを入力した後に前
記データバスとの電気的接続を遮断し、 前記最後に入力したデータを次のデータ転送時まで保持
し、前記機能ブロック内に出力することを特徴とするバ
ッファ回路のデータ保持方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9267418A JPH11110096A (ja) | 1997-09-30 | 1997-09-30 | バッファ回路及びそのデータ保持方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9267418A JPH11110096A (ja) | 1997-09-30 | 1997-09-30 | バッファ回路及びそのデータ保持方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11110096A true JPH11110096A (ja) | 1999-04-23 |
Family
ID=17444582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9267418A Pending JPH11110096A (ja) | 1997-09-30 | 1997-09-30 | バッファ回路及びそのデータ保持方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11110096A (ja) |
-
1997
- 1997-09-30 JP JP9267418A patent/JPH11110096A/ja active Pending
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