JPH11109886A - Display device - Google Patents
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- JPH11109886A JPH11109886A JP27089697A JP27089697A JPH11109886A JP H11109886 A JPH11109886 A JP H11109886A JP 27089697 A JP27089697 A JP 27089697A JP 27089697 A JP27089697 A JP 27089697A JP H11109886 A JPH11109886 A JP H11109886A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、液晶等の光学部材
を用いた表示装置に関する。The present invention relates to a display device using an optical member such as a liquid crystal.
【0002】[0002]
【従来の技術】所定の電極配線が形成された一組の基板
を細隙をもって貼り合わせ、その細隙に液晶を封入する
ことで、表示画素として液晶を誘電層とした容量を構成
してなる液晶表示装置(LCD)、あるいは、電流量に
より発光量が制御できる有機エレクトロルミネッセンス
(EL)を表示素子に用いた有機EL表示装置は、小
型、薄型、低消費電力の利点から、OA機器、AV機器
の分野において、ディスプレイとして実用化が進められ
ている。特に、LCDにおいて、各表示画素容量に表示
信号電圧の書き込みと保持を制御するためにスイッチン
グ素子として薄膜トランジスタ(TFT)を接続形成し
たアクティブマトリクス型は、高精細な表示を行うこと
ができ、主流となっている。2. Description of the Related Art A set of substrates on which predetermined electrode wirings are formed is attached with a small gap, and a liquid crystal is sealed in the small gap to constitute a capacitor using a liquid crystal as a dielectric layer as a display pixel. A liquid crystal display device (LCD) or an organic EL display device using an organic electroluminescence (EL) whose light emission amount can be controlled by a current amount as a display element has advantages of small size, thinness, and low power consumption. In the field of equipment, practical use as a display has been promoted. In particular, in an LCD, an active matrix type in which a thin film transistor (TFT) is formed as a switching element to control writing and holding of a display signal voltage in each display pixel capacitor can perform high-definition display. Has become.
【0003】図5は、従来の液晶表示装置の平面図であ
る。(1)は紙面向こう側に位置するTFT基板、
(2)は紙面手前に位置する対向基板、(3)はTFT
基板(1)と対向基板(2)とを貼り合わせるシール材
であり、エポキシ樹脂等の熱硬化性の接着材からなる。
TFT基板(1)と対向基板(2)との間には、不図示
のスペーサにより支持された細隙があり、また、シール
材(3)は一部が切り欠かれて注入孔(31)となって
いる。この注入孔(31)より内部の細隙に液晶を注入
し、注入孔(31)を封止材(32)で塞いで密封して
いる。FIG. 5 is a plan view of a conventional liquid crystal display device. (1) TFT substrate located on the other side of the paper,
(2) is a counter substrate located in front of the sheet, and (3) is a TFT.
A sealing material for bonding the substrate (1) and the counter substrate (2), and is made of a thermosetting adhesive such as an epoxy resin.
Between the TFT substrate (1) and the opposing substrate (2), there is a slit supported by a spacer (not shown), and the sealing material (3) is partially cut away to form an injection hole (31). It has become. Liquid crystal is injected into the internal gap from the injection hole (31), and the injection hole (31) is sealed with a sealing material (32).
【0004】TFT基板(1)は、基板上にチャンネル
層として多結晶シリコン(p−Si)を用いたTFTが
形成されてなる。この基板(1)上には、互いに交差形
成された複数のゲートライン(GL)とドレインライン
(DL)、及び、これらの交差部に形成された画素TF
T(SE)と画素TFT(SE)に接続された画素電極
(PX)よりなる表示領域(4)と、表示領域(4)の
周辺に、これら画素TFT(SE)に走査信号を供給す
るゲートドライバー(5)、および、ゲートドライバー
(5)の走査に同期して画素TFT(SE)に表示信号
電圧を供給するドレインドライバー(6)が形成されて
いる。これらドライバー(5,6)は、表示領域(4)
と同じ構造のp−SiTFTから構成されたCMOSよ
りなる。p−SiTFTは動作速度が十分に速いため、
このように画素TFT(SE)としてのみならず、これ
を駆動するための周辺ドライバーをも構成することがで
き、ドライバーを、表示パネルに内蔵形成したドライバ
ー内蔵型LCDが実現されている。(8)はこれらドラ
イバー(5,6)の信号入力端子であり、信号処理回路
を搭載したFPCが接続される。The TFT substrate (1) is formed by forming a TFT using polycrystalline silicon (p-Si) as a channel layer on a substrate. On the substrate (1), a plurality of gate lines (GL) and drain lines (DL) crossing each other are formed, and pixels TF formed at these crossings are formed.
A display region (4) composed of a pixel electrode (PX) connected to T (SE) and a pixel TFT (SE), and a gate for supplying a scanning signal to the pixel TFT (SE) around the display region (4). A driver (5) and a drain driver (6) for supplying a display signal voltage to the pixel TFT (SE) in synchronization with scanning by the gate driver (5) are formed. These drivers (5, 6) are displayed in the display area (4)
And a CMOS composed of a p-Si TFT having the same structure as that of the CMOS. Since the operation speed of the p-Si TFT is sufficiently fast,
As described above, not only the pixel TFT (SE) but also a peripheral driver for driving the pixel TFT (SE) can be configured, and a driver-incorporated LCD in which the driver is formed in a display panel is realized. (8) is a signal input terminal of these drivers (5, 6), to which an FPC equipped with a signal processing circuit is connected.
【0005】対向基板(2)は、共通電極(7)が表示
領域(4)に対応して一体的に形成されている。表示画
素容量は、液晶および共通電極(7)が画素電極(P
X)によって区画された形で構成されている。共通電極
(7)の一部は、対向基板(2)の角部に引き出されて
第2の対極接続端子(71)とされている。また、TF
T基板(1)には、共通電極(7)用の対極信号入力端
子(81)が設けられており、引き回し線(82)によ
り第2の対極接続端子(71)に対応する領域に形成さ
れた第1の対極接続端子(83)へと結ばれ、これら第
1と第2の対極接続端子(71,83)は、接着材であ
る樹脂中に導電性粒体が混入されてなる導電性接着材
(9)により接続され、対極接続部を成している。The counter electrode (2) has a common electrode (7) integrally formed corresponding to the display area (4). The display pixel capacitance is such that the liquid crystal and the common electrode (7) are
X). A part of the common electrode (7) is drawn out to a corner of the counter substrate (2) to serve as a second counter electrode connection terminal (71). Also, TF
The T-substrate (1) is provided with a counter electrode signal input terminal (81) for the common electrode (7), and is formed in a region corresponding to the second counter electrode connection terminal (71) by a lead wire (82). The first and second counter electrode connection terminals (71, 83) are connected to a conductive material formed by mixing conductive particles in a resin as an adhesive. They are connected by an adhesive (9) to form a counter electrode connecting portion.
【0006】図6に、TFT基板(1)上に形成される
画素TFT(SE)の構造を示す。基板(10)上に、
Cr、Ta、Ti等、TFT基板(1)の中では比較的
中耐性の第1の導電層からなるゲート電極(11)が形
成され、これを覆ってSiNxまたは/及びSiO2等
からなるゲート絶縁膜(12)が形成されている。ゲー
ト絶縁膜(12)上には、p−Si(13)が形成され
ている。p−Si(13)は、この上にゲート電極(1
1)の形状にパターニングされたSiO2等の注入スト
ッパー(14)を利用して、燐、砒素等の不純物を低濃
度に含有した低濃度(LD:lightly doped)領域(L
D)、及び、その外側に同じく不純物を高濃度に含有し
たソース及びドレイン領域(S、D)が形成されてい
る。注入ストッパー(14)の直下は、実質的に不純物
が含有されない真性層であり、チャンネル領域(CH)
となっている。これら、p−Si(13)を覆ってSi
Nx等からなる層間絶縁膜(15)が形成され、層間絶
縁膜(15)上には、Al、Mo等、TFT基板(1)
の中では比較的低耐性の第2の導電層からなるソース電
極(16)及びドレイン電極(17)が形成され、各々
層間絶縁膜(15)に開けられたコンタクトホールを介
して、ソース領域(S)及びドレイン領域(D)に接続
されている。このTFTを覆う全面には、SOG(SPIN
ON GLASS)、BPSG(BORO-PHOSPHO SILICATE GLAS
S)、アクリル樹脂等の平坦化絶縁膜(18)が形成さ
れている。平坦化絶縁膜(18)上には、ITO(indi
um tinoxide)等、TFT基板(1)の中では比較的高
耐性の第3の導電層からなる液晶駆動用の画素電極(1
9)が形成され、平坦化絶縁膜(18)に開けられたコ
ンタクトホールを介してソース電極(16)に接続され
ている。FIG. 6 shows a structure of a pixel TFT (SE) formed on a TFT substrate (1). On the substrate (10),
In the TFT substrate (1) such as Cr, Ta, Ti, etc., a gate electrode (11) made of a first conductive layer having a relatively moderate resistance is formed, and a gate insulating material made of SiNx or / and SiO2 or the like is covered thereover. A film (12) is formed. On the gate insulating film (12), p-Si (13) is formed. The p-Si (13) has a gate electrode (1
Lightly doped (LD) regions (LD) containing impurities such as phosphorus and arsenic at a low concentration using an implantation stopper (14) of SiO2 or the like patterned in the shape of 1).
D), and source and drain regions (S, D) which also contain impurities at a high concentration are formed outside thereof. Immediately below the injection stopper (14) is an intrinsic layer containing substantially no impurities, and is formed in a channel region (CH).
It has become. These p-Si (13) are covered with Si
An interlayer insulating film (15) made of Nx or the like is formed, and a TFT substrate (1) made of Al, Mo, or the like is formed on the interlayer insulating film (15).
A source electrode (16) and a drain electrode (17) made of a second conductive layer having a relatively low resistance are formed therein, and each of the source region (16) and the drain region (17) is formed through a contact hole formed in the interlayer insulating film (15). S) and the drain region (D). On the entire surface covering this TFT, SOG (SPIN
ON GLASS), BPSG (BORO-PHOSPHO SILICATE GLAS
S), a flattening insulating film (18) such as an acrylic resin is formed. An ITO (indi) is formed on the planarizing insulating film (18).
um tinoxide) and a liquid crystal driving pixel electrode (1) comprising a third conductive layer having relatively high resistance in the TFT substrate (1).
9) is formed, and is connected to the source electrode (16) via a contact hole formed in the planarizing insulating film (18).
【0007】図6に示したのは、表示領域に設けられて
画素電極(19)が接続された画素TFT(SE)であ
り、ソース・ドレイン及びLD領域(S,D,LD)に
ドーピングされる不純物として燐、砒素等のN型の導電
形を示す元素が用いられたN−chTFTであるが、周
辺部においては、これと同様の構造のN−chTFT、
及び、ソース及びドレイン領域(S,D)としてボロン
等を用いたP−chTFTによりCMOSが形成されて
ドライバー(5,6)が構成されている。FIG. 6 shows a pixel TFT (SE) provided in a display region and connected to a pixel electrode (19), in which the source / drain and LD regions (S, D, LD) are doped. Is an N-ch TFT using an element exhibiting an N-type conductivity such as phosphorus or arsenic as an impurity, but in the peripheral portion, an N-ch TFT having a similar structure is used.
In addition, a CMOS is formed by P-ch TFTs using boron or the like as source and drain regions (S, D) to constitute drivers (5, 6).
【0008】図7は対極接続部(71,83,9)付近
の拡大断面図である。TFT基板(1)である基板(1
0)と対向基板(2)である基板(20)とが細隙をも
って貼り合わされ、端部においてシール材(3)により
接着されている。これら基板(10)、基板(20)及
びシール材(3)により密閉された内部には液晶が封入
されている。基板(10)の端部上には、基板との密着
性を高めるために、TFTのゲート電極(11)と同一
の第1の導電層即ちCrからなる接続端台座(21)が
形成されている。この上には、主としてTFTのソース
及びドレイン電極(16,17)と同一の第2の導電層
即ちAlからなり、不図示の配線交差部においてTFT
のゲート電極(11)と同一の第1の導電層即ちCrに
より層間迂回されてきた引き回し線(82)が、図5に
示されているように、外気から隔離するために、対極信
号入力端子(81)からいったんシール材(3)から内
側に引き入れられ、再びシール材(3)の外側へ引き出
され、これと一体でなる接続端(27)が形成され、ゲ
ート絶縁膜(12)及び層間絶縁膜(15)に開けられ
たコンタクトホールを介して接続されている。更に、こ
の上には、対極側との接続を取るために露出されている
ことから、外気に対する耐性を高めるために、画素電極
(19)と同一の第3の導電層即ちITOからなる接続
端コンタクト膜(29)が形成され、平坦化絶縁膜(1
8)に開けられたコンタクトホールを介して接続端(2
7)に接続されている。これら接続端台座(21)、接
続端(27)及び接続端コンタクト膜(29)により第
1の対極接続端子(83)が構成されている。FIG. 7 is an enlarged sectional view of the vicinity of the counter electrode connecting portions (71, 83, 9). The substrate (1) which is the TFT substrate (1)
0) and a substrate (20), which is the opposing substrate (2), are bonded together with a small gap, and are bonded at their ends with a sealing material (3). Liquid crystal is sealed inside the substrate (10), the substrate (20) and the sealing material (3). A connection end pedestal (21) made of the same first conductive layer as the gate electrode (11) of the TFT, that is, Cr, is formed on the end of the substrate (10) in order to enhance the adhesion to the substrate. I have. On this, it is mainly composed of the same second conductive layer as the source and drain electrodes (16, 17) of the TFT, that is, Al.
As shown in FIG. 5, a lead line (82), which has been bypassed between layers by the same first conductive layer as that of the gate electrode (11), ie, Cr, is isolated from the outside air as shown in FIG. From (81), the sealing material (3) is once drawn inward, is again drawn out of the sealing material (3), and forms a connection end (27) integrated therewith. The gate insulating film (12) and the interlayer The connection is made through a contact hole formed in the insulating film (15). Furthermore, since it is exposed on this side to establish a connection with the counter electrode side, in order to enhance resistance to outside air, a connection end made of the same third conductive layer as the pixel electrode (19), that is, ITO is used. A contact film (29) is formed, and a planarizing insulating film (1) is formed.
8) through the contact hole opened in the connection end (2)
7). These connection end pedestal (21), connection end (27), and connection end contact film (29) constitute a first counter electrode connection terminal (83).
【0009】対向基板(2)である他方の基板(20)
の端部上には、ITOからなる共通電極(7)と一体の
第2の対極接続端子(71)が、シール材(3)の内側
領域から外側領域へ引き出されて形成されている。この
ように、対極接続部(71,83,9)は、シール材
(3)の外側に設けられている。The other substrate (20) which is the opposite substrate (2)
A second counter electrode connecting terminal (71) integral with the common electrode (7) made of ITO is formed on the end of the sealing material (3) by being drawn out from the inner region to the outer region. Thus, the counter electrode connection portions (71, 83, 9) are provided outside the sealing material (3).
【0010】[0010]
【発明が解決しようとする課題】図5及び図7からわか
るように、第1の対極接続端子(83)及び第2の対極
接続端子(71)は、シール材(3)により密閉された
内部から外側に引き出されて形成されている。即ち、対
極接続部(71,83,9)は、外気にさらされた状態
にある。このため、第1の対極接続端子(83)におい
て、耐性の低いAlからなる接続端(27)が外部に露
出されないように、耐性の高いITOからなる接続端コ
ンタクト膜(29)を接続端(27)上に被覆した構造
としている。即ち、低抵抗で配線には適しているが耐性
の低いAlが湿気、異物等にさらされないようにしてい
る。As can be seen from FIGS. 5 and 7, the first counter electrode connecting terminal (83) and the second counter electrode connecting terminal (71) are sealed inside by a sealing material (3). It is formed by being pulled out from the outside. That is, the counter electrode connecting portions (71, 83, 9) are in a state of being exposed to the outside air. For this reason, in the first counter electrode connection terminal (83), a connection end contact film (29) made of highly resistant ITO is connected to the connection end (27) so that the connection end (27) made of low-resistance Al is not exposed to the outside. 27) It has a structure coated on top. That is, Al having low resistance and suitable for wiring but having low resistance is not exposed to moisture, foreign matter and the like.
【0011】しかながら、AlとITOは極めて電池反
応を起こしやすく、どこか一ヶ所でも膜の被覆性が悪い
ことろがあると、長期にわたる間には、なおも、接続端
コンタクト膜(29)と平坦化絶縁膜(18)との間か
ら湿気が浸透して電触を起こし、図7のXで示すように
Alが溶融していく。このような溶融腐蝕はいったん始
まると、溶融の速度が上昇して、接続端(27)が引き
回し線(82)から断線する場合もあり、対極接続抵抗
の上昇、更には、対極接続不良の問題を招いてしまう。However, Al and ITO are extremely liable to cause a battery reaction, and if there is a case where the film coverage is poor at any one place, the connection end contact film (29) is still required for a long time. Moisture penetrates from the gap between the metal and the flattening insulating film (18) to cause an electric contact, and Al is melted as shown by X in FIG. Once such melting corrosion has begun, the speed of melting increases, and the connection end (27) may be disconnected from the lead wire (82), increasing the resistance of the counter electrode connection and furthermore, the problem of poor connection of the counter electrode. Will be invited.
【0012】[0012]
【課題を解決するための手段】本発明は、これらの課題
を解決するためになされ、光学部材を変調するための画
素電極及び画素電極に表示信号電圧を供給するためのト
ランジスタ素子が形成された第1の基板と、光学部材を
変調するための共通電極が形成された第2の基板と、こ
れら2枚の基板を周縁で貼り合わせる周縁接着材と、前
記第1の基板、前記第2及び前記接着材により挟持され
た光学部材と、前記第1の基板上の前記接着材の外側領
域に設けられた前記共通電極の信号入力端子と、前記第
1の基板上に設けられ引き回し線により前記信号入力端
子に接続された第1の接続端子と、前記第2の基板上に
設けられ前記共通電極に接続された第2の接続端子と、
前記第1の接続端子と前記第2の接続端子とを導電接続
する導電性接着材と、を有する表示装置において、前記
第1の接続端子、前記第2の接続端子及び前記導電性接
着材からなる前記対極接続部は前記周縁接着材から内側
に設けられ、前記引き回し線は、一部を比較的中耐性の
第1の導電層により層間迂回した少なくとも比較的低耐
性の第2の導電層からなり、前記第1の接続端子は、少
なくとも前記引き回し線と一体の前記第2の導電層から
なる構成である。SUMMARY OF THE INVENTION The present invention has been made to solve these problems, and includes a pixel electrode for modulating an optical member and a transistor element for supplying a display signal voltage to the pixel electrode. A first substrate, a second substrate on which a common electrode for modulating an optical member is formed, a peripheral adhesive for bonding these two substrates at a peripheral edge, the first substrate, the second substrate and the second substrate. An optical member sandwiched by the adhesive; a signal input terminal of the common electrode provided in an outer region of the adhesive on the first substrate; and a lead wire provided on the first substrate. A first connection terminal connected to the signal input terminal, a second connection terminal provided on the second substrate and connected to the common electrode,
In a display device having a conductive adhesive for conductively connecting the first connection terminal and the second connection terminal, the display device includes a first connection terminal, a second connection terminal, and the conductive adhesive. The counter electrode connecting portion is provided inward from the peripheral edge adhesive, and the lead-out line is formed from at least a relatively low-resistance second conductive layer partially bypassed between layers by a relatively middle-resistance first conductive layer. And the first connection terminal is configured to include at least the second conductive layer integrated with the wiring.
【0013】特に、前記第1の接続端子は、前記第2の
導電層上に、比較的高耐性の前記画素電極と同一の第3
の導電層が積層されてなるされてなる構成である。これ
により、第1の基板上に露出された対極接続部を構成す
る第2の導電層は、接着材により密閉された内部で外気
にさらされることが避けられるので、第1の接続端子が
電触により断線することが防がれる。[0013] In particular, the first connection terminal is formed on the second conductive layer by the same third electrode as the pixel electrode having relatively high resistance.
Is formed by laminating the conductive layers. Thus, the second conductive layer constituting the counter electrode connection portion exposed on the first substrate is prevented from being exposed to the outside air inside the space sealed by the adhesive, so that the first connection terminal is electrically connected. Disconnection due to touch is prevented.
【0014】また、光学部材を変調するための画素電極
及び画素電極に表示信号電圧を供給するためのトランジ
スタ素子が形成された第1の基板と、光学部材を変調す
るための共通電極が形成された第2の基板と、これら2
枚の基板を周縁で貼り合わせる周縁接着材と、前記第1
の基板、前記第2及び前記接着材により挟持された光学
部材と、前記第1の基板上の前記接着材の外側領域に設
けられた前記共通電極の信号入力端子と、前記第1の基
板上に設けられ引き回し線により前記信号入力端子に接
続された第1の接続端子と、前記第2の基板上に設けら
れ前記共通電極に接続された第2の接続端子と、前記第
1の接続端子と前記第2の接続端子とを導電接続する導
電性接着材と、を有する表示装置において、前記第1の
接続端子、前記第2の接続端子及び前記導電性接着材か
らなる前記対極接続部は前記周縁接着材よりも外側に設
けられ、前記引き回し線は、一部を比較的中耐性の第1
の導電層により層間迂回した少なくとも比較的低耐性の
第2の導電層からなる引き回し線により接続され、前記
第1の接続端子は、少なくとも前記引き回し線と同一の
前記第1の導電層からなる構成である。A first substrate on which a pixel electrode for modulating an optical member and a transistor element for supplying a display signal voltage to the pixel electrode are formed, and a common electrode for modulating the optical member are formed. And the second substrate
A peripheral adhesive for bonding a plurality of substrates at a peripheral edge;
A substrate, an optical member sandwiched between the second and the adhesives, a signal input terminal of the common electrode provided in an outer region of the adhesive on the first substrate, A first connection terminal provided on the second substrate and connected to the signal input terminal by a lead wire; a second connection terminal provided on the second substrate and connected to the common electrode; and the first connection terminal. And a conductive adhesive for conductively connecting the second connection terminal and the second connection terminal. In the display device, the first connection terminal, the second connection terminal, and the counter electrode connection portion including the conductive adhesive are provided. The lead wire is provided outside the peripheral edge adhesive, and a part of the lead wire is a relatively medium resistant first wire.
A connection line formed of at least a relatively low-resistance second conductive layer bypassed between layers by the conductive layer, and the first connection terminal is formed of at least the same first conductive layer as the wiring line It is.
【0015】特に、前記引き回し線は、大部分が前記周
縁接着材から内側を通過して前記対極接続部の近傍で前
記接着材の外側に引き出されて前記第1の接続端子に接
続されてなり、前記接着材から内側の前記対極接続部の
近傍にて、前記第2の導電層から前記第1の接続端子と
一体の前記第1の導電層に層間接続されている構成であ
る。[0015] In particular, the leading wire mostly passes through the inside from the peripheral adhesive and is drawn out of the adhesive near the counter electrode connecting portion and connected to the first connection terminal. The structure is such that an interlayer connection is made from the second conductive layer to the first conductive layer integral with the first connection terminal in the vicinity of the counter electrode connecting portion inside the adhesive.
【0016】特に、前記第1の接続端子は、前記第1の
導電層上に、比較的高耐性の前記画素電極と同一の第3
の導電層が積層されてなるされてなる構成である。これ
により、外部に露出された対極接続部の耐性が高まり、
電触により第1の接続端子が断線することが防がれる。In particular, the first connection terminal is formed on the first conductive layer by the same third electrode as the pixel electrode having relatively high resistance.
Is formed by laminating the conductive layers. This increases the resistance of the counter electrode connection exposed to the outside,
Disconnection of the first connection terminal due to electric contact is prevented.
【0017】[0017]
【発明の実施の形態】図1は、本発明の実施の形態にか
かる液晶表示装置の平面図である。(1)はp−SiT
FTが形成されたTFT基板で、互いに交差配置された
複数のゲートライン(GL)とドレインライン(DL)
との交差部に画素電極(PX)とこれに接続された画素
TFT(SE)がマトリクス状に配列されてなる表示領
域(4)と、表示領域(4)周辺で画素TFT(SE)
を駆動するためのゲートドライバー(5)およびドレイ
ンドライバー(6)を有している。これらドライバー
(5,6)は画素TFT(SE)と同じ構造のTFTの
CMOSインバータにより構成されている。基板(1)
の端部には、これらドライバー(5,6)の信号入力端
子(8)が設けられている。また、(2)は共通電極
(7)が形成された対向基板で、これらTFT基板
(1)と対向基板(2)とは周縁に設けられたシール材
(3)により細隙をもって貼り合わされ、注入孔(3
1)より液晶が注入され、封止材(32)により密封さ
れている。FIG. 1 is a plan view of a liquid crystal display according to an embodiment of the present invention. (1) is p-SiT
A plurality of gate lines (GL) and drain lines (DL) intersected with each other on a TFT substrate on which an FT is formed.
A display area (4) in which pixel electrodes (PX) and pixel TFTs (SE) connected to the pixel electrodes (PX) are arranged in a matrix at intersections with the pixel electrodes (PX), and pixel TFTs (SE) around the display area (4)
A gate driver (5) and a drain driver (6). These drivers (5, 6) are constituted by CMOS inverters of TFTs having the same structure as the pixel TFT (SE). Substrate (1)
Are provided with signal input terminals (8) of these drivers (5, 6). Further, (2) is a counter substrate on which a common electrode (7) is formed, and the TFT substrate (1) and the counter substrate (2) are adhered to each other with a gap by a sealing material (3) provided on the periphery. Injection hole (3
Liquid crystal is injected from 1) and sealed with a sealing material (32).
【0018】また、TFT基板(1)上には、共通電極
(7)の対極信号入力端子(81)が入力端子(8)の
配列に連続して形成されている。そして、第1の対極接
続端子(83)がTFT基板(1)上のシール材(3)
よりも内側の領域に設けられ、引き回し線(82)によ
り対極信号入力端子(81)へと接続されている。一
方、共通電極(7)の一部は、シール材(3)よりも内
側の領域おいて基板(2)の角部の近傍に引き出されて
第2の対極接続端子(71)とされている。これら第1
の対極接続端子(83)と第2の対極接続端子(71)
とは、接着材である樹脂中に、グラスファイバー、プラ
スチック等の粒体に金メッキが施された導電性粒体が混
入されてなる導電性接着材(9)により接続されてい
る。On the TFT substrate (1), a counter electrode signal input terminal (81) of the common electrode (7) is formed continuously with the arrangement of the input terminals (8). Then, the first counter electrode connection terminal (83) is a sealing material (3) on the TFT substrate (1).
It is provided in a region inside the inner side and is connected to a counter electrode signal input terminal (81) by a lead wire (82). On the other hand, a part of the common electrode (7) is drawn out near the corner of the substrate (2) in a region inside the sealing material (3) to serve as a second counter electrode connection terminal (71). . These first
Counter connection terminal (83) and second counter connection terminal (71)
Is connected by a conductive adhesive (9) in which conductive particles obtained by applying gold plating to particles of glass fiber, plastic, or the like are mixed in a resin as an adhesive.
【0019】図2に、第1の対極接続端子(83)、第
2の対極接続端子(71)及び導電性接着材(9)から
なる対極接続部近傍の拡大断面図を示す。TFT基板
(1)である基板(10)の端部上に、基板との密着性
を高めるために、TFT基板(1)の中では比較的中耐
性のTFTのゲート電極(11)と同一の第1の導電層
即ちCrからなる接続端台座(21)が形成され、この
上には、主として、TFT基板(1)の中では比較的低
耐性のTFTのソース及びドレイン電極(16,17)
と同一の第2の導電層即ちAlからなり、不図示の配線
交差部においては第1の導電層であるCrにより層間迂
回されてきた引き回し線(82)と一体の接続端(2
7)が、ゲート絶縁膜(12)及び層間絶縁膜(15)
に開けられたコンタクトホールを介して接続されてい
る。更に、この上には、対極側との接続を取るために基
板表面に露出されていることから、耐性を高めるため
に、TFT基板(1)の中では比較的高耐性の画素電極
(19)と同一の第3の導電層即ちITOからなる接続
端コンタクト膜(29)が形成され、平坦化絶縁膜(1
8)に開けられたコンタクトホールを介して接続端(2
7)に接続されている。これら接続端台座(21)、接
続端(27)及び接続端コンタクト膜(29)により第
1の対極接続端子(83)が構成されている。FIG. 2 is an enlarged cross-sectional view of the vicinity of the counter electrode connecting portion made of the first counter electrode connecting terminal (83), the second counter electrode connecting terminal (71), and the conductive adhesive (9). On the edge of the substrate (10), which is the TFT substrate (1), the same as the gate electrode (11) of the TFT having relatively medium resistance in the TFT substrate (1) in order to enhance the adhesion to the substrate. A first conductive layer, that is, a connection end pedestal (21) made of Cr is formed thereon, on which the source and drain electrodes (16, 17) of a TFT having relatively low resistance in the TFT substrate (1) are mainly formed.
And a connection end (2) integral with the lead-out line (82) which has been bypassed between layers by Cr as the first conductive layer at a wiring intersection (not shown).
7) a gate insulating film (12) and an interlayer insulating film (15)
Are connected via contact holes opened in the holes. Furthermore, since it is exposed on the substrate surface in order to establish a connection with the counter electrode side, a relatively high resistance pixel electrode (19) is provided in the TFT substrate (1) in order to increase the resistance. And a connection end contact film (29) made of the same third conductive layer, ie, ITO, is formed.
8) through the contact hole opened in the connection end (2)
7). The connection end pedestal (21), the connection end (27) and the connection end contact film (29) constitute a first counter electrode connection terminal (83).
【0020】対向基板(2)である他方の基板(20)
の端部上には、ITOからなる共通電極(7)より一体
的に引き出されてきた第2の対極接続端子(71)が形
成されている。これら両基板(10,20)は細隙をも
って相対向されてシール材(3)により相互に接着され
て貼り合わされ、これら基板(10,20)及びシール
材(3)により密閉された内部の細隙には液晶(10)
が密封されている。The other substrate (20) which is the opposite substrate (2)
A second counter electrode connecting terminal (71) is integrally formed from the common electrode (7) made of ITO. These two substrates (10, 20) are opposed to each other with a small gap, are adhered to each other by a sealing material (3) and are bonded together, and the inner thin portion hermetically sealed by these substrates (10, 20) and the sealing material (3). Liquid crystal (10) in the gap
Is sealed.
【0021】本発明では、図1及び図2より明らかな如
く、TFT基板(1)(10)側の第1の対極接続端子
(83)、対向基板(2)(20)側の第2の対極接続
端子(71)、及び、第1の対極接続端子(83)と第
2の対極接続端子(71)とを接続する導電性接着材
(9)からなる対極接続部は、シール材(3)により密
閉された内部に設けられ、対極入力端子(81)からシ
ール材(3)の内側に引き入れられた引き回し線(8
2)により対極入力端子(81)と接続されている。こ
のため、特に、第1の対極接続端子(83)を構成する
耐性の低いAlからなる接続端(27)が外気にさらさ
れることが無くなり、電触によりAlが溶融腐蝕して接
続端(27)が断線することが防がれる。In the present invention, as is clear from FIGS. 1 and 2, the first counter electrode connection terminal (83) on the TFT substrate (1) (10) side and the second counter electrode connection terminal (83) on the counter substrate (2) (20) side. The counter electrode connecting portion (71) and the counter electrode connecting portion made of a conductive adhesive (9) for connecting the first counter electrode connecting terminal (83) and the second counter electrode connecting terminal (71) are made of a sealing material (3). ), And a lead-in wire (8) drawn from the counter electrode input terminal (81) to the inside of the sealing material (3).
2) is connected to the counter electrode input terminal (81). For this reason, especially, the connection end (27) made of low-resistance Al constituting the first counter electrode connection terminal (83) is not exposed to the outside air, and the contact end (27) is melted and corroded by the electric contact. ) Is prevented from breaking.
【0022】また、他の実施の形態として、第1の対極
接続端子(83)を接続端(27)のみ、あるいは、接
続端(27)と接続端台座(21)のみにより構成する
ことも可能である。この場合も、第1の対極接続端子
(27,21)は、シール材(3)により密閉された内
部に設けられているので、基板(10)上にAlからな
る接続端(27)が露出されていても外気に触れること
は無く、電触による接続端(27)の断線が防止され
る。また、比較的抵抗の高いITOからなる接続端コン
タクト膜(29)を介しないことで、対極接続抵抗を下
げることができる。Further, as another embodiment, the first counter electrode connection terminal (83) can be constituted only by the connection end (27), or only by the connection end (27) and the connection end pedestal (21). It is. Also in this case, since the first counter electrode connection terminals (27, 21) are provided inside the space sealed by the sealing material (3), the connection ends (27) made of Al are exposed on the substrate (10). Even if the connection is made, it does not come into contact with the outside air, and disconnection of the connection end (27) due to electric contact is prevented. Further, the resistance at the counter electrode can be reduced by not using the connection end contact film (29) made of ITO having a relatively high resistance.
【0023】図3は、本発明の第2の実施の形態にかか
る液晶表示装置の平面図である。本実施の形態では、第
1の対極接続端子(84)はシール材(3)よりも外側
に設けられ、対極信号入力端子(81)からいったんシ
ール材(3)から内側の領域に引き入れられ、再び、シ
ール材(3)の外側に引き出された引き回し線(82)
により、対極信号入力端子(81)と接続されている。
また、第2の対極接続端子(71)もシール材(3)よ
りも外側で、共通電極(7)から一体的に引き出されて
いる。即ち、これら第1及び第2の対極接続端子(8
4,71)、及び、これらを接続する導電性接着材
(9)からなる対極接続部は、シール材(3)よりも外
側の領域に設けられている。FIG. 3 is a plan view of a liquid crystal display according to a second embodiment of the present invention. In the present embodiment, the first counter electrode connection terminal (84) is provided outside the seal member (3), and is once drawn into the region inside the seal member (3) from the counter electrode signal input terminal (81), Again, the leading wire (82) drawn out of the sealing material (3)
Is connected to the counter electrode signal input terminal (81).
Further, the second counter electrode connection terminal (71) is also integrally pulled out from the common electrode (7) outside the sealing material (3). That is, the first and second counter electrode connection terminals (8
4, 71) and a counter electrode connecting portion made of a conductive adhesive material (9) for connecting them are provided in a region outside the sealing material (3).
【0024】図4に、第1の対極接続端子(84)近傍
の拡大断面図を示す。TFT基板(1)である基板(1
0)の端部上に、第1の導電層即ちCrからなる接続端
(31)が形成され、この上には、対極側との接続を取
るために基板表面に露出されていることから、外気に対
する耐性を高めるために、画素電極(19)と同一の第
3の導電層即ちITOからなる接続端コンタクト膜(2
9)が形成され、ゲート絶縁膜(12)、層間絶縁膜
(15)及び平坦化絶縁膜(18)に開けられたコンタ
クトホールを介して接続端(31)に接続されている。
これら接続端(31)及び接続端コンタクト膜(29)
により第1の対極接続端子(84)が構成されている。
引き回し線(82)は、主として、第2の導電層即ちA
lによりなり、不図示の配線交差部において第1の導電
層即ちCrにより層間迂回され、基板(10)端部に引
き回されてきているが、再び、ゲート絶縁膜(12)及
び層間絶縁膜(15)に開けられたコンタクトホールを
介して、第1の導電層からなる引き回し線(41)に接
続され、更に、シール材(3)の外側に一体的に引き出
されて続端(31)となっている。FIG. 4 is an enlarged sectional view showing the vicinity of the first counter electrode connecting terminal (84). The substrate (1) which is the TFT substrate (1)
A connection end (31) made of a first conductive layer, i.e., Cr, is formed on the end of the substrate (0). Since the connection end (31) is exposed on the substrate surface for connection with the counter electrode side, In order to increase the resistance to the outside air, the same third conductive layer as the pixel electrode (19), that is, the connection end contact film (2) made of ITO is used.
9) is formed, and is connected to the connection end (31) through contact holes formed in the gate insulating film (12), the interlayer insulating film (15), and the planarizing insulating film (18).
The connection end (31) and the connection end contact film (29)
Constitutes a first counter electrode connection terminal (84).
The lead line (82) is mainly composed of the second conductive layer or A
1 and is routed to the edge of the substrate (10) by the first conductive layer, that is, Cr, at the wiring intersection (not shown), and is routed to the edge of the substrate (10) again. The lead wire (41) made of the first conductive layer is connected to the lead wire (41) through the contact hole opened in (15), and is further led out integrally to the outside of the sealing material (3) to be connected to the leading end (31). It has become.
【0025】本発明においては、対極接続部(71,8
4,9)は、シール材(3)よりも外側の領域に設けら
れている。即ち、第1の対極接続端子(84)は外気に
さらされた状態にあり、湿気、異物等による汚染が生じ
やすくなっている。しかし、第1の対極接続部(84)
は、Alに比べて耐性の高い第1の導電層即ちCrから
なる接続端(31)と、これを覆う、更に耐性の高い第
3の導電層即ちITOからなる接続端コンタクト膜(2
9)により構成されているので、電触を生じることはな
く、接続端(31)が断線するといったことは防がれ
る。In the present invention, the counter electrode connecting portions (71, 8)
4, 9) are provided in a region outside the sealing material (3). That is, the first counter electrode connection terminal (84) is exposed to the outside air, and is easily contaminated by moisture, foreign matter, and the like. However, the first counter electrode connection (84)
Is a connection end (31) made of a first conductive layer that is more resistant to Al, that is, Cr, and a connection end contact film (2) made of a third conductive layer that is made of ITO, which is more resistant, that covers the connection end (31).
Because of the configuration of 9), no electric contact is caused, and the disconnection of the connection end (31) is prevented.
【0026】また、本発明では、耐性の低い方の第2の
導電層からなる引き回し線(82)と、耐性の高い方の
第1の導電層からなる引き回し線(41)との層間接続
が、図4に示されているように、シール材(3)から内
側の密閉された領域において設けられている。このた
め、耐性の低い第2の導電層が外気に触れることが無
く、電触により、引き回し配線(82,41)が断線す
ることが防がれる。なお、このような引き回し線(3
4,41)の層間接続は、図では、シール材(3)より
も内側に設けられているが、本発明は、これに限定され
ることはなく、シール材(3)直下の領域に設けること
も可能である。この場合においても、引き回し線(8
2)を外気から隔離して電飾を防ぐという目的は達せら
れる。Further, according to the present invention, the interlayer connection between the leading line (82) made of the lower resistance second conductive layer and the leading line (41) made of the higher resistance first conductive layer is formed. As shown in FIG. 4, it is provided in a sealed area inside from the sealing material (3). For this reason, the second conductive layer having low resistance does not come into contact with the outside air, and it is possible to prevent the lead-out wirings (82, 41) from being disconnected by the electric contact. In addition, such a lead line (3
Although the interlayer connection of (4, 41) is provided inside the sealing material (3) in the drawing, the present invention is not limited to this, and is provided in a region immediately below the sealing material (3). It is also possible. Also in this case, the routing line (8
The goal of 2) is isolated from the outside air to prevent illumination.
【0027】更に、本発明では、対極接続部(84,7
1,9)をシール材(3)の外側に設けることができる
ので、レイアウト設計の自由度が増す。Further, in the present invention, the counter electrode connecting portions (84, 7)
Since (1) and (9) can be provided outside the sealing material (3), the degree of freedom in layout design is increased.
【0028】[0028]
【発明の効果】本発明により、光学部材を間に挟んで周
縁を接着材により貼り合わせた一対の電極基板よりなる
表示装置において、基板間を導電接続する対極接続部を
接着材により密閉された内部に設けたことにより、対極
接続部が外気に触れることが無くなり、電触により対極
接続端子が断線することが防がれる。According to the present invention, in a display device comprising a pair of electrode substrates whose peripheral edges are bonded by an adhesive with an optical member interposed therebetween, a counter electrode connecting portion for electrically connecting the substrates is sealed by the adhesive. Since the counter electrode connecting portion is provided inside, the counter electrode connecting portion does not come into contact with the outside air, and disconnection of the counter electrode connecting terminal due to electric contact is prevented.
【0029】また、対極接続部を比較的耐性の高い電極
と同一の導電層により形成したことで、電触により対極
接続端子が断線することが防がれる。更に、対極接続部
を接着材の外側に設けることができるので配線設計の自
由度が増す。Further, since the counter electrode connecting portion is formed of the same conductive layer as the electrode having relatively high resistance, disconnection of the counter electrode connecting terminal due to electric contact can be prevented. Further, since the counter electrode connecting portion can be provided outside the adhesive, the degree of freedom in wiring design is increased.
【図1】本発明の第1の実施の形態にかかる液晶表示装
置の平面図である。FIG. 1 is a plan view of a liquid crystal display device according to a first embodiment of the present invention.
【図2】本発明の第1の実施の形態にかかる液晶表示装
置の要部断面図である。FIG. 2 is a cross-sectional view of a main part of the liquid crystal display device according to the first embodiment of the present invention.
【図3】本発明の第2の実施の形態にかかる液晶表示装
置の平面図である。FIG. 3 is a plan view of a liquid crystal display device according to a second embodiment of the present invention.
【図4】本発明の第2の実施の形態にかかる液晶表示装
置の要部断面図である。FIG. 4 is a sectional view of a main part of a liquid crystal display device according to a second embodiment of the present invention.
【図5】従来の液晶表示装置の平面図である。FIG. 5 is a plan view of a conventional liquid crystal display device.
【図6】従来の液晶表示装置の一部断面図である。FIG. 6 is a partial cross-sectional view of a conventional liquid crystal display device.
【図7】従来の液晶表示装置の一部断面図である。FIG. 7 is a partial cross-sectional view of a conventional liquid crystal display device.
1 TFT基板 2 対向基板 3 シール材 4 表示領域 5 ゲートドライバー 6 ドレインドライバー 7 共通電極 8 入力端子 9 導電性接着材 31 注入孔 71 第2の対極接続端子 82,83,84 第1の対極接続端子 DESCRIPTION OF SYMBOLS 1 TFT substrate 2 Counter substrate 3 Sealing material 4 Display area 5 Gate driver 6 Drain driver 7 Common electrode 8 Input terminal 9 Conductive adhesive material 31 Injection hole 71 Second counter electrode connection terminal 82, 83, 84 First counter electrode connection terminal
Claims (5)
画素電極に表示信号電圧を供給するためのトランジスタ
素子が形成された第1の基板と、光学部材を変調するた
めの共通電極が形成された第2の基板と、これら2枚の
基板を周縁で貼り合わせる周縁接着材と、前記第1の基
板、前記第2及び前記接着材により挟持された光学部材
と、前記第1の基板上の前記接着材の外側領域に設けら
れた前記共通電極の信号入力端子と、前記第1の基板上
に設けられ引き回し線により前記信号入力端子に接続さ
れた第1の接続端子と、前記第2の基板上に設けられ前
記共通電極に接続された第2の接続端子と、前記第1の
接続端子と前記第2の接続端子とを導電接続する導電性
接着材と、を有する表示装置において、 前記第1の接続端子、前記第2の接続端子及び前記導電
性接着材よりなる対極接続部は前記周縁接着材から内側
に設けられ、前記引き回し線は、一部を比較的中耐性の
第1の導電層により層間迂回した少なくとも比較的低耐
性の第2の導電層からなり、前記第1の接続端子は、少
なくとも前記引き回し線と一体の前記第2の導電層から
なることを特徴とする表示装置。A first substrate on which a pixel electrode for modulating the optical member and a transistor element for supplying a display signal voltage to the pixel electrode are formed; and a common electrode for modulating the optical member is formed. A second substrate, a peripheral adhesive for bonding these two substrates at a peripheral edge, an optical member sandwiched between the first substrate, the second and the adhesive, and A signal input terminal of the common electrode provided in an outer region of the adhesive; a first connection terminal provided on the first substrate and connected to the signal input terminal by a lead wire; A display device comprising: a second connection terminal provided on a substrate and connected to the common electrode; and a conductive adhesive material for conductively connecting the first connection terminal and the second connection terminal. A first connection terminal, the second connection terminal; The connection terminal and the counter electrode connecting portion made of the conductive adhesive are provided inside from the peripheral adhesive, and the lead-out line is at least relatively low, at least partly bypassed between layers by a relatively moderately resistant first conductive layer. The display device, comprising: a second conductive layer having resistance; and the first connection terminal being composed of the second conductive layer integrated with at least the wiring.
層上に、比較的高耐性の前記画素電極と同一の第3の導
電層が積層されてなるされてなることを特徴とする請求
項1記載の表示装置。2. The method according to claim 1, wherein the first connection terminal is formed by laminating a third conductive layer, which is the same as the pixel electrode having relatively high resistance, on the second conductive layer. The display device according to claim 1.
画素電極に表示信号電圧を供給するためのトランジスタ
素子が形成された第1の基板と、光学部材を変調するた
めの共通電極が形成された第2の基板と、これら2枚の
基板を周縁で貼り合わせる周縁接着材と、前記第1の基
板、前記第2及び前記接着材により挟持された光学部材
と、前記第1の基板上の前記接着材の外側領域に設けら
れた前記共通電極の信号入力端子と、前記第1の基板上
に設けられ引き回し線により前記信号入力端子に接続さ
れた第1の接続端子と、前記第2の基板上に設けられ前
記共通電極に接続された第2の接続端子と、前記第1の
接続端子と前記第2の接続端子とを導電接続する導電性
接着材と、を有する表示装置において、 前記第1の接続端子、前記第2の接続端子及び前記導電
性接着材よりなる前記対極接続部は前記周縁接着材より
も外側に設けられ、前記引き回し線は、一部を比較的中
耐性の第1の導電層により層間迂回した少なくとも比較
的低耐性の第2の導電層からなる引き回し線により接続
され、前記第1の接続端子は、少なくとも前記引き回し
線と同一の前記第1の導電層からなることを特徴とする
表示装置。3. A first substrate on which a pixel electrode for modulating an optical member and a transistor element for supplying a display signal voltage to the pixel electrode are formed, and a common electrode for modulating the optical member is formed. A second substrate, a peripheral adhesive for bonding these two substrates at a peripheral edge, an optical member sandwiched between the first substrate, the second and the adhesive, and A signal input terminal of the common electrode provided in an outer region of the adhesive; a first connection terminal provided on the first substrate and connected to the signal input terminal by a lead wire; A display device comprising: a second connection terminal provided on a substrate and connected to the common electrode; and a conductive adhesive material for conductively connecting the first connection terminal and the second connection terminal. A first connection terminal, the second connection terminal; The counter electrode connecting portion made of a continuation terminal and the conductive adhesive is provided outside the peripheral edge adhesive, and at least a part of the lead-out line is detoured between layers by a first conductive layer having relatively moderate resistance. A display device, wherein the first connection terminal is connected by a lead line made of a second conductive layer having extremely low resistance, and the first connection terminal is made of the same first conductive layer as at least the lead line.
着材から内側を通過して前記対極接続部の近傍で前記接
着材の外側に引き出されて前記第1の接続端子に接続さ
れてなり、前記接着材から内側の前記対極接続部の近傍
にて、前記第2の導電層から前記第1の接続端子と一体
の前記第1の導電層に層間接続されていることを特徴と
する請求項3記載の表示装置。4. The leading wire is mostly passed inside from the peripheral adhesive and is led out of the adhesive near the counter electrode connection portion to be connected to the first connection terminal. And an interlayer connection from the second conductive layer to the first conductive layer integral with the first connection terminal near the counter electrode connection portion inside the adhesive. Item 3. The display device according to Item 3.
層上に、比較的高耐性の前記画素電極と同一の第3の導
電層が積層されてなるされてなることを特徴とする請求
項3または請求項4記載の表示装置。5. The first connection terminal is characterized in that a third conductive layer, which is the same as the pixel electrode having relatively high resistance, is laminated on the first conductive layer. The display device according to claim 3 or 4, wherein
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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---|---|
JPH11109886A true JPH11109886A (en) | 1999-04-23 |
JP3806497B2 JP3806497B2 (en) | 2006-08-09 |
Family
ID=17492493
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051216 |
|
A131 | Notification of reasons for refusal |
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|
RD01 | Notification of change of attorney |
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A521 | Written amendment |
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|
A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090519 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100519 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110519 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120519 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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