JPH11102586A - アドレスデコード回路およびクロック同期型半導体記憶装置 - Google Patents
アドレスデコード回路およびクロック同期型半導体記憶装置Info
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- JPH11102586A JPH11102586A JP9263948A JP26394897A JPH11102586A JP H11102586 A JPH11102586 A JP H11102586A JP 9263948 A JP9263948 A JP 9263948A JP 26394897 A JP26394897 A JP 26394897A JP H11102586 A JPH11102586 A JP H11102586A
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Abstract
(57)【要約】 （修正有）
【課題】 アドレスの入力パターンによるワード線の立
ち上がり立ち下がりタイミングの微妙なずれを解決す
る。 【解決手段】 リセット信号／ＲＳＴをゲート端子に受
ける第１導電型のＭＯＳＦＥＴＱｐｏとデコードされる
アドレス信号ａｉ−１，ａｉ，ａｉ＋１をゲート端子に
受ける複数の第２導電型のＭＯＳＦＥＴＱｎ１，
Ｑｎ２，Ｑｎ３とを直列に接続してプリデコーダ１０を
構成すると共に、プリデコーダの出力をゲート端子に受
ける複数の第１導電型のＭＯＳＦＥＴＱｐ１，Ｑｐ２，
Ｑｐ３とリセット信号と逆相のリセット信号をゲート端
子に受ける第２導電型のＭＯＳＦＥＴＱｎｏを直列に接
続して主デコーダ２０を構成し、初段のプリデコーダに
はアドレス信号をパルス信号として与えると共にアドレ
スサイクルの終了直前にリセット信号により各プリデコ
ーダ及び主デコーダをリセットして次のアドレスサイク
ルまでそれぞれの出力を非選択状態のレベルにさせる。
ち上がり立ち下がりタイミングの微妙なずれを解決す
る。 【解決手段】 リセット信号／ＲＳＴをゲート端子に受
ける第１導電型のＭＯＳＦＥＴＱｐｏとデコードされる
アドレス信号ａｉ−１，ａｉ，ａｉ＋１をゲート端子に
受ける複数の第２導電型のＭＯＳＦＥＴＱｎ１，
Ｑｎ２，Ｑｎ３とを直列に接続してプリデコーダ１０を
構成すると共に、プリデコーダの出力をゲート端子に受
ける複数の第１導電型のＭＯＳＦＥＴＱｐ１，Ｑｐ２，
Ｑｐ３とリセット信号と逆相のリセット信号をゲート端
子に受ける第２導電型のＭＯＳＦＥＴＱｎｏを直列に接
続して主デコーダ２０を構成し、初段のプリデコーダに
はアドレス信号をパルス信号として与えると共にアドレ
スサイクルの終了直前にリセット信号により各プリデコ
ーダ及び主デコーダをリセットして次のアドレスサイク
ルまでそれぞれの出力を非選択状態のレベルにさせる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ型の半導
体記憶装置におけるアドレスデコード回路さらにはアド
レスパターン依存性の低減に適用して有効な技術に関
し、例えばシンクロナスＳＲＡＭのようなクロック同期
型半導体記憶装置に利用して有効な技術に関する。
体記憶装置におけるアドレスデコード回路さらにはアド
レスパターン依存性の低減に適用して有効な技術に関
し、例えばシンクロナスＳＲＡＭのようなクロック同期
型半導体記憶装置に利用して有効な技術に関する。
【０００２】
【従来の技術】従来のＣＭＯＳ型の半導体記憶装置にお
けるアドレスデコード回路は、一般に直列形態のｐチャ
ネルＭＯＳＦＥＴと並列形態のｎチャネルＭＯＳＦＥＴ
とからなる図７（ａ）に示すようなＣＭＯＳ構成のＮＯ
Ｒゲート回路もしくは並列形態のｐチャネルＭＯＳＦＥ
Ｔと直列形態のｎチャネルＭＯＳＦＥＴとからなる図７
（ｂ）に示すようなＣＭＯＳ構成のＮＡＮＤゲート回路
が、各々プリデコーダと主デコーダとして用いられてい
た。
けるアドレスデコード回路は、一般に直列形態のｐチャ
ネルＭＯＳＦＥＴと並列形態のｎチャネルＭＯＳＦＥＴ
とからなる図７（ａ）に示すようなＣＭＯＳ構成のＮＯ
Ｒゲート回路もしくは並列形態のｐチャネルＭＯＳＦＥ
Ｔと直列形態のｎチャネルＭＯＳＦＥＴとからなる図７
（ｂ）に示すようなＣＭＯＳ構成のＮＡＮＤゲート回路
が、各々プリデコーダと主デコーダとして用いられてい
た。
【０００３】
【発明が解決しようとする課題】上記のようなＮＯＲゲ
ートもしくはＮＡＮＤゲートからなるアドレスデコード
回路を備えた従来の半導体記憶装置においては、メモリ
アレイ内のワード線の中から一つを選択するためのアド
レスデコード回路の最終段の論理ゲート回路は、入力ア
ドレス信号に対応した１つの回路の出力のみが選択レベ
ルにされ、残りの回路の出力はすべて非選択レベルにさ
れる。従って、アドレスが変化すると１本のワード線が
非選択レベルから選択レベルに変化し、それまで選択レ
ベルであったワード線が選択レベルから非選択レベルに
変化する。
ートもしくはＮＡＮＤゲートからなるアドレスデコード
回路を備えた従来の半導体記憶装置においては、メモリ
アレイ内のワード線の中から一つを選択するためのアド
レスデコード回路の最終段の論理ゲート回路は、入力ア
ドレス信号に対応した１つの回路の出力のみが選択レベ
ルにされ、残りの回路の出力はすべて非選択レベルにさ
れる。従って、アドレスが変化すると１本のワード線が
非選択レベルから選択レベルに変化し、それまで選択レ
ベルであったワード線が選択レベルから非選択レベルに
変化する。
【０００４】このようなデコード動作の際に、従来のデ
コード回路においては、プリデコーダ内の出力ノードの
電位が直前のアドレス信号によってハイレベルからロウ
レベルに変化したりロウレベルからハイレベルに変化す
るなど、アドレスの入力パターンによって異なる遷移を
起こしていた。そのため、アドレスの入力パターンによ
ってワード線の立上がりや立下がりタイミングが微妙に
ずれてしまう、つまりアクセス時間がアドレスの入力パ
ターンに依存するという問題点があった。
コード回路においては、プリデコーダ内の出力ノードの
電位が直前のアドレス信号によってハイレベルからロウ
レベルに変化したりロウレベルからハイレベルに変化す
るなど、アドレスの入力パターンによって異なる遷移を
起こしていた。そのため、アドレスの入力パターンによ
ってワード線の立上がりや立下がりタイミングが微妙に
ずれてしまう、つまりアクセス時間がアドレスの入力パ
ターンに依存するという問題点があった。
【０００５】この発明の目的は、ＣＭＯＳ型の半導体記
憶装置においてパターン依存性の低いアドレスデコード
回路を提供することにある。
憶装置においてパターン依存性の低いアドレスデコード
回路を提供することにある。
【０００６】この発明の他の目的は、ＣＭＯＳ型の半導
体記憶装置において高速かつ低消費電力で動作可能なア
ドレスデコード回路を提供することにある。
体記憶装置において高速かつ低消費電力で動作可能なア
ドレスデコード回路を提供することにある。
【０００７】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添付図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添付図面
から明らかになるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【０００９】すなわち、リセット信号をゲート端子に受
ける第１導電型のＭＯＳＦＥＴとデコードされるアドレ
ス信号をゲート端子に受ける複数の第２導電型のＭＯＳ
ＦＥＴとを直列に接続してプリデコーダを構成するとと
もに、プリデコーダの出力をゲート端子に受ける複数の
第１導電型のＭＯＳＦＥＴと上記リセット信号と逆相の
リセット信号をゲート端子に受ける第２導電型のＭＯＳ
ＦＥＴとを直列に接続して主デコーダを構成し、初段の
プリデコーダにはアドレス信号をパルス信号として与え
るとともにアドレスサイクルの終了直前に上記リセット
信号により上記各プリデコーダおよび主デコーダをリセ
ットして次のアドレスサイクルまでそれぞれの出力を非
選択状態のレベルにさせるようにしたものである。
ける第１導電型のＭＯＳＦＥＴとデコードされるアドレ
ス信号をゲート端子に受ける複数の第２導電型のＭＯＳ
ＦＥＴとを直列に接続してプリデコーダを構成するとと
もに、プリデコーダの出力をゲート端子に受ける複数の
第１導電型のＭＯＳＦＥＴと上記リセット信号と逆相の
リセット信号をゲート端子に受ける第２導電型のＭＯＳ
ＦＥＴとを直列に接続して主デコーダを構成し、初段の
プリデコーダにはアドレス信号をパルス信号として与え
るとともにアドレスサイクルの終了直前に上記リセット
信号により上記各プリデコーダおよび主デコーダをリセ
ットして次のアドレスサイクルまでそれぞれの出力を非
選択状態のレベルにさせるようにしたものである。
【００１０】上記した手段によれば、すべてのデコーダ
が一旦非選択状態にリセットされるため、ロウアドレス
信号のデコード回路においてはいずれのワード線が選択
される場合にも必ず同じ状態からデコーダ内部の出力ノ
ードのレベルが確定されるようになり、これによってど
のようなアドレスの入力パターンに対してもワード線の
立上がりおよび立下がりタイミングが同一となり、アク
セス時間のパターン依存性が低減される。
が一旦非選択状態にリセットされるため、ロウアドレス
信号のデコード回路においてはいずれのワード線が選択
される場合にも必ず同じ状態からデコーダ内部の出力ノ
ードのレベルが確定されるようになり、これによってど
のようなアドレスの入力パターンに対してもワード線の
立上がりおよび立下がりタイミングが同一となり、アク
セス時間のパターン依存性が低減される。
【００１１】また、各デコーダは同一導電型のＭＯＳＦ
ＥＴの並列構成を有しないため、デコーダを構成する素
子数が減り前段の回路からみた負荷容量（ゲート容量）
が小さくなって回路の動作速度が速くなる。さらに、プ
リデコーダにはアドレス信号をパルス信号として与える
とともにアドレス信号がゲートに入力されるＭＯＳＦＥ
Ｔと直列にリセット信号がゲートに入力されるＭＯＳＦ
ＥＴを接続して通常はこのＭＯＳＦＥＴをオフしている
ため、入力信号の変化時に貫通電流が流れることがなく
消費電力も低減される。
ＥＴの並列構成を有しないため、デコーダを構成する素
子数が減り前段の回路からみた負荷容量（ゲート容量）
が小さくなって回路の動作速度が速くなる。さらに、プ
リデコーダにはアドレス信号をパルス信号として与える
とともにアドレス信号がゲートに入力されるＭＯＳＦＥ
Ｔと直列にリセット信号がゲートに入力されるＭＯＳＦ
ＥＴを接続して通常はこのＭＯＳＦＥＴをオフしている
ため、入力信号の変化時に貫通電流が流れることがなく
消費電力も低減される。
【００１２】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。
面に基づいて説明する。
【００１３】図１には本発明に係るデコード回路の基本
構成が、また図２にはその動作タイミングが示されてい
る。
構成が、また図２にはその動作タイミングが示されてい
る。
【００１４】本発明に係るアドレスデコード回路は、図
１に示されているように、リセット信号／ＲＳＴをゲー
ト端子に受けるｐチャネル型のＭＯＳＦＥＴ Ｑｐ０と
デコードされるアドレス信号ａi-1，ａi，ａi+1をゲー
ト端子に受ける例えば３個のｎチャネル型ＭＯＳＦＥＴ
Ｑｎ１，Ｑｎ２，Ｑｎ３とが電源電圧Ｖccと接地点と
の間に直列形態に接続されてなるプリデコーダ１０と、
複数のプリデコーダの出力をゲート端子に受ける例えば
３個のｐチャネル型ＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２，Ｑ
ｐ３とリセット信号ＲＳＴをインバータＩＮＶ１で反転
した信号ＲＳＴをゲート端子に受けるｎチャネル型のＭ
ＯＳＦＥＴ Ｑｎ０とが電源電圧Ｖccと接地点との間に
直列形態に接続されてなる主デコーダ２０とにより構成
されている。
１に示されているように、リセット信号／ＲＳＴをゲー
ト端子に受けるｐチャネル型のＭＯＳＦＥＴ Ｑｐ０と
デコードされるアドレス信号ａi-1，ａi，ａi+1をゲー
ト端子に受ける例えば３個のｎチャネル型ＭＯＳＦＥＴ
Ｑｎ１，Ｑｎ２，Ｑｎ３とが電源電圧Ｖccと接地点と
の間に直列形態に接続されてなるプリデコーダ１０と、
複数のプリデコーダの出力をゲート端子に受ける例えば
３個のｐチャネル型ＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２，Ｑ
ｐ３とリセット信号ＲＳＴをインバータＩＮＶ１で反転
した信号ＲＳＴをゲート端子に受けるｎチャネル型のＭ
ＯＳＦＥＴ Ｑｎ０とが電源電圧Ｖccと接地点との間に
直列形態に接続されてなる主デコーダ２０とにより構成
されている。
【００１５】そして、上記プリデコーダ１０には、アド
レス信号ａi-1，ａi，ａi+1が図２（ｃ）のようにパル
ス信号として与えるようにされているとともに、上記リ
セット信号ＲＳＴは図２（ｂ）に示すようにアドレスサ
イクルの後半で有効レベルにされ、これによって上記リ
セット用ＭＯＳＦＥＴ Ｑｐ０，Ｑｎ０をオンさせて上
記各プリデコーダ１０および主デコーダ２０をリセット
して次のアドレスサイクルまでそれぞれの出力ノードＮ
１，Ｎ２が非選択状態（図１のプリデコーダ１０の出力
ノードＮ１はＶｃｃレベル、主デコーダ２０の出力ノー
ドＮ２は接地電位）にされるように構成されている。
レス信号ａi-1，ａi，ａi+1が図２（ｃ）のようにパル
ス信号として与えるようにされているとともに、上記リ
セット信号ＲＳＴは図２（ｂ）に示すようにアドレスサ
イクルの後半で有効レベルにされ、これによって上記リ
セット用ＭＯＳＦＥＴ Ｑｐ０，Ｑｎ０をオンさせて上
記各プリデコーダ１０および主デコーダ２０をリセット
して次のアドレスサイクルまでそれぞれの出力ノードＮ
１，Ｎ２が非選択状態（図１のプリデコーダ１０の出力
ノードＮ１はＶｃｃレベル、主デコーダ２０の出力ノー
ドＮ２は接地電位）にされるように構成されている。
【００１６】なお、ここでプリデコータ１０に入力され
るアドレス信号ａi-1，ａi，ａi+1は、外部から入力さ
れるアドレス信号そのものではなく、アドレスバッファ
回路（後述のアドレスラッチ回路を含む）によってＬＳ
Ｉ内部に適したレベルに変換されかついわゆるトルーと
バーの相補信号として形成された内部アドレス信号であ
る。
るアドレス信号ａi-1，ａi，ａi+1は、外部から入力さ
れるアドレス信号そのものではなく、アドレスバッファ
回路（後述のアドレスラッチ回路を含む）によってＬＳ
Ｉ内部に適したレベルに変換されかついわゆるトルーと
バーの相補信号として形成された内部アドレス信号であ
る。
【００１７】この実施例のアドレスデコード回路をワー
ド線を選択するロウアドレスデコード回路に適用した場
合には、ワード線のレベルが確定してリード・ライトが
行われた後のアドレスサイクルの後半ですべてのデコー
ダ１０，２０が一旦非選択状態にリセットされるため、
いずれのワード線が選択される場合にも必ず同じ状態か
らデコーダ内部の出力ノードＮ１，Ｎ２のレベルが確定
されるようになり、これによってどのようなアドレスの
入力パターンに対してもワード線の立上がりおよび立下
がりタイミングが同一となり、アクセス時間のパターン
依存性が低減される。
ド線を選択するロウアドレスデコード回路に適用した場
合には、ワード線のレベルが確定してリード・ライトが
行われた後のアドレスサイクルの後半ですべてのデコー
ダ１０，２０が一旦非選択状態にリセットされるため、
いずれのワード線が選択される場合にも必ず同じ状態か
らデコーダ内部の出力ノードＮ１，Ｎ２のレベルが確定
されるようになり、これによってどのようなアドレスの
入力パターンに対してもワード線の立上がりおよび立下
がりタイミングが同一となり、アクセス時間のパターン
依存性が低減される。
【００１８】また、図７に示されているＮＯＲゲートや
ＮＡＮＤゲートからなるデコーダは同一導電型のＭＯＳ
ＦＥＴの並列構成を有するため素子数が多いが、実施例
の各デコーダは同一導電型のＭＯＳＦＥＴの並列構成を
有しないため、デコーダを構成する素子数が減り前段の
回路からみた負荷容量が小さくなって回路の動作速度が
速くなる。さらに、図７に示されているＮＯＲゲートや
ＮＡＮＤゲートからなるデコーダにあっては入力信号が
変化するときにｐチャネルＭＯＳＦＥＴからｎチャネル
ＭからＯＳＦＥＴへ一時的に貫通電流が流れるが、実施
例のプリデコーダ１０にはアドレス信号ａi-1，ａi，ａ
i+1をパルス信号として与えるとともにアドレス信号が
ゲートに入力されるＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２，Ｑ
ｎ３； Ｑｐ１，Ｑｐ２，Ｑｐ３と直列にリセット信号
がゲートに入力されるＭＯＳＦＥＴＱｐ０，Ｑｎ０を接
続して通常はこのＭＯＳＦＥＴをオフしているため、ア
ドレス信号の変化時に貫通電流が流れることがなく消費
電力も低減される。
ＮＡＮＤゲートからなるデコーダは同一導電型のＭＯＳ
ＦＥＴの並列構成を有するため素子数が多いが、実施例
の各デコーダは同一導電型のＭＯＳＦＥＴの並列構成を
有しないため、デコーダを構成する素子数が減り前段の
回路からみた負荷容量が小さくなって回路の動作速度が
速くなる。さらに、図７に示されているＮＯＲゲートや
ＮＡＮＤゲートからなるデコーダにあっては入力信号が
変化するときにｐチャネルＭＯＳＦＥＴからｎチャネル
ＭからＯＳＦＥＴへ一時的に貫通電流が流れるが、実施
例のプリデコーダ１０にはアドレス信号ａi-1，ａi，ａ
i+1をパルス信号として与えるとともにアドレス信号が
ゲートに入力されるＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２，Ｑ
ｎ３； Ｑｐ１，Ｑｐ２，Ｑｐ３と直列にリセット信号
がゲートに入力されるＭＯＳＦＥＴＱｐ０，Ｑｎ０を接
続して通常はこのＭＯＳＦＥＴをオフしているため、ア
ドレス信号の変化時に貫通電流が流れることがなく消費
電力も低減される。
【００１９】図３には本発明をシンクロナスＳＲＡＭの
ロウアドレスデコード回路に適用した場合の実施例が、
また図２にはその動作タイミングが示されている。
ロウアドレスデコード回路に適用した場合の実施例が、
また図２にはその動作タイミングが示されている。
【００２０】図３において、１は外部から入力されるア
ドレス信号Ａｉ（Ａ０，Ａ１，Ａ２）を受けてＬＳＩ内
部に適したレベルに変換しかついわゆるトルー（真）と
バー（偽）のパルス状の相補信号を形成して出力するア
ドレスバッファ回路、２はアドレスバッファ回路１から
の内部アドレス信号をデコードしてメモリアレイ３内の
１本のワード線ＷＬを選択するロウアドレスデコード回
路、５はアドレス信号をデコードしてカラムスイッチ６
を介してメモリアレイ３内の１対のビット線ＢＬ，／Ｂ
Ｌを選択するカラムアドレスデコーダ、７は選択された
メモリセルＭＣから読み出されたデータを増幅するプリ
アンプ、８は増幅されたリードデータを保持するデータ
ラッチ回路である。また、９は外部から入力される同期
クロック信号Ｋ，／Ｋに基づいてロウアドレスデコード
回路２を動作させるタイミング信号（リセット信号）を
形成するタイミング制御回路である。
ドレス信号Ａｉ（Ａ０，Ａ１，Ａ２）を受けてＬＳＩ内
部に適したレベルに変換しかついわゆるトルー（真）と
バー（偽）のパルス状の相補信号を形成して出力するア
ドレスバッファ回路、２はアドレスバッファ回路１から
の内部アドレス信号をデコードしてメモリアレイ３内の
１本のワード線ＷＬを選択するロウアドレスデコード回
路、５はアドレス信号をデコードしてカラムスイッチ６
を介してメモリアレイ３内の１対のビット線ＢＬ，／Ｂ
Ｌを選択するカラムアドレスデコーダ、７は選択された
メモリセルＭＣから読み出されたデータを増幅するプリ
アンプ、８は増幅されたリードデータを保持するデータ
ラッチ回路である。また、９は外部から入力される同期
クロック信号Ｋ，／Ｋに基づいてロウアドレスデコード
回路２を動作させるタイミング信号（リセット信号）を
形成するタイミング制御回路である。
【００２１】この実施例のロウアドレスデコード回路２
は、第１、第２および第３のプリデコーダ１０Ａ，１０
Ｂ，１０Ｃと主デコーダ２０とからなる４段のデコード
回路として構成されている。そして、第１および第３の
プリデコーダ１０Ａ，１０Ｃは図１の実施例におけるプ
リデコーダ１０と同様に、デコードされる信号ＡＤ１，
ＡＤ３をゲート端子に受ける３個のｎチャネル型ＭＯＳ
ＦＥＴ Ｑｎ１，Ｑｎ２，Ｑｎ３とリセット信号／ＲＳ
Ｔをゲート端子に受けるｐチャネル型のＭＯＳＦＥＴ
Ｑｐ０とが電源電圧Ｖccと接地点との間に直列に接続さ
れて構成されている。一方、第２のプリデコーダ１０Ｂ
と主デコーダ２０は、前段のプリデコーダ１０Ａ，１０
Ｃの出力をそれぞれゲート端子に受ける３個のｐチャネ
ル型ＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２，Ｑｐ３とリセット
信号／ＲＳＴをインバータＩＮＶ１，ＩＮＶ３で反転し
た信号ＲＳＴをゲート端子に受けるｎチャネル型のＭＯ
ＳＦＥＴ Ｑｎ０とが電源電圧Ｖccと接地点との間に直
列に接続されて構成されている。
は、第１、第２および第３のプリデコーダ１０Ａ，１０
Ｂ，１０Ｃと主デコーダ２０とからなる４段のデコード
回路として構成されている。そして、第１および第３の
プリデコーダ１０Ａ，１０Ｃは図１の実施例におけるプ
リデコーダ１０と同様に、デコードされる信号ＡＤ１，
ＡＤ３をゲート端子に受ける３個のｎチャネル型ＭＯＳ
ＦＥＴ Ｑｎ１，Ｑｎ２，Ｑｎ３とリセット信号／ＲＳ
Ｔをゲート端子に受けるｐチャネル型のＭＯＳＦＥＴ
Ｑｐ０とが電源電圧Ｖccと接地点との間に直列に接続さ
れて構成されている。一方、第２のプリデコーダ１０Ｂ
と主デコーダ２０は、前段のプリデコーダ１０Ａ，１０
Ｃの出力をそれぞれゲート端子に受ける３個のｐチャネ
ル型ＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２，Ｑｐ３とリセット
信号／ＲＳＴをインバータＩＮＶ１，ＩＮＶ３で反転し
た信号ＲＳＴをゲート端子に受けるｎチャネル型のＭＯ
ＳＦＥＴ Ｑｎ０とが電源電圧Ｖccと接地点との間に直
列に接続されて構成されている。
【００２２】次に、図３に示されている実施例のロウア
ドレスデコード回路２の動作を図４を用いて説明する。
ドレスデコード回路２の動作を図４を用いて説明する。
【００２３】アドレスバッファ回路１は外部から入力さ
れるアドレス信号Ａｉを取り込むアドレスラッチ回路Ａ
ＬＴｉ（ＡＬＴ０，ＡＬＴ１，ＡＬＴ２）と取り込まれ
たアドレス信号から１ショットの内部アドレス信号を形
成するワンショット化回路ＳＨＴｉ（ＳＨＴ０，ＳＨＴ
１，ＳＨＴ２）とから構成されており、タイミング制御
回路９からのクロックＣＫ０の立ち上がりに同期してア
ドレス信号Ａｉをアドレスラッチ回路ＡＬＴｉに取り込
む（図４のタイミングｔ１）。
れるアドレス信号Ａｉを取り込むアドレスラッチ回路Ａ
ＬＴｉ（ＡＬＴ０，ＡＬＴ１，ＡＬＴ２）と取り込まれ
たアドレス信号から１ショットの内部アドレス信号を形
成するワンショット化回路ＳＨＴｉ（ＳＨＴ０，ＳＨＴ
１，ＳＨＴ２）とから構成されており、タイミング制御
回路９からのクロックＣＫ０の立ち上がりに同期してア
ドレス信号Ａｉをアドレスラッチ回路ＡＬＴｉに取り込
む（図４のタイミングｔ１）。
【００２４】すると、ロウアドレスデコード回路２は、
アドレス信号が“１”であるビットに対応したアドレス
ラッチ回路ＡＬＴｉの出力がハイレベルに変化し、図４
（ｅ）に示すような１ショットのパルス信号ＡＤ１が第
１のプリデコーダ１０Ａに供給されてデコードされ、す
べての入力信号ＡＤ１がハイレベルであるデコーダの出
力ＡＤ２が図４（ｆ）のようにロウレベルに変化する。
このとき入力信号ＡＤ１がロウレベルに落ちても第１プ
リデコーダ１０Ａの出力ノードＮ１に寄生する配線容量
やゲート容量によってレベルが保持される。
アドレス信号が“１”であるビットに対応したアドレス
ラッチ回路ＡＬＴｉの出力がハイレベルに変化し、図４
（ｅ）に示すような１ショットのパルス信号ＡＤ１が第
１のプリデコーダ１０Ａに供給されてデコードされ、す
べての入力信号ＡＤ１がハイレベルであるデコーダの出
力ＡＤ２が図４（ｆ）のようにロウレベルに変化する。
このとき入力信号ＡＤ１がロウレベルに落ちても第１プ
リデコーダ１０Ａの出力ノードＮ１に寄生する配線容量
やゲート容量によってレベルが保持される。
【００２５】続いて、第２のプリデコーダ１０Ｂのうち
すべての入力信号ＡＤ２がロウレベルであるデコーダの
出力ＡＤ３が図４（ｇ）のようにハイレベルに変化す
る。さらに第３のプリデコーダ１０Ｃのうちすべての入
力信号ＡＤ３がハイレベルであるデコーダの出力ＡＤ４
が図４（ｈ）のようにロウレベルに変化する。そして最
後に、主デコーダ２０のうちすべての入力信号ＡＤ４が
ロウレベルであるデコーダの出力であるワード線レベル
ＷＬが図４（ｉ）のようにハイレベルに変化する。これ
によって、メモリアレイ３内の選択レベルにされたワー
ド線に接続されたメモリセルＭＣのデータがビット線Ｂ
Ｌ，／ＢＬに読み出されカラムスイッチ６を介してプリ
アンプ７に供給され、タイミング制御回路９からのクロ
ックＣＫ１に同期してデータラッチ回路８に取り込まれ
る（図４のタイミングｔ２）。
すべての入力信号ＡＤ２がロウレベルであるデコーダの
出力ＡＤ３が図４（ｇ）のようにハイレベルに変化す
る。さらに第３のプリデコーダ１０Ｃのうちすべての入
力信号ＡＤ３がハイレベルであるデコーダの出力ＡＤ４
が図４（ｈ）のようにロウレベルに変化する。そして最
後に、主デコーダ２０のうちすべての入力信号ＡＤ４が
ロウレベルであるデコーダの出力であるワード線レベル
ＷＬが図４（ｉ）のようにハイレベルに変化する。これ
によって、メモリアレイ３内の選択レベルにされたワー
ド線に接続されたメモリセルＭＣのデータがビット線Ｂ
Ｌ，／ＢＬに読み出されカラムスイッチ６を介してプリ
アンプ７に供給され、タイミング制御回路９からのクロ
ックＣＫ１に同期してデータラッチ回路８に取り込まれ
る（図４のタイミングｔ２）。
【００２６】その後、タイミング制御回路９からのリセ
ット信号ＲＳＴがロウレベルに変化してすべての第１〜
第３のプリデコーダ１０Ａ〜１０Ｃおよび主デコーダ２
０がリセットされ、それらの出力が非選択状態に変化さ
れる（図４のタイミングｔ3）。この状態は次に外部同
期クロックＫがハイレベルに変化するタイミングｔ４ま
で保持される。
ット信号ＲＳＴがロウレベルに変化してすべての第１〜
第３のプリデコーダ１０Ａ〜１０Ｃおよび主デコーダ２
０がリセットされ、それらの出力が非選択状態に変化さ
れる（図４のタイミングｔ3）。この状態は次に外部同
期クロックＫがハイレベルに変化するタイミングｔ４ま
で保持される。
【００２７】図５に本発明に係るアドレスデコード回路
の他の実施例を示す。
の他の実施例を示す。
【００２８】この実施例は、リセット信号ＲＳＴ，／Ｒ
ＳＴがゲート端子に入力されるＭＯＳＦＥＴ Ｑｐ０，
Ｑｎ０と並列に、直列形態のＭＯＳＦＥＴ Ｑｎ１〜Ｑ
ｎ３やＱｐ１〜Ｑｐ３よりもサイズの小さなＭＯＳＦＥ
Ｔ Ｑｐ４〜Ｑｐ６とＱｎ４〜Ｑｎ６をそれぞれ接続す
るとともに、それらのＭＯＳＦＥＴのゲート端子には図
７の従来のデコーダと同様に、Ｑｎ１〜Ｑｎ３やＱｐ１
〜Ｑｐ３のゲート端子に入力されるアドレス信号をそれ
ぞれ入力させるようにしたものある。
ＳＴがゲート端子に入力されるＭＯＳＦＥＴ Ｑｐ０，
Ｑｎ０と並列に、直列形態のＭＯＳＦＥＴ Ｑｎ１〜Ｑ
ｎ３やＱｐ１〜Ｑｐ３よりもサイズの小さなＭＯＳＦＥ
Ｔ Ｑｐ４〜Ｑｐ６とＱｎ４〜Ｑｎ６をそれぞれ接続す
るとともに、それらのＭＯＳＦＥＴのゲート端子には図
７の従来のデコーダと同様に、Ｑｎ１〜Ｑｎ３やＱｐ１
〜Ｑｐ３のゲート端子に入力されるアドレス信号をそれ
ぞれ入力させるようにしたものある。
【００２９】図１の実施例のプリデコーダ１０や主デコ
ーダ２０では入力信号がオール“Ｈ”でないプリデコー
ダやオール“Ｌ”でない主デコーダでは入力信号にノイ
ズがのるとリーク電流が流れて出力ノードＮ１，Ｎ２の
電位が不所望のレベルに変化するおそれがあるのに対
し、図５の実施例のデコーダにおいてはリセット用のＭ
ＯＳＦＥＴ Ｑｐ０，Ｑｎ０と並列のＭＯＳＦＥＴ Ｑｐ
４〜Ｑｐ６とＱｎ４〜Ｑｎ６が設けられているためその
ようなノイズによる電位の変動を防止することができ
る。また、この実施例で設けられるＭＯＳＦＥＴ Ｑｐ
４〜Ｑｐ６とＱｎ４〜Ｑｎ６は、図７に示されている回
路における同等のＭＯＳＦＥＴに比べてサイズが小さい
ため負荷容量の点では小さいので、図１の実施例に比べ
ると劣るものの図７の従来回路に比べるとより高速で動
作するという利点を有している。
ーダ２０では入力信号がオール“Ｈ”でないプリデコー
ダやオール“Ｌ”でない主デコーダでは入力信号にノイ
ズがのるとリーク電流が流れて出力ノードＮ１，Ｎ２の
電位が不所望のレベルに変化するおそれがあるのに対
し、図５の実施例のデコーダにおいてはリセット用のＭ
ＯＳＦＥＴ Ｑｐ０，Ｑｎ０と並列のＭＯＳＦＥＴ Ｑｐ
４〜Ｑｐ６とＱｎ４〜Ｑｎ６が設けられているためその
ようなノイズによる電位の変動を防止することができ
る。また、この実施例で設けられるＭＯＳＦＥＴ Ｑｐ
４〜Ｑｐ６とＱｎ４〜Ｑｎ６は、図７に示されている回
路における同等のＭＯＳＦＥＴに比べてサイズが小さい
ため負荷容量の点では小さいので、図１の実施例に比べ
ると劣るものの図７の従来回路に比べるとより高速で動
作するという利点を有している。
【００３０】図６に本発明のアドレスデコード回路のさ
らに他の実施例を示す。
らに他の実施例を示す。
【００３１】この実施例は、プリデコーダ１０や主デコ
ーダ２０のリセット信号を外部からのクロック信号に基
づいて形成する代わりに自らの出力信号からリセット信
号を形成するリセット信号形成回路３０を設けてフィー
ドバックさせるように構成したものである。なお、この
実施例のリセット信号形成回路３０は図６に示すように
各段ごとに複数のデコーダに対して共通の回路として構
成することができ、これによって回路規模の増大を最小
限に押さえることができる。
ーダ２０のリセット信号を外部からのクロック信号に基
づいて形成する代わりに自らの出力信号からリセット信
号を形成するリセット信号形成回路３０を設けてフィー
ドバックさせるように構成したものである。なお、この
実施例のリセット信号形成回路３０は図６に示すように
各段ごとに複数のデコーダに対して共通の回路として構
成することができ、これによって回路規模の増大を最小
限に押さえることができる。
【００３２】以上説明したように上記実施例のアドレス
デコード回路は、リセット信号をゲート端子に受ける第
１導電型のＭＯＳＦＥＴとデコードされるアドレス信号
をゲート端子に受ける複数の第２導電型のＭＯＳＦＥＴ
とを直列に接続してプリデコーダを構成するとともに、
プリデコーダの出力をゲート端子に受ける複数の第１導
電型のＭＯＳＦＥＴと上記リセット信号と逆相のリセッ
ト信号をゲート端子に受ける第２導電型のＭＯＳＦＥＴ
とを直列に接続して主デコーダを構成し、上記プリデコ
ーダにはアドレス信号をパルス信号として与えるととも
にアドレスサイクルの終了直前に上記リセット信号によ
り上記各プリデコーダおよび主デコーダをリセットして
次のアドレスサイクルまでそれぞれの出力を非選択状態
のレベルにさせるようにしたので、すべてのデコーダが
一旦非選択状態にリセットされるため、ロウアドレス信
号のデコード回路においてはいずれのワード線が選択さ
れる場合にも必ず同じ状態からデコーダ内部の出力ノー
ドのレベルが確定されるようになり、これによってどの
ようなアドレスの入力パターンに対してもワード線の立
上がりおよび立下がりタイミングが同一となり、アクセ
ス時間のパターン依存性が低減されるいう効果がある。
デコード回路は、リセット信号をゲート端子に受ける第
１導電型のＭＯＳＦＥＴとデコードされるアドレス信号
をゲート端子に受ける複数の第２導電型のＭＯＳＦＥＴ
とを直列に接続してプリデコーダを構成するとともに、
プリデコーダの出力をゲート端子に受ける複数の第１導
電型のＭＯＳＦＥＴと上記リセット信号と逆相のリセッ
ト信号をゲート端子に受ける第２導電型のＭＯＳＦＥＴ
とを直列に接続して主デコーダを構成し、上記プリデコ
ーダにはアドレス信号をパルス信号として与えるととも
にアドレスサイクルの終了直前に上記リセット信号によ
り上記各プリデコーダおよび主デコーダをリセットして
次のアドレスサイクルまでそれぞれの出力を非選択状態
のレベルにさせるようにしたので、すべてのデコーダが
一旦非選択状態にリセットされるため、ロウアドレス信
号のデコード回路においてはいずれのワード線が選択さ
れる場合にも必ず同じ状態からデコーダ内部の出力ノー
ドのレベルが確定されるようになり、これによってどの
ようなアドレスの入力パターンに対してもワード線の立
上がりおよび立下がりタイミングが同一となり、アクセ
ス時間のパターン依存性が低減されるいう効果がある。
【００３３】また、各デコーダは同一導電型のＭＯＳＦ
ＥＴの並列構成を有しないため、デコーダを構成する素
子数が減り前段の回路からみたゲート負荷容量が小さく
なって回路の動作速度が速くなる。さらに、初段のプリ
デコーダにはアドレス信号をパルス信号として与えると
ともにアドレス信号がゲートに入力されるＭＯＳＦＥＴ
と直列にリセット信号がゲートに入力されるＭＯＳＦＥ
Ｔを接続して通常はこのＭＯＳＦＥＴをオフしているた
め、入力信号の変化時に貫通電流が流れることがなく消
費電力も低減されるという効果がある。
ＥＴの並列構成を有しないため、デコーダを構成する素
子数が減り前段の回路からみたゲート負荷容量が小さく
なって回路の動作速度が速くなる。さらに、初段のプリ
デコーダにはアドレス信号をパルス信号として与えると
ともにアドレス信号がゲートに入力されるＭＯＳＦＥＴ
と直列にリセット信号がゲートに入力されるＭＯＳＦＥ
Ｔを接続して通常はこのＭＯＳＦＥＴをオフしているた
め、入力信号の変化時に貫通電流が流れることがなく消
費電力も低減されるという効果がある。
【００３４】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、プリデコーダが３段構成とされている
が、２段あるいは４段以上であってもよい。また、実施
例では、本発明をロウアドレスデコード回路に適用した
場合を説明したが、カラムアドレスデコード回路に対し
ても適用してもよい。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、プリデコーダが３段構成とされている
が、２段あるいは４段以上であってもよい。また、実施
例では、本発明をロウアドレスデコード回路に適用した
場合を説明したが、カラムアドレスデコード回路に対し
ても適用してもよい。
【００３５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシンク
ロナスＳＲＡＭのアドレスデコード回路に適用した場合
について説明したが、この発明はそれに限定されるもの
でなく、シンクロナスＤＲＡＭ（ダイナミック型ＲＡ
Ｍ）その他クロックに同期して動作するメモリ回路を備
えた半導体集積回路に広く利用することができる。
なされた発明をその背景となった利用分野であるシンク
ロナスＳＲＡＭのアドレスデコード回路に適用した場合
について説明したが、この発明はそれに限定されるもの
でなく、シンクロナスＤＲＡＭ（ダイナミック型ＲＡ
Ｍ）その他クロックに同期して動作するメモリ回路を備
えた半導体集積回路に広く利用することができる。
【００３６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００３７】すなわち、ＣＭＯＳ型の半導体記憶装置に
おいてパターン依存性が低く、高速かつ低消費電力で動
作可能なアドレスデコード回路を実現することができ
る。
おいてパターン依存性が低く、高速かつ低消費電力で動
作可能なアドレスデコード回路を実現することができ
る。
【図１】本発明に係るアドレスデコード回路の基本構成
を示す回路構成図である。
を示す回路構成図である。
【図２】図１のアドレスデコード回路の動作タイミング
を示すタイミングチャートである。
を示すタイミングチャートである。
【図３】本発明をシンクロナスＳＲＡＭのロウアドレス
デコード回路に適用した場合の実施例を示す回路構成図
である。
デコード回路に適用した場合の実施例を示す回路構成図
である。
【図４】図３のアドレスデコード回路の動作タイミング
を示すタイミングチャートである。
を示すタイミングチャートである。
【図５】本発明に係るアドレスデコード回路の他の実施
例を示す回路図である。
例を示す回路図である。
【図６】本発明に係るアドレスデコード回路のさらに他
の実施例を示す回路構成図である。
の実施例を示す回路構成図である。
【図７】従来のアドレスデコード回路における単位デコ
ーダの構成例を示す回路図である。
ーダの構成例を示す回路図である。
１ アドレスバッファ回路 ２ ロウアドレスデコード回路 ３ メモリアレイ ５ カラムアドレスデコード回路 ６ カラムスイッチ ７ プリアンプ ８ データラッチ回路 ９ タイミング制御回路 １０ プリデコーダ ２０ 主デコーダ ＭＣ メモリセル ＷＬ ワード線 ＢＬ ビット線
Claims (5)
- 【請求項１】 リセット信号をゲート端子に受ける第１
導電型のＭＯＳＦＥＴとデコードされるアドレス信号を
ゲート端子に受ける複数の第２導電型のＭＯＳＦＥＴと
が電源電圧端子間に直列に接続されてなるプリデコーダ
と、該プリデコーダの出力をゲート端子に受ける複数の
第１導電型のＭＯＳＦＥＴと上記リセット信号と逆相の
リセット信号をゲート端子に受ける第２導電型のＭＯＳ
ＦＥＴとが電源電圧端子間に直列に接続されてなる主デ
コーダとを備え、アドレスサイクルの終了直前に上記リ
セット信号により上記プリデコーダおよび主デコーダが
リセットされて次のアドレスサイクルまでそれぞれの出
力が非選択状態のレベルに固定さるように構成されてな
ることを特徴とするアドレスデコード回路。 - 【請求項２】 初段のプリデコーダは、アドレス信号が
パルス信号として与えられるようにされていることを特
徴とする請求項１に記載のアドレスデコード回路。 - 【請求項３】 上記プリデコーダおよび主デコーダの後
段には、それらの出力に基づいて上記リセット信号を形
成するリセット信号形成回路がそれぞれ設けられ、各リ
セット信号形成回路で形成されたリセット信号が対応す
るデコーダ内のリセット用ＭＯＳＦＥＴのゲート端子に
フィードバックされるように構成されていることを特徴
とする請求項１または２に記載のアドレスデコード回
路。 - 【請求項４】 請求項１または２に記載のアドレスデコ
ード回路と、外部から供給されるクロック信号に基づい
て上記リセット信号を形成するタイミング制御回路とを
備えていることを特徴するクロック同期型半導体記憶装
置。 - 【請求項５】 外部から入力されるアドレス信号を上記
タイミング制御回路からのタイミングクロックに同期し
て取り込んで相補内部アドレス信号を出力するアドレス
ラッチ回路と、該内部アドレス信号から１ショットパル
スを形成して出力するワンショット化回路とを備えたこ
とを特徴する請求項４に記載のクロック同期型半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9263948A JPH11102586A (ja) | 1997-09-29 | 1997-09-29 | アドレスデコード回路およびクロック同期型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9263948A JPH11102586A (ja) | 1997-09-29 | 1997-09-29 | アドレスデコード回路およびクロック同期型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11102586A true JPH11102586A (ja) | 1999-04-13 |
Family
ID=17396485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9263948A Withdrawn JPH11102586A (ja) | 1997-09-29 | 1997-09-29 | アドレスデコード回路およびクロック同期型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11102586A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008072649A1 (ja) * | 2006-12-12 | 2008-06-19 | Nec Corporation | 論理回路とアドレスデコーダ回路及び半導体記憶装置 |
-
1997
- 1997-09-29 JP JP9263948A patent/JPH11102586A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008072649A1 (ja) * | 2006-12-12 | 2008-06-19 | Nec Corporation | 論理回路とアドレスデコーダ回路及び半導体記憶装置 |
| US7982505B2 (en) | 2006-12-12 | 2011-07-19 | Nec Corporation | Logic circuit, address decoder circuit and semiconductor memory |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041207 |