JPH1093961A - ビデオデータ処理方法及び装置 - Google Patents

ビデオデータ処理方法及び装置

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JPH1093961A
JPH1093961A JP9235398A JP23539897A JPH1093961A JP H1093961 A JPH1093961 A JP H1093961A JP 9235398 A JP9235398 A JP 9235398A JP 23539897 A JP23539897 A JP 23539897A JP H1093961 A JPH1093961 A JP H1093961A
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    • H04N7/24—Systems for the transmission of television signals using pulse code modulation

Abstract

(57)【要約】 【課題】 ビデオデータの高速処理動作ができる方法及
び回路を提供する。 【解決手段】 同時に動作可能な３個の処理器、スカラ
ー処理器２１０、ベクトル処理器２２０及びビットスト
リーム処理器２４５とを含む。ビデオデータをエンコー
ディングまたはデコーディングすることにおいて、ベク
トル処理器２２０は、単一命令多重データ処理器により
効率的に遂行され得る動作を遂行する。ビットストリー
ム処理器２４５は、ハフマン及びＲＬＣエンコーディン
グまたはデコーディングを遂行する。ビットストリーム
処理器２４５は、コンピュータシステムが多数個のデー
タストリームを同時に処理する。スカラー処理器２１０
及びベクトル処理器２２０は、単一算術またはブール命
令を実行するようにプログラムされ得る。ビットストリ
ーム処理器２４５は、全体的なビデオデータ処理動作を
遂行するためにプログラムされ得る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、コンピュータによ
るデータ処理に関し、特にコンピュータによるビデオデ
ータ処理に関する。
【０００２】
【従来の技術】通常、コンピュータはシステムデータを
圧縮したり復元するために使用されて来た。システムデ
ータには、停止及び／または動画像のイメージを含むビ
デオデータが含まれる。また、システムデータには、オ
ーディオデータ、例えば動画像のサウンドトラックが含
まれる。ビデオデータの高速処理が可能な方法及び回路
を提供することが好ましい。
【０００３】
【発明が解決しようとする課題】従って、本発明の目的
は、ビデオデータの高速処理ができる方法及び回路を提
供することにある。
【０００４】
【課題を解決するための手段】いくつかの実施例におい
て、本発明によるコンピュータシステムは、同時に動作
可能な３個の処理器、すなわちスカラー処理器、ベクト
ル処理器及びビットストリーム処理器を含む。ビデオデ
ータをエンコーディングまたはデコーディングすること
において、ベクトル処理器は、単一命令多重データ(Sin
gle Instruction Multiple Data：SIMD）処理器により
効率的に行われる動作を遂行する。このような動作とし
ては、１）離散余弦変換(Discrete Cosine Transform：
DCT）のような線形データ変換、２）モーション補償な
どがある。ビットストリーム処理器は、ワードまたは半
ワード(half-words)より特定のビット上における動作を
含む動作を遂行する。このような動作としては、例え
ば、ＭＰＥＧ−１、ＭＰＥＧ−２、Ｈ．２６１、Ｈ．２
６３に使われるハフマン(huffman)及びＲＬＣエンコー
ディングとデコーディングなどがある。スカラー処理器
は、ハイレベルビデオ処理（例えば、ピクチャーレベル
処理）を遂行し、ベクトル及びビットストリーム処理器
の動作を同期化させ、外部装置のインターフェースを制
御する。いつくかの実施例において、コンピュータシス
テムは、多数のデータストリームを同時に処理すること
ができる。その結果、コンピュータシステムの使用者
は、２個以上の会合や画像会議も可能である。ビットス
トリーム処理器では、多様なビットストリームが実時間
的に同時にエンコーディングまたはデコーディングされ
るように文脈(contexts)を切換することができるので、
多重データストリームの同時処理が可能になる。
【０００５】いくつかの実施例において、スカラー及び
ベクトル処理器は、各処理器が単一算術命令またはブー
ル(boolean)命令を遂行するようにプログラムされ得る
点から見るとプログラム可能である。ビットストリーム
処理器は単一算術命令またはブール(boolean)命令を遂
行するようにプログラムされ得ない点から見ると、プロ
グラム不能である。むしろ、ビットストリーム処理器
は、１セットのビデオデータに対し、全体的なビデオデ
ータ処理動作を遂行するようにプログラムされ得る。ビ
ットストリーム処理器が、単一算術命令またはブール命
令を遂行するためにプログラムされないようにすること
で、ビットストリーム処理器が高速で動作することがで
きる。スカラー及びベクトル処理器がプログラム可能に
することにより、ビデオデータエンコーディング及びデ
コーディングの標準から変更されたシステムを採択する
ことが容易である。
【０００６】
【発明の実施の形態】図１は、マルチメディア処理器１
１０を含むメディアカード１００を示している。この実
施の形態において、マルチメディア処理器１１０は、そ
の仕様がカリフォルニアサンホセに常住する三星半導体
株式会社で製作されるタイプＭＳＰ−１ＥＸ（商標名）
処理器である。処理器ＭＳＰ−１ＥＸは下記の付録Ａに
記述されている。処理器１１０は、ローカルバス１０５
を通してホストコンピュータシステム（図示せず）と通
信する。いくつかの実施例において、バス１０５は、３
２ビット、３３ＭＨｚ ＰＣＩバスである。処理器１１
０から出力されるデジタルビデオデータは、Ｄ／Ａ（デ
ジタル／アナログ）変換器１１２に結合される。ビデオ
部分だけでなく、デジタルビデオデータは、オーディオ
部分、例えば映画のサウンドトラックを含むことができ
る。変換器１１２の出力は、アナログデータを処理する
ＴＶセット（図示せず）または他のシステムに結合され
得る。いくつかの実施例において、処理器１１０はＡ／
Ｄ（アナログ／デジタル）変換器（図４から図６参照）
から出力されるデジタルビデオデータを受信するための
入力ポートを含む。
【０００７】処理器１１０は、コーデック（ＣＯＤＥ
Ｃ）１１４に連結される。ＣＯＤＥＣ１１４は、デープ
レコーダ（図示されていない）または他の装置からアナ
ログオーディオデータを受信する。ＣＯＤＥＣ１１４
は、電話線（図示されていない）からアナログ電話デー
タを受信する。ＣＯＤＥＣ１１４は、アナログデータを
デジタル化してから、これを処理器１１０へ伝送する。
ＣＯＤＥＣ１１４は、処理器１１０からデジタルデータ
を受信し、このデータをアナログ形態に変換し、必要に
よってこのアナログデータを伝送する。処理器１１０は
バス１２２によりメモリ１２０に連結される。図１にお
いて、メモリ１２０はＳＤＲＡＭ(synchronous DRAM）
であり、バス１２２は６４ビット、８０ＭＨｚバスであ
る。他の実施例では、他のメモリ、バス幅、及びバス速
度が使用される。非同期メモリ及びバスがいくつかの実
施例に使用される。カード１００のいくつかの実施例
は、Ｌｅ．Ｎｇｕｙｅｎを出願人とし、本出願と同日付
で出願された“Multiprocessor Operation in a Multim
edia SignalProcessor”という発明の名称を有する、米
合衆国特許出願明細書（弁理士参照番号：Ｍ−４３６４
ＵＳ）に記載されており、その全体的な内容は、本発明
で参照として引用される。
【０００８】図２は、処理器１１０の一実施例によるブ
ロック図である。処理器１１０は、スカラー処理器２１
０、ベクトル処理器(VP)２２０及びビットストリーム処
理器(BP)２４５を含む。いくつかの実施例において、処
理器２１０は４０ＭＨｚで動作し、公知の標準ＡＲＭ７
命令語セットを支援する３２ビットＲＩＳＣ処理器であ
る。ベクトル処理器２２０は８０ＭＨｚで動作し、２８
８ビットベクトルレジスタを備えた単一命令多重データ
（ＳＩＭＤ）処理器である。ＶＰ２２０の一実施例は、
Ｓｏｎｇらを出願人とし、本出願と同日付で出願された
“Efficient Context Saving and Restoring in a Mult
itasking Computing System Environment”という発明
の名称を有する、米合衆国特許出願明細書（弁理士参照
番号：Ｍ−４３６５ＵＳ）に記載されており、その全体
的な内容は、本発明で参照として引用される。処理器２
１０、２２０は、単一算術命令またはブール命令また
は、これらの命令のシーケンスを遂行するようにプログ
ラムできる。
【０００９】いくつかの実施例において、ビデオデータ
処理を高速で行うためにビットストリーム処理器２４５
は、単一算術命令またはブール命令を遂行するためにプ
ログラムされないように設計される。特に、ＢＰ２４５
はＡＤＤ、ＯＲ、“ＡＤＤＡＮＤ ＡＣＣＵＭＵＬＡＴ
Ｅ”等のような単一命令を遂行するようにプログラムさ
れ得ない。かえって、ＢＰ２４５は付録Ａの１０章に記
述されているビデオデータ処理動作を遂行するようにプ
ログラムされる。これと同時に、スカラー処理器２１０
とベクトル処理器２２０は、単一算術またはブール命令
を遂行するようにプログラムされ得る。従って、処理器
１１０は、ビデオ標準から変形を図ることができる。
【００１０】図２の図示のとおり、スカラー処理器２１
０とベクトル処理器２２０は、キャッシュサブシステム
２３０に連結される。キャッシュサブシステム２３０
は、バス（IOBUS；240)とバス(FBUS;250)に連結され
る。いくつかの実施例において、ＩＯＢＵＳ２４０は３
２ビット、４０ＭＨｚバスであり、ＦＢＵＳ２５０は６
４ビット、８０ＭＨｚである。ＩＯＢＵＳ２４０は、ビ
ットストリーム処理器２４５、インタラプトコントロー
ラー２４８、全二重通信(full-duplex)ＵＡＲＴユニッ
ト２４３と、４個のタイマー２４２に連結される。ＦＢ
ＵＳ２５０は、メモリバス１２２(図１参照）に連結さ
れたメモリコントローラー２５８に連結される。ＦＢＵ
Ｓ２５０は、ＰＣＩバス１０５に連結されたＰＣＩバス
インターフェース回路２５５に連結される。また、ＦＢ
ＵＳ２５０は、ビデオＤ／Ａ１１２（図１参照）、ＣＯ
ＤＥＣ１１４と場合によってビデオＡ／Ｄ変換器（図４
から図６の図示と同様である）をインターフェイスする
回路を含む、装置インターフェース回路２５２（“Cust
omer ASIC”とも呼ばれる）に連結される。また、処理
器１１０はメモリデータ移動器２９０を含む。
【００１１】処理器１１０は、多数個のデータストリー
ムが同時に処理可能である。例えば、処理器１１０の使
用者が２個以上の会合と画像会議をする場合、処理器１
１０は使用者が多数個の会合が視聴できるように、ビデ
オ及びオーディオ処理を遂行する。多重ビデオデータス
トリームを処理するために、処理器１１０は文脈切換を
支援する。これはＢＰ２４５が多重データストリームの
間を切換することを意味する。画像会議において、各デ
ータストリームは、遠く離れている別個の会合から送ら
れることもできる。その代案として、使用者が映像会議
に参加し、同時に画像会議または映画上映を視聴するこ
とができるように、付加的なデータストリームが映画チ
ャンネルから送られることができる。文脈切換は、実施
例の１０．１２節に記述されている。文脈が切り換えら
れると、スカラー処理器２１０は現在の文脈を貯蔵し、
他の文脈を処理するためにＢＰ２４５を初期化させる。
【００１２】ＢＰ２４５は、下記のようなビデオデータ
フォーマットすなわち、 １．ＩＳＯ／ＩＥＣ標準１１１７２（１９９２年）に記
述されているＭＰＥＧ−１； ２．文書ＩＳＯ／ＩＥＣ ＪＴＣ １／ＳＣ ２９ Ｎ ０
９８１ Ｒｅｖ（１９９５年３月３１日）に記述される
いるＭＰＥＧ−２； ３．“ＩＴＵ−Ｔ勧告Ｈ．２６１”（１９９３年３月）
に記述されているＨ．２６１；及び ４．“ドラフトＩＴＵ−Ｔ勧告Ｈ．２６３”（１９９６
年５月２日）に記述されているＨ．２６３ を処理することができる。
【００１３】ビデオデータは、スカラー処理器２１０、
ベクトル処理器２２０及びビットストリーム処理器２４
５に分けられて処理されることによって、高速処理が実
現される。さらに詳しくには、ベクトル処理器２２０
は、線形変換（ＤＣＴまたは逆ＤＣＴ）とモーション補
償を遂行する。このような動作は、ベクトル処理器に適
する。なぜなら、これらの動作は、時々にデータのいろ
んな部分に対して遂行される同一の命令を必要とするか
らである。ビットストリーム処理器２４５は、ハフマン
デコーディング及びエンコーディングとジグザグビット
ストリーム処理を遂行する。スカラー処理器２１０は、
ビデオ及びオーディオ逆多重化と同期化及びＩ／Ｏイン
ターフェーシング作業を遂行する。エンコーディング及
びデコーディング動作の例は、実施例１の１０．６．１
及び１０．６．２節に現れている。エンコーディング動
作において、圧縮されないデジタルデータが、バス１０
５を通してフレームメモリ１２０またはホストシステム
（図示せず）から到着する。いくつかの実施例におい
て、装置インターフェース回路２５２は、ビデオＡ／Ｄ
変換器を含み、圧縮されていないデータが変換器から到
着する。ベクトル処理器２２０は、量子化、ＤＣＴ及び
モーション補償を遂行する。ビットストリーム処理器２
４５は、ＶＰ２２０の出力を受信し、ＧＯＢ(Group of
Blocks)及びスライスを生成する。特に、ＢＰ２４５は
ハフマン及びＲＬＣエンコーディングとジグザグビット
ストリーム処理を遂行する。スカラー処理器２１０は、
ＢＰ２４５の出力を受信し、ピクチャー階層符号化(pic
ture layer coding)、ＧＯＰ(group of pictures)符号
化及び、シーケンス階層符号化を遂行する。その後、ス
カラー処理器２１０は、オーディオ及びビデオデータを
多重化し、符号化されたデータをバス（１０５または１
２２）を通して、貯蔵装置またはネットワークに伝送す
る。ネットワークへの伝送は、いくつかの実施例のネッ
トワークに連結された装置インターフェース回路２５２
への伝送を含む。
【００１４】デコーディングにおいて、処理は逆に遂行
される。スカラー処理器２１０は、システムデータをビ
デオ及びオーディオ成分に逆多重化し、ビデオデータの
シーケンス階層、ＧＯＰ及びピクチャー階層デコーディ
ングを遂行する。その結果、生成されたＧＯＢまたはス
ライスは、ビットストリーム処理器２４５に供給され
る。処理器２４５はジグザグ処理とハフマン及びＲＬＣ
デコーディングを遂行する。ＶＰ２２０は、ＢＰ２４５
の出力を受信し逆量子化、ＩＤＣＴ及びモーション補償
を遂行する。ＶＰ２２０は、必要なら（例えば、ピクチ
ャーイメージのエッジを平坦化させる場合）、任意の前
処理を遂行し、復元されたデジタルピクチャーを装置イ
ンターフェース回路２５２または貯蔵装置に供給する。
スカラー処理器２１０、ベクトル処理器２２０とビット
ストリーム処理器２４５は、多くのブロックのデータに
対して並列に動作することができる。スカラー処理器２
１０がピクチャー層及び上位層を処理することにより、
処理器内部の通信を減少させる。これは、ピクチャー層
及び上位層が、制御及びＩ／Ｏ機能のためにスカラー処
理器２１０では使用されるが、ベクトル処理器２２０及
びビットストリーム処理器２４５では使用されない情報
を含んでいるからである。このような情報の例として
は、フレームを装置インターフェース回路２５２に伝送
するために、スカラー処理器２１０で使用されるフレー
ムレートが挙げられる。
【００１５】図３は、ビットストリーム処理器２４５の
一実施例によるブロック図である。図３に示された信号
は、実施例１の１０．５節に記述されている。この信号
は、ビットストリーム処理器２４５とＩＯＢＵＳ２４０
（図２参照）との間のインターフェースを提供する。Ｂ
Ｐ２４５において、これらの信号は、ＳＲＡＭ３２０を
含むＩＯＢＵＳインターフェースユニット３１０により
処理される。また、ＢＰ２４５は、ＶＬＣ ＦＩＦＯユ
ニット３３０、ＶＬＣ ＬＵＴ ＲＯＭ３４０、制御ス
テートマシン３５０と、レジスタファイルとＳＲＡＭを
含むＢＰコアユニット３６０を含む。図３のブロック
は、実施例１の１０．４節に記述されている。 ＲＯＭ
３４０は、４個の標準、すなわちＭＰＥＧ−１、ＭＰＥ
Ｇ−２、Ｈ．２６１及びＨ．２６３に対しハフマンエン
コーディング及びデコーディング時に使用されるルック
アップテーブルを含む。テーブルに貯蔵される情報量が
膨大であるにも拘わらず、ＲＯＭ３４０は７６８＊１２
ビットの小さいサイズを有する。小さいサイズはテーブ
ルを共有し、実施例１の４節に記述されているような他
の技術により実現される。
【００１６】本発明を特定の好ましい実施例に関連し図
示し説明したが、本発明はそれに限定されず、特許請求
の範囲により備えられる精神や分野から離脱しない限度
内で、本発明が多様に改造及び変化され得ることが、当
業界で通常の知識を有する者なら容易に分かる。特に、
本発明は任意の回路、クロックレートまたはこれらの実
施例のタイミングにより限定されるものでない。
【００１７】
【実施例１】 ＭＳＰ−１ＥＸシステム仕様 第 １ 章 技術的な概要 本章は、ハードウェア及びソフトウェア設計者が見せあ
げるマルチメディア信号処理器（“ＭＳＰ−ｘ”）の技
術的な概要を説明する。 １．１ 機能 マルチメディア信号処理器（ＭＳＰ−ｘ）は、パーソナ
ルコンピュータ及び注文者製品応用のための広範囲な集
積機能を提供するために、一群の単一チップＶＬＳＩ装
置を形成する。ＭＳＰ群は、最適の費用／性能ために、
計算に対する単一命令多重データ（ＳＩＭＤ）モデルを
適用する強力なベクトル処理器の構造に基づいたもので
ある。その特性は下記のとおりである。 ＊完全なプログラム可能性 ＊ＡＲＭ命令語セット構造に基づく。 ＊集積された４０ＭＨｚ ＡＲＭ７ ＲＩＳＣ ＣＰＵコ
ア ＊高性能デジタル信号処理のための８０ＭＨｚベクトル
処理器 ＊９ビット整数ＡＬＵ動作のための２．５６Ｇｏｐｓ ＊１６ビット整数掛け算−累積動作のための２．５６Ｇ
ｏｐｓ ＊３２ビットＩＥＥＥ浮動小数点加算のための６４０Ｍ
ｆｏｌｐｓ ＊３２ビットＩＥＥＥ浮動小数点掛け算＆加算のための
１２８０Ｍｆｌｏｐ ＊選択的な注文型化またはグラフィックス機能のための
未使用の１０Ｋｇａｔｅｓ ＊０．６５μｍ ３．３ｖ／５ｖ ＣＭＯＳ技術に基づ
く。 ＊１２８ピン−１２８ピンパッケージ ＭＳＰは初期に４個の主要機能を支援する。 ＊ビデオ ＊オーディオ／サウンド ＊遠距離通信 ＊２Ｄ／３Ｄグラフィックス（選択） １．１．１ ビデオ ＊全機能がファームウェアでプログラム可能である。 ＊実時間ＭＰＥＧ−１デコーディング及びエンコーディ
ング ＊実時間ＭＰＥＧ−２デコーディング ＊ほぼ実時間的なＭＰＥＧ−２エンコーディング ＊実時間Ｈ．３２４デコーディング及びエンコーディン
グ ＊任意のスクリーンサイズまたは解像度に対するイメー
ジスケーリング ＊ＲＧＢとＹＵＶ間の色空間変換 ＊ピクチャー輪郭強調及び雑音減少のためのイメージフ
ィルタリング ＊４／３フールダウン変換 １．１．２ オーディオ／サウンド ＊全機能がファームウェアでプログラム可能である。 ＊実時間ＭＰＥＧ−１オーディオデコーディング及びエ
ンコーディング ＊実時間ＭＰＥＧ−２オーディオデコーディング及びエ
ンコーディング ＊実時間Ｈ．３２０及びＨ．３２４オーディオデコーデ
ィング及びエンコーディング ＊実時間Ｇ．７２８及びＧ．７２３音声コーディング ＊実時間サウンドブラスターエミュレーション ＊ウェーブテーブル合成 ＊ＦＭ合成 １．１．３ 遠距離通信 １．１．３．１ モデム ＊標準非同期ＣＯＭポートインターフェース（ＮＳ １
６５５０Ａ ＵＡＲＴ互換可能） ＊２８．８Ｋから２．４ＫｂｐｓまでのＶ．３４ ＊４８００、９６００無符号化及び９６００ｂｐｓトレ
リス符号化に対するデータレートを有するＣＣＩＴＴ−
Ｖ．３２ｂｉｓ ＊Ｈａｙｅｓ ＡＴ命令語セットの互換性 ＊呼出進行モニタ ＊Ｖ．２５ｂｉｓオートダイアル ＊ＤＴＭＦ及びパルスダイアリング ＊非同期エラー復旧プロトコル ＊Ｖ．４２エラー訂正 １．１．３．２ ファクシミリ ＊９６００ｂｐｓまたは７２００ｂｐｓのＶ．２９ ＊４８００ｂｐｓまたは２４００ｂｐｓのＶ．２７ ＊呼出進行モニタ ＊ＤＴＭＦ及びパルスダイアリング ＊Ｇ３トランスファーら ＊Ｔ．４／Ｔ．３０動作 １．１．３．３ 電話応答 ＊電話機セットまたはマイクロフォンを通して挨拶の言
葉録音 ＊受信された電話に対し自動応答し、予め録音されたメ
ッセージに応信 ＊電話をかけた相手からのメッセージ録音 ＊電話をかけた相手が残したメッセージ再生 １．１．４． ２Ｄ／３Ｄグラフィックス （選択） ＊ＢＩＴＢＬＴ ＊２Ｄライン＆多角形ドローイング及びシェージング ＊３Ｄポイント、ライン及び三角形に対する幾何学及び
採光計算 ＊テクスチャーマッピングで３Ｄカラー計算 ＊ブレンディング
【００１８】１．２ ハードウェアの構造 １．２．１ 概要 ＭＳＰ−１マルチメディアコプロセッサ群は、集積度レ
ベル、費用及び性能を含む多様な要求事項を満足させる
ように設計する。ＭＳＰ−１処理器を含むブロック図は
図４の図示のとおりである。ＭＳＰ−１群は、下記のよ
うなピン−アウトオプションを行う。 ＊ＭＳＰ−１は、外部ＳＤＲＡＭを使用せず、エントリ
−レベルとして使用され るように設計される。 ＊ＭＳＰ−１ＥＸは、外部ＳＤＲＡＭとインターフェー
シングのための３２ビットメモリを含む。 ＊ＭＳＰ−１Ｆは、外部ＳＤＲＡＭとインターフェーシ
ングのための６４ビットメモリを含む。 ＊ＭＳＰ−１Ｇは、集積されたＳＶＧＡコントローラ
ー、高速化した３Ｄグラフィックス加速が加えられたＲ
ＡＭＤＡＣを含む。図５は、ＭＳＰ−１Ｅ処理器を含む
システムのブロック図である。 １．２．２ 外部コーデック 図６は、外部コーデックと共にＭＳＰ−１処理器を含む
システムのブロック図である。
【００１９】１．２．２．１ ＭＳＰ−１ＥＸの材料目
録 次は、ＭＳＰ−１ＥＸに対して提示された材料目録であ
る。 ＊ＭＳＰ−１ＥＸ ＊５１２Ｋ×３２ビット同期ＤＲＡＭ ＊ＮＴＳＣ／ＰＡＬエンコーダー（三星のＫＳ０１１
９） ＊オーディオ＆遠距離通信ＣＯＤＥＣ（アナログデバイ
ス社のＡＤ１８４３） ＊その他（キャパシタ、抵抗、増幅器、コネクタ等） ＊プリントされた回路基板
【００２０】１．３ マイクロ構造 １．３．１ 概要 基本的にＭＳＰマイクロ構造は、非常に強力なＤＳＰコ
アと、注文者社により規定されたメモリ＆Ｉ／Ｏサブシ
ステムとから構成される（図２参照）。ＤＳＰコアは、
下記のことを含む。 ＊４０ＭＨｚで動作し、一般的な処理のために使用され
る３２ビットＡＲＭ７ ＲＩＳＣ ＣＰＵ ＊８０ＭＨｚで動作し、信号処理のために使用されるベ
クトル処理器 ＊８０ＭＨｚで動作し、２ＫＢ命令キャッシュ、５ＫＢ
データキャッシュ及び１６ＫＢ ＲＯＭキャッシュを有
する共有されたキャッシュサブシステム。データキャッ
シュは、ハードウェアまたはソフトウェアにより制御さ
れ得る。 ＊８０ＭＨｚで動作し、内部の多くのＦＢＵＳ周辺機器
とインターフェースする高速６４ビットバス（ＦＢＵ
Ｓ） ＊４０ＭＨｚで動作し、内部の多くのＩＯＢＵＳ周辺機
器とインターフェースする低速３２ビットバス（ＩＯＢ
ＵＳ） 内部のＦＢＵＳ周辺機器は下記のものを含む。 ＊３２ビット３３ＭＨｚ ＰＣＩバスインターフェース ＊６４ビットＳＤＲＡＭメモリコントローラー ＊８チャンネルＤＭＡコントローラー ＊注文者ＡＳＩＣロジックブロック。注文者ＡＳＩＣロ
ジックブロックは、多様なアナログコーデックに対する
インターフェースと、注文者の規定したＩ／Ｏ装置を含
む合計１０Ｋｇａｔｅｓを提供する。インターフェース
ロジックは、三星のＫＳ０１１９ＮＴＳＣエンコーダー
及び、アナログデバイス社のＡＤ１８４３コーデックを
支援する。
【００２１】＊ホスト(Pentlure)メモリからＭＳＰロー
カルＳＤＲＡＭメモリまでのデータをＤＭＡすることに
使用されるメモリデータ移動器 ＊ビデオビットストリームを処理するビットストリーム
処理器 ＊１６４５０ＵＡＲＴシリアルライン ＊８２５４−互換可能なタイマー ＊８２５９−互換可能なインタラプトコントローラー また、ＭＳＰはソフトウェアで制御される初期化及び、
インタラプトのために使用される特殊なレジスタ（ＭＳ
Ｐ制御レジスタ）を含む。
【００２２】 １．４ ＭＳＰ−１ＥＸピン説明 １．４．１ 合計：２５６ピン １．４．２ ＰＣＩバスインターフェース（５３ピン） ＣＬＫ クロック入力ピン ＲＳＴＬ 入力ピンリセット、アクチブロー ＡＤ[31:0] アドレス及びデータバスピン Ｃ＿ＢＥ０Ｌ コントロール＆バイト０イネーブルピン、アクチブロー Ｃ＿ＢＥ１Ｌ コントロール＆バイト１イネーブルピン、アクチブロー Ｃ＿ＢＥ２Ｌ コントロール＆バイト２イネーブルピン、アクチブロー Ｃ＿ＢＥ３Ｌ コントロール＆バイト３イネーブルピン、アクチブロー ＰＡＲ パリティピン ＦＲＡＭＥＬ サイクルフレームピン、アクチブロー ＩＲＤＹＬ 開始者準備ピン、アクチブロー ＴＲＤＹＬ ターゲット準備ピン、アクチブロー ＳＴＯＰＬ 停止トランザクションピン、アクチブロー ＬＯＣＫＬ ロックトランザクションピン、アクチブロー ＩＤＳＥＬ 初期化装置選択入力ピン ＤＥＶＳＥＬ 装置選択ピン、アクチブロー ＲＥＱＬ バス要請ピン、アクチブロー ＧＮＴＬ バス承認ピン、アクチブロー ＰＥＲＲＬ パリティエラーピン、アクチブロー ＳＥＲＲＬ システムエラーピン、アクチブロー ＩＮＴＡＬ インタラプトピン、アクチブロー １．４．３ その他（６ピン） ＴＣＫ ＪＴＡＧテストクロック入力ピン ＴＤＩ ＪＴＡＧテストデータ入力ピン ＴＤＯ ＪＴＡＧテストデータ出力ピン ＴＭＳ ＪＴＡＧテストモード選択入力ピン ＴＲＳＴＬ ＪＴＡＧテストリセット入力ピン ＣＬＫ クロック入力。これは４０ＭＨｚクロック入力ピンであ る。 １．４．４ ＫＳ０１１９ ＮＴＳＣ／ＰＡＬエンコーダーインターフェース （２４ピン） ＳＦＲＳ ３ワイヤーホストインターフェースのためにＫＳ０１１ ９に出力されるフレーム同期 ＳＣＬＫ ＫＳ０１１９に出力されるシリアルクロック ＳＤＡＴ シリアルデータＩ／Ｏ ＢＧＨＳ ＭＳＰに入力される水平同期信号 ＢＧＶＳ ＭＳＰに入力される垂直同期信号 ＭＳＳＥＬ マスタ選択 ＰＤ[15:0] ＫＳ０１１９に出力されるピクセルデータ ＢＧＣＬＫ ＫＳ０１１９に出力されるピクセルクロック ＰＲＯＭＣＳＬ ＢＩＯＳ ＰＲＯＭチップ選択
【００２３】１．４．５ ＡＤ１８４３オーディオ＆遠
距離通信コーデックインターフェース（６ピン） Ａ４３ＳＣＬＫ シリアルクロック入／出力。ＳＣＬ
Ｋはバスマスタ（ＢＭ）ピンがＨＩに駆動される場合、
クロックをシリアルバスに対する出力として供給し、Ｂ
ＭインがＬＯに駆動される場合、クロックを入力として
受け入れる両方向信号である。 Ａ４３ＳＤＦＳ シリアルデータフレーム同期入／出
力。ＳＤＦＳはバスマスタ（ＢＭ）ピンがＨＩに駆動さ
れる場合、フレーム同期信号をシリアルバスに対する出
力として供給し、ＢＭピンがＬＯに駆動される場合、フ
レーム同期信号を入力として受け入れる両方向信号であ
る。 Ａ４３ＳＤＩ ＭＳＰから出力されるＡＤ１８４３
に対するシリアルデータ入力。全制御及び再生トランス
ファーは、１６ビット長さのＭＳＢである。 Ａ４３ＳＤＯ ＡＤ１８４３から出力されＭＳＰに
入力されるシリアルデータ出力。全ステータス＆制御レ
ジスタ読出及び再生トランスファーは、１６ビット長さ
のＭＳＢである。
【００２４】１．４．６ メモリバスインターフェース
（８７ピン） ＲＡＳ１Ｌ 出力ピン（アクチブロー）。これは
ＭＡ[11:0]からのローアドレスを、選択されたＳＤＲＡ
Ｍバンクの内部ローアドレスバッファにラッチするロー
アドレスストローブである。 ＣＡＳ １Ｌ 出力ピン（アクチブロー）。これは
ＭＡ[11:0]からのコラムアドレスを、選択されたＳＤＲ
ＡＭバンクの内部コラムアドレスバッファにラッチする
コラムアドレスストローブである。 ＭＷＥＬ 出力ピン（アクチブロー）。これは
ＳＤＲＡＭに対する記入イネーブルである。 ＭＡＩ[11:0] 出力ピン。ＳＤＲＡＭに対し多重化
されたロー及びコラムアドレス信号。 ＭＤ[63:0] 入／出力ＳＤＲＡＭデータピン ＭＡ２３ 出力ピン。メモリアドレスビット＜
２３＞ ＭＡ２４ 出力ピン。メモリアドレスビット＜
２４＞ ＤＱＭ 出力ピン。クロック以降、ＳＤＲＡ
Ｍデータをハイインピーダンスにし、出力をマスクさせ
る。（このピンは、同期ＤＲＡＭインターフェースため
にのみ使用される。） ＭＣＫＥ 出力ピン。次のクロックサイクルか
ら動作を中止させるために、ＳＤＲＡＭシステムクロッ
クをマスクさせる。 ＭＣＳ０Ｌ 出力ピン（アクチブロー）。下位３
２ビットに対するＳＤＲＡＭチップ選択 ＭＣＳ１Ｌ 出力ピン（アクチブロー）。上位３
２ビットに対するＳＤＲＡＭチップ選択 ＭＲ．ＤＹＨ 出力ピン。ＳＤＲＡＭ準備信号 ＭＥＭＣＬＫ 出力ピン。これはＳＤＲＡＭに対す
るクロック出力ピンである。 １．４．７ 電源 ＶＤＤ ３．３ボルト電源ピン ＶＣＣ ５ボルト電源ピン ＶＳＳ 接地ピン ＭＳＰ−１ＥＸピン指定
【００２５】
【表１】
【表２】
【表３】
【表４】
【表５】
【表６】
【表７】
【表８】
【００２６】１．５ ファームウェア構造 １．５．１ 概要 ＭＳＰは、ベクトル化されたＤＳＰファームウェアライ
ブラリー（ベクトル処理器により実行される）の非常に
最適化された結合及びシステム管理機能（ＡＲＭ７によ
り実行される）を通して強力で且つ開放的な応用環境を
多く提供する。ＭＳＰは信号処理開発とホスト応用開発
とを分離することによって、スケール可能な性能、費用
効果的なマルチメディア＆通信、便利な使用及び容易な
取扱い等を提供する。また、応用開発と維持費用を減少
させる。 １．５．２ ファームウェア構造 ＭＳＰファームウェアシステム構造は、図７の図示のと
おりである。陰影領域はＭＳＰシステム要素を表し、残
りの余白は内在するＰＣ応用及び動作システムを表す。 １．５．２．１ ＭＯＳＡ（マルチメディア動作システ
ムの構造） ＭＳＰの実時間動作システムカーネルは“ＭＯＳＡ”と
いい、これはマイクロソフトの実時間カーネルＭＭＯＳ
Ａのサブセットである。ＭＯＳＡは実時間的で、丈夫で
あり、マルチタスキングが可能であり、先買権のある動
作システムであって、ＭＳＰ上で具現されたマルチメデ
ィア応用のために活用される。これは下記のような主要
機能を遂行する。 ＊ホストウインド９５とウインドズＮＴとのインターフ
ェーシング ＊ホストから選択された応用ファームウェアのダウンロ
ーディング ＊ＡＲＭ７及びベクトル処理器で遂行するためＭＳＰタ
スクのスケジューリング ＊メモリ＆Ｉ／Ｏ装置を含むすべてのＭＳＰシステム資
源の管理 ＊ＭＳＰタスク間の通信の同期化 ＊ＭＳＰ関連のインタラプト、例外及びステータス条件
のリポーティングＭＯＳＡはＡＲＭ７上で排他的に動作
する。より詳細なものは、ＭＭＯＳＡ実時間カーネル仕
様を参照する。 １．５．２．２ マルチメディアライブラリモジュール マルチメディアライブラリーモジュールは、データ圧
縮、ＭＰＥＧビデオ＆オーディオ、音声コーディング及
び合成、サウンドブラスター互換可能なオーディオ等の
ような機能を遂行するボード範囲のモジュールを提供す
る。各モジュールは、ＭＳＰ環境で最適化され、マルチ
タスキング環境で遂行するように設計される。
【００２７】１．５．３ テレコムライブラリー １．５．３．１ 概要 適切なＤＳＰファームウェアと共に、ＭＳＰはインタセ
プトされる音声応用を支援し、かかってくる電話呼出に
応答し、ハードディスク上にメッセージを貯蔵するよう
に使用され得る。また、システムスピーカーは、半二重
(half-duplex)スピーカーフォンをサービスするために
マイクロフォンを使用することができる。かかってくる
電話及びかける電話の進行が感知され、システムで使用
される。また、電話進行トーンは、プログラム制御の下
で、選択された電話機の送受話器、システムスピーカ
ー、ステレオヘッドフォンまたは、オーディオ出力チャ
ンネルを通して聞ける。
【００２８】１．６ プログラミングモデル １．６．１ 概要 ハードウェアの観点から見る時、ＭＳＰは２個のＣＰＵ
と、多数の集積された周辺装置を含む単一チップの解決
案である。ソフトウェアの観点から見る時ＭＳＰはＰＣ
Ｉバス上に存在する高性能デジタル信号処理（ＤＳＰ）
装置である。ホストＣＰＵによるＭＳＰの制御は、下記
のいずれか１つによって実現され得る。 ＊ＰＣＩバスを通してＭＳＰ制御＆ステータスレジスタ
の読み取り／書込または ＊ホストシステムメモリに存在する共有データ構造 ＊ＭＳＰローカルメモリに存在する共有データ構造 ＭＳＰプログラムの遂行は常にＡＲＭ７ ＣＰＵから始
まり、これは順次的にベクトル処理器にある第１従属的
な実行ストリームを初期化させ得る。ＡＲＭ７ＣＰＵと
ベクトル処理器との間の制御同期化は、ＡＲＭ７の任意
のコプロセッサ命令(STARTVP、INTVP、TESTVP）と、ベ
クトル処理器における特殊な命令(VJOIN、VINT)によっ
て遂行される。ＡＲＭ７ ＣＰＵとベクトル処理器との
間のデータ伝送はＡＲＭ７で実行されるデータ移動命令
によって遂行され得る。ＡＲＭ７ ＣＰＵは一般的に、
大部分のインタラプト＆例外処理だけでなく、ホストイ
ンターフェース、資源管理、Ｉ／Ｏ装置処理を担当す
る。ベクトル処理器はすべてのデジタル信号処理及び、
コプロセッサインタラプト（ＡＲＭ７でベクトル処理器
により発生される）とハードウェアスタックオーバーフ
ロー（ベクトル処理器で）のような任意の特殊なインタ
ラプトを担当する。また、ＭＳＰは多様なＩ／Ｏ装置に
対してインターフェーシングするために集積された周辺
機器を多く含む。すべての周辺装置のアドレスはメモリ
マッピングされ、よって標準メモリロード＆貯蔵命令
（ＡＲＭ７ ＣＰＵまたはベクトル処理器の中のいずれ
か１つにより）でアクセスされ得る。
【００２９】１．６．２ 電源印加、リセット＆初期化 電源が印加された後、ＭＳＰは機能を正確に確認するた
めに、自動にセルフ−テストシーケンスに入る。セルフ
−テストシーケンスは下記のことを含む。 ＊すべての内部ＭＳＰレジスタの初期化 ＊ＭＳＰのすべての要素を確認するために、半導体チッ
プのセルフ−テスト診断遂行 そして、セルフ−テストシーケンスは、＜ｔｄｓ＞秒近
くまで持続されると予想される。セルフ−テストシーケ
ンスの最後で、ＭＳＰは下記のものを含むＭＳＰファー
ムウェアを遂行する準備をする。 ＊ＭＳＰの初期化ソフトウェアのローディング及び実行 ＊ＭＳＰの実時間動作システム過０カーネルＭＭＯＳＡ
のローディング及び実行 ＭＳＰは下記の３種類のリセットを支援する。 ＊ＰＣＩバスによるハードウェア制御システムリセット ＊ＭＳＰ制御レジスタにあるＰＣＩシステムリセットビ
ットによるソフトウェア制御システムリセット ＊ＭＳＰ制御レジスタにあるベクトル再開始、ビットに
よるソフトウェア制御再開始(restart)
【００３０】１．６．３ ＰＣＩ配列レジスタ ＰＣＩバスに対するＩ／Ｏ装置であって、ＭＳＰはＰＣ
Ｉ Ｒｅｖ２．１に定義され、表９に示されているよう
な一セットの構成レジスタを含む。
【００３１】ＰＣＩ配列レジスタ
【表９】
【００３２】１．６．３．１ 装置＆ベンダー識別子レ
ジスタ より詳細なものはＰＣＩバス仕様Ｒｅｖ２．１参照。 １．６．３．２ ステータス＆コマンドレジスタ より詳細なものはＰＣＩバス仕様Ｒｅｖ２．１参照。 １．６．３．３ クラスコード＆校正識別子レジスタ より詳細なものはＰＣＩバス仕様Ｒｅｖ２．１参照。 ＭＳＰ−１ＥＸに関してクラスコードは０３に定義さ
れ、サブクラスは０である。 １．６．３．４ その他のレジスタ より詳細なものはＰＣＩバス仕様Ｒｅｖ２．１参照。 １．６．３．５ ＭＳＰベースアドレスレジスタ（ＭＳ
Ｐ ＢＡＳＥ） このレジスタはＭＳＰ装置のためのベースアドレスを貯
蔵する。このアドレスはホストシステムソフトウェア(W
indows 95/NT）により記入され、ＭＳＰハードウェアで
使用されメモリをアドレッシングする。 １．６．３．６ ＶＦＢベースアドレスレジスタ このレジスタはＶＧＡ仮想フレームバッファのためのベ
ースアドレスを貯蔵する。このアドレスはホストシステ
ムソフトウェア(Windows 95/NT)により記入され、ＭＳ
Ｐハードウェアで使用されＶＧＡフレームバッファをエ
ミュレーションする。
【００３３】１．６．３．７ 拡張ＲＯＭベースアドレ
ス より詳細なものはＰＣＩバス仕様Ｒｅｖ２．１参照。 １．６．３．８ インタラプトラインレジスタ より詳細なものはＰＣＩバス仕様Ｒｅｖ２．１参照。 １．６．４ ＡＲＭ７ ＣＰＵ ＡＲＭ７ ＲＩＳＣ ＣＰＵはＭＳＰのマスタ処理器であ
って、３２ビットデータ経路を含んでおり、標準ＡＲＭ
７命令セット構造からなる。またＡＲＭ７はベクトル処
理器とインターフェースするために、特殊なコプロセッ
サ命令を含む。 １．６．５ ベクトル処理器 ベクトル処理器は、ＭＳＰのＤＳＰエンジンであり、２
８８ビットデータ経路を含んでおり、ＡＲＭ７に対しコ
プロセッサとして動作する。このような機能はベクトル
処理器構造文書に記述されている。ベクトル処理器２２
０は８０ＭＨｚで動作し、６ステージのパイプラインす
なわち、フェッチ(fetch)、デコード(decode)、流出人
(issuer)、レジスタアクセス(register access)、実行
(execute)及び記入(write)を含む。これはＤＳＰ関連処
理のために最適化される。
【００３４】１．６．６ 仮想メモリ管理 ＭＳＰ−１ＥＸは仮想メモリ管理を支援しない。 １．６．７ インタラプト＆実行処理 ＭＳＰでインタラプト＆実行処理は大抵ＡＲＭ７により
行われる。内部のすべての入／出力装置インタラプト
は、内部の８２５４インタラプトコントローラーに入っ
て、これら間の優先順位を決め、最も高い優先順位のイ
ンタラプトを次の処理のためにＡＲＭ７に送る。 １．６．８ 物理的なメモリアドレスマップ ＡＲＭ７及びベクトル処理器プログラムは、図８に示し
たような物理的なメモリによってメモリマッピングされ
たすべてのＭＳＰ入／出力装置を示す。ＡＲＭ７（また
はベクトル処理器）により示されるＭＳＰアドレスマッ
プは、０から始まって４ＧＢまで拡張される。２ＧＢか
ら４ＧＢまでの領域のアドレスは、次の関係式に従っ
て、０から２ＧＢまでのホスト（Ｐｅｎｔｉｕｍ）ＰＣ
Ｉアドレスにマッピングされる。ホストＰＣＩアドレ
ス：＝ＡＲＭ７アドレス−８０００ ００００(in hex)
このようなマッピングによりＡＲＭ７（またはベクトル
処理器）は、０から２ＧＢまでのホストＰＣＩメモリア
ドレスをアクセスするために、２ＧＢから４ＧＢまでの
アドレスを使用することができる。ＡＲＭ７は２ＧＢ以
上のホストＰＣＩメモリアドレスに対しては、アクセス
できない。また、ホスト（Ｐｅｎｔｉｕｍ）プログラム
は、図９に示したような多少制限された物理的なメモリ
に従ってメモリマッピングされたすべての入／出力装置
を示す。ホスト（Ｐｅｎｔｉｕｍ）から見る時、 ＊ＭＳＰ＿ＢＡＳＥはＭＳＰアドレスマップの始まりで
ある。 ＊ＭＳＰ＿ＢＡＳＥ＋７ＤＦＦＦＦＦはＭＳＰアドレス
マップの最後である。 ＊ＭＳＰアドレスマップは、１２８ＭＢの範囲のみで定
義される。
【００３５】ＭＳＰ Ｉ／Ｏ装置アドレスマップ
【表１０】
【００３６】１．６．９ ＭＳＰホスト制御レジスタ ＭＳＰ−１ＥＸは、ホスト（Ｐｅｎｔｉｕｍ プロセッ
サ）による初期化及び、インタラプトのために使用され
る特殊なレジスタを含む。
【００３７】
【表１１】
【００３８】ｂｉｔ＜０＞ ＰＣＩシステムリセ
ット。このビットはＭＳＰ関連のすべての内部／外部入
出力装置を含む全体ＭＳＰシステムハードウェアを完全
にリセットさせるために、ホスト（ＰＥＮＴＩＵＭ）で
使用される。ＰＣＩシステムをリセットさせた後、ＭＳ
ＰはＡＲＭ７、ベクトル処理器及びＩ／Ｏ措置に対する
チップ上のすべてのセルフ−テスト診断実行を含む、標
準リセットシーケンスを処理する。このようなリセット
は、ハードウェアシステムリセットと同一な影響を及ぼ
す。 ｂｉｔ＜１＞ ＡＲＭ７＆ベクトル処理器の再開
始。このビットはＡＲＭ７とベクトル処理器を再開始さ
せるために、ホスト（ＰＥＮＴＩＵＭ）で使用される。
この再開始はＭＳＰが正常的なリセットシーケンスを全
然処理せず、チップ上のセルフ−テスト診断を全く実行
しないとの意味で、完全なＰＣＩシステムリセットと区
別される。このビットが設定されると、ＡＲＭ７はアド
レス０から実行を開始し、ベクトル処理器はアイドルモ
ード(idle mode)に入る。この時、どのような内部また
は外部Ｉ／Ｏ装置も影響を受けない。 ｂｉｔ＜２＞ ホト（ＰＥＮＴＩＵＭ）からのＭ
ＳＰインタラプト要請。このビットはまＳＰを直接イン
タラプトするためにホスト（ＰＥＮＴＩＵＭ）で使用さ
れ、ＡＲＭ７をインタラプトするために使用される内部
８２５９プログラム可能なインタラプトコントローラー
（ＰＩＣ）の入力の中のいずれか１つに連結される。こ
のビットは、ホスト（ＰＥＮＴＩＵＭ）により設定さ
れ、ＡＲＭ７によりクリアーされる。 ｂｉｔ＜３＞ ＰＣＩホストインタラプト認知。
このビットはＭＳＰが発生したＰＣＩホストインタラプ
ト要請を認知するために、ホスト（ＰＥＮＴＩＵＭ）で
使用される。このビットはホスト（ＰＥＮＴＩＵＭ）に
より設定され、ＡＲＭ７によりクリアーされる。 ｂｉｔ＜３１：４＞ 予約
【００３９】１．６．１０ ＭＳＰ ＡＲＭ７制御レジス
タ ＭＳＰ−１ＥＸは、ＡＲＭ７プロセッサによりホストを
インタラプトすることに使用される特殊なレジスタを有
する。
【００４０】
【００４１】ｂｉｔ＜０＞ ＭＳＰからのＰＣＩ
ホストインタラプト。このビットは、ＰＣＩバス上のＰ
ＣＩ ＩＮＴＡ＃ピンのアクチブ確認を通しホストをイ
ンタラプトするためにＭＳＰで使用される。このビット
はＡＲＭ７により設定され、ＰＣＩバスを通しホスト
（ＰＥＮＴＩＵＭ）によりクリアーされる。 ｂｉｔ＜３１：１＞ 予約 １．６．１１ ＭＳＰ内部μＲＯＭ 内部ＲＯＭは全体１６ＫＢｙｔｅからなり、次のことを
含む。 ＊μＲＯＭ初期化ソフトウェア ＊セルフ−テスト診断ソフトウェア ＊多様なシステム管理ソフトウェア ＊多様なライブラリーサブルーチン ＊命令及びデータ常数のためのキャッシュ アドレスマップは、次の表に示したとおりである。
【００４２】内部μＲＯＭアドレスマップ
【表１２】
【００４３】
【表１３】
【００４４】１．６．１２ ＭＳＰ内部ＳＲＡＭ 内部のＳＲＡＭはＭＳＰのベクトル＆制御＆ステータス
レジスタ（ＶＣＳＲ）により決まれる選択事項によっ
て、キャッシュまたはローカルメモリの機能を遂行す
る。 ローカルメモリモードにおいて、アドレス空間は位置＜
ＭＣＰ＿ＢＡＳＥ＞：０４０ ００００から始まって、
内部ＳＲＡＭ部にマッピングされる。 １．６．１３ ＭＳＰ内部の周辺装置 また、ＭＳＰは２個の内部バス、すなわち６４ビット、
８０ＭＨｚで動作するＦｂｕｓと、３２ビット、４０Ｍ
Ｈｚで動作するＩＯｂｕｓ上に存在する多い周辺装置を
有する。Ｆｂｕｓ上の装置は次のことを含む。 ＊外部の同期ＤＲＡＭのためのメモリコントローラー ＊仮想フレームバッファインターフェース ＊外部ＰＣＩバスのためのＰＣＩバスコントローラー ＊カストマーＡＳＩＣインターフェース ＊８チャンネルＤＭＡコントローラー ＊メモリデータ移動器（ホストメモリとＳＤＲＡＭ間の
データ伝達のため） ＊ＫＳ０１２２ＣＯＤＥＣシリアルライン ＊ＫＳ０１１９ＣＯＤＥＣシリアルライン ＊ＡＤ１８４３ＣＯＤＥＣシリアルライン 一方、ＩＯｂｕｓ上の装置は下記のことを含む。 ＊８２５４−互換可能なプログラマブルインターバルタ
イマー ＊８２５９−互換可能なプログラマブルインタラプトコ
ントローラー（８レベル） ＊１６４５０−互換可能なＵＡＲＴシリアルライン ＊ＭＰＥＧビットストリームデコーディング＆エンコー
ディングのためのビットストリーム処理器 このような周辺装置等のレジスタアドレスマップは、表
に示したとおりである。
【００４５】
【表１４】
【表１５】
【表１６】
【表１７】
【００４６】内部周辺装置レジスタアドレスマップ １．６．１４ ＩＯＢＵＳ周辺装置 １．６．１４．１ ８２５４−互換可能なプログラマブ
ルインターバルタイマ ＭＳＰは、下記のような機能を有するソフトウェアとし
て使用するために、標準８２５４−互換可能なプログラ
マブルインターバルタイマーを含む。 ＊３個の独立的な１６ビットカウンタを有する。 ＊６個のプログラマブルカウンタモードを支援する。 すべてのカウンターは、制御ワードレジスタに記入する
ものと初期カウントによりプログラムされる。 ＊制御ワードレジスタ このレジスタは、タイマーに対する多様な制御情報を有
する。このレジスタのビット定義は、表に示したとおり
である。
【００４７】
【表１８】
【００４８】＊ステータスレジスタ このレジスタは、タイマーに対するステータス情報を有
する。 ＊カウンター０、１、２ この３個のレジスタは、主にタイマーによりカウンティ
ングする素子である。各カウンタは１６ビット幅を有
し、プリセットが可能で、ＢＣＤモードの各２進数でカ
ウントダウンする。このレジスタの入力、ゲート及び出
力は、制御ワードレジスタに貯蔵されたＭＯＤＥＳの選
択により構成される。この３個のカウンタは完全に独立
的である。
【００４９】１．６．１４．２ ８２５９−互換可能な
プログラマブルインタラプトコント
ローラー（ＰＩＣ） ＭＳＰプログラマブルインタラプトコントローラーは、
すべてのｘ８６−基盤パーソナルコンピュータにおいて
非常に一般的な標準８２５９であり、その機能は次のこ
とを含む。 ＊８個レベルの優先順位を支援する。 ＊プログラマブルインタラプトモード ＊個別的な要請マスク能力 ＭＳＰ−１ＥＸにおいて、８個レベルのインタラプト入
力は、多様なＩ／Ｏ装置に対し下記のとおり割当てられ
る。 ＊レベル０（最も高い）は８２５４タイマーに割当てら
れる。 ＊レベル１は、仮想フレームバッファ（ＶＦＢ）に割当
てられる。 ＊レベル２は、ＤＭＡコントローラーを含むカストマＡ
ＳＩＣロジックブロックに割当てられる。 ＊レベル３は、ビットストリーム処理器に割当てられ
る。 ＊レベル４は、ＰＣＩバスインターフェースに割当てら
れる。 ＊レベル５は＜ｔｂｄ＞に割当てられる。 ＊レベル６は＜ｔｂｄ＞に割当てられる。 ＊レベル７は、１６５５０ ＵＡＲＴに割当てられる。 インタラプトコントローラーの出力は、ＡＲＡＭ７ Ｒ
ＩＳＣ ＣＰＵのインタラプト要請ライン（ｎＦＩＱ）
に結合される。 ＊レジスタ説明 ここには、下記のようなＰＩＣの動作を初期化すること
に使用される３個の８ビットレジスタがある。 ＊初期化コマンドワード１（ＩＣＷ１） ＊初期化コマンドワード２（ＩＣＷ２）：ＭＳＰ−１Ｅ
Ｘには使用しない。 ＊初期化コマンドワード３（ＩＣＷ３）：ＭＳＰ−１Ｅ
Ｘには使用しない。 ＊初期化コマンドワード４（ＩＣＷ４） また、下記のようなＰＩＣ動作を制御することに使用さ
れる３個の８ビットレジスタがある。 ＊動作制御ワード１（ＯＣＷ１） ＊動作制御ワード２（ＯＣＷ２） ＊動作制御ワード３（ＯＣＷ３） これらのすべてのレジスタは、アドレス部分（ｂｉｔ＜
０＞）とデータの部分の両方に特殊にエンコーディング
される。より詳細なことは、標準８２５９仕様を参照す
る。
【００５０】８２５９レジスタ説明
【表１９】
【００５１】１．６．１４．３ １６４５０−互換可能
なＵＡＲＴシリアルライン ＭＳＰは、外部シリアルＩ／Ｏ装置とのインターフェー
スとして使用される１６４５０−互換可能なＵＡＲＴシ
リアルラインを含む。より詳細なことは、標準１６４５
０仕様を参照する。 １．６．１４．４ ビットストリーム処理器 ビットストリーム処理器は、ビデオビットストリームデ
ータを処理する特殊化されたロジックブロックであり、
この機能は下記のことを含む。 ＊可変長さハフマンデコーディング及びエンコーディン
グ ＊ジグザグ貯蔵フォーマットのビデオデータのアンパッ
キング及びパッキング ＊多様なビット−レベル処理 ビットストリーム処理器は、同時的な処理ユニットとし
て動作し、ベクトル処理器またはＡＲＭ７によりソフト
ウェアで制御される。より詳細なことは、ビットストリ
ーム処理器部分を参照する。 １．６．１５ ＦＢＵＳ周辺装置 ＦＢＵＳ周辺装置は下記のとおりである。 ＊カストマＡＳＩＣロジックインターフェース ＊８個チャンネルＤＭＡコントローラー ＊三星のＫＳ０１１９に対するビデオエンコーダーシリ
アルラインインターフェース ＊アナログデバイス社のＡＤ１８４３に対するオーディ
オ＆テレコムシリアルラインインターフェース １．６．１５．１ ＡＳＩＣインターフェースロジック
インターフェース この節は、外部のすべてのＣＯＤＥＣと、カストマが規
定したＡＳＩＣロジックブロックに対するインターフェ
ースロジックを含む。このブロックのすべてはハードウ
ェアで具現され、プログラム−可視(program-visible)
レジスタは備えない。より詳細なことはＡＳＩＣインタ
ーフェース部分を参照する。 １．６．１５．２ ＤＭＡコントローラー ＭＳＰ−１ＥＸは、下記のような機能を有するチップ上
のＤＭＡコントローラーを備える。 ＊８個の独立的なＤＭＡチャンネル ＊個別的なＤＭＡチャンネルに対するイネーブル／ディ
スエーブル制御 ＊メモリトランスファーまたは逆トランスファーに対す
るＩＯ装置 ＊アドレス増加及び減少 より詳細なことをは、ＡＳＩＣインターフェース部分を
参照する。
【００５２】１．６．１５．３ メモリデータ移動器 また、ＭＳＰ−１ＥＸは、特殊なメモリデータ移動器を
備える。このメモリデータ移動器は、ホスト（ＰＥＮＴ
ＩＵＭ）メモリと、ＭＳＰローカルＳＤＲＡＭメモリ間
でデータを移動させるために使用される。メモリデータ
移動器は、基本的に下記のようなレジスタを含む特殊な
ＤＭＡコントローラーである。 ＊ＭＳＰ現在アドレスレジスタ：この３２ビットレジス
タは、メモリデータトランスファーの初期にＳＤＲＡＭ
メモリアドレスを定義する。このレジスタはＡＲＭ７に
より記入または読出でき、初期値はＡＲＭ７によりロー
ドされなければならない。アドレスはデータトランスフ
ァーサイズに基づいて増加される。 ＊ホスト現在アドレスレジスタ：この３２ビットレジス
タは、メモリデータトランスファーの初期にホストメモ
リアドレスを定義する。このレジスタはＡＲＭ７により
記入または読出でき、初期値はＡＲＭ７によりロードさ
れなければならない。アドレスはデータトランスファー
サイズに基づいて増加される。 ＊ＭＳＰ停止アドレスレジスタ：この３２ビットレジス
タは、メモリデータトランスファーの最後にＳＤＲＡＭ
メモリアドレスを定義する。このレジスタはＡＲＭ７に
より記入または読出でき、ＭＳＰ現在アドレスレジスタ
と比較し使用される。もし、これらがマッチングする
と、メモリデータ移動器はＭＳＰのＥｎｄ−Ｏｆ−Ｐｒ
ｏｃｅｓｓ信号を発生する。 ＊ホスト停止アドレスレジスタ：この３２ビットレジス
タは、メモリデータトランスファーの最後に、ホストメ
モリアドレスを定義する。このレジスタはＡＲＭ７によ
り記入または読出でき、ホスト現在アドレスレジスタと
比較し使用される。もし、これらがマッチングすると、
メモリデータ移動器はホストのＥｎｄ−Ｏｆ−Ｐｒｏｃ
ｅｓｓ信号を発生する。 ＊ステータスレジスタ：このレジスタは、メモリデータ
移動器と関連したステータス情報を含む。ビットエンコ
ーディングは下記のとおりである。 ＜０＞：ＭＳＰ ＥＯＰ。このビットは、メモリデータ
移動器がＭＳＰの停止アドレスに到達したか否かを決定
する。もし、ＡＲＭ７がソース現在アドレスレジスタを
初期化すると、ＡＲＭ７は００８０ ００００(hex)にリ
セットされる。このビットはＡＲＭ７により読出のみが
遂行され、記入は遂行されてはいけない。 ＜１＞：ＨＯＳＴ ＥＯＰ。このビットは、メモリデー
タ移動器がホストの停止アドレスに到達したか否かを決
定する。もし、ＡＲＭ７がホスト現在アドレスレジスタ
を初期化すると、ＡＲＭ７は８０００ ０００(hex)にリ
セットされる。このビットはＡＲＭ７により読出のみが
遂行され、記入は遂行されてはいけない。 ＊制御レジスタ：このレジスタは、メモリデータ移動器
と関連した情報を含む。このビットエンコーディングは
下記のとおりである。 ＜０＞：方向。このビットはデータトランスファーの方
向を決定する。このビットが“０”（ディフォールト）
の場合、データトランスファーの方向はホスト（ＰＥＮ
ＴＩＵＭ）メモリからＭＳＰ ＳＤＲＡＭメモリであ
り、このビット“１”の場合、データトランスファーの
方向は、ＳＤＲＡＭからホストメモリである。このビッ
トはＡＲＭ７により記入されなければならない。 ＜１＞：インタラプトイネーブル。このビットはメモリ
データ移動器が、データトランスファーの最後にＡＲＭ
７をインタラプトするか否かを決定する。このビットは
ＡＲＭ７により記入されなければならない。 ＜２＞：ＤＭＡイネーブル。このビットはメモリデータ
移動器が動作するようにイネーブルさせる。このビット
はＡＲＭ７により記入されなければならない。 ＜３
＞：データトランスファーサイズ。このビットが“０”
（省略時）の場合、各メモリのデータトランスファーサ
イズは３２バイトであり、“１”の場合は６４バイトで
ある。このビットはＡＲＭ７により記入されなければな
らない。
【００５３】１．６．１５．４ ＫＳ０１１９ビデオエ
ンコーダーシリアルラインインターフェース ＫＳ０１１９ビデオエンコーダーシリアルラインインタ
ーフェースは、下記のことを含む。 ＊コーデックからの読出データを含むダブル−バッファ
受信データバッファレジスタ ＊コーデックへの記入データを含むダブル−バッファ伝
送データバッファレジスタ ＊シリアルラインに対する多様な制御＆ステータス情報
を含む制御＆ステータスレジスタ
【００５４】
【表２０】
【００５５】制御＆ステータスレジスタのビットエンコ
ーディングは下記のとおりである。 ｂｉｔ＜０＞：受信データのフール状態である。このビ
ットはシリアルラインが、ＫＳ０１１９ＣＯＤＥＣから
８ビットのデータを受信した場合に設定される。もしイ
ンタラプトイネーブル（ｂｉｔ＜７＞）が設定される
と、インタラプト要請もＡＲＭ７に発生される。 ｂｉｔ＜１＞：伝送データバッファが空いている状態で
ある。このビットはシリアルラインがＫＳ０１１９にデ
ータを送るように準備されている場合に設定される。も
しインタラプトイネーブル（ｂｉｔ＜７＞）が設定され
ると、インタラプト要請もＡＲＭ７に発生される。 ｂｉｔ＜７＞：インタラプトイネーブル。このビットは
ＡＲＭ７にインタラプト要請をイネーブルさせるために
使用される。 １．６．１５．５ ＡＤ１８４３オーディオ＆テレコム
シリアルラインインターフェース ＡＤ１８４３シリアルラインインターフェースは下記の
ことを含む。 ＊コーデックから読出されたデータを含む一セットのダ
ブル−バッファリングされたレジスタ ＊コーデックに記入しようとするデータを含む一セット
のダブル−バッファリングされたレジスタ ＊シリアルラインに対する多様な制御＆ステータス情報
を含む制御＆ステータスレジスタ より詳細なことは、ＡＤ１８４３コーデックインターフ
ェース部分を参照する。 １．６．１６ 命令性能 表２１は、毎サイクルが１２．５ｎｓであるベクトル処
理器サイクルカウントにおける命令性能を示す。外部メ
モリバス幅は６４ビットで、４０ＭＨｚのページモード
クロックを有すると仮定する。すべての命令性能は、３
２バイトベクトルモードに与えられる。規則は下記のと
おりである。 ＊ラス（ｒａｓ）：外部メモリが第１アクセスをするこ
とに要求されるサイクル数。一般に７５ｎｓまたは６個
のサイクルを必要とする。 ＊待ち時間（ｌａｔｅｎｃｙ）：第１命令を実行するた
めのサンプル数。 ＊レート（ｒａｔｅ）：類似した連続的な命令実行の間
に存在するサイクル数。 待ち時間がレートと同一な場合、１つの数字のみが使用
される。
【００５６】命令実行性能
【表２１】
【表２２】
【表２３】
【００５７】第 ２ 章 ＤＳＰコア 本章は、ハードウェア及びソフトウェアデザイナーが示
しているＤＳＰコアの仕様に関して記述している。 ２．１ 概要 ＤＳＰコアは、ＭＳＰにおいて基礎的な要素であり、す
べての演算に対して単独に責任を担う。このＤＳＰコア
は次のように構成される。 ＊４０ＭＨｚで動作し、実時間ＯＳ、インタラプト及び
例外処理、入出力装置管理等のような、汎用データ処理
用として使用する３２ビットＡＲＭ７ ＲＩＳＣ ＣＰ
Ｕ。 ＊８０ＭＨｚで動作し、離散余弦変換、ＦＩＲフィルタ
リング、くりこみ、ビデオのモーション推定等のような
デジタル信号処理用として使用されるベクトル処理器。
このベクトル処理器はＡＲＭ７により初期化され、ＡＲ
Ｍ７と同時的に動作可能で、特殊な制御命令によりＡＲ
Ｍ７と同期される。 ＊８０ＭＨｚで動作し、ＡＲＭ７のための１ＫＢの命令
キャッシュと１ＫＢのデータキャッシュ、ベクトル処理
器のための１ＫＢの命令キャッシュと４ＫＢのデータキ
ャッシュ、ＡＲＭ７及びベクトル処理器のための共有の
１６ＫＢの集積された命令＆データキャッシュＲＯＭか
ら構成されるキャッシュサブシステム。ベクトル処理器
用のデータキャッシュは、ハードウェアまたはソフトウ
ェアによって制御され得る。キャッシュサブシステム
は、３２ビットデータバスを通してＡＲＭ７とインター
フェースし、１２８ビットデータバスを通してベクトル
処理器とインターフェースする。 ＊ビットストリーム処理器、インタラプトコントローラ
ー、タイマー及びＵＡＲＴのような多様な内部周辺機器
等とインターフェースする３２ビット、４０ＭＨｚの入
力＆出力バス（ＩＯＢＵＳ）。 ＊ＰＣＩバスコントローラー、メモリコントローラー、
ＤＭＡコントローラー及びカストマＡＳＩＣロジックブ
ロックとインターフェースする６４ビット、８０ＭＨｚ
の高速入／出力バス（ＦＢＵＳ）。ＤＳＰコアのブロッ
ク図は、図１０の図示のとおりである。
【００５８】２．２ ＡＲＭ７ ＲＩＳＣ ＣＰＵ ２．２．１ 概要 ＡＲＭ７ ＲＩＳＣ ＣＰＵは、汎用の３２ビットＲＩＳ
Ｃプロセッサコアである。このＡＲＭ７ ＲＩＳＣ ＣＰ
Ｕは、標準コプロセッサインターフェースを通しベクト
ル処理器とインターフェースし、実時間ＯＳ、ＩＯ装置
インタラプト処理及びホストＣＰＵとの通信のように、
大部の非演算的な集中機能を処理することに使用され
る。ＡＲＭ７ ＣＰＵは下記のような特性を有する。 ＊電力敏感性応用に理想的な極めて静的な動作。 ＊低電力消費：０．６ｍＡ／ＭＨｚ ＠３Ｖ製作。 ＊高性能：２５ＭＩＰｓ＠４０ＭＨｚ（４０ＭＩＰｓピ
ーク）＠３Ｖ。 ＊大小サイズのＥｎｄｉａｎ動作モード ＊実時間応用のための高速インタラプト応答（４０ＭＨ
ｚで２２クロックサイクル） ＊簡単かつ強力な命令セット。 ＊約６ｍｍ2の非常にコンパクトなレイアウト。 ２．２．２ レジスタ ＡＲＭ７は３１個の汎用レジスタと６個のステータスレ
ジスタ、すなわち合計３７個のレジスタを有する。プロ
グラマーには、常に１６個の汎用レジスタと１つ或いは
２つのステータスレジスタが提供される。ユーザー、ス
ーパーバイザー、ＩＲＱ、ＦＩＱ、Ａｂｏｒｔ及びＵｎ
ｄｅｆｉｎｅｄのようなすべてのプロセッサモードで、
Ｒ０とＲ１５は直接にアクセス可能である。Ｒ１５を除
いたすべてのレジスタは汎用に使用され、データまたは
アドレス値を維持させることに使用される。Ｒ１５はプ
ログラムカウンター（ＰＣ）を維持する。ステータスは
レジスタのＣＰＳＲ−現在プログラムステータスレジス
タは、ＡＬＵフラグと現在モードビットを有している。
Ｒ１４はサブルーチンリンクレジスタとして使用され、
ブランチ及びリンク命令が遂行された時、１セットのＲ
１５データを受信する。他の場合は、Ｒ１４は汎用レジ
スタとしても使用され得る。
【００５９】汎用レジスタ及びプログラムカウンター
【表２４】
【００６０】
【表２５】
【００６１】２．２．３ 例外 例外は、命令処理途中で発生する非正常的な条件をい
い、これは制御流れの変更を招来する。ＡＲＭ７例外動
作の７タイプに関し、上位優先順位から下位優先順位に
列挙すると下記のとおりである。 ＊リセット(reset)（最上位優先順位） ＊取消し(abort)（データ） ＊ＦＩＱ ＊ＩＲＱ ＊取消し(abort)（プリフェッチ） ＊定義されていない命令トラップ、ソフトウェアインタ
ラプト（最下位優先順位）
【００６２】
【表２６】
【００６３】２．２．４ 命令セット すべてのＡＲＭ７命令は条件的に実行されるが、これは
ＡＲＭ７命令がＣＰＳＲレジスタにあるＮ、Ｚ、Ｃ、Ｖ
フラグ値によって実行されるかもしくは実行されないこ
とを意味する。ＡＲＭ７命令は、下記のような多様なカ
テゴリーに分けられる。 ＊ブランチ及びリンクされたブランチ（Ｂ、ＢＬ） ＊データプロセッシング（ＡＮＤ、ＥＯＲ、ＳＵＢ、Ｒ
ＳＢ、ＡＤＤ、ＡＤＣ、ＳＢＣ、ＲＳＣ、ＴＳＴ、ＴＥ
Ｑ、ＣＭＰ、ＣＭＮ、ＯＲＲ、ＭＯＶ、ＢＩＣ、ＭＶ
Ｎ） ＊ＰＳＲトランスファー（ＭＲＳ、ＭＳＲ） ＊掛け算及び掛け算−累算（ＭＵＬ、ＭＬＡ） ＊シングルデータトランスファー（ＬＤＲ、ＳＴＲ） ＊ブロックデータトランスファー（ＬＤＭ、ＳＴＭ） ＊シングルデータスワップ（ＳＷＰ） ＊ソフトウェアインタラプト（ＳＷＩ） ＊コプロセッサデータ動作（ＣＤＰ）（これは一グルー
プの命令である。） ＊コプロセッサデータトランスファー（ＬＤＣ、ＳＴ
Ｃ） ＊コプロセッサレジスタトランスファー（ＭＲＣ、ＭＣ
Ｒ） ２．３ ベクトル処理器 ２．３．１ 概要 ベクトル処理器は、最大性能のために、単位命令多重デ
ータ（ＳＩＭＤ）構造を利用する強力なデジタル信号処
理器であって、非常に優れた性能を実現させるために、
多重データ要素上で並列に動作するパイプラインされた
ＲＩＳＣエンジンから構成される。多重データ要素は、
５７６ビットベクトルでパッキングされ、これは下記の
ようなレートで計算され得る。 ＊１２．５ｎｓ−サイクル毎に３２個の８／９ビット固
定小数点算術演算または ＊１２．５ｎｓ−サイクル毎に１６個の１６ビット固定
小数点算術演算または ＊１２．５ｎｓ−サイクル毎に８個の３２ビット固定小
数点または浮動小数点算術演算 ２．３．２ 実行パイプライン ベクトル処理器は、命令を実行させるために図１１の図
示のとおり、６段階のパイプラインを利用する。大部の
３２ビットスカラー演算が、サイクル当り１つの命令比
率でパイプラインされる一方、大部の５７６ビットベク
トル演算は、２個のサイクル毎に１つの命令比率でパイ
プラインされる。すべてのロード＆貯蔵(Loads＆Store
s)は算術演算と重なり、別途でロード＆貯蔵ハードウェ
アにより独立的に実行される。設計の複雑度と性能を調
和させるために、ベクトル処理器は資源及びデータ従属
性をチェックするためのハードウェアインターロックを
順序とは関係なく使用し、命令等を発生するか実行する
ことができる。この特徴は、ロード及び貯蔵によって、
データキャッシュが紛失される期間の性能を、特に大幅
改善する。
【００６４】２．３．３ ハードウェアマイクロ構造 ベクトル処理器は、図１２の説明のとおり、４個の主機
能ブロックから構成される。 ＊命令語取出ユニット（ＩＦＵ） ＊命令語デコーダー＆発行器 ＊命令語実行データ経路 ＊ロード＆貯蔵ユニット（ＬＳＵ） 命令語取出ユニットは、命令語の先取り（ｐｒｅｆｅｔ
ｃｈ）及び、ブランチとジャンプのような命令語のサブ
ルーチンに対する流れを制御するプロセッシングを担当
する。ＩＦＵは現在実行ストリームに対してプリフェッ
チされた命令語からなる１６個のエントリキューと、ブ
ランチターゲットストリーム対してプリフェッチされた
命令語からなる８個のエントリーキューを有する。ＩＦ
Ｕはサイクルごとに命令語キャッシュから８個の命令語
が受信できる。命令語デコーダー＆発行器は、すべての
命令語に対するデコーディング及びスケージュリングを
担当する。たとえ発行器は、実行資源とオペランドデー
タ有効性によって、非順次的な大部の命令語のスケジュ
ールが可能であるが、デコーダーはサイクル当り１つの
命令語を処理することができ、常にＩＦＵから順次的に
到着する命令語を処理することができる。ベクトル処理
器は１２．５ｎｓ／ｃｙｃｌｅで動作する多数個の２８
８ビットデータ経路（図１３参照）を通してその性能の
大部分を実現し、この場合次のことを含む。 ＊サイクル当り２個の読出及び２個の記入を支援するこ
とができる４個ポートを有するレジスタファイル ＊８回の３２ビット掛け算（整数また浮動小数点フォー
マット）、１６回の１６ビット掛け算及び３２回の８ビ
ット掛け算の中のいずれか１つの演算時ごとに、１２．
５ｎｓを生成する８個の３２×３２並列掛け算器 ＊８回の３６ビットＡＬＵ演算（整数または浮動小数点
フォーマット）、１６回の１６ビットＡＬＵ演算または
３２回の８ビットＡＬＵ演算の中のいずれか１つの演算
時ごとに、１２．５ｎｓを生成する８個の３６ビットＡ
ＬＵ ロード＆貯蔵ユニットは、それぞれ図１４の説明のよう
に、２８８ビット幅を有する別個の読出＆記入データバ
スを通して、データキャッシュとインターフェースする
ために設計されたものである。
【００６５】２．３．４ インタラプト＆例外 ベクトル処理器は、次の２つの特殊条件のみを認識す
る。 ＊ＡＲＭ７プログラムによって実行されるＣＰＩＮＴ
（コプロセッサインタラプト）命令語 ＊ベクトル処理器プログラムによって実行される、サブ
ルーチン命令語へのネストされたジャンプ(nested jum
p)＆掛け算の結果のハードウェアスタックオーバーフロ
ー ベクトル処理器がこれらの２個の特殊条件を処理す
る、より詳細な方法に対 しては、ベクトル処理器構造
文書を参照すること。ＭＣＰから発生されるその他のイ
ンタラプト及び例外条件は、ＡＲＭ７のみによって処理
される。
【００６６】２．４ キャッシュサブシステム ２．４．１ 概要 キャッシュ制御ユニット（ＣＣＵ）はＡＲＭ７コア、ベ
クトル実行ユニット（ＬＳＵ、ＩＦＵ）、メモリ（ＭＣ
Ｕ、ＰＣＩ、ＤＭＡ、ＣＯＤＥＣ）及びＩＯデバイス
（ＢＰ、ＵＡＲＴ、タイマー、インタラプトコントロー
ラー）とインターフェースする。ＣＣＵは高速（８０Ｍ
Ｈｚ）のＦＢＵＳと、低速（２０ＭＨｚ）のＩＯＢＵＳ
とインターフェースする。ＣＣＵは事実上、すべての内
部ＣＰＵコアユニットと周辺ＩＯデバイスと間の中央デ
ータ伝送ユニットである。ＭＳＰチップにおいてＣＣＵ
の詳細な説明に関しては、ＭＳＰ−１Ｅシステムスぺッ
クのブロック図（ｐｐ．１−１０）を参照すること。非
常に高性能のキャッシュサブシステムを支援するため
に、ＣＣＵの設計はすべての読出及び記入動作を支援す
るプロトコルに基づいたトランザクション(transactio
n)を使用する。メモリをアクセスする必要がある任意の
ユニットは、ＣＣＵ制御ユニットでリクエスト(reques
t)を発生させ得る。制御ユニットにあるアービタ(arbit
er)は、固定された優先順位に基づいてリクエストを承
認し、リクエスター(requestor)で‘transaction_id’
を回信する。リクエスターはこの‘transaction_id’を
貯蔵し、データが実際に到着した場合に、回信されたデ
ータが認識できるようにする。ＣＣＵ制御が１つのユニ
ット（キャッシュミス（cache miss)が発生した場合、
多いサイクルを必要とする場合もある）からのリクエス
トを処理する間、他のユニットから新しいリクエスト
が、他の‘transaction_id’と共に次のサイクルで承認
される場合もある。リクエストをペンディング(pendin
g)させるこのような方法では、他のユニットからの連続
的なリクエストを遮断させることが発生されないので、
高性能の実験が可能になる。現在、ＣＣＵは１つのサイ
クルで１つの読出リクエストと、１つの記入リクエスト
を同時にアクセプトし承認することができる。
【００６７】メモリに対するインターフェースユニット
（ＦＢＵＳ）は、４個エントリーのアドレスキューと、
１個エントリーのライト−バック(write-back)ラッチか
らなる。最善の状態で、ＦＢＵＳはＡＲＭ命令語キャッ
シュからの１つのペンディングリフィール（読出）リク
エスト、ＶＥＣ命令語キャッシュからの１つのペンディ
ングリフィール（読出）リクエスト、ＶＥＣデータキャ
ッシュからの１つの記入リクエストと、ダーティ（dirt
y)キャッシュラインにより、ＶＥＣデータキャッシュか
らの１つのライト−バックリクエストを支援することが
できる。また、キャッシュメモリ自体は、高性能のため
に最適化される。ＭＳＰキャッシュシステムは、チップ
上(on-chip)のキャッシュＳＲＡＭとキャッシュＲＯＭ
とを有する。キャッシュＳＲＡＭは、ＡＲＭ ＣＰＵと
ベクトルコアまたは命令語とデータ間のスラッシング(t
hrashing)を防止するため、４個の相互に異なるバンク
からなる。キャッシュＲＯＭは、ＡＲＭ７とベクトルコ
アのために高速及び高密度のデータ貯蔵領域を提供す
る。例え、タグ(tag)がキャッシュＲＯＭに対して変更
されることはないが、有効ビットの使用が不可能にな
り、データが外部メモリから返還される。要すれば、チ
ップ上のキャッシュメモリは、次のようなブロックを含
む。 ＊１ＫＢの直接マッピングされた命令語キャッシュと、
１ＫＢの直接マッピングされつつＡＲＭ７に対する３２
ビットデータバスインターフェースを有するライト−バ
ックデータキャッシュ ＊１ＫＢの直接マッピングされ、ベクトル命令語フェッ
チユニットに対する２５６ビットバスインターフェース
を有する命令語キャッシュ ＊４ＫＢの直接マッピングされ、ベクトル実行ユニット
に対する２５６ビットバスインターフェースを有するラ
イト−バックデータキャッシュ。データキャッシュはデ
ュアルポートからなり、８０ＭＨｚのサイクルごとに２
５６ビットの読出データを提供し、２５６ビットの記入
データを支援することができる。 ＊４ＫＢ ＶＥＣデータキャッシュは、ソフトウェアの
制御下で、スクラッチ−パッド(scratch-pad)演算によ
り形成できる。 ＊ＡＲＭ７及びベクトル処理器で使用するために共有ま
たは集積された命令語＆データＲＯＭキャッシュ。ＡＲ
Ｍ７に対するインターフェースは、その命令語キャッシ
ュと同一な３２ビットバスを通して、ベクトル処理器に
対するインターフェースは、その命令語キャッシュと同
一な２５６ビットを通してなる。 ＊５個のポート： −ＡＲＭ７のための読出／記入ポート −ベクトル処理器の命令語取出ユニットのための読出ポ
ート −ベクトル処理器のロード／貯蔵ユニットのための読出
／記入ポート −ベクトル処理器のＩＯＢＵＳのための読出／記入ポー
ト −ＦＢＵＳのための読出／記入ポート ＊ＡＲＭ７ ＣＰＵ命令語キャッシュのための３２×２
５６ビットＳＲＡＭ（〜１ＫＢ） ＊ＡＲＭ７ ＣＰＵデータキャッシュのための３２×２
５６ビットＳＲＡＭ（〜１ＫＢ） ＊ベクトル処理器データキャッシュのための１２８×５
６ビットＳＲＡＭ（〜４ＫＢ） ＊ベクトル処理器命令語キャッシュのための３２×２５
６ビットＳＲＡＭ（〜１ＫＢ） ＊データ＆命令語キャッシュのための５１２×２５６ビ
ットＳＲＡＭ（〜１６ＫＢ） ベクトルデータキャッシュの制御は、ハードウェア制御
またはソフトウェア制御によって遂行される。
【００６８】２．４．２ キャッシュサブシステム構造 図１５は、ＭＳＰキャッシュシステムのブロック図であ
り、次のブロックＩＤＣ（Instruction Data Cache)、
キャッシュＲＯＭ、ＣＣＵ＿ＤＡＴＡ＿ＤＰ、ＣＣＵ＿
ＡＤＲ＿ＤＰ、ＣＣＵ＿ＣＴＬ及びＣＣＵ＿ＳＭとから
構成される。それぞれのサブブロックは、さらに詳細な
ことは後述する。 ２．４．２．２ ＩＤＣ 命令語及びデータキャッシュ（ＩＤＣ；図１６参照）
は、チップ上のＳＲＡＭメモリであり、命令語及びデー
タキャッシュアクセスを提供するために使用される。こ
のキャッシュは、１つのアレーに対し４個のバンク：Ａ
ＲＭ＿ＩＣ（１ＫＢ）、ＡＲＭ＿ＤＣ（１ＫＢ）、ＶＥ
Ｃ＿ＩＣ（１ＫＢ）及びＶＥＣ＿ＤＣ（４ＫＢ）から構
成される。任意のサイクルで、このキャッシュは１つの
読出リクエストと１つの記入リクエストをアクセプトす
る。タグＲＡＭは、２個の読出ポートを有する。読出ポ
ートアドレスと記入ポートアドレスとは、ヒットまたは
ミス条件に対し、内部キャッシュタグと比較される。デ
ータＲＡＭは、読出ポートアドレスによりアクセスされ
る１つの読出ポートのみを有する。また、タグＲＡＭと
データＲＡＭとは、相互に異なるセットの記入アドレス
を使用し記入される。従って、キャッシュアレーををア
クセスするためには、４セットのキャッシュバンク選択
信号と、３セットのラインインデックスを必要とする。
ＩＤＣは下記のような特性を有する。 ＊ライト−バック規則に直接マッピングされる。 ＊キャッシュラインサイズは６４Ｂであるが、データ幅
は３２Ｂであり、これはＭＳＰチップのベクトルデータ
幅のサイズに該当する。 ＊各ラインは２個の有効ビットを有するが、１つはハイ
ベクトルのためのものであり、他の１つはローベクトル
のためのものである。また、データキャッシュはそれぞ
れのデータに対して１個づつすなわち、２個のダーティ
ビットを有する。 ＊ＡＲＭ＿ＩＣ、ＡＲＭ＿ＤＣ及びＶＥＣ＿ＩＣのため
のタグサイズは２２ビット（アドレスビット１０〜ビッ
ト３１）であり、ＶＥＣ＿ＤＣのためのタグサイズは２
０ビット（アドレスビット１２〜ビット３１）である。 ＊ＡＲＭ＿ＩＣ、ＡＲＭ＿ＤＣ及びＶＥＣ＿ＩＣのため
のラインインデックスビットは５ビット（アドレスビッ
ト５〜ビット９）であり、ＶＥＣ＿ＤＣのためのライン
インデックスビットは、７ビット（アドレスビット５〜
ビット１１）である。 ＊ＶＥＣ＿ＤＣ（４ＫＢ）は、ソフトウェアの制御下で
スクラッチ−パッドに再形成され得る。 ＊Ｖ＿ＣＬＥＡＲ信号は、キャッシュライン有効ビット
のすべてを、一回に全体的にリセットさせることに使用
する。後でＶ＿ＣＬＥＡＲは個別的なバンクのみを選択
的にリセットさせ得る。
【００６９】２．４．２．３ データ経路パイプライン 図１７参照。 ２．４．２．４ アドレス経路パイプライン アドレス処理パイプラインに対するデータ経路は、図１
８の図示のとおりである。 ＣＣＵ ＡＤＤＲＥＳＳ ＤＰ ２．４．３ インターフェース ２．４．３．１ データタイプ ＣＣＵはテーブル１５に説明されている多数個のリクエ
スティングユニットからの相異なるデータタイプを処理
する。
【００７０】相異なるデータタイプを処理する場合のＣ
ＣＵ動作
【表２７】
【００７１】２．４．３．２ ＡＲＭインターフェース ＡＲＭ７ ＣＰＵコアが、ＭＳＰチップの周波数の１／
２（４０ＭＨｚ）で動作する反面、ＣＣＵはＭＳＰチッ
プの周波数（８０ＭＨｚ）で動作する。この２個クロッ
ク間の同期化は設計時に重要である。一般的に、クロッ
ク発生器ユニットは、ＣＬＫ１の上昇エッジでＭＣＬＫ
を切換する。また、ＡＲＭ７に連結された全体的なリセ
ット信号は、ＣＬＫ１とＭＣＬＫがローの場合に解除(d
e-assert)される。このような方法によって、２個のユ
ニットは適切に同期化される。ＡＲＭ７は命令語とデー
タ用として１つの入力バス（ＡＲＭ＿ＤＡＴＡ＜３１：
０＞のみを有するが、ＭＳＰチップは専用の命令語キャ
ッシュ（ＡＲＭ＿ＩＣ、１ＫＢ）とデータキャッシュ
（ＡＲＭ＿ＤＣ、１ＫＢ）とを備える。ＣＣＵは、ＡＲ
Ｍ＿ＮＯＰＣを使用し、この二種類のリクエストを区別
することができる。性能を更に向上させるために、ＣＣ
ＵはメインキャッシュとＡＲＭ７コアとの間に位置する
マイクロ命令語キャッシュ（ＵＩ＿ＣＡＣＨＥ、３２
Ｂ）とマイクロデータキャッシュ（ＵＤ＿ＣＡＣＨＥ、
３２Ｂ）を付加する。このキャッシュは、それぞれ連続
的なコードとデータとからなっている８ワードを有す
る。これらのマイクロキャッシュは、その自体のタグ
（２７ビット）、タグ比較器と有効ビットを有する。有
効ビットはシステムリセット期間の間すべてがクリアさ
れる。ＡＲＭ７マイクロキャッシュは、実際のキャッシ
ュよりはかえってプリフェッチバッファの役割を遂行す
る。ＡＲＭ７読出の期間の間、アドレス（ＡＲＭ＿Ａ、
３１：０＞）は常にタグに比較される。ヒットはＡＲＭ
＿ＤＡＴＡ＜３１：０＞を通して命令語またはデータを
リードバック(read back)する。その後１つのマイクロ
キャッシュはアドレス、データタイプ及び他の制御情報
と共にリクエストをＣＣＵに送る。ＣＣＵのアービタロ
ジックは、すべてのユニットからのリクエストが読出リ
クエストを作ることを承認する。現在、承認を得ること
において、ＡＲＭ７は他のブロックに対して最上位の優
先順位を有する。その理由は、ＡＲＭ７のマイクロキャ
ッシュがミスを持たない限り、ＡＲＭ７がリクエストを
作る場合が殆どないからである。しかし、ＣＣＵは多数
個のサイクルリクエストまたはアドレスキュー充足条件
を提供するために、内部のホールドサイクルを有するこ
とができる。この期間の間、外部のリクエストは全然承
認されない。ＡＲＭ７からの記入は、アドレスがＵＤ＿
ＴＡＧをヒットする場合、常にＵＤ＿ＣＡＣＨＥを無効
化させる。ライト−スルー(write-through)またはライ
ト−バック(write-back)キャッシュとしてＵＤ＿ＣＡＣ
ＨＥを設計することにおいて、何等の試みも行っていな
い。ＵＤ＿ＣＡＣＨＥ記入ヒット時に無効化させること
により、ＡＲＭ＿ＤＣとＵＤ＿ＣＡＣＨＥ間のデータを
一致させることができる。ＣＣＵはＡＲＭ＿ＩＣまたは
ＡＲＭ＿ＤＣに読出または記入リクエストを送る間にａ
ｒｍ＿ｎｗａｉｔを制御する。一般的に、ＣＣＵは記入
期間の間には、ａｒｍ＿ｎｗａｉｔをホールドさせな
い。一応、記入リクエストがｃｃｕ＿ｗｒｉｔｅ＿ｈｏ
ｌｄ２を見ないで承認されると、ＡＲＭ７はただ次のサ
イクルからＡＲＭ＿ＤＡＴＡ＜３１：０＞にあるデータ
を持ってくる。ＣＣＵはデータを貯蔵するために、内部
の記入バッファを有する。ＡＲＭ７は命令語を実行し続
けることができる。しかし、ＣＣＵはたとえデータがメ
インキャッシュにあるとしても、常に１つのサイクルに
対してａｒｍ＿ｎｗａｉｔをホールドさせる。もし、読
出リクエストがメインキャッシュをミスした場合、デー
タが外部のメインメモリから返還されるまで、更に多い
サイクルがホールドされる。図１９に図示したＡＲＭ＿
ＣＣＵインターフェース状態のマシンは、ＣＣＵがａｒ
ｍ＿ｎｗａｉｔを制御する条件を説明する。
【００７２】図１９において： ＳＴＡＲＴ：リクエストがなく、または読出データが返
還されるか、ホールドせず記入リクエストが発生された
場合の状態マシンのためのスタート状態。 ＨＯＬＤ：ＣＣＵは読出または記入のためのＡＲＭ７リ
クエストを承認し、ホールド信号で承認を取り消す。 ＴＡＧ：ＣＣＵは読出アドレスでタグをチェッキングす
る。 ＭＩＳＳ：読出アドレスは１つのミスを有し、ｃｃｕは
リフィールリクエストを外部のｄｒａｍに送る。 ＤＡＴＡ：読出データが返還され、ＣＣＵは返還された
データをマイクロデータキャッシュへ送る。 ２．４．３．３ ＦＢＵＳインターフェース ＣＣＵ＿ＦＢＵＳインターフェース状態マシン（Ｆ＿Ｓ
Ｍ）は、図２０の図示のとおりである。図２０におい
て： ＩＤＬＥ： アイドル状態 ＲＥＱ： 読出または記入リクエストをＦＢＵＳアービ
タに送る。 ＧＲＴ１： 承認サイズが８Ｂより大きい。 ＧＲＴ２： 承認サイズが１６Ｂより大きい。 ＧＲＴ３： 承認サイズが２４Ｂより大きい。 ＧＲＴ４： 最後のサイクルに対する駆動データ データ受信状態マシン（Ｄ＿ＳＭ）は、図２１の図示の
通りである。図２１において、 ＩＤＬＥ：アイドル状態 ＯＮＥ： Ｆｄａｔａ＜６３：０＞から第１の８Ｂデー
タを受信する。 ＴＷＯ： Ｆｄａｔａ＜６３：０＞から第２の８Ｂデー
タを受信する。 ＴＨＲＥＥ： Ｆｄａｔａ＜６３：０＞から第３の８Ｂ
データを受信する。 ＦＯＵＲ： Ｆｄａｔａ＜６３：０＞から第４の８Ｂデ
ータを受信する。 ＲＥＦＩＬＬ： データをリクエストに返還する前、Ｉ
ＤＣをリフィールする。 ＲＤＹ： データをリクエスターに返還する準備をす
る。
【００７３】２．４．４ 読出及び記入動作 読出及び記入状態マシンは、図２２の図示のとおりであ
る。 ２．４．４．１ 読出動作 ＭＳＰでＩＤＣ(Instruction and Data Cache)は３段の
パイプラインサイクル：リクエストサイクル、タグサイ
クル及びデータサイクルで動作する。キャッシュヒット
状況で、ＩＤＣは毎サイクルで命令語またはデータの返
還が可能である。キャッシュコントローラーユニット
（ＣＣＵ）は、キャッシュＳＲＡＭアクセスのためにＡ
ＲＭ７、ベクトル処理器ユニット、ＦＢＵＳとＩＯＢＵ
Ｓ間の仲裁を担当する。ＣＣＵはこの４個のマスタから
のバスリクエストを監視し、特定のＩＤ番号を有する勝
者にバスを承認する。ＣＣＵはまたキャッシュをアクセ
スしタグを比較するために、キャッシュアドレスバスと
読出／記入制御信号を発生する。キャッシュヒットがあ
る場合、仲裁から勝ったバスマスタは、読出／記入動作
のためにキャッシュをアクセスすることができる。キャ
ッシュミスがある場合、ＣＣＵはメインメモリから返還
される紛失データを待たずリクエストを発生させてか
ら、バスマスタを助けてやる。それで、キャッシュミス
を有するバスマスタは、ＩＤ番号を維持すべきである。
以降、リクエストされたデータがキャッシュにあると、
ＣＣＵはＧＲＡＮＴ信号を同一なＩＤ番号を有するデー
タを紛失したバスマスタに送る。このバスマスタはデー
タをアクセプトするかまたは無視する。キャッシュミス
が発生した場合、メインメモリからデータを受けるため
に、ラインフェッチが遂行される。ラインサイズは６４
バイトに定義され、従ってＣＣＵはメインメモリからキ
ャッシュにデータを供給するために、８回の連続的なメ
モリアクセス（毎回６４ビット）を実行する。 ＊リクエストサイクル：ＣＣＵはＣＬＫ１で多数個のユ
ニット（ＡＲＭ、ＩＦＵ、ＬＳＵ、ＩＯ）から読出リク
エストをアクセプトする。リクエスターは、ＣＬＫ１の
初期に、リクエスト信号(1su_req)と読出／記入信号(1s
u_rw)を表示する。ＣＬＫ１の終わりでＣＣＵはｃｃｕ
＿ｇｒａｎｔ＿ｉｄ［９：０］を駆動することによっ
て、この読出リクエスト中の１つを承認する。ｃｃｕ＿
ｇｒａｎｔ＿ｉｄ［９：６］がリクエスターのｕｎｉｔ
＿ｉｄと整合されると、リクエストが承認される。リク
エスターはｃｃｕ＿ｇｒａｎｔ＿ｉｄ［５：０］が、リ
クエストと関連したｔｒａｎｓａｃｔｉｏｎ＿ｉｄであ
るので、ｃｃｕ＿ｇｒａｎｔ＿ｉｄ［５：０］をラッチ
しなければならない。リクエストが承認されると、リク
エスターはアドレス（1su_adr[31:0])とＣＬＫ２でキャ
ッシュオフ動作(1sh_ccu_off)及びデータタイプ(1su_ve
c_type[1:0]、1su_data_type[2:0]）のような他の制御
情報をＣＣＵに送る。ＣＬＫ２の終わりでccu_rd_hold_
2が表示されなければ、リクエストは完全にＣＣＵに送
られ、リクエストされたデータはしばらく後で返還され
る。しかし、ccu_rd_hold_2が表示されると、ＣＬＫ１
で承認されたリクエストは取り消しつつ、リクエスター
は続いてアドレスと制御情報を送る。以前のすべてのgr
ant_id情報がまだ有効であるので、次のサイクルでは同
一な読出リクエストを更に発生させる必要がない。ccu_
rd_hold_2はＣＬＫ２でＣＣＵによって解除されるま
で、ＣＬＫ１で一定に維持される。ccu_rd_hold_2はタ
イミング臨界信号であって、リクエスターでＣＣＵが現
在サイクルで他のことを処理することに忙しくて、承認
されたリクエストはまだ処理されていないことを知らせ
ることに使用される。 ＊タグサイクル リクエストが承認され、後でリクエストサイクルで取り
消されなかった場合、リクエストはキャッシュアクセス
のタグ比較段階に入る。ＣＣＵはタグ読出のためのライ
ンを選択するために、アドレス(1su_adr[11:5])とバン
ク選択信号（リクエスター）を使用する。タグヒット信
号(ccu_1su_hit_2)は、ＣＬＫ２の終端で知られる。デ
ータはヒット状況のために次のサイクルで復帰される。
読出ポートタグが出力され、ＣＬＫによりラッチされ
る。また、アドレスキューステータスは、このサイクル
で評価される。タグミスと‘almost_full_address_queu
e’は、‘ccu_rd_hold_2'信号を表示する。ＣＣＵ状態
マシンは、或る新しい読出リクエストも処理しないが、
中止されたタグ比較を更に試みる。それぞれのキャッシ
ュライン（６４Ｂ）は２つのベクトルを含むので、タグ
ヒットを得るためにアクセスされたベクトルの有効ビッ
トが有効でなければならない。２倍のベクトル（６４
Ｂ）データの読出のためには、タグヒットを得るため
に、２つの有効ビットが有効でなければならない。cc_o
ff動作は常にタグミスを誘発させ、リクエストはアドレ
スキューに掲示される。 ＊データサイクル これはＣＣＵがデータをリクエスターに復帰するサイク
ルである。データはＣＬＫ１で駆動される下位１６Ｂ
と、ＣＬＫ２で駆動される上位１６Ｂと共に、ccu_dout
[127:0]上に乗せられる。６４Ｂデータリクエストの場
合、伝送を終結させるために、１つの付加的なサイクル
が使用される。ＣＣＵはデータが次のＣＬＫ１で復帰さ
れることをリクエスターに知らせるために、常にccu_da
ta_id[9:0]をＣＬＫ２の初期の１／２サイクルで駆動す
る。リクエスターは適切な戻りデータのために、常にcc
u_data_id[9:0]を比較する。また、戻りデータの指示子
としてタグヒットが使用される。もし、タグサイクルで
タグミスがあり、アドレスキューが充満でなければ、Ｃ
ＣＵはＣＬＫ１で紛失されたアドレス、ｉｄ情報及び他
の制御情報を、４個エントリーアドレスキューに掲示し
つつ、キャッシュラインフェッチを始める。現在、それ
ぞれのアドレスキューは、大略６９ビットの情報を含
む。ＣＬＫ２でメモリアドレスラッチがロードされ、Ｆ
ＢＵＳリクエストが次のＣＬＫ１で発生される。
【００７４】２．４．４．２ 記入動作 ＩＤＣで記入動作は、３段のパイプラインサイクル：リ
クエストサイクル、タグサイクル及びデータ記入サイク
ルで動作する。記入アドレスヒット状況で、ＩＤＣは毎
サイクルでキャッシュデータアレーにデータを記入する
ことができる。 ＊リクエストサイクル：ＣＣＵはＣＬＫ１で多数個のユ
ニット（ＡＲＭ、ＬＳＵ、ＩＯ）から記入リクエストを
アクセプトする。リクエスタはＣＬＫ１の初期にリクエ
スト信号(1su_req)、読出／記入信号(1su_rw)とベクト
ルタイプ(1su_vec_type[1:0])を表示する。ＣＬＫ１の
終わりでＣＣＵは、この記入リクエストの中のいずれか
１つを承認する。相互に異なるユニットに対する記入承
認は、承認信号(ccu_1su_wr_grant)を直接リクエトユニ
ットに表示することにより実現される。返還されるデー
タが全然ないので、リクエストユニットがＣＣＵからtr
ansaction_idを受信する必要はない。ＣＬＫ２で、リク
エスタはアドレス(1su_adr[31:0])、cc_off信号(1su_cc
u_off)及びデータタイプ(1su_data_type[2:0])を供給し
なければならない。読出の場合も同様に、たとえ、リク
エストは承認されたが、現在サイクルで処理されなかっ
たことをリクエスタに知らせるために、ＣＣＵはＣＬＫ
２の終端の近くでccu_wr_hold_2を表示する。リクエス
タはccu_wr_hold_2が解除されるまでアドレス、cc_off
信号とデータタイプ情報を駆動し続ける。以降、次のサ
イクルでリクエスタは記入データをccu_dout[127:0]に
供給する。 ＊タグサイクル リクエストが承認され、後でリクエストサイクルで取り
消されなかった場合、リクエストはキャッシュアクセス
のタグ比較段階に入る。このサイクルは記入ポートアド
レスタグを比較する。ＣＣＵはキャッシュ用ラインを選
択するために、アドレス(1su_adr[11:5])とバンク選択
信号（リクエスター）を使用する。タグヒット信号(ccu
_1su_hit_2)は、ＣＬＫ２の終わりへ知られる。cc_off
記入は、常にタグミスを誘発させ、記入データは外部の
記入のためにＦＢＵＳ上に乗せられる。リクエスタはＣ
ＬＫ１の下位１６ＢとＣＬＫ２の上位１６Ｂにより、cc
u_din[143:0]にデータを駆動し始める。６４Ｂデータ転
送の場合、データを駆動するためにリクエスタは、１つ
の付加的なサイクルを取る。ＣＣＵはこのデータをホー
ルドするために、内部の記入データラッチを有する。こ
の記入がキャッシュをヒットさせるか（実際にデータを
キャッシュに記入するために、１つまたは２つのサイク
ルが使用される）、キャッシュをミスさせる場合（デー
タを記入するために、最も少ないサイクルが使用され
る）、リクエスタは記入が完了されたことと見なす。 ＊データ記入サイクル このサイクルは、キャッシュヒット状況のために、ＣＣ
Ｕが実際のデータをキャッシュに記入するサイクルであ
る。タグサイクルでタグミスがある場合、ＣＣＩはこれ
をデータタイプによって相異するように処理する。デー
タタイプが３２Ｂで、ラインがクリーン(clean)の場合
（２つのベクトルもクリーン）、ＣＣＵはただ現在のラ
インを、新しいタグと新しいデータをオーバーライトす
る。また、アクセス中のベクトルを有効及びダーティな
ものと表示する反面、同一なラインの他のベクトルは無
効なものに置いておく。データタイプが３２Ｂより少な
い場合、このサイクルは部分的にデータ記入が行われ
る。この部分データは、一時的なレジスタに貯蔵され
る。ＣＣＵは紛失された半ライン（３２Ｂ)をメモリか
らフェッチしてからロードし、キャッシュに戻す。その
後、部分データは適切なバイトイネーブル信号と共にキ
ャッシュラインに記入される。ダーティキャッシュライ
ンを有するすべての記入ミスに対して、ＣＣＵはまずダ
ーティラインをコピーする。ダーティデータがまだ使用
されていないので、ＣＣＵは承認ロジックにホールドを
表示し、新しい読出または記入リクエストが承認されな
いようにする。その後、ダーディキャッシュラインデー
タをフェッチするために、ダーティラインを使用し内部
の読出が始まる。結局、ライトバックアドレス及びデー
タはメモリに供給される。
【００７５】２．４．５ プログラミングモデル キャッシュサブシステムのすべては、ロード＆貯蔵命令
語を使用したハードウェアで制御されるので、ソフトウ
ェア−可視(software-visible)レジスタを必要としな
い。 ２．４．６ ＩＤＣ及びＲＯＭアドレスフォーマットは
図２３の図示のとおりである。
【００７６】第 ３ 章 ＩＯＢＵＳ説明 本章は、ハードウェアデザイナーが示すＩＯＢＵＳの仕
様に関して記述したものである。 ３．１ 概要 ＩＯＢＵＳは、システムで使用される低速の標準的な周
辺装置のために設計されたものである。このバスは、Ｍ
ＳＰキャッシュ制御ユニット（ＣＣＵ）、ビットストリ
ーム処理器（ＢＳＰ）とタイマー／インタラプトコント
ローラーと、ＵＡＲＴのようなすべての他のＩＯ周辺装
置等間のメインインターフェースの役割を果たす。バス
のフォーマットは、インテル社のＩＯバスと非常に類似
している。バスアービタ制御ロジックは、リクエストに
対しバスを常に監視し、ラウンド−ロビン(round-robi
n)システムを用い、適切なリクエスト−承認を発生させ
る。潜在的なバスマスタは、常にバス−リクエストを表
示し、バスを占有する前にバス−承認が表示されること
を待つ。バスマスタは、常にプロトコルによる期間の
間、アドレスと制御ラインとを駆動する。
【００７７】ＩＯＢＵＳは全体的に４０ＭＨｚで動作す
る同期バスである。ＭＳＰ ＩＯＢＵＳ上でのすべての
承認は、リクエストがアクチブにサンプリングされてか
ら第１番目のサイクルで発生する。このバスは４個のサ
イクル（４個のバースト）に対し、１６バイト伝送まで
処理可能である。これはバスマスタによりリクエストさ
れた伝送サイズをバスアービタに知らせる２個のサイズ
ビットを使用することによって実現される。ＩＯＢＵＳ
は３２ビットアドレスとデータマルチプレクサーを有す
る。アドレスは常にデータの以前に現れる。ＩＯＢ＿Ａ
ＬＥ（アドレスラッチイネーブル）信号はアドレスをラ
ッチするために、受信装置により使用される。たとえ、
８ビットデバイスがバスに連結されても、すべてのバス
アクセシングは３２ビット伝送を仮定する。正常的な規
則によると、８ビットデバイスは、バスの下位８ビット
［７：０］を使用し、１６ビットデバイスはバスの下位
１６ビット［１５：０］を使用する。もし１６ビットデ
バイスが８ビットデバイスとの通信を願うと、８ビット
デバイスがデータを探してラッチできるように、バスの
下位８ビットに正確なデータを載置すべきである。同一
期間に多数個のリクエストがある場合、承認されないリ
クエスタは、ＩＯＢＵＳアービタが承認するまで、常に
そのリクエストをホールドさせなければならない。この
ようなシステムにおいて許容されたリクエストに対し多
い“バス−アクセシングサイクル”すなわち、４＊３２
ビット伝送（最大１６バイト）がある。ブロック伝送
は、常にそれぞれ多数個の３２ビット伝送に分けられ
る。すべてのバス承認は、ＩＯＢＵＳアービタにより発
生される。しかし、常にアドレス（有効時）を監視し、
目的地に適切なチップ選択（次のクロックサイクルに対
して）を発生させる並列デコーディングロジックがあ
る。チップ選択は、常にただ１つサイクルに対して有効
であり、以降アドレスがすべての読出及び記入リクエス
トのために表示される。それぞれのＩＯＢＵＳノードは
入力として専用のチップ選択を有する。ピン説明及びタ
イミング図を参照すること。２ビットサイズ情報は、バ
スアービタから承認されてからマスタによって発生さ
れ、以降２個のバスサイクルに対して有効である。ＣＳ
がバス伝送サイクルを決定するために表示されると、選
択されたスレーブはサイズ情報を獲得しなければならな
い。また、読出または記入時、ＩＯＢＵＳアービタは新
しいリクエストを探し始める前、バスサイクルが終了さ
れることを判断するための伝送サイズのトラックを維持
する。バースト−バス伝送時（読出または記入時）デー
タ間には差異が全然ない。データ読出伝送において、デ
ータが有効な時点をリクエスタに知らせ、このデータラ
ッチを始めるためにＲＥＡＤＹ信号が使用される。この
ＲＥＡＤＹ信号は、バスマスタとスレーブにより発生さ
れる。このプロトコルを満足させるためには、すべての
ＩＯＢＵＳノードは、リクエストを処理する前、ＩＯＢ
ＵＳインターフェースを設計する必要がある。このイン
ターフェースは次のスぺックを満足させなければならな
い。
【００７８】
【００７９】３．２ ピン説明 以下、バスマスタ側から見たシステムＩＯＢＵＳのため
のアドレス、データ及び制御信号の定義を説明する。Ｉ
ＯＢＵＳ構造定義を示している図２４を参照すること。
上述のごとく、ＩＯＢＵＳは多重化されたアドレス／デ
ータバスである。“ｘｘｘ”はリクエスタ名称（ｃｃ
ｕ、ｂｓｐ、ｕｒｔ、ｔｍｒ、ｉｎｔ）を示す３個の文
字コードである。 ＊システムＩＯＢＵＳ信号定義
【００８０】
【表２８】
【００８１】３．３ ロジック定義 ＩＯＢＵＳ仲裁制御ユニットは、図２５の図示のとおり
である。 ３．４ ＩＯＢＵＳタイミング ＩＯＢＵＳ読出タイミング（伝送サイズ＝１ ワード
（４バイト））は、図２６の図示のとおりであり、ＩＯ
ＢＵＳ記入タイミング（伝送サイズ＝１ ワード（４バ
イト））は、図２７の図示のとおりであり、ＩＯＢＵＳ
読出タイミング（伝送サイズ＝４ ワード（１６バイ
ト））は、図２８の図示のとおりであり、ＩＯＢＵＳ記
入タイミング（伝送サイズ＝４ ワード（１６バイ
ト））は、図２９の図示のとおりである。
【００８２】第 ４ 章 ＦＢＵＳ説明 本章は、ハードウェアデザイナー側面で、ＦＢＵＳのス
ぺックを記述したことである。 ４．１ 概要 メモリコントローラー、ＰＣＩ、カストマ注文型半導体
及びキャッシュサブシステムは、非多重化されたアドレ
ス及びデータバスラインを通し、システムバス“ＦＢＵ
Ｓ”とイオンターフェースする。１つの中央ＦＢＵＳ仲
裁制御ロジックはリクエストを監視し、優先順位体系を
使用して承認を発生する。バスマスタ（アドレス及びデ
ータソース）は、常にバスリクエストを表示し、承認を
待つ。正常状態において、承認はバスをペンディングす
るリクエストがさらに他のマスタ／スレーブにより使用
されない同一なサイクルで発生する（すべての承認は結
合的に発生される）。一応マスタがバス承認を受信する
と、アドレス／データ／制御ラインは、次のサイクルに
送られる。“データ準備”信号は、常に次のサイクルラ
ッチを始めたことを受信器に知らせるために、実質的な
データを処理する。バス帯域幅を最大に使用するため
に、４個の連続的なリクエストはパイプライン 折り返
し(back to back)方式で受信／伝送され、４個のリクエ
ストを提供するために“リクエストＦＩＦＯ”を必要と
する。メモリコントローラーは、４個のディープ(deep)
リクエストＦＩＦＯと、２個のディープデータＦＩＦＯ
を有する。このようなプロトコル特性によって、“ＡＦ
＿ＦＵＬＬ”と“ＤＦ＿ＦＵＬＬ”信号を必要とする。
これらはそれぞれアドレスＦＩＦＯフールとデータＦＩ
ＦＯフールを示す。ＦＢＵＳは承認カウント及びリクエ
ストサイズバスを使用し、８、１６及び３２バイトのデ
ータ伝送を支援する。
【００８３】それぞれのＦＢＵＳユニットは、バスをリ
クエストするための制御ロジックを有する。このロジッ
クは応用（メモリ／ＰＣＩ／キャッシュ等）によって、
ユニット毎に異なる。しかし、実際のバス仲裁ユニット
は各ユニットに対し同一であり、すべてのサブモジュー
ルで重複される。このユニットは、外部バスマスタ／ス
レーブと内部ユニットロジック間の媒体として作用す
る。例えば、メモリコントローラーの場合、一応ＣＡＳ
が活性化されると、メモリコントローラーは、ＦＢＵＳ
を使用する必要があることを表わす内部信号を通して、
内部リクエストをＦＢＵＳ仲裁ロジックに表示する。こ
のリクエストに応信し、ＦＢＵＳコントローラーは、メ
モリコントローラーに対して外部のシステムにリクエス
トを表示し、承認を待つ。一応承認が受信されると、ア
ドレス／データ制御は、応信の第１番目のエントリーと
メモリコントローラーのデータＦＩＦＯから伝送され
る。
【００８４】メモリコントローラーに対するシステムリ
クエストサイズは、１バイトから最大３２ビットサイズ
までできる。３２バイト以上のリクエストサイズの場
合、ソース／リクエスタはＦＢＵＳサイズビットを使用
し、多数個のリクエストを初期化する。これはＳＤＲＡ
Ｍメモリバス（１または２個の(三星 SDRAM 1M*16）の
限界に因ることである。ＳＤＲＡＭは残りのシステムに
より要求される完全な３２バイトを実現するために、８
個のラップ(wrap)の長さに対してプログラムされる。３
２バイト以下のリクエストの場合、３２バイトのすべて
がＳＤＲＡＭからフェッチされるが、所望の数のバイト
のみが目的地に伝送される。また、１０個のビットリク
エスタＩＤバスは、“チップ選択”信号（アドレス／デ
ータと同一なサイクル）で有効化される。すべてのＦＢ
ＵＳノードは、３ビットの“目的地ＩＤ”をＦＢＵＳア
ービタに発生する。この３ビットはリクエストと共に有
効化され、リクエストの目的地を表わす。目的地ＩＤビ
ット［１：０］は、下記のように入力されるリクエスタ
ＩＤからデコーディングされる。
【００８５】 リクエスタＩＤ［９：６］ ソース 目的地ＩＤ［１：０］ ００００ 予約 Ｎ／Ａ ０００１ ＡＲＭ７ Ｎ／Ａ ００１０ ＦＵ Ｎ／Ａ ００１１ ＬＳＵ Ｎ／Ａ ０１００ ＣＣＵ ００ ０１０１ ＡＳＩＣ １１ ０１１０ ＭＥＭ ０１ ０１１１ ＰＣＩ １０ １ｘｘｘ 予約 目的地ＩＤビット［２］は、読出／記入リクエストステ
ータスを表わすことに使用される。これはＦＢＵＳがア
ドレスリクエスト（読出）と、アドレス／データリクエ
スト（記入）間を区別することを助けてやる。正常状態
で、承認カウントビット“ｇｒＣＮＴ［１：０］”は、
リクエスターがバスを必要とするＦＢＵＳサイクル数を
示す。折り返しリクエストに対し、リクエストはバスマ
スタにリクエストの長さを知らせる。ＦＢＵＳマスタコ
ントローラーは２個の承認カウントビットによって承認
を表示する。ＦＢＵＳはポストされた読出を支援するス
プリットトランザクションバスである。これはリクエス
タがバスをリクエストし、一応承認されると、このＦＢ
ＵＳはアドレスを駆動しトランザクションを終了する。
しばらく後で、スレーブ／データソースは目的地ＩＤを
使用し、かつ同一なリクエスト１１２をリクエスタに戻
すことによってデータを戻す。このような特性は、バス
帯域幅を大幅向上させ、他のマスタがＦＢＵＳのさらに
迅速な使用を許容する。より詳細なことはタイミング図
を参照すること。 ４．２ ピン説明 以下、システムＦＢＵＳのアドレス、データ及び制御信
号を説明する。上述のごとく、ＦＢＵＳは非多重化され
たアドレス／データバスである。“ｘｘｘ”はリクエス
タ名称（ｍｅｍ、ｐｃｉ、ａｓｃ、ｃｃｕ）を表わす３
個の文字コードである。
【００８６】システムＦＢＵＳ信号定義
【表２９】
【表３０】
【００８７】図３０は、メモリ読出リクエストＦＢＵＳ
フローを示したものであり、図３１はメモリ記入リクエ
ストＦＢＵＳフローを示しているし、図３２はマスタ／
スレーブ“非メモリ”リクエストＦＢＵＳフローを示し
たものであり、図３３は中央のＦＢＵＳ仲裁制御ユニッ
トを示したものである。図３４〜図３６はＦＢＵＳタイ
ミング図であり、図３４はメモリリクエストＦＢＵＳタ
イミングを示す（８バイトデータ伝送を示しており、１
６／３２／６４／１２８バイトの複数個のデータサイク
ルが使用される）。図３５はメモリ読出リクエストＦＢ
ＵＳタイミングを示し（伝送サイズ＝８バイト）、図３
６はメモリ折り返し記入リクエスト（伝送サイズ＝３２
バイト）を示したものである。
【００８８】第 ５ 章 ＰＣＩバス 本章は、ＰＣＩコアと、内部ＦＢＵＳとインターフェー
スするＰＣＩグルー(glue)ロジックスぺックを説明した
ものである。 ５．１ 概要 ＭＳＰ＿１Ｅ ＰＣＩコントローラーは、ＰＣＩバスス
ぺック改正版２．１を満足させるために設計されたもの
である。より詳細なことはこの標準スぺックを参照する
こと。ＰＣＩユニットは、２個のメインセクション：Ｐ
ＣＩコアとＦＢＵＳ‘グルー’ロジックを含む。ＰＣＩ
コアは、主に３３ＭＨｚのＰＣＩバス速度で動作する外
部のＰＣＩデバイスとインターフェースする。ＦＢＵＳ
‘グルー’ロジックは、８０ＭＨｚで動作する三星ＦＢ
ＵＳとインターフェースする。この‘グルー’ロジック
は、ＰＣＩコアとＦＢＵＳ間をインターフェースする。
速度同期化は、サブブロックの２個のエンドでＦＩＦＯ
を利用して実現できる。三星のＰＣＩコアは、また仮想
的なフレームバッファロジックと、ＦＢＵＳを通してＡ
ＲＭ７とインターフェースすることに必要なすべてのＶ
ＦＢレジスタを含む。このＰＣＩユニットに対し唯一な
特徴は、ホストＣＰＵ ＭＳＰチップと、ＭＳＰチップ
からホストＣＰＵへのインタラプト処理である。これに
対してより詳細に説明する。
【００８９】５．１．１ 三星ＰＣＩコアブロック図は
図３７の図示のとおりである。 ５．２ ＰＣＩ ＦＢＵＳインターフェースロジック（図
３８参照） ＰＣＩコアのサブブロックは、ＭＳＰ内部ＦＢＵＳとＳ
ＡＮＤマイクロのＰＣＩコアとインターフェースする。
アドレスとデータは、２個のエンドでＦＩＦＯに貯蔵さ
れる。このサブブロックはまた、ＰＣＩ信号とＦＢＵＳ
クロックを同期化させる役割をする。ＰＣＩコアロジッ
クは、ＦＢＵＳマスタ及びスレーブデバイスであること
もある。大部のアクセスは、６４ビットＦＢＵＳを通し
てローカルＳＤＲＡＭメモリに向かう。ＦＢＵＳプロト
コルの説明のためには、ＦＢＵＳ章を参照すること。Ｐ
ＣＩ ＦＢＵＳ制御ロジックは、また仮想フレームバッ
ファレジスタと制御とを含む。このレジスタはＦＢＵＳ
を通してＡＲＭ７によりプログラムされる。ブロック図
を参照すること。 ５．３ ＰＣＩ ＶＦＢロジック 図３９はＶＦＢブロック図であり、図４０はＶＦＢレジ
スタである。 ５．４ ＰＣＩコアロジック ＭＳＰ ＰＣＩコアは、ＰＣＩ２．１スぺックを完全に
満足する。追加事項はインタラプトとソフトウェアＭＳ
Ｐリセットの為に付加されたレジスタ数である。 Ａ
ＲＭ７にあるソフトウェア、ＭＳＰ制御レジスタのＭＳ
Ｐ（ｂｉｔ＜３＞）からＰＣＩホストインタラプトリク
エストをセットすることによって、ホストＣＰＵをイン
タラプトすることができる。これはＰＣＩバス（ＩＮＴ
Ａ＃）にあるインタラプトピンをセットすることによっ
て、ＰＣＩコアロジックがホストＣＰＵをインタラプト
するようにする。以降、ホストＣＰＵは、ＭＳＰ制御レ
ジスタのＰＣＩホストインタラプト認知（ｂｉｔ＜４
＞）を通してインタラプトを認知する。これはインタラ
プトラインがイ非活性状態となるようにする。ＭＳＰ
ＰＣＩコアはまた基本的に、ＡＲＭ７に対するインタラ
プトであるホストＣＰＵからのインタラプトを受け取る
ことができる。ＰＣＩスぺックが任意のインタラプト入
力ピンを支援しないので、ＭＳＰ制御レジスタにある、
ホストからのＭＳＰインタラプトリクエスト（ｂｉｔ＜
２＞）がこの機能を提供することに使用される。ホスト
ＣＰＵは、ＡＲＭ７に対するインタラプトを表わすため
にこのビットを設定することができる。次に、一応ホス
トインタラプトを認知すると、ＡＲＭ７はこのレジスタ
をクリアーさせる。図４１のブロック図を参照するこ
と。図４１に対して、ＰＣＩ空間でないＭＳＰ領域にマ
ッピングされた３個のレジスタが必要である。実質的な
ＰＣＩコアに対する細部的な情報のためには、ＰＣＩ
２．１スぺックを参照すること。
【００９０】第 ６ 章 メモリコントローラー ６．１ 本章は、ハードウェアとソフトウェアデザイナ
ー側面で、メモリコントローラーの仕様を説明したもの
である。 ６．２ 概要 ＭＳＰメモリコントローラーはいく特徴を有し、費用と
性能に対するトレードオフのためのプログラム可能性レ
ベルを有する。メモリコントローラーは８０ＭＨｚで動
作するメインシステムバス“ＦＢＵＳ”とＤＲＡＭチッ
プとインターフェースする。８０ＭＨｚクロック周波数
を実現するために、初期の設計段階で同期ＤＲＡＭが使
用される。結局、メモリサブシステムは、標準高速ペー
ジＤＲＡＭ、拡張されたデータ出力（ＥＤＯ）ＤＲＡＭ
と同期ＤＲＡＭとを支援する。メモリバンクサイズは、
インターリーブ可能な２個の外部バンクに制限される。
初期の同期ＤＲＡＭメモリコントローラーは、ＤＲＡＭ
を動作させることに必要な最小限の特徴を有する。次は
基本的な第１パスメモリコントローラーの特徴を示して
いる。 ＊三星の同期ＤＲＡＭ支援 ＊２個のＳＤＲＡＭチップを使用した１つのメモリバン
ク（１Ｍ×１６） ＊Ｃａｓ−Ｂｅｆｏｒｅ−Ｒａｓ（ＣＢＲ）リフレッシ
ュ支援 ＊読出ー修正ー記入（Ｒｅａｄ−Ｍｏｄｉｆｙ−Ｗｒｉ
ｔｅ）動作を初期化する部分的な記入支援 ＊内部のバンクインターリーブ支援（ＭＡ［１１］を通
したピンポン） ＊８０ＭＨｚメモリとプロセッサバス（１：１）周波数
マッチ ＊プログラマブルリフレッシュ率 ＊システムバスを効率的に使用するためのアドレスとデ
ータキューイング ＊マニュアル“２個バンクプリチャージ”支援 ＭＳＰメモリコントローラーは、２個のメインサブ構成
要素：データコントローラーとアドレスコントローラー
とを有する。データコントローラーは、ＤＲＡＭから読
み出されたデータを貯蔵し、プロセッサバスからデータ
を記入するための読出及び記入データキューを有する。
データコントローラーはまた、バイト記入のためのＲＭ
Ｗロジックを含む。データコントローラーに対するすべ
ての制御は、アドレスコントローラーから発生する。ア
ドレスコントローラーは、リクエストキュー、応信ＩＤ
キュー、メモリアクセスデコーディングロジック、ペー
ジ比較器ロジック、ＲＡＳ／ＣＡＳ状態マシン、リフレ
ッシュ状態マシンと、データコントローラーにより使用
される必要なすべての制御信号を有する。ＳＤＲＡＭメ
モリクロックは、システムクロックと同一である。ＳＤ
ＲＡＭは前記１セットの各制御信号を受信する。
【００９１】６．２．１ メモリコントローラーブロッ
ク図は図４２の図示のとおりである。 ６．２．２ メモリコントローラーフローは、図４３の
図示のとおりである。 ６．３ アドレスコントローラー（ＡＣ） メモリコントローラーでアドレスコントローラーセクシ
ョンは、データコントローラーを管理することだけでな
く、すべてのＤＲＡＭ制御を発生させる役割をする。Ｍ
ＳＰメモリコントローラーのこのセクションは、またＦ
ＢＵＳインターフェースのアドレスと制御経路を担当す
る。次のブロック図は、アドレスコントローラーユニッ
トの多数個のサブ−セクションを示す。 ６．３．１ アドレスコントローラーブロック図は図４
４の図示のとおりである。 ６．３．２ メモリコントローラーリクエストＦＩＦＯ ＭＳＰメモリコントローラーは、実質的なメモリコント
ローラー状態マシンへのディスパッチ(dispatch)のため
の、ＦＢＵＳアドレスと制御情報とを貯蔵する４個のデ
ィープリクエストＦＩＦＯを有する。リクエストＦＩＦ
Ｏのそれぞれのエントリーは、特定エントリーが有効で
あることを表わす“有効”ビットを有する。メモリコン
トローラー状態マシンは、常にＥＮＴＲＹ＿０のＦＩＦ
Ｏにある最下位エントリーを支援する。一応リクエスト
が提供され、列アドレスストローブ（ＣＡＳ）が活性化
されると、メモリコントローラーはこのエントリーをク
リアーさせるために、クリアー信号を表示する。ＦＩＦ
Ｏ ＦＵＬＬ／ＥＭＰＴＹステータスによって、バレル
シフトが有効な内容をエントリー０にシフトさせるため
に初期化される。ＭＳＰメモリコントローラーリクエス
トＦＩＦＯフォーマットは、図４５の図示のとおりであ
る。
【００９２】６．３．３ メモリコントローラーアドレ
スデコード／マップ アドレスデコーディングロジックは、主に１１ビットの
ＳＤＲＡＭ行アドレスＭＡ［１０：０］と８ビットの列
アドレスＭＡ［７：０］とを発生させる役割をする。こ
のアドレスラインは、ＳＤＲＡＭアドレス入力［１１：
０］へ直接駆動される。メモリアドレスビット［１１］
は、性能のために内部ＳＤＲＡＭバンクと、改善された
メモリバス使用の間をトグルすることに使用される。こ
のメモリアドレスは、次のことを表わすレジスタを通し
て与えられるプログラマブルマルチプレクサーを使用し
て発生される。 −現在システムキャッシュラインサイズ −内部バンクの数 −内部バンクインターリービング システムキャッシュラインオフセットは、３２バイトキ
ャッシュラインに対して５ビットである。図４６は、１
６ＭＢ ＤＲＡＭのためのＦＢＵＳシステムアドレスか
ら発生される提案されたメモリアドレスフォーマットを
示している。この多重化されたメモリアドレスは、メモ
リコントローラー状態マシンによって指示されるＲＡＳ
とＣＡＳストローブとを有する、１つのサイクルに対し
て有効である。ＭＣＵは読出−修正−記入動作を指示せ
ず、８バイト記入を遂行することができる。しかし、Ｆ
ＢＵＳアドレスのｂｉｔ［２］は常にアドレスのみをス
タートするために、ゼロである。このビットは下記のよ
うにスターティングアドレスを表わす３個ビットの中の
１つである、ＳＤＲＡＭアドレスのｂｉｔ［０］にマッ
ピングされる。 Ｆａｄｄｒ［４：２］ 記入シーケンス（ＷＲＡＰ＝８） ０００ ０−１−２−３−４−５−６−７ ０１０ ２−３−４−５−６−７−０−１ １００ ４−５−６−７−０−１−２−３ １１０ ６−７−０−１−２−３−４−５ これらは全部偶数のスターティングアドレスであり、Ｍ
ＣＵによって支援されるシーケンスである。すべての読
出動作は３２バイトを仮定し、スタートアドレスは（０
００）＝ｒｎａ［２：０］＝Ｆａｄｄｒ［４：２］であ
る。
【００９３】６．３．４ メモリコントローラー状態マ
シン ＭＳＰメモリコントローラーは、１つのマスタコントロ
ーラー状態マシンを有する。この状態マシンは、ＳＤＲ
ＡＭ制御信号のためのすべてのタイミング（ＲＡＳ／Ｃ
ＡＳ／ＷＥ／ＣＳ／ＤＱＭ）を発生させる役割を担う。
状態マシンは、常にエントリー０にある有効エントリー
のために、リクエストＦＩＦＯをモニタする。一応、有
効ビットが検出されると、状態マシンはＳＤＲＡＭシー
ケンス開始をキックオフする。また、ＲＡＳプリチャー
ジが必要であるか否かを判断するために、ページ比較器
からＰａｇｅ＿ｈｉｔ信号をモニタする。ＲＡＳプロチ
ャージは、現在のアクチブ／開放バンク上で遂行され
る。マニュアルプリチャージシーケンスは、ゼロの状態
を活性化させるために、ＣＳ、ＲＡＳ、ＷＥとＭＡ［１
１］を表示することを含む。内部バンク選択ビットＭＡ
［１１］は、プリチャージするためのバンクを選択する
ことに使用される。読出の場合：プリチャージコマンド
は、データ衝突を避けるために、データがＳＤＲＡＭか
ら受信されてから表示される。記入の場合、プリチャー
ジは最後のビットのデータがメモリに記入されてから発
行される。一応プリチャージコマンドが完了されると、
特定バンクは次のメモリ動作のためにアイドル(idle)状
態となる。ＳＤＲＡＭスぺックによると、プリチャージ
コマンドは、ｔＲＡＳ(min)（ここでは６０ｎｓ）が満
足されてから何時でも発生できる。しかし、現在４のラ
ップ(wrap)の長さによって、メモリコントローラー状態
マシンは、データがメモリに読出／記入されてからプリ
チャージコマンドを発生させる。次は、ＭＳＰメモリコ
ントローラーと共に使用されるＳＤＲＡＭパラメータを
示す。
【００９４】
【表３１】
【００９５】＊ｔＲＡＳは、同期ＤＲＡＭの６０ｎｓ列
アクセスタイムを実現させるために、５サイクルで使用
され得る。メモリコントローラータイミング図を参照す
ること。 ６．３．４．１ 状態マシンダイアグラム 図４７はＳＤＲＡＭメモリコントローラーＲＡＳ／ＣＡ
Ｓ状態マシンダイアグラムを示す。 ６．４ メモリコントローラーリフレッシュ 同期ＤＲＡＭは、それぞれの貯蔵セルにあるデータを維
持するために毎３２ ｍｓ（１５．６ｕｓ）毎にリフレッシュされる必要があ
る。同期ＤＲＡＭはまた、２個モードのリフレッシュ：
自動リフレッシュとセルフリフレッシュとを支援する。
【００９６】６．４．１ ＳＤＲＡＭ自動リフレッシュ 標準の自動リフレッシュを使用し、２個の内部バンクが
内部カウンタにより交番的にリフレッシュされる。行(r
ow)の数が４０９６であるので、自動リフレッシュはＤ
ＲＡＭ全体をリフレッシュするために、２０４８自動リ
フレッシュサイクルを必要とする。自動リフレッシュコ
マンドは、ＣＫＥとＷＥがハイで、ＣＳ、ＲＡＳ＆ＣＡ
Ｓがローであることを表示することにより発生される。
このコマンドは、２個のバンクがアイドル状態にある場
合のみに表示される。自動リフレッシュを終了すること
に必要な時間は、 ｔＲＣ(min)／サイクル時間＝100ｎｓ(spec)/12.5ns＝
８サイクル(80MHz) ６．４．２ ＳＤＲＡＭセルフリフレッシュ セルフリフレッシュは、三星のＳＤＲＡＭに使用される
さらに別のモードである。これは一般的にデータ維持及
び低電力動作のために好ましいリフレッシュモードであ
る。ここでＳＤＲＡＭは、内部クロックとＣＫＥを除い
たすべての入力バッファをディスエーブルさせる。Ｃ
Ｓ、ＲＡＳ、ＣＡＳとＣＫＥがローでＷＥがハイの場
合、セルフリフレッシュモードに入る。セルフリフレッ
シュモードは、ＳＤＲＡＭクロックのシュッティングと
ＣＫＥ信号を用いた再試みを要求するので、ＭＳＰメモ
リコントローラーは、このリフレッシュモードを使用し
ない。 ６．４．３ マニュアルリフレッシュ このリフレッシュモードは、状態マシン／カウンタ設計
を要求する。カウンタは１５．６ｕｓ毎にタイムアウト
され、メモリコントローラーロジックでリフレッシュス
トローブを表示する。次に、メモリコントローラーは、
現在のリフレッシュを終了し、すぐＳＤＲＡＭリフレッ
シュサイクルを初期化させる。このサイクルは、アイド
ル状態における制限を持たず、全く自動リフレッシュサ
イクルと類似している。
【００９７】６．５ データコントローラー（ＤＣ） メモリコントローラーでデータコントローラーセクショ
ンは、主にプロセッサからデータを記入するか、または
ＳＤＲＡＭからデータを読み出すためのデータキューと
して提供される。このコントローラーはまた、すべての
部分的な記入時（バイト記入）のための記入併合ロジッ
クを有する。部分的な記入はまず、ＤＲＡＭ読出をキッ
クオフした後データを併合し、最後に完全に修正された
ワードをメモリに更に記入する。従って、部分的な記入
シーケンス次の任意のリクエストは性能ヒットを取らな
ければならない。 ６．５．１ データコントローラーブロック図は図４８
の図示のとおりである。
【００９８】６．６ ピン説明 このコントローラーは、次のパッケージピンを提供す
る。 ＊ＲＡＳ＿Ｉ：出力ピン（アクチブロー）。これはＭＡ
［１１：０］からの行アドレスを、選択されたＤＲＡＭ
バンクの内部行アドレスバッファにラッチするための行
アドレスストローブである。 ＊ＣＡＳ＿Ｉ：出力ピン（アクチブロー）。これはＭＡ
［１１：０］からの列アドレスを、選択されたＤＲＡＭ
バンクの内部列アドレスバッファにラッチするための、
列アドレスストローブである。 ＊ＷＥ＿Ｉ：出力ピン（記入時アクチブロー）。ＤＲＡ
Ｍの記入イネーブル入力ピンを駆動するためのものであ
る。 ＊ＭＡ［１１：０］：出力ピン。ＤＲＡＭに対する多重
化された行及び列アドレス信号。 ＊ＤＱＭ：出力ピン。クロック及び出力をマスクした
後、ＳＤＲＡＭデータ出力をハイインピーダンスにす
る。（このピンは同期ＤＲＡＭインターフェースに対し
てのみ使用する。） ＊ＣＳ＿Ｉ：出力ピン（アクチブロー）。選択されたＳ
ＤＲＡＭ動作のためにディスエーブルまたはイネーブル
される。（このピンは同期ＤＲＡＭインターフェースに
対してのみ使用する。） ＊ＣＬＫ：出力ピン。これは同期ＤＲＡＭに対するクロ
ック出力ピンであって、ＳＤＲＡＭのみで使用され、Ｍ
ＳＰのシステムクロックと同じ位相を有する。
【００９９】６．７ メモリコントローラータイミング
図は、図４９から図５１の図示のとおりである。図４９
に関連した事項は下記のとおりである。 −三星のＳＤＲＡＭに仮定 −８０ＭＨｚで動作するメモリとシステム。 −１個または２個の外部ＳＤＲＡＭ（１Ｍ×１６）。 −メモリからラインをフェッチするための４／８プログ
ラマブルラップの長さ。 −ｔＲＣＤ＝３。 −ｔＣＡＳ＝３。 −内部遅延＝２クロック。 −メモリ待ち時間＝８サイクル（８×１２．５＝１００
ｎｓ）． −メモリからのシステムデータは、仲裁（読出データ）
のために２個サイクルほど遅延する。
【０１００】６．８ プログラマブルモデル プログラマー側面で、メモリコントローラーに関連した
制御レジスタは、下記のとおりである。 ６．８．１ ＳＤＲＡＭリセットレジスタ（Ｒ／Ｗ） このレジスタは、それぞれのシステムリセット後でリセ
ットされる。これはＳＤＲＡＭパワーオンシーケンスを
始めるｒｅｓｅｔ＿ｓｄｒａｍ信号を伝達する１ビット
レジスタである。システムリセット時にこのレジスタは
１に設定される。ＳＤＲＡＭを動作させるために、ソフ
トウェアによりこのレジスタをクリアーさせなければな
らない。ｂｉｔ０はシステムリセットで設定され、ＳＤ
ＲＡＭを動作させるためにクリアーされる。 プログラミングアドレス： Ｆａｄｄｒ［３１：２０］＝１２’ｈ０１０ Ｆａｄｄｒ［３：０］＝４’ｂ１０１１ ６．８．２ ＳＤＲＡＭバーストタイプレジスタ（Ｒ／
Ｗ） このレジスタは、ＳＤＲＡＭバーストタイプをプログラ
ムする。これは順次的なバーストタイプに対しゼロにプ
ログラムされる１ビットレジスタである。 プログラミングアドレス： Ｆａｄｄｒ［３１：２０］＝１２’ｈ０１０ Ｆａｄｄｒ［３：０］＝４’ｂ１０１０ ｂｉｔ０はシステムリセットとともにリセットされ、Ｓ
ＤＲＡＭを動作させるためにクリアーされる。 ６．８．３ ＳＤＲＡＭリフレッシュレジスタ（Ｒ／
Ｗ） このレジスタは、ＳＤＲＡＭリフレッシュ値をプログラ
ムする。これはＦＢＵＳを通してプログラムされる１２
ビットレジスタである。 プログラミングアドレス： Ｆａｄｄｒ［３１：２０］＝１２’ｈ０１０ Ｆａｄｄｒ［３：０］＝４’ｂ１００１ ｂｉｔ１１−０はシステムリセットとともにリセットさ
れ、４Ｅ０のリフレッシュ値にプログラムされる。 ６．８．４ ＳＤＲＡＭ ＲＡＳプリチャージ（ｔＲＰ）
レジスタ（Ｒ／Ｗ） このレジスタはＳＤＲＡＭ ＲＡＳプリチャージ値をプ
ログラムする。これはＦＢＵＳを通してプログラムされ
る３ビットレジスタである。 プログラミングアドレス： Ｆａｄｄｒ［３１：２０］＝１２’ｈ０１０ Ｆａｄｄｒ［３：０］＝４’ｂ１０００ ｂｉｔ２−０はシステムリセットとともにリセットさ
れ、１または２または３にプログラムされる。 ６．８．５ ＳＤＲＡＭ ＣＡＳ待ち時間（ｔＣＡＣ）レ
ジスタ（Ｒ／Ｗ） このレジスタはＳＤＲＡＭ ＣＡＳ待ち時間をプログラ
ムする。これはＦＢＵＳを通してプログラムされる３ビ
ットレジスタである。 プログラミングアドレス： Ｆａｄｄｒ［３１：２０］＝１２’ｈ０１０ Ｆａｄｄｒ［３：０］＝４’ｂ００１１ ｂｉｔ２−０は、システムリセットとともにリセットさ
れ、１または２または３にプログラムされる。 ６．８．６ ＳＤＲＡＭ ＲＡＳ ＣＡＳ待ち時間（ｔＲ
ＣＤ）レジスタ（Ｒ／Ｗ） このレジスタはＳＤＲＡＭ ＲＣＤ待ち時間をプログラ
ムする。これはＦＢＵＳを通してプログラムされる３ビ
ットレジスタである。 プログラミングアドレス： Ｆａｄｄｒ［３１：２０］＝１２’ｈ０１０ Ｆａｄｄｒ［３：０］＝４’ｂ００１０ ｂｉｔ２−０は、システムリセットとともにリセットさ
れ、１または２または３にプログラムされる。 ６．８．７ ＳＤＲＡＭ ＷＲＡＰ ＬＥＮＧＴＨレジス
タ（Ｒ／Ｗ） このレジスタはデータに対するＳＤＲＡＭのラップ長さ
をプログラムする。これはＦＢＵＳを通してプログラム
される３ビットレジスタである。 プログラミングアドレス： Ｆａｄｄｒ［３１：２０］＝１２’ｈ０１０ Ｆａｄｄｒ［３：０］＝４’ｂ０００１ ｂｉｔ２−０は、システムリセットとともにリセットさ
れ、１、２、４、または８の中にいずれかにプログラム
される。 ６．８．８ ＳＤＲＡＭ ＮＯＰ ＴＩＭＥレジスタ（Ｒ
／Ｗ） このレジスタはパワーオンシーケンスのためのＳＤＲＡ
ＭのＮＯＰ時間をプログラムする。これはＦＢＵＳを通
してプログラムされる１６ビットレジスタである。 プログラミングアドレス： Ｆａｄｄｒ［３１：２０］＝１２’ｈ０１０ Ｆａｄｄｒ［３：０］＝４’ｂ００００ ｂｉｔ１５−０はシステムリセットとともにリセットさ
れ、クロック周波数によって２００ｕｓにプログラムさ
れる。
【０１０１】第 ７ 章 ＡＳＩＣインターフェース 本章ではＡＳＩＣインターフェースユニットの仕様を説
明した。 ７．１ 概要 ＡＳＩＣインターフェースユニット（図５２参照）は、
１つのプログラマブル３２ビットＤＭＡ、多数個のＦＩ
ＦＯと制御ブロックを有する。ＡＳＩＣインターフェー
スブロックは、８０ＭＨｚで動作するメインシステムバ
ス（ＦＢＵＳ）と、ＭＳＰ、ＡＤ１８４３（オーディ
オ、電話）、ＫＳ０１２２（ビデオキャプチャ）、ＫＳ
０１１９とＶＧＡをインターフェースするＣＯＤＥＣイ
ンターフェースブロックをインターフェースする。現在
の仮定は、任意の同期化問題を避けるために、すべての
ＣＯＤＥＣインターフェースとＤＭＡコントローラーを
完全なＦＢＵＳ速度で動作させることである。カストマ
ＡＳＩＣブロックは、３個の主要セクション：ＦＢＵＳ
マスタ／スレーブインターフェース、ＭＳＰ８−チャン
ネルＤＭＡコントローラーと実際のＣＯＤＥＣとを有す
る。データはＦＢＵＳからＣＯＤＥＣに伝達されるか、
またはＣＯＤＥＣからＦＢＵＳに伝達される。しかし、
アドレスはただＤＭＡコントローラーのみから発生され
る。そうすると、このアドレスはＦＢＵＳインターフェ
ースロジックでマッピングされたＦＢＵＳである可能性
もある。他のＦＢＵＳノードからのすべての記入は、た
だＣＯＤＥＣセクションにあるレジスタのみをプログラ
ムする。他のすべてのトラヒックでは、サイズ及びＩＤ
情報を有する応信を読み出さなければならない。ＦＢＵ
Ｓ仕様を参照すること。次は、ＡＳＩＣインターフェー
スユニットに対する特徴である。 ＊３２ビット基本ＤＭＡ機能を支援（各コーデックに対
し、８個のチャンネル−−１個のチャンネル）。 ＊２個の４ディープ×６４ビットデータＦＩＦＯ。 ＊１個の１ディープ×５２ビットリクエストＦＩＦＯ。 ＊１個の２ディープ×５２ビット応信ＦＩＦＯ。 ＊ＦＢＵＳとＣＯＤＥＣインターフェースブロックのた
めのマスタ／スレーブを支援。 ＊動作周波数：８０ＭＨｚまで。 ＊メモリに対するＩＯ、ＩＯに対するメモリ間のアクセ
ス支援。 ＊ＫＳ０１１９用に使用されるチャンネル０のための最
上位優先順位支援。 ＊ＫＳ０１１９に対して高性能を実現するために特殊ア
ドレスバス支援。 このカストマインターフェースロジックは、３個の相互
に異なるＣＯＤＥＣを支援する。 ＊オーディオ及び電話ＣＯＤＥＣ（ＡＤ１８４３）。こ
のＣＯＤＥＣはＤＭＡコントローラーと通信する両方向
６４ビットデータバスを有する。（チャンネル４→ＤＡ
Ｃ１、チャンネル５→ＤＡＣ２、チャンネル６→ＡＤＣ
左側、チャンネル７→ＡＤＣ右側） ＊ビデオキャプチャＣＯＤＥＣ（ＫＳ０１２２）。この
ＣＯＤＥＣは両方向６４ビットデータバスを有し、ＤＭ
Ａ（チャンネル２）に対してＭ→ＩＯ、ＩＯ→Ｍリクエ
ストを初期化することができる。 ＊ビデオ バックエンド(backend)ＣＯＤＥＣ（ＫＳ０１
１９）。このＣＯＤＥＣはメモリコントローラーからデ
ータを直接に受信する（チャンネル０）。
【０１０２】ＡＳＩＣインターフェースブロック ７．２ 直接メモリアクセス（ＤＭＡ）コントローラー ＤＭＡコントローラーは、アドレス発生及び解釈のため
に使用されるレジスタを有する。このＤＭＡコントロー
ラーは、８個の独立的なチャンネルを有する。各チャン
ネルは、現在のアドレスレジスタと停止アドレスレジス
タとを有する。開始及び停止アドレスレジスタは、構成
ブロックを通して先にプログラムされる。現在のアドレ
スレジスタは、８個のＣＯＤＥＣの中のいずれか１つか
らＤＭＡリクエストが発生する時ごとにロードされる。
一応、ＦＢＵＳがアクセスを承認すると、このＤＭＡア
ドレスは、現在アドレスが停止アドレスレジスタとマッ
チされるまで、サイクルごとに増加する。その時点で、
ＤＭＡコントローラーが信号“ＥＯＰ(End Of Proces
s)”を発生する。この信号はプロセスでインタラプトを
誘発する。８個のすべてのＤＭＡチャンネルは、マルチ
プレクサーとアドレス比較ブロックを制御する共通の仲
裁ユニットを有する。このＤＭＡコントローラーは、Ｉ
Ｏメモリ、メモリとＩＯ、メモリとメモリ間のアクセス
を支援する。ＣＯＤＥＣがＤＭＡと通信しようとする時
ごとに、ＣＯＤＥＣはＤＭＡ＿ＲＥＱ信号を表示し、Ｄ
ＭＡからＤＭＡ認知信号の“ＤＡＣＫ”を待つ。一応、
認知されるとＣＯＤＥＣはＭ−ＩＯ信号とデータとを駆
動する。ＤＭＡコントローラーは承認されたＤＡＣＫに
よって、適切なチャンネルを選択する。ブロック図を参
照すること。
【０１０３】７．３ ＤＭＡレジスタ説明 ７．３．１ 現在アドレスレジスタ 各チャンネルは、すべてのアドレスが８バイトに配列さ
れることを要求する、２９ビット現在アドレスレジスタ
（ｂｉｔｓ＜３１：３＞）を有する。事実上、このレジ
スタは２９ビットカウンタである。このレジスタはＡＲ
Ｍ７によって読み出され、初期値はＦＢＵＳを通してＡ
ＲＭ７からロードされる。このアドレスはデータ伝送サ
イズに基づいて増加される。現在アドレスレジスタにあ
るアドレスは、マルチプレクサーを通してＦＢＵＳ上の
アドレスをロードするために、アドレス発生ブロックに
伝送される。現在アドレスレジスタは、アイドル状態で
はアドレス値をホールドさせる。 ７．３．２ 停止アドレスレジスタ 各チャンネルは、すべてのアドレスは８バイトに配列さ
れることを要求する、２９ビット停止アドレスレジスタ
（ｂｉｔｓ＜３１：３＞）を有する。このレジスタに
は、ＦＢＵＳを通してＡＲＭ７により記入される。この
値は、比較ブロックで現在アドレスと比較されることに
使用される。もし現在アドレスが停止アドレスと一致す
ると、ＤＭＡコントローラーは、各チャンネルに対して
“ＥＯＰ”信号を発生させる。 ７．３．３ ステータスレジスタ このレジスタは、各チャンネルが停止アドレスに到達し
か否かを表わす情報を貯蔵する。Ｂｉｔｓ＜７：０＞
は、どのチャンネルが停止アドレスに到達したかを規定
し、ＡＲＭ７がＣＣＵを通して現在アドレスレジスタを
初期化した時にリセットされる。このレジスタはＡＲＭ
７により読み出され、ＡＲＭ７はこのレジスタを記入す
ることができない。 ７．３．４ 制御レジスタ このレジスタは、ＤＭＡコントローラーの動作に対する
情報を貯蔵する。Ｂｉｔｓ＜７：０＞は、どのＤＭＡチ
ャンネルが動作のためにイネーブルされたかを規定す
る。このビットは当該チャンネルが停止アドレスに到達
する時ごとにリセットされ、ＡＲＭ７は動作を再開始す
るためにこのビットを設定する。任意のチャンネルイネ
ーブルビットが“０”の場合、ＤＭＡは例えＣＯＤＥＣ
がＤＭＡにＤＭＡ＿ＲＥＱを送るとしても、当該ＣＯＤ
ＥＣにＤＭＡ＿ＡＣＫを送らない。Ｂｉｔｓ＜１９：１
６＞は、ＤＭＡチャンネルの中のいずれか１対が、ダブ
ル−バッファとして動作するために共に連結されている
かを規定する。例えば、チャンネル０とチャンネル１が
ダブル−バッファとして連結されている場合、チャンネ
ル０の現在アドレスが停止アドレスに到達した場合、Ｄ
ＭＡコントローラーは自動的にチャンネル１を切り換
え、チャンネル１の現在アドレスが停止アドレスに到達
した場合、ＤＭＡコントローラーは自動的にチャンネル
０を切り換える。Ｂｉｔ＜２８：２１＞は、各チャンネ
ルの読出／記入モードに関連した情報を貯蔵する。もし
このビットの中の任意のビットがＡＲＭ７によって
“１”に設定されると、該当チャンネルは読出動作のた
めに使用され、残りのチャンネルは記入動作のために使
用される。Ｂｉｔ＜３１＞は、ＤＭＡがＥＯＰ信号をイ
ンタラプトコントローラーに送ったか否かを規定する。
もしこのビットが“０”であれば、ＤＭＡは任意のチャ
ンネルが停止アドレスに到達しても、ＥＯＰを送らな
い。
【０１０４】７．３．５ マスクレジスタ 制御レジスタにある各ビットは、マスクレジスタにある
マスクビットと連結されている。マスクビットが“０”
であれば、制御レジスタにある該当ビットがアップデー
トされることを防止する。初期には、このレジスタ＜３
１：０＞は、ＦＦＦＦＦＦＦＦ(hex)に設定される。 ７．３．６ プログラミング 開始及び停止アドレスは、ＦＢＵＳを通してＡＲＭ７に
よりプログラムされる。ＦＢＵＳマッピング値は下記の
とおりである。 ＣＣＵ→００４０＿００００−００７Ｆ＿ＦＦＦＦ、 ＭＣＵ→００８０＿００００−０４７Ｆ＿ＦＦＦＦ、 ＰＣＩ→０８００＿００００−ＦＦＦＦ＿ＦＦＦＦ。 アドレスプログラミングにおいて、Ａｄｄｒｅｓｓ［２
６：０］は表に基づいて設定される。
【０１０５】ＤＭＡレジスタアドレスマップ
【表３２】
【０１０６】
【表３３】
【０１０７】制御レジスタのエンコーディング
【表３４】
【０１０８】７．４ ＣＯＤＥＣ初期化 カストマＡＳＩＣユニットは、各ＣＯＤＥＣの初期化を
支援する。実質的には、ＡＲＭ７がカストマＡＳＩＣユ
ニットを通してＣＯＤＥＣ初期化を担当する。 カス
トマＡＳＩＣユニットは、各ＣＯＤＥＣに対するリクエ
スト信号を発生させるためのアドレスデコーダーを有し
ている。カストマＡＳＩＣユニットは、任意のＣＯＤＥ
Ｃと通信しようとする時ごとに、ＣＯＤＥＣにリクエス
ト信号を送り、ＣＯＤＥＣからの認知信号を待つ。認知
信号を受信してから、カストマＡＳＩＣユニットは、デ
ータとアドレスとをＣＯＤＥＣに送る。ＡＲＭ７がＣＣ
Ｕを通して、任意のＣＯＤＥＣにある構成データを読も
うとする場合、カストマＡＳＩＣユニットは、アドレス
をＣＯＤＥＣに送る。カストマＡＳＩＣユニットは、Ｃ
ＯＤＥＣからのデータを受信すると、トランザクション
ＩＸをＣＣＵに返還する。この時点で、構成データが
ＣＣＵを通してＡＲＭ７に伝送される。
【０１０９】
【表３５】
【０１１０】図５３は、カストマＡＳＩＣ回路網を示し
たものである。 ４．Ｉ／Ｏピン定義
【０１１１】カストマＡＳＩＣユニットに対するＩ／Ｏ
ピン定義
【表３６】
【０１１２】第 ８ 章 ＡＤ１８４３ ＣＯＤＥＣインタ
ーフェース ８．１ 本章はＡＤ１８４３ ＣＯＤＥＣインターフェースに関
する説明である。 ８．２ 概要 ＡＤ１８４３ ＣＯＤＥＣインターフェースブロック
は、ＡＤ１８４３シリアルバーストＭＳＰ ＤＭＡモジ
ュール間のインターフェースのためのものである。ＡＤ
１８４３はシリアルポートを通してデータ及び制御／ス
テータス情報を送信及び受信する。ＡＤ１８４３は、シ
リアルインターフェースを担当する４個のピン：ＳＤ
Ｉ、ＳＤＯ、ＳＣＬＫ、ＳＤＦＳを有する。ＳＤＩピン
は、ＡＤ１８４３に対するシリアルデータ入力のための
ものであり、ＳＤＯピンはＡＤ１８４３からのシリアル
データ出力のためのものである。ＳＣＬＫピンはシリア
ルインターフェースクロックのためのものである。ＡＤ
１８４３内部と外部の通信において、データビットはＳ
ＣＬＫの上昇エッジ以降に伝送され、ＳＣＬＫの下降エ
ッジでサンプリングされることを要求する。ＳＤＦＳピ
ンはシリアルインターフェースフレーム同期のためのも
のである。ＡＤ１８４３ ＣＯＤＥＣインターフェース
は、マスタモードに基づいたものであって、これはＳＣ
ＬＫとＳＤＦＳ信号がＡＤ１８４３によって発生される
ことを意味する。省略時(default)ＳＣＬＫ周波数は、
１２．２８８ＭＨｚであり、１つのフレームサイクルは
４８ＫＨｚである。ＣＯＤＥＣインターフェースの基本
構造は、ＤＭＡに基づいたものである。ＡＤ１８４３イ
ンターフェースは、４個の相互に異なるＤＭＡチャンネ
ル：ＤＡＣ１も対するチャンネル４、ＤＡＣ２に対する
チャンネル５、ＡＤＣ左側に対するチャンネル６、ＡＤ
Ｃ右側に対するチャンネル７を指定する。ＤＭＡからま
たはＤＭＡへのチャンネル伝送サイズは、 １回当たり
６４ビットである。従って、ＤＭＡチャンネル４とチャ
ンネル５は、２個の相互に異なる３２ビットデータ（左
側のための１６ビットと右側のための１６ビット）を伝
送する。一方、ＤＭＡチャンネル６とチャンネル７は、
１回に４個の相互に異なる１６ビットデータをＣＯＤＥ
ＣインターフェースからＳＤＲＡＭに送る。ＤＡＣ１と
ＤＡＣ２インターフェースは、各チャンネルのフラグビ
ットが設定された時、データが有効であることを認識す
る。ＤＡＣ１とＤＡＣ２インターフェースは、フラグビ
ットをチェッキングしてからＤＭＡを要請する。フラグ
ビットがリセットされると、ＤＡＣ１とＤＡＣ２インタ
ーフェースは、ＤＭＡリクエストを発生させない。フラ
グビットの実際の動作は、ＤＭＡクロックによって制御
される。ＤＭＡブロックはフラグビットがリセットされ
ると、ＤＭＡ認知信号を発生させない。ＡＤＣ左側及び
右側のＦＩＦＯが満ちていなければ、ＤＭＡリクエスト
は発生されない。ソフトウェアはＡＤＣフラグレジスタ
をチェックし、データバスを通して残っているデータを
読み出さなければならない。データバスを通してこれら
のデータを読出してから、ＦＩＦＯは空くようになり、
ＦＩＦＯが満ちるとＤＭＡリクエストを発生させる。Ａ
Ｄ１８４３制御レジスタは、制御ワード入力の制御レジ
スタアドレスと共に読出／記入リクエストを伝送するこ
とによって、読出及び記入される。読出が要請される
と、アドレシングされた制御レジスタの内容は、次のフ
レームの間に伝送され、記入が要請されると、記入され
るデータはＡＤ１８４３スロット１に伝送されなければ
ならない。ＭＳＰの性能を向上させるために、プログラ
マーはＣＯＤＥＣの制御レジスタを読出または記入する
前に、制御フラグレジスタをチェックしなければならな
い。制御フラグレジスタのフラグビットが設定される
と、ＣＯＤＥＣレジスタの読出及び記入動作が可能であ
る。
【０１１３】８．３ ＤＭＡチャンネル指定 ＤＭＡチャンネル４ＤＡＣ１左側、右側 ＤＭＡチャンネル５ＤＡＣ２左側、右側 ＤＭＡチャンネル６ＡＤＣ左側 ＤＭＡチャンネル７ＡＤＣ右側 ８．４ ＤＭＡに対するデータフォーマット データサイズは６４ビットであり、下記のように構成さ
れる。
【０１１４】
【０１１５】８．５ 基本アドレス ０４Ｃ０＿４０００ ＤＡＣ１ ＢＡＳＥ ０４Ｃ０＿５０００ ＤＡＣ２ ＢＡＳＥ ０４Ｃ０＿６０００ ＡＤＣＬ ＢＡＳＥ（左側チャンネ
ル） ０４Ｃ０＿７０００ ＡＤＣＲ ＢＡＳＥ（右側チャンネ
ル） ８．６ レジスタマップ
【０１１６】
【表３７】
【０１１７】 ８．７ レジスタ定義 ８．７．１ 制御レジスタ記入データ入力 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 d15 d14 d13 d12 d11 d10 d9 d8 d7 d6 d5 d4 d3 d2 d1 d0 最上位ビット（ＭＳＢ）は、伝送された最初のデータ入力ビットである。 ８．７．２ 制御ワード入力 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 r/w ia4 ia3 ia2 ia1 ia0 ｒ／ｗ 読出／記入リクエスト。制御レジスタからの読出または制御レ ジスタへの記入がフレームごとに発生される。“１”に設定したことは、制御レ ジスタ読出を示す反面、このビットを“０”にリセットさせることは、制御レジ スタ記入を示す。 ｉａ４：０ 読出または記入のための制御アドレスレジスタ ８．７．３ 制御レジスタデータ出力 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 d15 d14 d13 d12 d11 d10 d9 d8 d7 d6 d5 d3 d3 d2 d1 d0 以前フレームでアドッレシングされた制御レジスタの内容 ８．７．４ ＡＤＣフラグレジスタ 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 r4v r3v r2v r1v 14v 13v 12v 11v ｒ４ｖ−ｒ１ｖ 有効ＡＤＣ右側データがバッファにある。バッファにあ るどのデータが有効であるかを指示する。 １４ｖ−１１ｖ 有効ＡＤＣ左側データがバッファにある。バッファにあ るどのデータが有効であるかを指示する。 ８．７．５ ＡＤＣ左側の第１番目のデータ 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 d15 d14 d13 d12 d11 d10 d9 d8 d7 d6 d5 d3 d3 d2 d1 d0 バッファにあるＡＤＣ左側の第１番目のデータ ８．７．６ ＡＤＣ左側の第２番目のデータ 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 d15 d14 d13 d12 d11 d10 d9 d8 d7 d6 d5 d3 d3 d2 d1 d0 バッファにあるＡＤＣ左側の第２番目のデータ ８．７．７ ＡＤＣ左側の第３番目のデータ 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 d15 d14 d13 d12 d11 d10 d9 d8 d7 d6 d5 d3 d3 d2 d1 d0 バッファにあるＡＤＣ左側の第３番目のデータ ８．７．８ ＡＤＣ左側の第４番目のデータ 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 d15 d14 d13 d12 d11 d10 d9 d8 d7 d6 d5 d3 d3 d2 d1 d0 バッファにあるＡＤＣ左側の第４番目のデータ ８．７．９ 制御フラグレジスタ 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 wf1 rf1 ｗｆ１ 制御レジスタ記入フラグ。設定されるとＣＯＤＥＣは制御レジス タデータを受信する準備をする。 ｒｆ１ 制御レジスタ読出フラグ。設定されるとＣＯＤＥＣは制御レジス タデータを伝送する準備をする。
【０１１８】第 ９ 章 ビデオコーデック ９．１ 概要 ビデオコーデックロジックは、評価(evaluation)ボード
上のＫＳ０１１９とＫＳ０１２２チップに対しインター
フェースし、ＭＳＰチップにあるＤＭＡモジュールに対
してインターフェースする。ＫＳ０１１９ＣＯＤＥＣは
またスクリーンリフレッシュ動作を提供する。この動作
のために、ＭＣＵモジュールに対する直接的なデータ経
路は、図５４のように具現される。 ９．２ 上位モジュール定義 上位のモジュールは、図５５でのような３個のサブモジ
ュールを有する。 −ＫＳ０１１９スクリーンリフレッシュモジュール −ＫＳ０１２２ビデオデータキャプチャモジュール −ＫＳ０１１９及びＫＳ０１２２チップ構成レジスタを
アクセスする、３−ワイヤーシリアルホストインターフ
ェースとモジュール。 ９．３ ＤＭＡチャンネル指定 ＤＭＡ ＣＨ０ ＫＳ０１１９ＣＯＤＥＣ ＤＭＡ ＣＨ１ 予約 ＤＭＡ ＣＨ２ ＫＳ０１２２ＣＯＤＥＣ ＤＭＡ ＣＨ３ 予約 ＤＭＡ ＣＨ４ ＡＤ１８４３オーディオＣＯＤＥＣ ＤＭＡ ＣＨ５ ＡＤ１８４３オーディオＣＯＤＥＣ ＤＭＡ ＣＨ６ ＡＤ１８４３オーディオＣＯＤＥＣ ＤＭＡ ＣＨ７ ＡＤ１８４３オーディオＣＯＤＥＣ ＤＭＡ ＣＨ８ 予約 ＤＭＡ ＣＨ９ 予約 ９．４． ３−ワイヤーホストインターフェースモジュ
ール このモジュールは、チップ内部のすべてのレジスタが、
シリアルインターフェースを通してアクセスされるＫＳ
０１１９とＫＳ０１２２チップに対してインターフェー
スする。３ワイヤーシリアルインターフェースモジュー
ルは、これらのチップに通信プロトコルの機能を支援
し、ＫＳ０１１９とＫＳ０１２２インターフェースロジ
ックのためのレジスタを含む。図３を参照すること。 ９．５ ＥＰＲＯＭインターフェース ＫＳ０１１９ ＩＯピンは、システムがリセットされた
後、直ちにプログラムデータをロードすることに使用さ
れ、ＭＳＰ−１ＥＸブート初期化の一部の、外部ＥＰＲ
ＯＭに対するインターフェースとして使用される。より
詳細なことはピン指定を参照すること。ＥＰＲＯＭはＣ
０ ０００ＨからＤＦ ＦＦＦＨまでのアドレスでマッピ
ングされたメモリである。 ９．６ ＫＳ０１１９レジスタ説明 ＫＳ０１１９は０４Ｂ０ ００００と同一な基本アドレ
スＣＯＤＥＣ＿ＲＥＱ０を有し、これは０４ＢＦ ＦＦ
ＦＦまで拡張される。 ９．６．１ ＫＳ０１１９レジスタアドレスマップ ＫＳ０１１９レジスタアドレスマップ
【０１１９】
【表３８】
【０１２０】９．６．２ フレームサイズレジスタ このレジスタは、図５７の図示のとおり、ＣＯＤＥＣチ
ップに伝送されるフレームサイズを制御し、最小フレー
ムの長さは、３バイトである。 ９．６．３ チップＩＤレジスタ このレジスタはＣＯＤＥＣチップＩＤ値を貯蔵するが、
ＫＳ０１１９記入に対しては０３Ｈ、ＫＳ０１１９読出
のためには８３Ｈを貯蔵する。 ９．６．４ 制御／データレジスタ このレジスタは、次に伝送されるバイトが、レジスタイ
ンデックスまたはデータバイトであるという事実を、Ｃ
ＯＤＥＣチップＫＳ０１１９に伝える。ＫＳ０１１９に
対し、０８Ｈは次のバイトがインデックスであること
を、０９Ｈは次のバイトがデータであることを表わす。 ９．６．５ インデックス／データ０レジスタ このレジスタは、その以前のバイトに伝送された値によ
って、ＣＯＤＥＣチップ構成レジスタに対するインデッ
クス値または、データ０バイトを貯蔵する。プログラミ
ング参照部の通信プロトコルを参照すること。 ９．６．６ データ１レジスタこのレジスタは、ＣＯＤ
ＥＣレジスタＩｎｄｅｘ＋１に記入されるデータを 貯蔵する。 ９．６．７ データ２レジスタ このレジスタは、ＣＯＤＥＣレジスタＩｎｄｅｘ＋２に
記入されるデータを貯蔵する。 ９．６．８ データ３レジスタ このレジスタは、ＣＯＤＥＣレジスタＩｎｄｅｘ＋３に
記入されるデータを貯蔵する。 ９．６．９ ＫＳ０１１９ロジック制御レジスタ ＫＳ０１１９制御レジスタに対するビット指定は、図５
８の図示のとおりである。 ９．６．１０ ＨＳ及びＶＳ極性 このレジスタは、水平同期と垂直同期信号の極性を定義
する。０値はアクチブローに定義される一方、１値はア
クチブハイに定義される。ビット指定は下記のとおりで
ある。 Ｂｉｔ＜０＞：ＶＳ極性 Ｂｉｔ＜１＞：ＨＳ極性 ９．６．１１ ＨＳオフセット アクチブ信号は、このオフセット値以降に発生され、こ
のオフセット値は００Ｈに定義される。 ９．６．１２ ＶＳオフセット アクチブ信号は、このオフセット値以降に発生され、こ
のオフセット値は００Ｈに定義される。 ９．６．１３ ステータスレジスタは図５９の図示のと
おりである。 ９．６．１４ 読出データシリアルインターフェースレ
ジスタ このレジスタは、読出フラグがビジー(busy)状態から準
備(ready)状態への遷移を表してから、シリアルポート
からの有効データを貯蔵する。 ９．６．１５ 読出ＰＲＯＭデータレジスタ このレジスタはＰＲＯＭフラグが準備状態の場合、有効
データを貯蔵する。 ９．６．１６ プログラミングレ参照 ９．６．１６．１ 構成及び初期化 ビデオディスプレーハードウェアは、２種類のモードす
なわち、ＶＧＡオーバーレーモードとＶＧＡエミュレー
ションモードに動作するように製作される。このモード
動作は、ロジック制御レジスタにあるビットを設定する
ことにより制御される。 ＭＳＳＥＬ：ＶＧＡオーバーレーモードの場合０、ＶＧ
Ａエミュレーションモードの場合１。 ＶＧＡオーバーレーモードでは、ＰＣシステム上にＶＧ
Ａカードの存在が要求される。 −モニタケーブルは、ＭＳＰカードに連結される。 −支援されるＶＧＡ解像度は８００×６００までであ
る。 ディスプレーバッファは、ＶＧＡセッティングと同じサ
イズであることが要求される。
【０１２１】ソフトウェアによりＶＧＡフレームバッフ
ァで、カラーキー四角領域が満たされるビデオウインド
ーを設定するために、ビデオデータはＭＳＰ ＳＤＲＡ
ＭでＶＧＡフレームバッファにある四角領域と同一サイ
ズと位置の四角領域に記入されなければならない。図６
０を参照すること。ＫＳ０１１９チップはカラーキーを
認識し、ＶＧＡ入力ポートをビデオ入力ポートに切り換
える。ソフトウェアによりＤＭＡチャンネル０スタート
アドレスを、ＳＤＲＡＭビデオ出力バッファ上位の左側
に設定し、ＤＭＡレコードの長さは、ＶＧＡカードに設
定された解像度とビデオデータで使用された画素当りの
ビット（４：２：２＝画素当り１６ビット）によって設
定される。 ９．６．１６．２ ＫＳ０１１９に対するシリアルプロ
トコル３−ワイヤーイ ンターフ
ェース ＫＳ０１１９チップにある構成レジスタを設定する場
合、プロトコルは下記のとおりである。 −周辺チップに伝送されるためには、最少に２個のフレ
ームが必要である。 −第１番目のフレームは、構成レジスタのインデックス
を設定するためのものである。 −第２番目のフレームは、データ（レジスタの内容）の
読出または記入のためのものである。 ソフトウェアによりフレームサイズレジスタを適切な長
さで設定し、シリアルアクセスビットを１に設定する。
そうすると、フレームサイズレジスタを変更する前、フ
レームに必要なすべてのバイトをソフトウェアによりロ
ードし、ＣＯＤＥＣインターフェースロジックは、フレ
ームシリアル化が開始される前、すべてのバイトがロー
ドされる時まで待つ。第１番目に伝送されるフレーム
は、インデックスを設定するためのもので、フレームサ
イズは３である。図６１を参照すること。
【０１２２】第２番目のフレームは、レジスタを設定す
るためのもので、フレームサイズは３である。各データ
バイトの以降、チップはインデックスを１ずつ自動に増
加させ、これは複数バイトのデータを４個データバイト
まで支援するＣＯＤＥＣインターフェースロジックに伝
送することによって、連続的なレジスタを設定すること
を可能にする。読出または記入動作が遂行された場合、
ソフトウェアにより読出動作時に、有効データのための
ステータスレジスタの読出及び記入フラグをチェックす
るか、次のフレームを伝送する前、記入フラグ＝準備(r
eady)であるかをチェックする。次の例は、ＫＳ０１１
９データシートを設定する段階を示している。２個のレ
ジスタが連続的なインデックスを有するので、この二バ
イトは単一フレームにロードされ得る。まず、インデッ
クスは下記のとおり設定されなければならない。 −８３Ｈ値（フレームサイズ＝３、シリアルアクセスビ
ット設定）を有するロードフレームサイズレジスタ（Ad
dress=04B0_0000H) −０３値を有するロードＩＤレジスタ（Address=04B0_0
001H) −ロードデータ／制御バイト：ＫＳ０１１９に、次のバ
イトがインデックスであることを知らせる０８Ｈ値（Ad
dress=04B0_0002H) −６Ｈ値を有するロードインデックスレジスタ（Addres
s=04B0_0003H) シリアルインターフェースは、フレームサイズレジスタ
にある内容の一致可否を検出しフレーム伝送を開始し、
ステータスレジスタにある記入フラグは、ビジー(busy)
状態に設定される。次のフレームを伝送する前、ソフト
ウェアによりステータスレジスタにあるフラグをチェッ
クする。フラグが準備状態であれば、ソフトウェアによ
り次のフレームのための値をロードすることができる。 ９．７ ＫＳ０１２２レジスタ説明 ＫＳ０１２２は０４Ｃ０ ２０００に該当する基本アド
レスを有し、これは０４２０ ２ＦＦＦまで拡張され
る。 ９．７．１ ＫＳ０１２２レジスタアドレスマップ
【０１２３】
【表３９】
【０１２４】９．７．２ フレームサイズレジスタ このレジスタは、図６２に定義されたように、ＣＯＤＥ
Ｃチップに伝送されるフレームサイズを制御し、最小フ
レームの長さは３バイトである。 ９．７．３ チップＩＤレジスタ このレジスタはＣＯＤＥＣチップＩＤ値を貯蔵するが、
ＫＳ０１２２記入に対しては０４Ｈ、ＫＳ０１２２読出
のためには８４Ｈを貯蔵する。 ９．７．４ 制御／データレジスタ このレジスタは、次に伝送されるバイトが、レジスタイ
ンデックスまたはデータバイトであるとの事実をＣＯＤ
ＥＣチップＫＳ０１２２に伝える。ＫＳ０１２２に対
し、００Ｈは次のバイトがインデックスであることを、
０１Ｈは次のバイトがデータであることを表わす。 ９．７．５ インデックス／データ０レジスタ このレジスタは、その以前のバイトに伝送された値によ
って、ＣＯＤＥＣチップ構成レジスタに対するインデッ
クス値或いはデータ０バイトを貯蔵する。プログラミン
グ参照部の通信プロトコルを参照すること。 ９．７．６ データ１レジスタ このレジスタは、ＣＯＤＥＣレジスタＩｎｄｅｘ＋１に
記入されるデータを貯蔵する。 ９．７．７ データ２レジスタ このレジスタは、ＣＯＤＥＣレジスタＩｎｄｅｘ＋２に
記入されるデータを貯蔵する。 ９．７．８ データ３レジスタ このレジスタは、ＣＯＤＥＣレジスタＩｎｄｅｘ＋３に
記入されるデータを貯蔵する。
【０１２５】９．７．９ ＫＳ０１２２ロジック制御レ
ジスタ ＫＳ０１２２制御レジスタに対するビット指定は、下記
のとおりである。 ｂｉｔｓ＜１：０＞ ００ ４：２：２フォーマット ０１ ４：１：１フォーマット １０ ＣＣＩＲ６５６フォーマット ９．７．１０ ステータスレジスタ ビット＜０＞：フィールドステータース ０：偶数フィールド １：奇数フィールド ビット＜１＞：ＶＳステータス ０：１から０までのＶＳ １：０から１までのＶＳ ９．７．１１ 読出データシリアルインターフェースレ
ジスタ このレジスタは、読出フラグがビジー(busy)状態から準
備(ready)状態への遷移を表してから、シリアルポート
からの有効データを貯蔵する。 ９．７．１２ ＫＳ０１２２に対するシリアルプロトコ
ル３−ワイヤーインターフェース ＫＳ０１２２チップにある構成レジスタを設定する場
合、プロトコルは下記のとおりである。 −周辺チップに伝送されるためには、最少２個のフレー
ムが必要である。 −第１番目のフレームは、構成レジスタのインデックス
を設定するためのものである。 −第２番目のフレームは、データ（レジスタの内容）の
読出または記入のためのものである。
【０１２６】ソフトウェアによりフレームサイズレジス
タを適切な長さに設定し、シリアルアクセスビットを１
に設定する。そうすると、フレームサイズレジスタを変
更する前、フレームに必要なすべてのバイトをソフトウ
ェアによりロードし、ＣＯＤＥＣインターフェースロジ
ックは、フレームシリアル化が開始される前、すべての
バイトがロードされる時まで待つ。第１番目に伝送され
るフレームはインデックスを設定するためのもので、フ
レームサイズは３である。図６３を参照すること。第２
番目のフレームはレジスタを設定するためのもので、フ
レームサイズは３である。各データバイトの後、チップ
はインデックスを１ずつ自動に増加させ、これは複数バ
イトのデータを４個データバイトまで支援するＣＯＤＥ
Ｃインターフェースロジックに伝送することによって、
連続的なレジスタを設定することが可能にする。読出ま
たは記入動作が遂行された場合、ソフトウェアにより読
出動作時に、有効データのためのステータスレジスタの
読出及び記入フラグをチェックするか、次のフレームを
伝送する前、記入フラグ＝準備(ready)であるかをチェ
ックする。次の例は、ＫＳ０１２２データシートを設定
する段階を示している。クロマキーバイト０とバイト１
に対する値を設定するために、このレジスタのためのイ
ンデックスは、バイト０に対し６ＡＨ、バイト１に対し
６ＢＨである。ＫＳ０１２２データシートを参照するこ
と。２個のレジスタが連続的なインデックスを有するの
で、この二バイトは単一フレームにロードされ得る。ま
ず、インデックスは下記のとおり設定されなければなら
ない。
【０１２７】−８３Ｈ値（フレームサイズ＝３、シリア
ルアクセスビット設定）を有するロードフレームサイズ
レジスタ（Address=04B0_0000H) −０３値を有するロードＩＤレジスタ（Address=04B0_0
001H) −ロードデータ／制御バイト：ＫＳ０１２２に、次のバ
イトがインデックスであることを知らせる０８Ｈ値（Ad
dress=04B0_0002H) −６Ｈ値を有するロードインデックスレジスタ（Addres
s=04B0_0003H) シリアルインターフェースは、フレームサイズレジスタ
にある内容の一致可否を検出してフレーム伝送を開始
し、ステータスレジスタにある記入フラグはビジー(bus
y)状態に設定される。次のフレームを伝送する前、ソフ
トウェアによりステータスレジスタにあるフラグをチェ
ックする。フラグが準備状態であれば、ソフトウェアに
より次のフレームのための値をロードすることができ
る。
【０１２８】第 １０ 章 ビットストリーム処理器 １０．１ 本章は、ビデオデータ圧縮及び伸長応用のための主要Ｍ
ＳＰ処理エンジン中の１つのビットストリーム処理器
（ＢＰ）を設計するための、機能的な要求条件を説明す
る。 １０．２ 略語 Ａ／Ｖ オーディオ及びビデオ ＢＰ ビットストリーム処理器（ＭＳＰブロック） ＣＣＵ キャッシュ制御ユニット（ＭＳＰブロック） ＣＩＦ ２９．９７Ｈｚで３５２×２８８の輝度サンプル解像度を有す る、共通中間フォーマット ＤＣＴ 離散余弦変換 ＤＭＡ 直接メモリアクセス ＤＳＭ デジタル貯蔵メディア ＦＢＵＳ 速いバス（ＭＳＰ内部データバス） ＧＯＢ ブロックグループ ＧＳＴＮ 一般スイッチテレフォンネットワーク（既に公知されたＰＳＴ Ｎ） ＨＤＤ ハードディスクドライバー Ｉ／Ｆ インターフェース ＩＯＢＵＳ 入出力バス（ＭＳＰ内部周辺バス） ＩＴＵ−Ｔ−６０１ ２９．９７Ｈｚで７２０×４８０
と、２５Ｈｚで７２０×５７６のそれぞれのサンプル解
像度を有する、カラーテレビジョン信号のデジタルコー
ディング用のテーブル基準（以前はＣＣＩＲ６０１とも
呼ばれる）。しかし、ディスプレー解像度は、７２０×
４８０または７０４×４８０である場合もある。 ＬＳＢ 最少ビット ＬＵＴ ルックアップテーブル ＭＰＥＧ モーション映像専門家(expert)グループ ＭＳＢ 最大有意ビット ＭＳＰ 三星マルチメディア信号処理器 ＱＣＩＦ ２９．９７Ｈｚで１７６×１４４の輝度を
有するＱｕａｒｔｅｒ＿ＣＩＦ ＲＬＣ ＲＵＮ＿長さ及びレベルコード ＳＤＲＡＭ 同期ダイナミックランダムアクセスメモリ ＳＩＦ ＮＴＳＣ用２９．９７Ｈｚで３５２×２４
０及び、ＰＡＬ用の２５Ｈｚで３５２×２８８の輝度解
像度を有する、ＭＰＥＧー１ビデオテーブル基準用の情
報入力及びフォーマット ＴＳＤ 定義される ＶＬＣ 可変長さコード ＶＰ ベクトルプロセッサ（ＭＳＰブロック） １０．３ 主要特徴 ＭＰＥＧ−１、ＭＰＥＧ−２、Ｈ．２６１及びＨ．２６
３のエンコーディング及びデコーティング応用とスライ
ス（またはＧＯＢ）層をなして解釈する構文を支援す
る。 ＊実時間でＲＬＣ処理を遂行 ＊ＭＰＥＧ−１、ＭＰＥＧ−２、Ｈ．２６１及びＨ．２
６３ビデオ標準にあるすべてのハフマンテーブルを用い
て実時間でハフマンコード処理を遂行。 ＊２個の順方向／逆方向ジグザグスキャン変換方式を支
援。 ＊７３１．４Ｍｂｉｔｓ／ｓｅｃ(32-bit＠40MHz）の最
大伝送レートでインターフェースするＩＯＢＵＳ ＊最大動作クロック周波数は４０ＭＨｚ ＊ハフマンコーデックルック−アップテーブルのための
９．２Ｋｂｉｔ ＲＯＭを含む。 ＊３２０ｂｙｔｅ内部ＳＤＲＡＭを含む。 ＊先占(pre-emptive)及び協力文脈スイッチングモード
を支援 ＊制御経路のための目的ゲート計算は、６Ｋｇａｔｅｓ
＋ＲＡＭ及びＲＯＭ
【０１２９】１０．４ 概要 ビットストリーム処理器（ＢＰ）は、４個のＭＳＰ内部
周辺装置の中の１つである。これは、ビデオ圧縮及び復
元状態の数ビットストリームを支援するために、ハード
ウェア組織ブロックである。このような装置は特に、Ｍ
ＳＰ内部のＶＰ及びＡＲＭ７がこのようなビットの操作
に効率的なアーキテクチャーを有していないので、ビッ
ト＿レベル処理のために設計された。このようなＢＰ
は、７３１．４Ｍｂｉｔｓ／ｓｅｃの最大伝送速度を有
するＩＯＢＵＳと呼ばれる３２ビットバスを通してデー
タを送受信する。そしてＢＰは、独立的な処理装置とし
て動作し、ＡＲＭ７またはＶＰのソフトウェアにより制
御される。その上、特にＢＰはスライスまたはＧＯＢ及
び、その以下に含まれているすべての情報をエンコーデ
ィング及びデコーディングし、そしてＣＣＵから／にデ
ータを送受信する。前記のＢＰはまた、順方向及び逆方
向ジグザグ変換を遂行し、差動ＤＣ係数をエンコーディ
ング及びデコーディングする。さらに、このようなＢＰ
はデコーディングで差動モーションベクトルを使用して
モーションベクトルを復元し、２個の特殊なモードすな
わち、ＭＰＥＧ−２エンコーディングでデュアル＿プラ
イムモードと、Ｈ．２６３エンコーディング及びデコー
ディングで予測モードを除いて、エンコーディングでは
その反対の動作を遂行する。もし、ＢＰが単純なモード
で動作すると仮定すると、ＢＰは一応スライスまたはＧ
ＯＢを処理しつつ始め、ＢＰはスライスまたはＧＯＢ処
理が完了されてからインタラプトされる。このような動
作は、全二重モードがスライスまたはＧＯＢをインタリ
ーブによりエンコーディング及びデコーディングするこ
とにより遂行される。もし、ＡＲＭ７がＢＰを他の作業
に瞬間的にスイッチングさせることを願うと、ＢＰは現
在のスライスまたはＧＯＢが完了される前、ＢＰ過程を
完了する先占文脈切換モードを支持するようになる。
【０１３０】図３はＢＰのブロックダイアグラムを示し
たものである。図３の図示のとおり、ＢＰは５個のブロ
ックＩＯＢＵＳインターフェース装置、ＶＬＣ ＦＩＦ
Ｏ装置、ＶＬＣ ＬＵＴ ＲＯＭ、制御状態マシン及びＢ
Ｐコア装置とを含む。入出力データは、１６×３２ビッ
トラムを含む、ＩＯＢＵＳインターフェース装置により
動作される。これはすべてのデータ移動及びインタラプ
ト要求を支援する。ＶＬＣ ＦＩＦＯ装置は、データ復
号化動作のために、次のデータワードを準備し、そして
データ符号化動作のために、出力データパッキングを遂
行する。ＶＬＣルックアップテーブルロムは、すべての
ハフマンコードの処理のために、すべての必要な情報を
貯蔵する７６８×１２ｂｉｔのサイズを有する。制御状
態マシンを設計する時、すべてのエンコーディング及び
デコーディングを制御する。ＢＰコア装置は加算器、比
較器、バレルシフター、レジスタファイル及び、１２８
×１６ビットのＲＡＭを含む小さいプロセッサである。
ビット操作は、前記のコアに有用である。
【０１３１】１０．５ 信号定義 ＢＰ外部インターフェースに要求される信号は、表４５
に示している 。文字“１”の最後にある信号は、ア
クチブ＿ローを示す。テーブル１の“方向”コラムで
“Ｂ”、“Ｉ”“Ｏ”は両方向信号であって、入力信号
及び出力信号とをそれぞれ意味する。
【０１３２】ＢＰ信号定義
【表４０】
【０１３３】１０．６ エンコーディング／出コーティ
ング用のデータ流れ図 ここで例えば、代表的なビデオエンコーディング及びデ
コーディング応用のデータ流れを含む。ここでは、オー
ディオデータの流れについては詳細に記述しない。 １０．６．１ エンコーディングの場合 段階Ｅ１：ロー（ＲＡＷＡ／Ｖデータ入力） 普通の入力ビデオ及びオーディオ信号がサンプリングさ
れ、外部コーデックによりデジタル化され、そして使用
者ＡＳＩＣに供給される。しかし、マルチメディアＰＣ
環境で、あるＶＧＡ制御ボードはまたフレーム捕獲子(g
rabber)とサウンドキャップチャを含む。従って、ロー
(RAW)Ａ／Ｖデータは、使用者ＡＳＩＣまたはＰＣＩバ
スインターフェースの中のいずれか１つから伝達され
る。カストマＡＳＩＣまたはＰＣＩバスは、３２ＢＹＴ
ＥＳの小さいバッファを含む。このバッファにあるデー
タはＤＡＭ操作を利用したＦＢＵＳを通して、外部ＳＤ
ＲＡＭに伝達される。このようなデータ移動は、電源が
リセットされてからＡＲＭ７により初期化される。 段階Ｅ２： ＶＰによるプリフィルタリング まず、ＶＰはＶＰデータ開始（一般的にスクラッチパッ
ド領域）のＳＤＲＡＭに貯蔵されたイメージデータをフ
ェッチする。そして、ＶＰはこのような画素を一時的に
フィルタリングしてから空間をスケーリングする。プリ
フィルタリングしてから、映像の解像度は正常的にＩＴ
Ｕ＿Ｔ＿６０１サイズからＣＩＦまたはＱＣＩＦサイズ
に変換される。このＶＰは、外部ＳＤＲＡＭに対するプ
リフィルターされた結果を記録する。
【０１３４】段階Ｅ３： ＶＰによるデータ圧縮 ＶＰは、これに対応する標準に提示された法則によって
圧縮が遂行されるように、さらにＶＰデータキャッシュ
の中にＳＤＲＡＭのプリフィルターされたデータをフェ
ッチする。正常的にＶＰは、順方向ＤＣＴ／順方向適応
量子化、モーション予測、マクロブロックタイプ決定な
どを遂行する。このような過程を遂行してから、ＶＰは
更にＶＰデータキャッシュへ適当なヘッド情報を有する
結果を記録しなければならない。実際的に、このＶＰデ
ータキャッシュ領域は、ＢＰ入力バッファとして利用さ
れる。バッファの状態を検査するために、フラグ信号が
利用される。 段階Ｅ４： ＡＲＭ７によるＢＰ初期化 実際的にＢＰが動作される前、ＡＲＭ７はＢＰの初期レ
ジスタを初期化しなければならない。このような初期化
は、パワーオンリセット信号が印加されてから、１２８
サイクルの間には遂行されない。特にＡＲＭ７は、入出
力バッファアドレス及びＢＰ命令レジスタを初期化させ
なければならないし、スライスまたはＧＯＢ内で符号化
されたマクロブロック数を指定しなければならない。こ
のようなレジスタを初期化してから、ＡＲＭ７はＢＰ過
程を遂行するようにＢＰイネーブルフラグをセットしな
ければならない。 段階Ｅ５：ＢＰによりビットストリーム過程 もし、入力２個のバッファの中のいずれか１個がフール
(full)の場合、ＢＰはＩＯＥ ＪＳを通してデータを読
み込み始める。すなわちＢＰは、バッファがフールの場
合のみデータが読み込める。そして、ＢＰはジグザグフ
ォーマットで８×８ブロックデータを変換させる。そし
て、その結果は直接にＲＬＣ及びハフマン符号化され
る。このようなハフマン符号化された結果は、ＡＲＭ７
データキャッシュまたはＳＤＲＡＭ中の中のいずれか１
つに伝送され得る。ＢＰは、前記のバッファがオーバー
フローされないように空いている場合のみ、出力バッフ
ァに書き込むべきである。この過程の最後の例を挙げれ
ば、処理されたマクロブロック数がＡＲＭ７により指定
されたマクロブロック数と同一な場合、ＢＰは最後のデ
ータのバイト及び位置でＡＲＭ７とインタラプトするよ
うになり、現在スライスまたはＧＯＢ過程を終了する。
【０１３５】段階Ｅ６： ＡＲＭ７によりビットストリ
ーム形成とＡ／Ｖマルチプレキシング ＡＲＭ７はハフマン符号化されたデータ及び構文パラメ
ータを結合し、最後のビットストリームを作り、その過
程を反復する。そしてＡＲＭ７はまた、スライスまたは
ＧＯＢマルチプレクスオーディオ及びビデオビットスト
リームの上部層と操作することができる。この結果は、
ＡＲＭ７によりＳＤＲＡＭに書かれる。 段階Ｅ７： ＶＰによるネットワークインターフェース
（ビデオ会議用選択） ビデオ電話またはビデオ画像
会議の応用のために、前記の段階６まではＶＰがＨ．３
２４ＧＳＴＮビデオ電話用のＶ．３４モデムまたは、
Ｈ．３２０ＩＳＤＮビデオ会議端末用の１４００系列の
インターフェースのようなネットワークインターフェー
スがその機能を遂行してきた。 段階Ｅ８： 最後のビットストリーム出力 ＳＤＲＡＭに貯蔵された最後のビットストリームは、カ
ストマＡＳＩＣまたはＰＣＩの中のいずれか一つに伝送
される。正常的に使用者ＡＳＩＣブロックはネットワー
クインターフェースに使用され、そしてＰＣＩバスイン
ターフェースは、記録装置（例えば、ＨＤＤ）データ貯
蔵のために利用される。このデータが移動する時には、
ＡＲＭ７により初期化されたＤＭＡデータ伝送を利用す
る。
【０１３６】１０．６．２ デコーディングの場合 段階Ｄ１： ビットストリームフェッチ マルチメディア環境で圧縮されたビットストリームは、
ＣＤ−ＲＯＭドライバー、ＨＤＤ及びネットワークイン
ターフェースの中のいずれか一つから供給される。従っ
て、このビットストリームは、カストマＡＳＩＣまたは
ＰＣＩバスの中のいずれか１つとなる。カストマＡＳＩ
ＣまたはＰＣＩバスの３２ｂｙｔｅに貯蔵されたデータ
は、ＤＭＡを利用したＳＤＲＡＭに伝送される。 段階Ｄ２：ＶＰによるネットワークインターフェース
（ビデオ会議用選択） ビデオ会議において、データはまず、ＶＰによりＶ．３
４または１４００系列のネットワークインターフェース
ルーチンが遂行される。ＶＰはＳＤＲＡＭに対する結果
を書き込む。 段階Ｄ３： ＡＲＭ７によりＡ／Ｖディマルチプレキシ
ング及びヘッダ分析 ＡＲＭ７はＳＤＲＡＭ内のデータをＡＲＭ７データキャ
ッシュに移動させ、Ａ／Ｖビットストリームディマルチ
プレキシングを遂行する。ビデオビットストリームのた
めにＡＲＭ７はまた、すべてのスタートコードを検索
し、そしてスライスＧＯＢが検出するまでヘッダを分析
する。ＡＲＭ７は復号化されたビットストリーム構文パ
ラメータを、ＡＲＭ７によりＳＤＲＭの特別領域に貯蔵
させる。ディマルチプレキシングされたオーディオ及び
ビデオビットストリームは、ＳＤＲＡＭにあるレートバ
ッファにそれぞれ伝送される。各動作のために、レート
バッファのサイズを異にしてもよい。例えば、ビデオ速
度バッファサイズのために、ＭＰＥＧ−１は３７０Ｋｂ
ｉｔｓに、ＭＰＥＧ−２は１．８３５Ｍｂｉｔｓに勧告
する。
【０１３７】段階Ｄ４： ＡＲＭ７によるＢＰ初期化 この段階の遂行は、ただ符号化されたマクロブロック数
に対してレジスタの初期化を要求しないことを除いて
は、以前のサブセクションの段階Ｅ４と同様である。す
なわち、初期化はパワーオンリセット信号が印加されて
から、１２８サイクルの間に遂行されてはいけない。 段階Ｄ５： ＢＰによるビットストリーム過程 特別なスライスまたはＧＯＢのためにＢＰを初期化させ
てから、復元されたデータは２個のバッファに伝送す
る。ＢＰはフールフラグの状態を検査するＩＯＢＵＳを
通してデータを読み込む。ＢＰはもし、入力データがヘ
ッドワードを含んでいると、構文パラメータを分析す
る。もし、ＢＰが続く次のビットをハフマンコードで認
識すると、各ハフマンコード用の最上４サイクル以内に
ハフマンデコーディングを遂行する。もし、ハフマンデ
コードがＤＣＴ ＡＣ係数であれば、ハフマンデコード
された結果が、６４画素成分を表わすデコードされたＲ
ＬＣとなる。再現画素はこれとは反対に、ジグザグに変
換され、そして最後にＶＰが順方向量子化を遂行するよ
うに、２個の出力バッファに伝送される。ＢＰはスライ
スまたはＧＯＢでない初期コードを検出してから、この
ような過程を遂行し続ける。もし、これが検出されなけ
れば、ＢＰは最後に使用されたデータに対して、バイト
及びビットの位置情報を有するＡＲＭ７とインタラプト
させる。そうすると、ＡＲＭ７は次のスライスまたはＧ
ＯＢスタートコードを検索し、このような過程を繰り返
す。
【０１３８】段階Ｄ６： ＶＰのデータ復元 段階Ｄ５の結果を使用し、ＶＰは逆量子化、逆ＤＣＴ及
びモーションベクトルを利用した映像再現を遂行する。
符号化過程を完了してから、ＶＰはＳＤＲＡＭの中にそ
の結果を貯蔵する。 段階Ｄ７： ＶＰの以降の過程 ビデオ及びオーディオデータが、デジタル／アナログ変
換器に伝送される前、画素はＶＰが好ましい出力解像度
及びイメージを得るように、前記の過程を遂行する。こ
のような結果はまた、ＳＤＲＡＭに貯蔵される。 段階Ｄ８： ロー(RAW)Ａ／Ｖデータ出力 最後に、ＳＤＲＡＭ内部の再現オーディオ及びビデオデ
ータは、ＤＭＡを利用して出力される。さらに、このよ
うなデータ移動はＡＲＭ７により初期化される。現在の
ビデオオーバーレー技術は、ＰＣＩバスがビデオソース
にデータを伝送できるようにし、最後にデータはカスト
マＡＳＩＣまたはＰＣＩバスの中のいずれか１つに伝送
される。
【０１３９】１０．７ プログラミングモデル １０．７．１ ＢＰベース装置アドレス ＢＰは次の３２ビット基本装置アドレスを有している。 <MSP_BASE><BP_BASE><Address_Offset>ここで、<MSP_BA
SE>はＭＳＰベースＰＣＩ装置アドレスにより規定され
た５ビットであり、<BP_BASE>は7'b 1111100に等しい７
ビットであり、<Address_Offset>はＢＰ内部レジスタに
割当てられた２０ビットである。従って、全体ＭＳＰ
Ｉ／Ｏ装置アドレスマップで、ＢＰに割当てられたアド
レス範囲は、27'h 7C0_0000から27'h 7CF_FFFFまでであ
る。 １０．７．２ 内部レジスタ説明 内部レジスタセットは、表に示しており、表のすべての
レジスタは、ＡＲＭ７またはＶＰにより書かれるか読ま
れることができる。
【０１４０】ＢＰ内部レジスタ
【表４１】
【０１４１】＊ＢＰ−ＭＯＤＥ［３１：０］（読出専
用、省略時の値なし）−このレジスタはビデオ標準タイ
プと多様な画像レベル情報を定義し、詳細なことはサブ
セクション１０．８．１で示している。 ＊ＢＰ＿ＣＯＮＴＲＯＬ［３１：０］（読み取り書き込
み、省略時の値は“32 'h 0000_0000”）−このレジス
タは、ＢＰ動作のために多様な制御パラメータを含む。
ＡＲＭ７またはＶＰは、このレジスタにある各フラグを
セットし、あるフラグはＢＰによりセットされる。ビッ
ト仕様はサブセクション１０．８．２で示している。 ＊ＩＢＵＦ０＿ＳＴＡＲＴ［３１：０］（読み取り書き
込み、省略時の値なし）−このレジスタは、ＢＰ入力両
方向バッファの入力バッファ０となるように、初期アド
レスをＡＲＭ７により定義し初期化する。ＩＢＵＦ０＿
ＳＴＡＲＴ用の初期化値は常にＩＢＵＦ０＿ＥＮＤより
小さく、ＩＢＵＦ０＿ＳＴＡＲＴ［３：０］は4'b0000
と同一である。 ＊ＩＢＵＦ０＿ＥＮＤ［３１：０］（読出専用、省略時
の値なし）−このレジスタはＢＰ入力両方向バッファの
入力バッファ０で最後のアドレスを定義しており、この
内容はセクション１０．１１に記述されている。 ＊ＩＢＵＦ１＿ＳＴＡＲＴ［３１：０］（読み取り書き
込み、省略時の値なし）−このレジスタはＢＰ入力ダブ
ルバッファの入力バッファが１となるように、ＡＲＭ７
のスタートアドレスを初期化させる。ＩＢＵＦ１＿ＳＴ
ＡＲＴの初期化値は常にＩＢＵＦ１＿ＥＮＤより小さ
く、ＩＢＵＦ１＿ＳＴＡＲＴ［３：０］は4'b0000と同
一になる。この内容はセクション１０．１１に記述され
ている。 ＊ＩＢＵＦ１＿ＥＮＤ［３１：０］（読出専用、省略時
の値なし）−このレジスタはＢＰ入力ダブルバッファの
入力バッファ１が１となるように、最後のアドレスを定
義する。この内容はセクション１０．１１に記述されて
いる。 ＊ＯＢＵＦ０＿ＳＴＡＲＴ［３１：０］（読み取り書き
込み、省略時の値なし）−このレジスタはＢＰ出力ダブ
ルバッファの出力バッファが０となるように、ＡＲＭ７
のスタートアドレスを初期化させる。ＯＢＵＦ０＿ＳＴ
ＡＲＴの初期化値は、ＯＢＵＦ０＿ＥＮＤより常に小さ
く、ＯＢＵＦ０＿ＳＴＡＲＴ［３：０］は4'b0000と同
一である。この内容はセクション１０．１１に記述され
ている。 ＊ＯＢＵＦ０＿ＥＮＤ［３１：０］（読出
専用、省略時の値なし）−このレジスタはＢＰ出力ダブ
ルバッファの出力バッファが０となるように、最後のア
ドレスを定義する。この内容なセクション１０．１１に
記述されている。 ＊ＯＢＵＦ１＿ＳＴＡＲＴ［３１：０］（読み取り書き
込み、省略時の値なし）−このレジスタはＡＲＭ７によ
りＢＰ出力ダブルバッファの出力バッファが１となるよ
うに、ＡＲＭ７のスタートアドレスを初期化する。ＯＢ
ＵＦ１＿ＳＴＡＲＴの初期化値は、ＯＢＵＦ１＿ＥＮＤ
より常に小さく、ＯＢＵＦ１＿ＳＴＡＲＴ［３：０］は
4'b0000と同一である。この内容はセクション１０．１
１に記述されている。 ＊ＯＢＵＦ１＿ＥＮＤ［３１：０］（読出専用、省略時
の値なし）−このレジスタはＢＰ出力ダブルバッファの
出力バッファが１となるように、最後のアドレスを定義
する。この内容はセクション１０．１１に記述されてい
る。 ＊ＳＡＶＥ＿ＡＤＲ［３１：０］（読出専用、省略時の
値なし）−このレジスタは先占文脈切換モードが要求さ
れる場合、ＢＰ内部文脈を貯蔵するように、ＳＤＲＡＭ
の初期アドレスに定義する。関連資料はサブセクション
１０．１２．１を参照する。
【０１４２】＊ＶＡＬＩＤ＿ＢＹＴＥ＿ＡＤＲ［３１：
０］（読み取り書き込み、省略時の値なし）−このレジ
スタはデコーディングで入力ダブルバッファまたは、エ
ンコーディングで出力ダブルバッファの最後の有効デー
タバイト位置を表わす。このレジスタの目的は、ＡＲＭ
７及びＢＰの間でハンドシェーキングするためのもので
ある。一般に、有効バイトデータの有効ビット位置のた
めに追加的な情報が要求されるが、これはＢＰ＿ＣＯＮ
ＴＲＯＬ［３１：０］レジスタ内に含まれている。詳細
な内容はセクション１０．１３にある。 ＊ＢＰ＿ＳＴＡＴＵＳ［３１：０］（読み取り書き込
み、省略時の値は“32'h 0000_0000”）−このレジスタ
は、ＢＰの多様な内部状態を表わす。最下２バイト（例
えば、ＢＰ＿ＳＴＡＴＵＳ［１５：０］）のすべてのビ
ット位置は、ＡＲＭ７＿ＩＲＱを“１”にセットするこ
とができるインタラプト条件である。このレジスタは２
つの方法で接近することができる。ＡＲＭ７またはＶＰ
アドレス27'h7C0_0050を使用する全３２−ビットレジス
タを読取または書込可能である。しかし、一般的にＡＲ
Ｍ７及びＶＰは、ビット単位でＢＰ＿ＳＴＡＴＵＳレジ
スタの内容を書込（またはリセット）することが好まし
い。ＢＰはまた、ＢＰ＿ＳＴＡＴＵＳの各ビット当り2
7'h7C0_0030から27'h7C0_004Fまでの範囲のアドレスを
割当てることによって、この特徴的な内容を支援する。
このようなビット内容は、サブセクション１０．８．３
に記述されている。 ＊ＢＰ＿ＩＮＴ＿ＭＡＳＫ［１５：０］（読出専用、省
略時の値は“16hFFFF”）−このレジスタの各ビット
は、前記のＢＰ＿ＳＴＡＴＵＳ［１５：０］によるイン
タラプト条件に対応し、ＢＰ＿ＳＴＡＴＵＳ［１５：
０］の内部でコーディングされる前の条件を有する論理
的な値(and-ed)である。もし１つのマスクビットが
“０”にセットされると、対応インタラプト条件は、無
条件的に“０”（例えば、ディスエーブルされる）にセ
ットする。このようなインタラプトに対する詳細な内容
は、セクション１０．９に記述されている。 ＊Ｖ＿ＭＢ＿ＳＩＺＥ［７：０］（読出専用、省略時の
値なし）−このレジスタは符号化または復号化される画
像の垂直サイズを表わす。ここで、この値はマクロブロ
ック数を意味する。例えば、もし垂直サイズが２８８画
素であれば、Ｖ＿ＭＢ＿ＳＩＺＥ［７：０］＝２８８／
１６＝１８となる。ＡＲＭ７はＢＰエンコーディング及
びデコーディング動作をスタートする前に常に設定しな
ければならない。
【０１４３】＊Ｈ＿ＭＢ＿ＳＩＺＥ［７：０］（読出専
用、省略時の値なし）−このレジスタは符号化または復
号化される画像の水平サイズを表わす。ここで、この値
はマクロブロック数を意味する。例えば、もし垂直サイ
ズが３５２画素であれば、Ｈ＿ＭＢ＿ＳＩＺＥ［７：
０］＝３５２／１６＝２２となる。ＡＲＭ７はＢＰエン
コーディング及びデコーディング動作をスタートする前
に常に設定しなければならない。 ＊ＡＲＭ７＿ＩＲＱ［０］（読出専用、省略時の値は
“０”）−このレジスタは、ＡＲＭ７にインタラプトを
要求するための１ビットフラグであり、ＡＲＭ７＿ＩＲ
Ｑ出力ポートに直接連結されている。もしＢＰ＿ＳＴＡ
ＴＵＳ［１５：０］の任意ビットが“１”にセットされ
ると、このフラグはセットされる。そしてＡＲＭ７はこ
のフラグをリセットさせる。 １０．８ ＢＰ Ｉ／Ｏデータワードフォーマット このセクションでは、ＢＰ入出力用命令語データ及びマ
クロブロックデータワードフォーマットを含む。 １０．８．１ ＢＰ＿ＭＯＤＥレジスタフォーマット 27'h7C0_0000アドレスの３２ビットＢＰ＿ＭＯＤＥレジ
スタは、テーブル２５に与えられた下記のフォーマット
を有している。すなわち、ＢＰ＿ＭＯＤＥ［３１］＝Ｐ
ＡＲＡＭ＿ＳＥＴ２［７］とＢＰ＿ＭＯＤＥ［０］＝Ｓ
Ｆ［０］とを表わす。
【０１４４】
【表４２】
【０１４５】＊ｓｔａｎｄａｒｄ＿ｆｏｒｍａｔ［Ｓ
Ｆ］−使用されるビデオ標準は、テーブル２６に定義さ
れている。前記のＳＦは、常にＢＰがすべてのビデオエ
ンコーディング及びデコーディング応用にイネーブルさ
れる前に、ＡＲＭ７により定義されなければならない。
【０１４６】
【表４３】
【０１４７】＊ｐｉｃｔｕｒｅ＿ｔｙｐｅ（ＰＴ）−映
像コーディングタイプは、テーブル２７に定義されてい
る。ＰＴ用値００は、ＭＰＥＧ−１、ＭＰＥＧ−２及び
Ｈ．２６３応用のための特殊な場合である。特にＤ＿映
像は、たとえＭＰＥＧ−２に使用されなくても、ＭＰＥ
Ｇ−２用の映像タイプに割当てられる。その理由は、Ｍ
ＰＥＧ−１ビットストリームがＭＰＥＧ−２ビットスト
リームのサブセットからである。
【０１４８】
【表４４】
【０１４９】＊ｐｉｃｔｕｒｅ＿ｓｔｒｕｃｔｕｒｅ
（ＰＳ）−映像構造情報は、表４３に定義されている。
更に、ＰＳ用値００は非論理的であるのでエラーを招来
する。
【０１５０】
【表４５】
【０１５１】＊ｐａｒａｍｅｔｅｒ＿ｓｅｔ０、１及び
２（PARAM_SET0、PARAM_SET1、PARAM_SET2)−このよう
な３バイトは、ＭＰＥＧ−１、ＭＰＥＧ−２及びＨ．２
６３に使用される多様なパラメータで定義される。各パ
ラメータセット用定義は、表に記述されている。
【０１５２】
【表４６】
【０１５３】＊ｉｎｔｒａ＿ｄｃ＿ｐｒｅｃｉｓｉｏｎ
（ＩＤＰ）-ＭＰＥＧ−２に定義された２ビットイント
ラーｄｃ 精度パラメータは、ＭＰＥＧ−１応用で００
にセットされなければならない。 ＊ｔｏｐ＿ｆｉｅｌｄ＿ｆｉｒｓｔ（ＴＦＦ）−モーシ
ョンベクトルエンコーディング及びデコーディングに使
用されるＭＰＥＧ−２用フラグである。 ＊ｆｒａｍｅ＿ｐｒｅｄ＿ｆｒａｍｅ＿ｄｃｔ（ＦＰＦ
Ｄ）−ＭＰＥＧ−２用フラグは、フレーム＿ＤＣＴ及び
フレーム予測が使用されることを表わす。 ＊ｃａｎｃｅａｌｍｅｎｔ＿ｍｏｔｉｏｎ＿ｖｅｃｔｏ
ｒｓ（ＣＭＶ）またはａｄｖａｎｃｅｄ＿ｐｒｅｄｉｃ
ｔｉｏｎ＿ｍｏｄｅ（ＡＰ）−ＭＰＥＧ−２で、このフ
ラグはモーションベクトルが映像間のマクロブロックで
使用されることを表わす。Ｈ．２６３で、このフラグは
もし、改良予測モードがＯＮであれば、１にセットされ
る。そうでない場合は０にセットされる。次の標準のた
めにこのフラグは０にセットされなければならない。 ＊ｉｎｔｒａ＿ｖｌｃ＿ｆｏｒｍａｔ（ＩＶＦ）−ＭＰ
ＥＧ−２用フラグは、映像間のマクロブロックのための
ＶＬＣテーブル形態を決定する。 ＊ａｌｔｅｒｎａｔｅ−ｓｃａｎ（ＡＳ）−ＭＰＥＧ−
２用フラグは、符号化及び復号化される係数の順序を決
定する。 ＊ｖｅｒｔｉｃａｌ＿ｓｉｚｅ＿ｆｌａｇ（ＶＳＦ）ま
たはｃｏｎｔｉｎｕｏｕｓ＿ｐｒｅｓｅｎｃｅ＿ｍｕｌ
ｔｉｐｏｉｎｔ（ＣＰＭ）−ＭＰＥＧ−１及びＭＰＥＧ
−２で、このフラグの映像の垂直サイズが、２８００ラ
インを超過する場合は１にセットされ、そうでなければ
０にセットされなければならない。Ｈ．２６３で、この
フラグは、連続的に現在のマルチポイントモードが使用
されると１にセットされ、そうでなければ０にセットさ
れる。
【０１５４】
【表４７】
【０１５５】１０．８．２ ＢＰ＿ＣＯＮＴＲＯＬレジ
スタフォーマット ＢＰ＿ＣＯＮＴＲＯＬ［３１：０］レジスタ（アドレス
27'h7C0_0004)のためのビット仕様は、表４７で示して
いる。
【０１５６】ＢＰ＿ＣＯＮＴＲＯＬレジスタフォーマッ
ト
【表４８】
【０１５７】＊ＢＰ＿ｅｎａｂｌｅ（ＢＰ＿ＥＮ）−こ
のフラグがＡＲＭ７またはＶＰにより１にセットされる
場合、ＢＰはプロセッシングを遂行する。従って、すべ
ての他のレジスタ構造は、このフラグがセットされる前
に完了される。もしＢＰがプロセッシングを終えると、
このフラグはＢＰによりクリアーされる。 ＊ｓｏｆｔｗａｒｅ＿ｒｅｓｅｔ（ＳＯＦＴ＿ＲＥＳＥ
Ｔ）−フラグがＡＲＭ７またはＶＰによりセットされる
時、ＢＰは現在の処理を中断し、省略時の状態ですべて
の初期レジスタにリターンし、アイドル状態となる。Ａ
ＲＡＭ７はＢＰ＿ＥＮフラグをセッティングし、ＢＰ過
程をさらに始め得る。ＢＰハードウェアリセット信号は
アクチブローである。 ＊ｐａｕｓｅ（ＰＡＵＳＥ）−フラグがＡＲＭ７または
ＶＰにより１にセットされる時、ＢＰは現在の処理動作
を中止する。使用者はＢＰ＿ＥＮフラグを設定すること
によって、中止動作が実行される。 ＊ｄｅｔｅｃｔ＿ｓｔａｒｔ＿ｃｏｄｅ（ＤＥＴＥＣＴ
＿ＳＴＡＲＴ＿ＣＯＤＥ）−フラグがＡＲＭ７またはＶ
Ｐにより１にセットされる時、ＢＰはＩＢＵＦ０にある
データの中から次のスタートコードを探す。従って、使
用者がＩＢＵＦ０＿ＳＴＡＲＴ及びＩＢＵＦ０＿ＥＮＤ
のための好ましいアドレスをセットしなければならな
い。このような命令語は、もしＢＰがアイドル状態であ
れば、適切に動作する。従って、ＡＲＭ７はもしＢＰが
アイドルでない場合、この命令を外部に送る前、ソフト
ウェアリセット命令を優先的にＢＰに送るべきである。 ＊ｓｔｅｐ（ＳＴＥＰ）−このフラグがＡＲＭ７または
ＶＰにより１にセットされると、ＢＰは現在動作過程の
一状態を遂行する。これはデバッギングすることに非常
に必要な特徴である。ＡＲＭ７はこの段階動作がイネー
ブルするように中止命令を優先的に送るべきである。 ＊ｃｏｎｔｅｘｔ＿ｓｗｉｔｃｈｉｎｇ＿ｍｏｄｅ（Ｃ
ＴＸ＿ＭＯＤＥ）−フラグが“１”にＣＴＸ＿ＳＷＩＴ
ＣＨをセッティングし、ＡＲＭ７またはＶＰにより
“１”にセットされる時、ＢＰは先占スイッチングモー
ドを遂行する。もし、これはＣＴＸ＿ＳＷＩＴＣＨが
“１”にセッティングされることによって“０”にセッ
トされると、ＢＰは協力文脈スイッチングモードを遂行
する。“１”にＣＴＸ＿ＳＷＩＴＣＨをセッティングせ
ず、ＣＴＸ＿ＭＯＤＥをセッティングすることはＢＰ処
理に影響を及ぼさない。文脈切換の詳細な内容はセクシ
ョン１０．１２を参照する。 ＊ｃｏｎｔｅｘｔ＿ｒｅｌｏａｄ＿ｒｅｑｕｅｓｔ（Ｃ
ＴＸ＿ＲＥＬＯＡＤ）−フラグがＡＲＭ７またはＶＰに
より“１”にセットする時、ＢＰは既にＳＤＲＡＭに貯
蔵された文脈を更にロードする。そうすると、ＢＰはア
ドレスＳＡＶＥ＿ＡＤＲ［３１：０］から貯蔵された文
脈を読み込む。文脈切換に対する詳細な内容はセクショ
ン１０．１２を参照。 ＊ｅｒｒｏｒ＿ｈａｎｄｌｅ＿ｍｏｄｅ（ＥＲＲ＿ＨＡ
ＮＤＬＥ＿ＭＯＤＥ）−このフラグは、伝送された圧縮
ビットストリームでエラーが発生した時、ＢＰのエラー
復旧過程を遂行することに利用される。入力ビットスト
リームが無効データである場合、ＢＰはＡＲＭ７をイン
タラプトさせ、このフラグの内容をチェックする。この
フラグが“１”にセットされる時、ＢＰは自動的に次の
スタートコードを探す。もし、スタートコードがスライ
スまたはＧＯＢであれば、ＢＰはこの過程を更に遂行す
る。このフラグは“０”にセットされる時、ＢＰは次の
スタートコードを探せず、アイドル状態で動作する。Ｂ
ＰとＡＲＭ７と間のハンドシェーキングはセクション１
０．１３に記述されている。 ＊ｎｕｍｂｅｒ＿ｏｆ＿ｍａｃｒｏｂｌｏｃｋｓ＿ｔｏ
＿ｂｅ＿ｅｎｃｏｄｅｄ（ＮＯ＿ＭＢＳ［１５：０］）
−このレジスタは、スライスまたはＧＯＢで符号化され
たマクロブロックの数を表わす１６ビットを含む。この
ような６５５３５までのビット分解能を使用し、マクロ
ブロックはスラスまたはＧＯＢでエンコーディングされ
る。ここにおいて、“０”値はマクロブロック数として
許容されない。 １０．８．３ ＢＰ＿ＳＴＡＴＵＳレジスタフォーマッ
ト ＢＰ＿ＳＴＡＴＵＳ［３１：０］（アドレス27'h 7C0_0
050)は表５４に示されている。
【０１５８】ＢＰ＿ＳＴＡＴＵＳレジスタフォーマット
【表４９】
【０１５９】＊ｉｎｐｕｔ＿ｂｕｆｆｅｒ＿０＿ｄｏｎ
ｅ（ＩＢＵＦ０＿ＤＯＮＥ）−このフラグは入力バッフ
ァ０にあるデータが、前記のＢＰにより全部使用され
る。このフラグはＢＰによりセットされ、ＡＲＭ７また
はＶＰによりクリアーされる。このようなフラグはイン
タラプト状態を表わす。 ＊ｉｎｐｕｔ＿ｂｕｆｆｅｒ＿１＿ｄｏｎｅ（ＩＢＵＦ
１＿ＤＯＮＥ）−このフラグは入力バッファ１にあるデ
ータが、前記のＢＰにより全部使用されたことを表わ
す。このフラグはＢＰによりセットされ、ＡＲＭ７また
はＶＰによりクリアーされる。このようなフラグはイン
タラプト状態を表わす。 ＊ｏｕｔｐｕｔ＿ｂｕｆｆｅｒ＿０＿ｆｕｌｌ（ＯＢＵ
Ｆ０＿ＦＵＬＬ）−このフラグはＢＰにより出力バッフ
ァ０が満たされることを表わす。前記のフラグはＢＰに
よりセットされ、そしてＡＲＭ７またはＶＰによりクリ
アーされる。このようなフラグはインタラプト状態を表
わす。 ＊ｏｕｔｐｕｔ＿ｂｕｆｆｅｒ＿１＿ｆｕｌｌ（ＯＢＵ
Ｆ１＿ＦＵＬＬ）−このフラグは、ＢＰにより出力バッ
ファ１が満たされることを表わす。前記のフラグはＢＰ
によりセットされ、そしてＡＲＭ７またはＶＰによりク
リアーされる。このようなフラグはインタラプト状態を
表わす。 ＊ＢＰ＿ｐｒｏｃｅｓｓｉｎｇ＿ｄｏｎｅ（ＢＰ＿ＤＯ
ＮＥ）−このフラグは、前記のＢＰがスライスまたはＧ
ＯＢをエンコーディングするかまたはデコーディングす
る時、スライスまたはＧＯＢでないスタートモードを検
出したことを表わす。このフラグはＢＰによりセットさ
れ、そしてＡＲＭ７またはＶＰによりクリアーされる。
このようなフラグはインタラプト状態を表わす。 ＊ｃｏｎｔｅｘｔ＿ｓｗｉｔｃｈｉｎｇ＿ｄｏｎｅ（Ｃ
ＴＸ＿ＳＷ＿ＤＯＮＥ）−このフラグは、ＢＰが文脈ス
イッチングモードから他の作業に転換されるように準備
されていることを表わす。このフラグはＢＰによりセッ
トされ、そしてＡＲＭ７またはＶＰによりクリアーされ
る。このようなフラグはインタラプト状態を表わす。 ＊ｃｏｎｔｅｘｔ＿ｒｅｌｏａｄ＿ｄｏｎｅ（ＣＴＸ＿
ＲＥＬＯＡＤ＿ＤＯＮＥ）−このフラグは、ＢＰがアド
レスＳＡＶＥ＿ＡＤＲ［３１：０］から貯蔵された文脈
のために再ロード動作が完了されたことを表わす。この
フラグはＢＰによりセットされ、そしてＡＲＭ７または
ＶＰによりクリアーされる。このようなフラグはインタ
ラプト状態を表わす。
【０１６０】＊ＢＰ＿ｅｒｒｏｒ＿ｆｌｇ（ＢＰ＿ＥＲ
Ｒ）−このフラグは、エラーがデータを処理する間にＢ
Ｐで発生されることを表わす。このフラグはＢＰ＿ＥＲ
Ｒ＿ＣＯＤＥ［７：０］（ＢＰ＿ＳＴＡＴＵＳ［３１：
２４］がゼロでない場合にセットされる。詳細な内容は
サブセット１０．９．２に記述されている。 ＊ｉｎｐｕｔ＿ｂｕｆｆｅｒ＿０＿ｆｕｌｌ（ＩＢＵＦ
０＿ＦＵＬＬ）−このフラグは、入力バッファ０にある
データが、ＡＲＭ７またはＶＰにより満たされることを
表わす。このフラグはＡＲＭ７またはＶＰによりセット
され、ＢＰによりクリアーされる。 ＊ｉｎｐｕｔ＿ｂｕｆｆｅｒ＿１＿ｆｕｌｌ（ＩＢＵＦ
１＿ＦＵＬＬ）−このフラグは、入力バッファ１にある
データが、ＡＲＭ７またはＶＰにより満たされることを
表わす。このフラグはＡＲＭ７またはＶＰによりセット
され、ＢＰによりクリアーされる。 ＊ｏｕｔｐｕｔ＿ｂｕｆｆｅｒ＿０＿ｄｏｎｅ（ＯＢＵ
Ｆ０＿ＤＯＮＥ）−このフラグは、入力バッファ０にあ
るデータが、ＡＲＭ７またはＶＰにより全部使用された
ことを表わす。このフラグはＡＲＭ７またはＶＰにより
セットされ、ＢＰによりクリアーされる。 ＊ｏｕｔｐｕｔ＿ｂｕｆｆｅｒ＿１＿ｄｏｎｅ（ＯＢＵ
Ｆ１＿ＤＯＮＥ）−このフラグは、入力バッファ１にあ
るデータが、ＡＲＭ７またはＶＰにより全部使用された
ことを表わす。このフラグはＡＲＭ７またはＶＰにより
セットされ、ＢＰによりクリアーされる。 ＊ｖａｌｉｄ＿ｂｉｔ＿ｐｏｓｉｔｉｏｎ（ＶＡＬＩＤ
＿ＢＩＴ＿ＰＯＳ［２：０］）−次の過程のために、Ｖ
ＡＬＩＤ＿ＢＹＴＥ＿ＡＤＲ［３１：０］に貯蔵されて
いる３ビット情報は、データバイトの中の有効なビット
位置を表わす。ビデオエンコーディングで、ＢＰは値を
設定すべきであり、ＡＲＭ７はこのビット位置から次の
過程を遂行しなければならない。ビデオデコーディング
で、ＡＲＭ７は値を設定すべきであり、ＢＰはこのよう
なビット位置からプロセッシングを遂行しなければなら
ない。 ＊ＢＰ＿ｅｒｒｏｒ＿ｃｏｄｅ（ＢＰ＿ＥＲＲ＿ＣＯＤ
Ｅ［７：０］）−８ビット情報は、ＢＰからどのような
エラーが発生したかを表わす。ゼロ値は、何等のエラー
も発生しなかったことを表わす。詳細な内容はサブセク
ション１０．９．２で記述している。
【０１６１】１０．８．４ デコーディングするための
入力データフォーマットとエンコーディングするための
出力データフォーマット このような場合、データは実質的に圧縮されたビットス
トリームからなっている。このようなデータは初期コー
ド、ヘッダーパラメータ及び、これに対応される標準に
よって圧縮されたデータを含まなければならない。この
ようなビットストリームはバイト単位別にパケットされ
るが、しかし、或る動作ではバイトを割当てる必要がな
い。このようなビットストリームは多様なスライスまた
はＧＯＢのためのデータを含む。 １０．８．５ エンコーディングするための入力データ
フォーマットとデコーディングのための出力データフォ
ーマット このような場合、データは実質的にマクロブロックヘッ
ダ情報、モーションデータ及び画素係数データからなっ
ている。このような種類のデータ用フォーマットは、次
のように定義される。 １０．８．５．１ マクロブロックヘッダワード マクロブロックヘッダは常に６バイトからなっており、
テーブル３３に与えられた下記のデータフォーマットを
有している。
【０１６２】マクロブロックヘッドワードフォーマット
【表５０】
【０１６３】ここにおいて、前記のテーブルに示したパ
ラメータは下記に定義される。 ＊ｖｅｒｔｉｃａｌ＿ｍａｃｒｏｂｌｏｃｋ＿ａｄｄｒ
ｅｓｓ（ＶＭＡ）またはｇｒｏｕｐ＿ｎｕｍｂｅｒ（Ｇ
ＲＮＯ）−このようなバイトは、１から２５５までの値
を有する垂直マクロブロックの位置を表わす。第１垂直
位置は、０でなく１に記載されている。例外的な場合、
Ｈ．２６１エンコーディング時、このようなフィールド
はブロックグループの位置を表わすｇｒｏｕｐ＿ｎｕｍ
ｂｅｒ情報を表わす。 ＊ｈｏｒｉｚｏｎｔａｌ＿ｍａｃｒｏｂｌｏｃｋ＿ａｄ
ｄｒｅｓｓ（ＨＭＡ）またはｍａｃｒｏｂｌｏｃｋ＿ｐ
ｏｓｉｔｉｏｎ（ＭＢＰＳ）−このようなフィールド
は、１から２５５までの値を有する水平マクロブロック
の位置を表わす。第１水平位置は、０でない１に記載さ
れている。例外的な場合、Ｈ．２６１エンコーディング
時、このようなフィールドはＧＯＢの中でマクロブロッ
クの３３可能性のある位置の中のいずれか１つを表わ
す。 ＊ｍａｃｒｏｂｌｏｃｋ＿ｉｎｔｒａ（Ｉ）−もし、現
在のマクロブロックが映像間符号化されると１にセット
され、そうでない場合は０にセットされる。 ＊ｍａｃｒｏｂｌｏｃｋ＿ｐａｔｔｅｒｎ（Ｐ）−も
し、現在のマクロブロックが符号化されたブロックを含
むと１にセットされ、そうでない場合は０にセットされ
る。 ＊ｍａｃｒｏｂｌｏｃｋ＿ｑｕａｎｔ（Ｑ）−もし、現
在のマクロブロックが新しい量子尺度パラメータを有し
ていると１にセットされ、そうでない場合は０にセット
される。 ＊ｍａｃｒｏｂｌｏｃｋ＿ｍｏｔｉｏｎ＿ｆｏｒｗａｒ
ｄ（ＭＦ）−もし、現在のマクロブロックが順方向予測
であれば１にセットされ、そうでない場合は０にセット
される。 ＊ｍａｃｒｏｂｌｏｃｋ＿ｍｏｔｉｏｎ＿ｂａｃｋｗａ
ｒｄ（ＭＢ）−もし、現在のマクロブロックが逆方向予
測またはＨ．２６３でＢ−ｂｌｏｃｋｓを含むと１にセ
ットされ、そうでない場合は０にセットされる。 ＊ｄｃｔ＿ｔｙｐｅ（ＤＴ）、ｌｏｏｐ＿ｆｉｌｔｅｒ
（ＬＦ）またはａｄｖａｎｃｅｄ＿ｐｒｅｄｉｃｔｉｏ
ｎ（Ｍ４）−バイト２のビット［５］は、それぞれの動
作で異なる意味を有する。ＭＰＥＧ−１ではこれは使用
されない。ＭＰＥＧ−２ではｄｃｔ＿ｔｙｐｅを意味す
る。もし、マクロブロックがフィールドＤＣＴコーディ
ングされた場合は、このフラグは１にセットされる。も
し、フレームＤＣＴコーディングされた場合は、０にセ
ットされなければならない。Ｈ．２６１でこのフラグは
もし、ループフィルターが現在のマクロブロックで使用
された場合はセットされる。そうでなければ０にセット
される。Ｈ．２６３で、もし現在のマクロブロックが改
良予測モードを使用した場合は１にセットされ、そうで
ない場合は０にセットされる。 ＊ｍｏｔｉｏｎ＿ｔｙｐｅ（ＭＴ）−２ビットフィール
ドは、表５６及び表５７で意味する、ＭＰＥＧ−２で使
用されたｆｒａｍｅ＿ｍｏｔｉｏｎ＿ｔｙｐｅまたはｆ
ｉｅｌｄ＿ｍｏｔｉｏｎ＿ｔｙｐｅを表わす。
【０１６４】
【表５１】
【０１６５】
【表５２】
【０１６６】＊ｑｕａｎｔｉｚｅｒ＿ｓｃａｌｅ（Ｑ＿
ＳＣＡＬＥ）−ＤＣＴ係数レベルの再現レベルをスケー
リングするために、範囲１から３１まで表示されない整
数である。すべてのマクロブロックヘッダは、たとえそ
の値がその以前のマクロブロック（すなわち、ｍａｃｒ
ｏｂｌｏｃｋｓ＿ｑｕａｎｔはゼロである。）値と同一
であるとしても、このようなパラメータに適当な値を含
まなければならない。エンコーディングで、使用者はこ
のようなフィールドに適当な値をライトさせる責任があ
る。デコーディング時、ＢＰはこのフィールドにハフマ
ンデコードされたｑｕａｎｔｉｚｅｒ ｓｃａｌｅ値を
書き込まなければならない。もし、現在のマクロブロッ
クがこのフィールドにハフマンコードを含まなければ、
ＢＰはその以前のマクロブロックのスケール値を書かな
ければならない。 ＊ｃｏｄｅｄ＿ｂｌｏｃｋ＿ｐａｔｔｅｒｎ＿０（ＣＢ
Ｐ＿０）−６ビットコードは、現在のマクロブロックで
符号化されたブロックを表わす。ここにおいて、 ＣＢＰ＿０［５］＝＝＞輝度（Ｙ）０ブロック ＣＢＰ＿０［４］＝＝＞輝度（Ｙ）１ブロック ＣＢＰ＿０［３］＝＝＞輝度（Ｙ）２ブロック ＣＢＰ＿０［２］＝＝＞輝度（Ｙ）３ブロック ＣＢＰ＿０［１］＝＝＞色相ブルー（Ｃｂ）ブロック ＣＢＰ＿０［０］＝＝＞色相レッド（Ｃｒ）ブロック ＊ｃｏｄｅｄ＿ｂｌｏｃｋ＿ｐａｔｔｅｒｎ＿１（ＣＢ
Ｐ＿１）−Ｈ．２６３でＰＢフレームのＢ−ｂｌｏｃｋ
ｓのための追加的なｃｏｄｅｄ＿ｂｌｏｃｋｓ＿ｐａｔ
ｔｅｒｎである。ここで、 ＣＢＰ＿１［５］＝＝＞輝度（Ｙ）０ブロック ＣＢＰ＿１［４］＝＝＞輝度（Ｙ）１ブロック ＣＢＰ＿１［３］＝＝＞輝度（Ｙ）２ブロック ＣＢＰ＿１［２］＝＝＞輝度（Ｙ）３ブロック ＣＢＰ＿１［１］＝＝＞色相ブルー（Ｃｂ）ブロック ＣＢＰ＿１［０］＝＝＞色相レッド（Ｃｒ）ブロック ＊ｌｏｇｉｃａｌ＿ｃｈａｎｎｅｌ＿ｉｎｄｉｃａｔｏ
ｒ（ＬＣＩ）−ＧＯＢ論理的なチャンネルのための２ビ
ット情報は、ただＨ．２６３で連続的なマルチポイント
のみで使用される。 ＊ｆｒａｍｅ＿ｉｄ（ＦＩＤ）−Ｈ．２６３用のＧＯＢ
フレームＩＤの２ビット情報 ＊ｍａｃｒｏｂｌｏｃｋ＿ａｄｄｒｅｓｓ＿ｉｎｄｉｃ
ａｔｏｒ（ＭＢＡ＿ＩＮＣ）−現在のマクロブロックア
ドレスが増加する値を表わすために２バイト情報を表わ
す。この情報は、常に追加的な情報としてＢＰにより提
供され、使用者は入力フォーマットに設定する必要がな
い。そして、入力マクロブロックヘッダーワードで規定
したいずれの値は、ＢＰにより無視される。 ＊ｐｒｅｖｉｏｕｓ＿ｄｃ＿ｌｕｍｉｎａｎｃｅ（ＰＲ
Ｅ＿ＤＣ＿Ｙ）−以前のマクロブロックで輝度ブロック
のｄｃ値のための２バイト情報である。もし、マクロブ
ロックがスキップされると、リセット値が伝送される。
この情報は、常に追加的な情報としてＢＰにより提供さ
れ、使用者は入力フォーマットに設定する必要がない。
そして、入力マクロブロックヘッダワードで規定したい
ずれの値は、ＢＰにより無視される。 ＊ｐｒｅｖｉｏｕｓ＿ｄｃ＿ｃｈｒｏｍｉｎａｎｃｅ＿
ｂｌｕｅ（ＰＲＥ＿ＤＣ＿Ｃｂ）−以前のマクロブロッ
クでブルー色彩ブロックのｄｃ値のための２バイト情報
である。もし、マクロブロックがスキップされると、リ
セット値が伝送される。この情報は、常に追加的な情報
としてＢＰにより提供され、使用者は入力フォーマット
を設定する必要がない。そして、入力マクロブロックヘ
ッダワードで規定したいずれの値は、ＢＰにより無視さ
れる。 ＊ｐｒｅｖｉｏｕｓ＿ｄｃ＿ｃｈｒｏｍｉｎａｎｃｅ＿
ｒｅｄ（ＰＲＥ＿ＤＣ＿Ｃｒ）−以前のマクロブロック
でレッド色彩ブロックのｄｃ値のための２バイト情報で
ある。もし、マクロブロックがスキップされると、リセ
ット値が伝送される。この情報は、常に追加的な情報と
してＢＰにより提供され、使用者は入力フォーマットに
設定する必要がない。そして、入力マクロブロックヘッ
ダワードで規定したいずれの値は、ＢＰにより無視され
る。
【０１６７】１０．８．５．２ モーションデータワー
ド 各マクロブロックヘッダはもし、マクロブロックがモー
ションベクトルを含むと、追加的なヘッダワードを持た
なければならず、まずＭＰＥＧ−１及びＭＰＥＧ−２の
場合を考える。このような標準は、下記の過程の中のい
ずれか１つが発生する時、モーションベクトルのための
表５９に図示された、追加的なヘッダワードフォーマッ
トを持つようになる。 条件１）ＭＦ＝１または（Ｉ＝１及びＣＭＶ＝１）の
時、 条件２）ＭＢ＝１の時、
【０１６８】ＭＰＥＧ−１及びＭＰＥＧ−２のための一
般的なモーションベクトルデータフォーマット
【表５３】
【０１６９】表５３で、すべての要素値は、半画素精密
度となる。前記のＦＳ０、ＦＳ１、ＦＳ２及びＦＳ３
は、各モーションベクトルでフィールド選択を確認する
ための１ビットフラグである。もし、いずれのフィール
ドも選択されなければ、前記のフラグは０にセットされ
なければならない。その理由は、ＭＰＥＧ−１はフィー
ルド選択情報を使用しないので、このようなフラグは０
にセットされる。１つの例外的な場合は、デュアルプラ
イムモーションベクトルのＭＰＥＧ−２エンコーディグ
で発生する。このような場合、順方向モーションベクト
ルは、１６バイト（実質的に８バイトが使用される）か
ら構成され、フォーマットはテーブル３７のようにな
る。正常的に、ＢＰはビデオエンコーディング応用で、
モーションベクトル値を差動値に変換する。しかし、テ
ーブル３７のモーションベクトル成分は、ハフマンエン
コーダーですぐその入力となる差動値である。デュアル
プライムモーションベクトルは、ＭＰＥＧ−２デコーデ
ィング応用の場合、ＢＰにより動作される。
【０１７０】
【表５４】
【０１７１】前記のＨ．２６１及びＨ．２６３は、多少
異なるモーションベクトルデータフォーマットを有す
る。大部の場合に、一バイトで或るモーションベクトル
成分値を充分に表わすことができる。ＭＦ及びＭ４フラ
グの内容によって、対応されるモーション補償マクロブ
ロックは、少なくとも２個であり、そして、多い場合１
０個のモーションベクトル成分を有する。前記のモーシ
ョンベクトルデータのデータフォーマットは、表６０に
示されている。
【０１７２】Ｈ．２６１及びＨ．２６３のためのモーシ
ョンベクトルデータフォーマット
【表５５】
【０１７３】１０．８．５．３ ピクセル係数データワ
ード ４個のビデオ圧縮標準は、量子化レベルのために、相異
なる最大ピクセルビットの長さを有する。このような比
較は下記の表に示されている。
【０１７４】
【表５６】
【０１７５】従って、ＭＰＥＧ及びビデオ画像会議標準
用のピクセルデータフォーマットは、表５６のとおりそ
の差異がある。
【０１７６】ピクセル係数データフォーマット
【表５７】
【０１７７】１０．９ インタラプト条件 ＢＰはもし、このセクションで記述されたインタラプト
条件に適合すると、ＡＲＭ７＿ＩＲＱフラグを確認しＡ
ＲＭ７をインタラプトする。前記のＢＰは、２個のイン
タラプト条件のセットすなわち、省略時及びエラー条件
を有している。このような条件は、ＢＰ＿ＳＴＡＴＵＳ
［１５：０］に貯蔵されている。もし、いずれか１つの
ビットがＢＰによりセットされると、ＡＲＭ７＿ＩＲＱ
信号を活性化させる。このような条件は、ＢＰ＿ＩＮＴ
＿ＭＡＳＫ［１５：０］レジスタの対応するビットをセ
ッティングさせることによって、そのすべてをマスクす
ることができる。
【０１７８】１０．９．１ 省略時インタラプト条件 ＊Ｄｅｆａｕｌｔ ｃｏｎｄｉｔｉｏｎ ０（ＢＰ＿Ｓ
ＴＡＴＵＳ［０］）−入力バッファ０の処理を終了した
時、前記のＢＰがＩＢＵＦ０＿ＤＯＮＥフラグもセッテ
ィングさせるＡＲＭ７＿ＩＲＱを確認しなければならな
い。 ＊Ｄｅｆａｕｌｔ ｃｏｎｄｉｔｉｏｎ １（ＢＰ＿Ｓ
ＴＡＴＵＳ［１］）−入力バッファ１の処理を終了した
時、前記のＢＰがＩＢＵＦ１＿ＤＯＮＥフラグもセッテ
ィングさせるＡＲＭ７＿ＩＲＱを確認しなければならな
い。 ＊Ｄｅｆａｕｌｔ ｃｏｎｄｉｔｉｏｎ ２（ＢＰ＿Ｓ
ＴＡＴＵＳ［２］）−入力バッファ０の処理を終了した
時、前記のＢＰがＯＢＵＦ０＿ＤＯＮＥフラグもセッテ
ィングさせるＡＲＭ７＿ＩＲＱを確認しなければならな
い。 ＊Ｄｅｆａｕｌｔ ｃｏｎｄｉｔｉｏｎ ３（ＢＰ＿Ｓ
ＴＡＴＵＳ［３］）−入力バッファ１の処理を終了した
時、前記のＢＰがＯＢＵＦ１＿ＤＯＮＥフラグをセッテ
ィングさせるＡＲＭ７＿ＩＲＱを確認しなければならな
い。 ＊Ｄｅｆａｕｌｔ ｃｏｎｄｉｔｉｏｎ ４（ＢＰ＿Ｓ
ＴＡＴＵＳ［４］）−ビデオエンコーディングの場合、
ＡＲＭ７により設計されたスライスまたはＧＯＢを終え
る時、またはビデオデコーディングの場合、スライスま
たはＧＯＢでなく初期コードに到着した時、また前記の
ＢＰはＢＰ＿ＤＯＮＥフラグをセッティングするＡＲＭ
７＿ＩＲＱを確認しなければならない。 ＊Ｄｅｆａｕｌｔ ｃｏｎｄｉｔｉｏｎ ５（ＢＰ＿Ｓ
ＴＡＴＵＳ［５］）−先占文脈スイッチングモードで文
脈貯蔵動作を終了した時、または協力文脈スイッチング
モードで、現在のスライスまたはＧＯＢを終了した時、
前記のＢＰはＣＴＸ＿ＳＷ＿ＤＯＮＥフラグをセッティ
ングするＡＲＭ７＿ＩＲＱを確認しなければならない。 ＊Ｄｅｆａｕｌｔ ｃｏｎｄｉｔｉｏｎ ６（ＢＰ＿Ｓ
ＴＡＴＵＳ［６］）−文脈再ロードが終わった時、前記
のＢＰは、ＣＴＸ＿ＲＥＬＯＡＤ＿ＤＯＮＥフラグをセ
ッティングするＡＲＭ７＿ＩＲＱを確認しなければなら
ない。 ＊Ｄｅｆａｕｌｔ ｃｏｎｄｉｔｉｏｎ ７（ＢＰ＿Ｓ
ＴＡＴＵＳ［７］）−現在、ＢＰ＿ＳＴＡＴＵＳ［７］
が維持される。従って、このようなビットは“０”にセ
ットされるべきである。正常的に、このような省略時イ
ンタラプト条件は、ＢＰ＿ＩＮＴ＿ＭＡＳＫ［７：０］
を使用しマスクされるように勧告はしない。しかし、或
る動作では、使用者がＤｅｆａｕｌｔ ｃｏｎｄｉｔｉ
ｏｎ１をマスクすることを願う場合もある。
【０１７９】１０．９．２ エラーインタラプト条件 もしエラーがＢＰで発生すると、前記のＢＰはＡＲＭ７
インタラプトが要求されるように、ＢＰ＿ＥＲＲフラグ
をセットする。同時に、前記のＢＰは、前記のＢＰ＿Ｓ
ＴＡＴＵＳレジスタのＢＰ＿ＥＲＲ＿ＣＯＤＥフィール
ドでゼロでない値の中から適当なデータをセットする。
このような８ビットＢＰ＿ＥＲＲ＿ＣＯＤＥは下記のよ
うな意味を有している。 ＊ＢＰ＿ＣＯＤＥ＝8'b0000_0000：何等のエラーも発生
しない ＊ＢＰ＿ＥＲＲ＿ＣＯＤＥ＝8'b0000_0001：ＢＰ＿ＭＯ
ＤＥレジスタに不適当にセッティングされる ＊ＢＰ＿ＥＲＲ＿ＣＯＤＥ＝8'b0000_0010：不適当に水
平マクロブロック位置がセットされる ＊ＢＰ＿ＥＲＲ＿ＣＯＤＥ＝8'b0000_0011：不適当に垂
直マクロブロック位置がセットされる ＊ＢＰ＿ＥＲＲ＿ＣＯＤＥ＝8'b0000_0100：マクロブロ
ックアドレス増加に対する不適当したＶＬＣ ＊ＢＰ＿ＥＲＲ＿ＣＯＤＥ＝8'b0000_0101:マクロブロ
ックタイプに対する不適当したＶＬＣ ＊ＢＰ＿ＥＲＲ＿ＣＯＤＥ＝8'b0000_0110:マクロブロ
ックモーションコードに対する不適当したＶＬＣ ＊ＢＰ＿ＥＲＲ＿ＣＯＤＥ＝8'b0000_0111：不適当した
取消しモーションベクトルマーカービット ＊ＢＰ＿ＥＲＲ＿ＣＯＤＥ＝8'b0000_1000:符号化され
たブロックパターンに対する不適当したＶＬＣ ＊ＢＰ＿ＥＲＲ＿ＣＯＤＥ＝8'b0000_1001：ブロックＤ
ＣＴ ｄｃサイズに対する不適当したＶＬＣ ＊ＢＰ＿ＥＲＲ＿ＣＯＤＥ＝8'b0000_1010：不適当した
ＤＣＴ ｄｃ値 ＊ＢＰ＿ＥＲＲ＿ＣＯＤＥ＝8'b0000_1011：ブロックＤ
ＣＴ ａｃ係数に対する不適当したＶＬＣ ＊ＢＰ＿ＥＲＲ＿ＣＯＤＥ＝8'b0000_1100：１つのマク
ロブロックでブロックの＃が６４を超過する ＊ＢＰ＿ＥＲＲ＿ＣＯＤＥ＝8'b0000_1101：不適当した
ｆ＿ＣＯＤＥ値（例えば、値が０） ＊ＢＰ＿ＥＲＲ＿ＣＯＤＥ＝8'b0000_1110：ブロックＤ
ＣＴ ａｃ係数に対する不適当したＶＬＣ ＊ＢＰ＿ＥＲＲ＿ＣＯＤＥ＝8'b0000_1111：不適当した
ＩＢＵＦ及びＯＢＵＦアドレス設定 ＊ＢＰ＿ＥＲＲ＿ＣＯＤＥ＝8'b0001_0000：ＢＰ入出力
バッファ用スタートアドレスの最下位４ビットはゼロで
ない 他のＢＰ＿ＥＲＲ＿ＣＯＤＥ値は貯蔵される。
【０１８０】１０．１０ 詳細な機能性要求 １０．１０．１ ＩＯＢＵＳインターフェース ＢＰとＣＣＵとの間のすべてのデータ移動は、ＩＯＢＵ
Ｓを通して遂行される。前記のＩＯＢＵＳは、多重化さ
れたアドレス及びデータを含む３２ビット＠４０ＭＨｚ
同期バスである。少なくとも７サイクルは、前記のＩＯ
ＢＵＳを通して１６バイトデータを伝達するように要求
されるので、前記ＩＯＢＵＳの最大伝達速度は、９１．
４Mbytes/sec(７３１．４Mbits/sec)である。前記のＢ
Ｐは、すべてのＩＯＢＵＳ読出及び書込伝送のためにマ
スタまたはスレーブとなり得る。前記のＢＰがマスタと
して動作する時、ＩＯＢＵＳアービタにリクエスタ信号
を送らなければならない。もし、前記のＩＯＢＵＳがな
ければ、前記のアービタは前記のＢＰに与え、そしてデ
バイスセレクト信号を送る。前記のＩＯＢＵＳを通した
データの競争は、下記の３個のカテゴリーの中のいずれ
か１つである。すなわち、２または４このピクセル要素
を含んでいる３２ビットピクセルデータと、３２ビット
圧縮ビットストリームワードと、エンコーディング及び
デコーディング動作のための構文／制御パラメータの中
の１つである。ＩＯＢＵＳインターフェースに関するタ
イミング図のような情報に追加し、使用者は前記のＭＳ
Ｐ ＩＯＢＵＳ仕様を検討するよう勧告される。 １０．１０．２ ブロック層プロセッシング １０．１０．２．１ ジグザグスキャン規定 前記のＢＰは、ＭＰＥＧビデオ標準で提示された２個の
ジグザグスキャン変換マトリクスを支援する。ＶＰ及び
ＢＰの間で伝送されるこのような８×８ブロックデータ
は、すべて６４個の成分を含んでいる。 １０．１０．２．２ ＲＬＣコード ＲＬＣデコーディングのために、前記のＢＰはＤＣＴ
ａｃ係数のハフマンデコード結果によって、ゼロ及びレ
ベルデータを発生する。もし、データが１つの８×８ブ
ロックに生成される前、６４個のピクセルｅｎｄ＿ｏｆ
＿ｂｌｏｃｋ信号が検出されると、前記のＲＬＣデコー
ダーは、残りのゼロデータを作るようになる。ＲＬＣエ
ンコーディングのために、前記のＢＰは隣接したゼロデ
ータをカウントし、次のＮＯＮ−ゼロデータと結合する
ことによって、ラン−長さ及びレベルコードを発生させ
る。もし、残こっているデータのすべてがゼロに等しい
場合、残っているデータのためにＲＬＣを発生するより
は、ｅｎｄ＿ｏｆ＿ｂｌｏｃｋを発生させるとよい。Ｒ
ＬＣコードのための動作サイクルは、このように発生さ
れたゼロの数ほど進行される。
【０１８１】１０．１０．２．３ ハフマンコード 前記のＢＰハフマンコードは、ＭＰＥＧ−１、ＭＰＥＧ
−２、Ｈ．２６１及びＨ．２６３ビデオテーブル基準で
勧告されたすべてのハフマンテーブルを支援する。全て
のロムワードが１２ビットの場合、すべてのテーブルは
ルックアップテーブルで実行され得る。しかし、単純で
あるかまたは非常に複雑なものを有する或るハフマンテ
ーブルは、ハードワイヤード(hardwired)ロジックを使
用して具現され得る。前記のルックアップテーブルロム
を使用して具現する前記のデコーダーテーブルは、表に
要約されている。
【０１８２】
【表５８】
【０１８３】前記のエンコーダーテーブルは、前記のデ
コーダーテーブルより更に大きいロムサイズを要求する
内容が、表に要約されている。
【０１８４】
【表５９】
【０１８５】表から、ハフマンエンコーダ及びデコーダ
のために全体的に要求されるロムのサイズは、７６８×
１２ビットである。前記のテーブルは、スタッフコー
ド、ｅｓｃａｐｅ＿ｃｏｄｅ、ＤＣＴ係数のサインビッ
ト及び、ステートマシンにより操作されるｅｎｄ＿ｏｆ
＿ｂｌｏｃｋコードを含んでいない。 前記それぞれ
のハフマンコードのための動作サイクルは、表に記述さ
れている。
【０１８６】
【表６０】
【０１８７】最後に、ＪＰＥＧデコードテーブルは、前
記のような接近過程を用いると、具現され得ないことを
表わす。しかし、ｄｃ＿ｃｏｅｆｆ＿ｎｅｘｔ＿０テー
ブルでは、ＪＰＥＧエンコーディング応用が使用され得
る。 １０．１０．２．４ 差動ｄｃ値 イントラーブロックの場合、前記のＢＰはまた、８×８
ブロックデータの第１番目要素の差動ｄｃ係数を計算
し、そして既に伝送された差動ｄｃ係数でｄｃ値を再現
する。 １０．１０．２．５ 非コード化されたブロック 前記のＢＰは、コード化されないブロックを支援しな
い。前記のＶＰ及びＡＲＭ７は、非符号化されたブロッ
クを遂行する。前記のＶＰ及びＡＲＭ７がこのようなブ
ロックを処理するように、前記のＢＰはマクロブロック
ヘッダのワードに表れているｃｏｄｅｄ＿ｂｌｏｃｋ＿
ｐａｔｔｅｒｎで、非コード化されたブロックを表わ
す。 １０．１０．２．６ ブロック伝送順序 エンコーディング及びデコーティングのために伝送され
た１つのマクロブロックで、ブロックの順序は下記のと
おりである：輝度（Ｙ）ブロック０、１、２及び３、色
相ブルー(Cb)及び色相レッド(Cr)ブロックである。 １０．１０．３ マクロブロック層処理 １０．１０．３．１ 差動モーションベクトル 前記のＢＰは、前記のモーション推定結果から差動モー
ションベクトルを計算し、次の場合を除いては伝送され
た差動モーションベクトルを有してモーションベクトル
を再現する。 ＊第１場合は、ＭＰＥＧ−２ビデオエンコーディングの
場合のデュアルプライムモードである。この場合で、前
記のＢＰに伝送されたモーションベクトルは、ベクトル
‘［０］［０］［１：０］’であり、ベクトル‘［ｒ］
［０］［１：０］ではない（ＭＰＥＧ−２ビデオ標準の
７．６．３．６節参照）。 ＊第２の場合は、Ｈ．２６３の改良予測モードである。
この場合、４個のモーションベクトル及び、このような
値が差動値として前記のＢＰから／に伝送されなければ
ならない。 １０．１０．３．２ スキップされたマクロブロック 前記のＢＰは、スキップされたマクロブロックを支援し
ない。前記のＶＰ及びＡＲＭ７は、このようにスキップ
されたマクロブロックを処理する。前記のようにスキッ
プされたマクロブロックを処理するための前記のＶＰ及
びＡＲＭ７で、前記のＢＰは、前記マクロブロックのヘ
ッダワードに水平及び垂直マクロブロックアドレスを書
き込む。 １０．１０．３．３ マクロブロックスタッフコード ＭＰＥＧ−１で、一サイクルでマクロブロックスタッフ
コードがもし生ずると、前記のＢＰはこれを捨てなけれ
ばならない。しかし、ＭＥＰＧ−１エンコーディング
で、ＢＰは使用者がマクロブロック層ヘッダ内のマクロ
ブロックスタッフコードを含まないようにする。一般的
に、このようなスターピングコードは、出力ビデオレー
トバッファを制御することに使用される。従って、マク
ロブロックスタッフコードを挿入する代わりに、スター
トコードの間にゼロスタッフビットを挿入するように勧
告する。ＭＰＥＧ−１及びＭＰＥＧ−２の応用のため
に、ビットストリーム出力はスライス層までバイト−ア
ラインメントされなければならない。たとえビットスト
リーム出力が画像層までバイト−アラインメントされて
もＨ．２６３応用のためには、ＧＯＢ層までバイト−ア
ラインメントさせる。しかし、Ｈ．２６１エンコーダー
の出力はバイト−アラインメントされない。従って、Ａ
ＲＭ７でルーチンを形成するビットストリームは、この
ような差異を考えてプログラムされる。ＩＯＢＵＳを通
した最後のデータ伝送のためのデータ量が、エンコーデ
ィングの場合１６ビット以下の場合、ＢＰはスライスの
エンドにゼロを満たす動作(zero-fill)を自動的に遂行
する。
【０１８８】１０．１０．４．２ エキストラスライス
情報 デコーディングにおいて、ＢＰはＭＰＥＧ−１またはＭ
ＰＥＧ−２ビットストリームのスライスヘッダに含まれ
る、任意のエキストラスライス情報を捨てる。エンコー
ディングにおいて、ＢＰは使用者により要請された任意
のエキストラスライス情報を挿入させない。もし、使用
者がまだＭＰＥＧ−１またはＭＰＥＧ−２ビットストリ
ームにこの情報を含ませようとする場合は、ＢＰにより
予めエンコーディングされたビットストリームにこの情
報を挿入すればよい。 １０．１０．４．３ イントラースライスＭＰＥＧ−２
スライス層ビットストリームにおいて、intra_sliceと
いうパ ラメータは、現在スライスがイントラーマクロブロック
のみで構成されたことを表わすことに使用される。この
情報は、デコーディング過程では使用されず、高速前進
または高速後進機能を遂行する場合、ＤＳＭ応用を助け
るためのものである。従って、ＢＰはデコーディング応
用の場合この情報を捨て、エンコーディング応用の場
合、スライス層ヘッダにあるｉｎｔｒａ＿ｓｌｉｃｅに
０を挿入する。 １０．１０．４．４ スライスまた
はＧＯＢスタートコード ＭＰＥＧ−１、ＭＰＥＧ−２、Ｈ．２６１において、す
べてのピクチャーは少なくとも１つのスライスまたはＧ
ＯＢスタートコードを有する。しかし、Ｈ．２６３ピク
チャーは、ＧＯＢスタートコードとヘッダ情報を有しな
い。特に、任意のＨ．２６３ピクチャーで第１番目のＧ
ＯＢは、スタートコードとヘッダ情報を有しない。従っ
て、入力されるビットストリームがＨ．２６３のための
ものである場合、ＢＰ状態マシンは、マクロブロック層
を直ちに処理しなければならない。それだけでなく、ビ
ットストリームがデコーディングされる間、ＧＯＢスタ
ートコードが発見されると、ＢＰはスタートコードをデ
コーディングし、ＡＲＭ７をインタラプトせず処理過程
を続いて遂行する。
【０１８９】１０．１１ 入力／出力ダブルバッファイ
ンターフェース １０．１１．１ 一般的な説明 入力及び出力バッファは、ダブルバッファにより具現さ
れる。従って図６４と図６５の図示のとおり、ＩＢＵＦ
０、ＩＢＵＦ１、ＯＢＵＦ０、ＯＢＵＦ１の４個のメモ
リバッファを使用するようになる。図６４よ図６５での
ように、それぞれのバッファはスタート及び終了アドレ
スと充満及び完了フラグを有する。各バッファサイズを
決定するために、使用者は各バッファに対するスタート
及び終了アドレスに適切な値を記入しなければならな
い。一応、バッファ用ソースプロセッサは、バッファに
対する記入を完了すると、充満フラグを設定し、他のバ
ンクに対する記入を開始する。バンク用シンクプロセッ
サはアクセスされるバンクが全部満たされていることが
分かると、データを読み出す。バンクが空いていると、
シンクは完了フラグを設定し、他のバンクの充満フラグ
をチェックする。４個のスタートアドレスは、小節１
０．７．２の説明のとおり、ＢＰによりアップデートさ
れる。スタートアドレスのためのそれぞれのレジスタ
は、ＢＰが入力または出力バッファをアクセスする都度
に、ＢＰによりアクセスされる最後のバイトアドレスを
貯蔵する。従って、ＡＲＭ７はＩＢＵＦ０＿ＤＯＮＥ、
ＩＢＵＦ１＿ＤＯＮＥ、ＯＢＵＦ０＿ＦＵＬＬ、ＯＢＵ
Ｆ１＿ＦＵＬＬのフラグの中のいずれか１つが設定され
ると、該当スタートアドレスを設定する。また、スター
トアドレスの最後の４ビットは常にＡＲＭ７によりゼロ
に設定される。その理由はＦＢＵＳ、ＣＣＵとＩＯＢＵ
Ｓとの間の内部データ割り当て構造のためである。ま
た、各バッファサイズの全体バイト数が１６の倍数とな
るように、それぞれの最後アドレスを設定しなければな
らない。それだけでなく、最小バッファサイズは、ＭＰ
ＥＧ−１とＭＰＥＧ−２に対して６４バイト、Ｈ．２６
１とＨ．２６３に対して１２８バイトであることが勧告
される。これはＡＲＭ７に対するＢＰの頻繁なインタラ
プトによる、性能の劣化を防止するためのことである。
【０１９０】１０．１１．２ 非正常的なバッファステ
ータスの処理 ２個の出力バッファが満たされると、ＢＰは処理を中止
させ、入力ダブルバッファステータスに関係なく、アイ
ドル状態に落ちる。ＯＢＵＦ０＿ＤＯＮＥまたはＯＢＵ
Ｆ１＿ＤＯＮＥフラグが設定されると、ＢＰは自動的に
このアイドル状態から抜け出る。２個の入力バッファが
空くと、ＢＰは処理を中止する必要がなく、内部に残っ
ているデータの処理が完了されるまで処理し続ける。し
かし、２個の入力バッファが空くと、ＢＰはすぐＡＲＭ
７をインタラプトする。残っているデータ処理の終了以
降、入力バッファがまだ空いていると、ＢＰはアイドル
状態に落ちる。ＩＢＵＦ０＿ＦＵＬＬまたはＩＢＵＦ１
＿ＦＵＬＬフラグが設定されると、更にＢＰは自動的に
この状態から抜け出る。この小節で記述するアイドル状
態は、この仕様書で記述した他のアイドル状態とは異な
る。その理由は、他のアイドル状態から抜け出るために
は、通常ＡＲＭ７の制御コマンドを必要とするからであ
る。
【０１９１】１０．１１．３ Ｉ／Ｏバッファの物理的
な具現：例 大抵、ＢＰ入力及び出力バッファの位置とサイズを決定
することは、使用者の分である。使用者はＶＰデータキ
ャッシュ、ＡＲＭ７データキャッシュまたはＳＤＲＡＭ
のスクラッチパッド領域でバッファを具現する。ＢＰ入
力及び出力ダブルバッファの具現が多少制限的であって
も、前記のバッファを具現するための効率的な方法があ
る。ここにおいて、ビデオデコーディング応用におい
て、レートバッファの具現に対する特殊な例を挙げる。
この場合、使用者はＢＰ入力バッファを循環バッファで
具現しようとする。ここで、ＳＤＲＡＭを使用し、完全
なレートバッファは図６６の図示のとおり、４個のブロ
ックに分割されるものと仮定する。初期に、使用者はＲ
ａｔｅ＿Ｂｕｆｆｅｒ＿Ｂｌｏｃｋ＿０とＲａｔｅ＿Ｂ
ｕｆｆｅｒ＿Ｂｌｏｃｋ＿１とをそれぞれＩＢＵＦ０と
ＩＢＵＦ１に設定することができる。これは下記のよう
に設定することによって可能になる。 ＩＢＵＦ０＿ＳＴＡＲＴ＝Ｒａｔｅ＿Ｂｕｆｆｅｒ＿Ａ
ｄｄｒｅｓｓ＿０； ＩＢＵＦ０＿ＥＮＤ＝Ｒａｔｅ＿Ｂｕｆｆｅｒ＿Ａｄｄ
ｒｅｓｓ＿１； ＩＢＵＦ１＿ＳＴＡＲＴ＝Ｒａｔｅ＿Ｂｕｆｆｅｒ＿Ａ
ｄｄｒｅｓｓ＿２； ＩＢＵＦ１＿ＥＮＤ＝Ｒａｔｅ＿Ｂｕｆｆｅｒ＿Ａｄｄ
ｒｅｓｓ＿３。 ＩＢＵＦ０にあるデータ（すなわち、Ｒａｔｅ＿Ｂｕｆ
ｆｅｒ＿Ｂｌｏｃｋ＿０にあるデータ）のすべてがＢＰ
により使用されると、ＢＰはＡＲＭ７をインタラプトす
る。そうすると、ＡＲＭ７は下記のように設定すること
によって、Ｒａｔｅ＿Ｂｕｆｆｅｒ＿Ｂｌｏｃｋ＿２を
ＩＢＵＦ０に設定する。 ＩＢＵＦ０＿ＳＴＡＲＴ＝Ｒａｔｅ＿Ｂｕｆｆｅｒ＿Ａ
ｄｄｒｅｓｓ＿４； ＩＢＵＦ０＿ＥＮＤ ＝ Ｒａｔｅ＿Ｂｕｆｆｅｒ＿Ａ
ｄｄｒｅｓｓ＿５。 ＩＢＵＦ１にあるデータのすべてがＢＰにより使用され
ると、ＢＰはＡＲＭ７をインタラプトする。そうする
と、ＡＲＭ７は下記のように設定することによって、Ｒ
ａｔｅ＿Ｂｕｆｆｅｒ＿Ｂｌｏｃｋ＿３をＩＢＵＦ１に
設定する。 ＩＢＵＦ１＿ＳＴＡＲＴ＝Ｒａｔｅ＿Ｂｕｆｆｅｒ＿Ａ
ｄｄｒｅｓｓ＿６； ＩＢＵＦ１＿ＥＮＤ＝Ｒａｔｅ＿Ｂｕｆｆｅｒ＿Ａｄｄ
ｒｅｓｓ＿７。 Ｒａｔｅ＿Ｂｕｆｆｅｒ＿Ｂｌｏｃｋ＿２にあるデータ
のすべてがＢＰにより使用されると、ＡＲＭ７は第１番
目の段階でのようにアドレスを設定することをによっ
て、Ｒａｔｅ＿Ｂｕｆｆｅｒ＿Ｂｌｏｃｋ＿０をＩＢＵ
Ｆ０に更に設定する。従って、循環バッファは単にこの
ような完全な過程を繰り返すことによって具現され得
る。この例は、ＢＰダブルバッファの使用が、使用者の
意図によって非常に柔軟であることを表している。
【０１９２】１０．１２ 文脈スイッチング １つ以上の応用がＭＳＰを駆動させる場合、ＡＲＭ７動
作システムは、ＢＰが現在作業を終結させ、他の作業に
切り換えられるように命令する。この過程は、通常に
“文脈スイッチング”という。ＢＰは下記の２種類の文
脈スイッチングモードを支援する。 １０．１２．１ 先占(preemptive)文脈スイッチング 先占文脈スイッチングは、ＢＰが現在８×８画素ブロッ
ク処理を遂行してから正常的な処理が終了したことを意
味する。ＡＲＭ７はＢＰ＿ＣＯＮＴＲＯＬ［６：５］レ
ジスタにあるＣＴＸ＿ＳＷＩＴＣＨとＣＴＸ＿ＭＯＤＥ
フラグを“１１”に設定することによって、先占文脈ス
イッチングモードを命令する。現在ブロック処理が完了
されると、ＢＰは後の処理のために、内部文脈を外部Ｓ
ＤＲＡＭに送る。ＢＰは文脈貯蔵を完了すると、ＢＰ＿
ＳＴＡＴＵＳ［５］に位置したＣＴＸ＿ＳＷ＿ＤＯＮＥ
フラグを設定することによって、ＡＲＭ７をインタラプ
トする。そうすると、ＡＲＭ７はＢＰの入出力バッファ
のすべての内容を貯蔵し、他の作業のためにＢＰを初期
化させる。このモードは、ＢＰがＡＲＭ７の文脈スイッ
チングリクエストをできるだけ速く応答するようにす
る。最悪の場合、ＢＰは現在ブロック処理を完了するた
めに、約１５０サイクル（＝3.75μsec)を必要とする。
しかし、正常的な場合、ブロック処理を完了するために
数十のサイクルを必要とすると見なすことが好ましい。
【０１９３】１０．１２．２ 協調型(cooperative)文脈
スイッチング 協調型文脈スイッチングによると、ＢＰで文脈貯蔵過程
を除去することができる。これはすべてのスライスまた
はＧＯＢ層処理時に、ＢＰ内部の状態のすべてを初期化
させなければならないという事実に起因したものであ
る。このモードで、ＢＰは現在スライスまたはＧＯＢを
続いて正常的に処理してから処理を完結させる。ＡＲＭ
７はＢＰ＿ＣＯＮＴＲＯＬ［６：５］レジスタにあるＣ
ＴＸ＿ＳＷＩＴＣＨとＣＴＸ＿ＭＯＤＥフラグを“１
０”に設定することによって、協調型文脈スイッチング
モードを命令する。現在スライスまたはＧＯＢ処理が完
了されると、ＢＰはＢＰ＿ＳＴＡＴＵＳ［５］に位置し
たＣＴＸ＿ＳＷ＿ＤＯＮＥフラグを設定することによっ
てＡＲＭ７をインタラプトする。そうすると、ＡＲＭ７
はＢＰの入出力バッファのすべての内容を貯蔵し、他の
作業のためにＢＰを初期化させる。
【０１９４】１０．１２．３ 文脈再ロード その以前の作業を切換するために、ＢＰはアドレスＳＡ
ＶＥ＿ＡＤＲ［３１：０］からＳＤＲＡＭに貯蔵される
文脈を再ロードする。この文脈再ロードを要請するため
に、ＢＰがアイドル状態にある必要がある。このリクエ
ストのための可能な状況は、ＢＰ＿ＤＯＮＥが設定され
た場合、ＣＴＸ＿ＤＯＮＥまたはＡＲＭ７がソフトウェ
アでＢＰをリセットさせた場合である。それで、ＡＲＭ
７がＢＰ＿ＣＯＮＴＲＯＬ［７］にあるＣＴＸ＿ＲＥＬ
ＯＡＤフラグを設定すると、ＢＰはアイドル状態から抜
け出て、貯蔵された文脈を読み出し始める。ＢＰは文脈
再ロード動作を完了してから、ＣＴＸ＿ＲＥＬＯＡＤ＿
ＤＯＮＥフラグを設定してＡＲＭ７をインタラプトす
る。そうすると、ＡＲＭ７はＢＰの内部レジスタを初期
化させ、以前の作業処理のためにＢＰをイネーブルさせ
る。 １０．１３ 作業ハンドシェーキング この節は、ＢＰが処理を終えた場合、作業ハンドシェー
クのための細部的な過程を取扱う。ここにおいて、“最
後のデータのためのポインターのアップデート”とは、
ＢＰがＶＡＬＩＤ＿ＢＹＴＥ＿ＡＤＲ［３１：０］とＶ
ＡＬＩＤ＿ＢＩＴ＿ＰＯＳ［２：０］にそれぞれ適切な
値を記入したことを意味する。
【０１９５】１０．１３．１ エンコーディングの場合 正常状態で、エンコーディングのための入力データは、
ＶＰから供給される。入力ダブルバッファの中の１つが
ＶＰにより満たされると、ＢＰはＩＯＢＵＳを通してデ
ータの読出を開始する。処理が終了される時点（すなわ
ち、処理されたマクロブロック数が、ＡＲＭ７により指
定されたマクロブロック数と同一な場合）で、ＢＰはＢ
Ｐ＿ＤＯＮＥフラグを設定してＡＲＭ７をインタラプト
し、アイドル状態に落ちる。有効データのためのポイン
ターは、スライスまたはＧＯＢに対する“圧縮されたビ
ットストリームの最後”を表わす。また、ＶＡＬＩＤ＿
ＢＹＴＥ＿ＡＤＲ［３１：０］は、出力ダブルバッファ
の中のいずれか１つの位置を表わす。ＡＲＭ７はこの圧
縮されたビットストリームと、上位層ヘッダを結合させ
て最終のビットストリームを形成し、処理過程を繰り返
す。出力ダブルバッファにあるデータを完全に焼尽させ
る前、ＡＲＭ７がＢＰを再開始しようとする場合は、少
なくとも１つの出力ダブルバッファを焼尽させ、ＢＰが
再開始された時、ポインタはＢＰによりアップデートさ
れるので、最後のデータのためのポインタはそのまま置
いておくことによって可能である。
【０１９６】１０．１３．２ デコーディングの場合 まず、ＡＲＭ７はスライスまたはＧＯＢスタートコード
（存在時）を探索する。スタートコードが発見される
と、ＡＲＭ７はＢＰを初期化しイネーブルさせる。ＢＰ
でハフマンデコーディング、ＲＬＣデコーディング及び
逆ジグザグスキャン変換を遂行してから、データはＶＰ
処理のために出力バッファに伝送される。ＢＰはこの処
理ルーチンを非スライスまたは非ＧＯＢスタートコード
が検出されるまで続く。これらが検出されると、ＢＰは
“非スライスまたは非ＧＯＢスタートコードのエンド”
に使用される最後のデータのためにポインタを設定し、
ＡＲＭ７をインタラプトする。次に、ＡＲＭ７はスター
トコードをデコーディングして、次回のスライスまたは
ＧＯＢコードが発見されるまで、ヘッダ解釈(parsing)
を遂行する。 １０．１３．３ 圧縮されたビットストリームで発見さ
れたエラー 実際のデータが、電話線及び公衆スイッチ網を通して伝
送される画像電話応用において、いくつかの無効データ
が入力されるビットストリームに含まれる可能性が非常
に高い。この場合、ＢＰはＡＲＭ７をインタラプトし、
ＥＲＲ＿ＨＡＮＤＬＥ＿ＭＯＤＥフラグをチェックしな
ければならない。もしＢＰが特定の応用のためにイネー
ブルされる前、使用者がエラー処理モードを決定する場
合は、安全である。ERR_HANDLE_MODEフラグが“１”に
設定されると、ＢＰは自動的に次のスタートコードを探
し出す。スタートコードがスライスまたはＧＯＢのため
のものである場合、ＢＰは正常的な処理を続く。このモ
ードが非常に効率的であるが、その理由はＢＰがＡＲＭ
７より更に迅速にスタートコードを探し出すことがで
き、ＢＰが次のスタートコードを探す間、ＡＲＭ７が他
の処理ルーチンを遂行し得るからである。しかし、スラ
イスまたはＧＯＢ層とは異なるスタートコードが発見さ
れると、ＢＰはＢＰ＿ＤＯＮＥフラグを設定してＡＲＭ
７を更にインタラプトし、アイドル状態に落ちる。この
ような場合、最後のデータのために使用されたポインタ
は、次回のスタートコードのエンドを指示しなければな
らない。ＥＲＲ＿ＨＡＮＤＥＬ＿ＭＯＤＥフラグが
“０”に設定されると、ＢＰは次回のスタートコードを
探せず、アイドル状態に落ちる。このような場合、最後
のデータのために使用されるポインタは、エラーは発見
された位置を指示しなければならない。このモードは使
用者がＡＲＭ７命令語を利用して、汚染されたビットス
トリームをデバッギングする場合に有用である。
【０１９７】
【実施例２】付 録 Ｂ ＭＰＣビットストリーム処理器 ビットストリーム処理器（ＢＰ）は、ビデオデータエン
コーディング及びデコーディング応用に重要なＭＳＰ処
理コアの中の１つである。ＢＰはＭＰＥＧスライス層エ
ンコーディング及びデコーディング、そしてＨ．２６１
／Ｈ．２６３グループブロック（ＧＯＢ）層エンコーデ
ィング及びデコーディングを処理する。デコーディング
応用において、ＢＰは各マクロブロックに含まれた全体
情報を、ベクトル処理器及びＡＲＭ７コアに提供する。
ビットストリーム処理器ハードウェアは、４個の機能ブ
ロックに分けられる。 ＊Ｉ／Ｏ制御及びデコーディングユニットを含むＩＯＢ
ＵＳポートインターフェース ＊ＢＰ制御ステートマシン ＊ＢＰレジスタマルチプレクサー、レジスタ、算術論理
ユニット(ALU)及びマルチプレクサー、ＦＩＦＯ制御ユ
ニットを含むコーデックコア ＊ＶＬＣ ＦＩＦＯユニット ＊コーデックアドレス発生器と共にルックアップを含む
ＶＬＣコーデック ＶＬＣ ＬＵＴ ＲＯＭ（３４０、図３参照）についての
説明は下記のとおりである。 １．０ 方法論 ルックアップユニットは、ハフマンエンコーディング及
びデコーディングの核心である。このユニットは、ＭＰ
ＥＧ−１、ＭＰＥＧ−２、Ｈ．２６１及びＨ．２６３仕
様に含まれたＶＬＣテーブルを支援し、三星ＭＳＰによ
り支援される。このテーブルの大部分は、１２ビット幅
を有するＲＯＭで具現される。しかし、ルックアップ処
理があまり単純で、ＲＯＭテーブルのサイズに当たらな
い場合、特殊なエンコーディング及びデコーディングが
適用される。このようなレイヤーの４つの仕様のすべて
は、多い可変長さコードを１７ビットまで含む。エンコ
ーディング値またデコーディング以外に、コードサイズ
及び有効コード指示者が、エンコーディング及びデコー
ディングのために提供され、正確に処理されるようにす
る。ＶＬＣテーブルをエンコーディングまたはデコーデ
ィングするために従来の方法を使用する場合、ＲＯＭテ
ーブル及びアドレス発生器が更に大きくなる。
【０１９８】１．１ 具現方法は下記のとおりである： ＊もしアドレス発生器の設計が難しくなければ、ＲＯＭ
テーブルをできるだけ多く共有する。 ＊エンコーディングまたはデコーディングに基づいて、
ＶＬＣテーブルを再配列する。 ＊ハフマンコードに基づいて‘０’カウントと‘１’カ
ウントをまずデコーディングする。 ＊符号または偶数／奇数のような１ビットフラグを使用
しテーブルサイズを減らす。 ＊可能であれば、１つのＲＯＭ位置を‘上位’と‘下
位’に分離する。 ＊ＲＯＭテーブルアドレスを発生させるために、ＶＬＣ
の最下位ビット(LSB)を使用しアドレス発生器を簡素化
する。 この方法は非常に効率的である。最終のＲＯＭテーブル
サイズは、７６８＊１２ビットで、問題を伴うにはずっ
と小さい。ルックアップは、ＲＯＭテーブルアドレス発
生器と、ＲＯＭテーブルルックアップ処理により遂行さ
れる。アドレス発生器はテーブル種類、モード及びＶＬ
Ｃ値のような入力信号をデコーディングし、ＲＯＭテー
ブルのアドレスを発生させる。以降、ＲＯＭテーブル値
及び他の情報からエンコーディングまたはデコーディン
グデータが得られる。デコーディングテーブルは２つの
フォーマットを有するが、一つはＶＬＣコード当りのＲ
ＯＭ位置を有するＤＣＴ係数に適用され、もう一つはそ
れぞれのＲＯＭ位置が上位６ビットと下位６ビットに分
割されている他のテーブルに適用される。従って、各位
置は２つのＶＬＣコードを有する。エンコーディングテ
ーブルは、２つのフォーマットを有するが、一つはＨ．
２６３のＴＣＯＥＦに関するもので、もう一つは他のテ
ーブルに対するものである。各ＲＯＭ位置はエンコーデ
ィング応用のために一つのハフマンコードを含む。ＲＯ
Ｍテーブルのサイズは７６８×１２ビットである。テー
ブルは下記のように示すことができる。
【０１９９】ＶＬＣデコーディングＲＯＭテーブルマッ
プ
【表６１】
【０２００】ＶＬＣエンコーディングＲＯＭテーブルマ
ップ
【表６２】
【０２０１】１．２ デコーディング デコーディングに対するすべてのテーブルは、‘０’ま
たは‘１’カウントに基づいて再配列される。ＶＬＣコ
ードのＭＳＢが‘０’の場合は‘０’カウントが印加さ
れ、‘０’でない場合は‘１’カウントが使用される。
例えば、コード'00001xxx’の場合４個の‘０’を有
し、コード'1110xxx’の場合３個の‘１’カウントを有
する。デコーティング過程はまず‘０’／‘１’カウン
トをデコーディングし、ＶＬＣコードの‘０’／‘１’
カウントをＲＯＭテーブルアドレス発生器へ出力する。
以降、アドレス発生器は残りのコードをデコーディング
してアドレスを発生させる。アドレスは２個部分けられ
るが、一つはオフセットで、もう一つはいわゆるマスク
されたアドレスであって、ＶＬＣテーブルから得られ
る。アドレスは２個部分に対する論理和（ＯＲ）から得
られる。アドレス発生器により提供される他の情報は、
下記の通り示すことができる。 ＊ＶＬＣ ｃｏｄｅ ｓｉｚｅ ＊Ｓｐｅｃｉａｌ Ｆｌａｇ：２ビットフラグは、Ｈ．
２６１で‘ＥＳＣＡＰＥ’、‘ＥＮＤ ＯＦ ＢＬＯＣ
Ｋ’、‘ＳＴＵＦＦＩＮＧ’、または‘ＳＴＡＲＴ Ｃ
ＯＤＥ’に対するデコーディングステートマシンを表わ
す。 ＊Ｈｉｇｈ ｄａｔａ ｅｘｔｒａｃｔ ｅｎａｂｌ
ｅ：有効データは上位６ビットである。 ＊Ｓｉｇｎ／ｅｖｅｎ ｅｎａｂｌｅ：このフラグは、
デコーディングがＶＬＣのＬＳＢを、テーブルに基づい
た符号または偶数ビットで抽出するべきであることを指
示する。 ＊Ｖａｌｉｄ ＶＬＣ ＊Ｍａｓｋ ｓｈｉｆｔ ｂｉｔｓ 及びｍａｓｋ：こ
の両信号は、マスクされたアドレスを発生させるために
印加される。 ＲＯＭテーブルに対して、ＭＰＥＧ−２のテーブル１
４、１５とＨ．２６３のテーブル１２を除外しては、そ
れぞれの位置に上位と下位ビットフォーマットから形成
されたデータが貯蔵される。
【０２０２】１．２．１ テーブル１２／ＭＰＥＧ−２ このテーブルはテーブル２−Ｂ．５ｃ／ＭＰＥＧ−１及
びテーブル５／Ｈ．２６１と同一である。 ＲＯＭテーブルフォーマット：ビット１０〜６：ラン；
ビット５〜０：レベル １．２．２ テーブル１５／ＭＰＥＧ−２ テーブル１４／ＭＰＥＧ−２と同一なラン、レベル及び
ＶＬＣコードを有するので、このテーブルの大部分は、
テーブル１４／ＭＰＥＧ−２と共有する。 ＲＯＭテーブルフォーマット：ビット１０〜６：ラン；
ビット５〜０：レベル １．２．３ テーブル１２／Ｈ．２６３ このテーブルは、ＭＰＥＧ−２のテーブル１４、１５と
比較する時、１個以上の出力値‘ＬＡＳＴ’を有する。 ＲＯＭテーブルフォーマット：ビット１１：ＬＡＳＴ；
ビット１０〜４：ラン；ビット３〜０；レベル １．２．４ モーションコード／マクロブロック増加分 この節は、テーブル１／ＭＰＥＧ−２、テーブル１０／
ＭＰＥＧ−２、テーブル２−Ｂ．１／ＭＰＥＧ−１、テ
ーブル２−Ｂ．４／ＭＰＥＧ−１、テーブル１／Ｈ．２
６１及びテーブル３／Ｈ．２６１及びテーブル１０／
ｈ．２６３を取扱う。
【０２０３】モーションコードに対して、ＶＬＣ＝１の
場合を除いてはＬＳＢが符号ビットである。マクロブロ
ック増加分に対して、ＬＳＢはＶＬＣ＝１の場合を除い
ては、偶数値フラグである。従って、テーブルの半分の
みをデコーディングする。タイル(tile)符号／偶数ビッ
トを無視する場合、テーブル１０／Ｈ．２６３の上位部
分を除いては、２種類のテーブルは、同一なＶＬＣ値と
デコーディング値を有する。デコーティングされた値
は、６ビットまで発生し、これは２個のテーブル値を１
つの位置に置くことができることを意味する。例え、テ
ーブル１０／Ｈ．２６３の下位部分のデコーディング値
が他のものと異なっても、タイル２進値は固定小数点の
ために同一である。すなわち、このすべてのテーブルを
取扱うために、固定小数点として１６ 半分の位置を使
用する。ＲＯＭアドレスを発生させるために、１つの簡
単なＦＳＭを使用する。応用において、モーションコー
ドがデコーディングされる場合、ＲＯＭテーブルは絶対
値を提供する。一方、アドレス発生器が符号ビットをイ
ネーブルさせると、デコーダーはＬＳＢを抽出するが、
‘１の場合’は負（−）、‘０’は正（＋）を意味す
る。このアルゴリズムは下記のように示すことができ
る。 ｉｆ（ｓｉｇｎ＿ｅｎａｂｌｅ＝＝１） ｉｎｃｒｅｍｅｎｔ＿ｖａｌｕｅ＝ｓｉｇｎ＊ＲＯＭ＿ｔａｂｌｅ＿ｖ ａｌｕｅ； ｅｌｓｅ ｉｎｃｒｅｍｅｎｔ＿ｖａｌｕｅ＝ＲＯＭ＿ｔａｂｌｅ＿ｖａｌｕｅ； もし、マクロブロックアドレス増加テーブルがデコーデ
ィングされると、その結果はＲＯＭテーブル値と偶数フ
ラグから得られる。例えば、ＲＯＭテーブルは‘５’の
値を提供する。偶数フラグが‘ハイ’であれば‘１０’
の結果が得られ、偶数フラグが‘ロー’であれば‘１
１’の値が得られる。このアルゴリズムは下記のように
示すことができる。 ｉｆ（ｅｖｅｎ＿ｅｎａｂｌｅ＝＝１） ｉｎｃｒｅｍｅｎｔ＿ｖａｌｕｅ＝（ＲＯＭ−ｔａｂｌｅ＿ｖａｌｕ ｅ＜＜１） ｜ （〜ｅｖｅｎ＿ｂｉｔ）； ｅｌｓｅ ｉｎｃｒｅｍｅｎｔ＿ｖａｌｕｅ＝ＲＯＭ＿ｔａｂｌｅ＿ｖａｌｕｅ ； ＲＯＭテーブルフォーマット：ビット１１〜６：上位データ；ビット５〜 ０：下位データ １．２．５ マクロブロックパターン この節はテーブル９／ＭＰＥＧ−２、テーブル２−Ｂ．
３／ＭＰＥＧ−１、テーブル４／Ｈ．２６１（ＣＢＰ）
を取扱う。デコーティングされた値は６ビットまで発生
するが、これは１個の位置に２個のデータを置くことが
できることを意味する。すなわち、このテーブルのすべ
てを取扱うためには、３２個の位置が使用される。 ＲＯＭテーブルフォーマット：ビット１１〜６：上位デ
ータ；ビット５〜０：下位データ
【０２０４】１．２．６ マクロブロックタイプ この節は、テーブル２、３、４／ＭＰＥＧ−２、テーブ
ル２−Ｂ．２／ＭＰＥＧ−１、テーブル２／Ｈ．２６１
（ＭＴＹＰＥ）及びテーブル３、４／Ｈ．２６３（ＭＣ
ＢＰＣ）を取扱う。デコーティングされた値は５ビット
まで発生する。ここでも上位／下位データ概念を使用す
る。ＲＯＭアドレスを発生させるために、１個の簡単な
ＦＳＭが使用される。 ＲＯＭテーブルフォーマット：ビット１１〜６：上位デ
ータ；ビット５〜０：下位データ たとえ、いくつかのビットが各仕様によって相異なる意
味を有するが、マクロブロックタイプのフォーマット
は、ＭＰＥＧに基づいて各仕様に対して普遍的に定義さ
れている。Ｈ．２６３は情報要求に基づいて２段階のデ
コーディングを必要とするが、これは下記のとおりであ
る。 ＊３ビットマクロブロックタイプを有するデコーディン
グＭＣＢＰＣ ＊マクロブロックタイプ、ＢＰフラグ及びピクチャータ
イプに基づいたマクロブロックタイプルックアップ ＶＬＣテーブルでマクロブロックタイプのフォーマット
は下記のとおりである。
【０２０５】
【表６３】
【０２０６】
【表６４】
【０２０７】
【表６５】 表から、３ビットマクロブロックタイプだけでなく、２
ビットクロマパターンを得る。ここにおいて、マクロブ
ロックタイプは、０〜４までの範囲を有する３ビット値
である。上述のごとく、細部的なマクロブロックタイプ
の種類は、第２段階でデコーディングされる。デコーデ
ィングルックアップテーブルは下記のとおりである。
【０２０８】
【表６６】
【０２０９】１．２．７ ＤＣＴ ＤＣ サイズ この節は、テーブル１２、１３／ＭＰＥＧ−２、テーブ
ル２−Ｂ．５／ＭＰＥＧ−１を取扱う。ＶＬＣ構造によ
って‘１’カウントはここで‘０’カウントの代わりに
使用される ＲＯＭテーブルフォーマット：ビット１０〜６：上位デ
ータ：クロマ；ビット５〜０：下位データ：輝度。ビッ
ト１１とビット５は予約されている。 １．２．８ ＣＢＰＹ この節は、テーブル９／Ｈ．２６３を取扱う。このテー
ブルは二セットのデータを含むが、一つはインターピク
チャーに関するもので、もう一つはイントラーピクチャ
ーに関する。一セットの値は、他セットの値を反転させ
たものであって、ＲＯＭに一セットのデータが貯蔵でき
るようにする。ここにおいて、インタラーデータがＲＯ
Ｍに位置する。１つの４ビット値がＣＢＰＹ値を表わす
ことに使用される。 ＲＯＭテーブルフォーマット：ビット９〜６：上位デー
タ；ビット３〜０：下位データ。ビット１１〜１０とビ
ット５〜４とは予約されている。 １．２．９ デュアルプライム（ｄｕａｌ ｐｒｉｍ
ｅ）及びモード この節はテーブル１１／ＭＰＥＧ−２及びテーブル７／
Ｈ．２６３を取扱う。この２個のテーブルは、非常に簡
単で小さくて、直接デコーディングされ得る。 １．３ エンコーディング デコーディング節と同様に、エンコーディング過程は
‘０’／‘１’カウント概念を使用する。ＲＯＭテーブ
ルは、‘０’／‘１’カウント、‘０’または‘１’カ
ウントに対して最初１に後続くコードのサイズ及び、最
初／最後‘１’に後続くＶＬＣコードに対する情報を含
む。このフォーマットによると、ＲＯＭテーブルのサイ
ズは、テーブル１２／Ｈ．２６３において特殊エンコー
ディングで解決される４つを除いては、１２ビットに制
限され得る。フォーマットは下記のとおりである。
【０２１０】
【表６７】
【０２１１】
【表６８】
【０２１２】前記のテーブルで、ＶＬＣコードサイズは
最初／最後‘１’を後続くＶＬＣコードのサイズであ
る。ＶＬＣコードは、最初／最後‘１’を後続くＶＬＣ
コードである。‘０’カウントの場合、最初の‘１’を
後続くＶＬＣコードが抽出され、そうでない場合ＶＬＣ
コードは最後の‘１’を後続くビットから抽出されなけ
ればならない。エンコーディングで‘１’カウントの適
用は、デコーディングでのそれとは異なる。‘１’カウ
ントは‘１’カウントフラグがアドレス発生器によりイ
ネーブルされる場合のみに適用される。従って、ＶＬＣ
のＭＳＢが１であるが‘１’カウントフラグがローの場
合、ＲＯＭテーブルの‘０’／‘１’カウント部分は０
となり、これは‘０’カウントが適用されることを意味
する。次の例は、エンコーディングに対するすべての可
能な場合を取扱う。 例１：ＶＬＣ＝0000011001、one_count_enable＝０ 一般的な場合に対する結果：0101 100 01001 テーブル１２／Ｈ．２６３に対する結果：101 100 0010
01 例２：ＶＬＣ＝11001、one_count_enable＝０ 一般的な場合に対する結果：0000 100 0101 テーブル１２／Ｈ．２６３に対する結果：000 100 0010
01 例３：ＶＬＣ＝11001、one_count_enable＝１ 一般的な場合に対する結果：0010 011 00001 テーブル１２／Ｈ．２６３に対する結果 一般的なアドレスは、オフセットと入力値の加算によっ
て発生される。
【０２１３】１．３．１ テーブル１４／ＭＰＥＧ−２ このテーブルはテーブル２−Ｂ．５ｃ／ＭＰＥＧ−１及
びテーブル５／Ｈ．２６１と同一である。このエンコー
ディングは‘ＲＵＮ’、‘ＦＩＲＳＴ ＤＣ’、‘ＥＳ
ＣＡＰＥ’、‘ＥＮＤ ＯＦ ＢＬＯＣＫ’入力を処理
する。エンコーディング結果：アドレスを発生するため
にレベルまたはランと共に加算されるように印加される
オフセットアドレス １．３．２ テーブル１５／ＭＰＥＧ−２ 二テーブルが同一なラン、レベル及びＶＬＣコードを有
するので、このテーブルの大部分はテーブル１４／ＭＰ
ＥＧ−２を共有する。いくつかの特殊な場合において、
‘１’カウントが適用される。このエンコーディングは
‘ＲＵＮ’、‘ＬＥＶＥＬ’、‘ＦＩＲＳＴ ＤＣ’、
‘ＥＳＣＡＰＥ’、‘ＥＮＤ ＯＦＢＬＯＣＫ’入力を
処理する。 エンコーディング結果：オフセットアドレス及び‘１’
カウント指示者 １．３．３ テーブル１２／Ｈ．２６３ 上述のごとく、このテーブルは非常に特殊である。これ
を取扱うために他のフォーマットを使用する。不幸に
も、ＶＬＣコードを示すことに１２ビットが使用できな
い幾つかの例外がある。その例外はテーブル９に示した
とおりである。この例外はＲＯＭテーブルを使用せず、
特殊にエンコーディングされ得る。
【０２１４】
【表６９】
【０２１５】エンコードは‘ＲＵＮ’及び‘ＥＳＣＡＰ
Ｅ’入力を処理する。 エンコード結果：アドレスを発生するために、レベルま
たはランと共に加算されるように印加されるオフセット
アドレス １．３．４ モーションコード／マクロブロック増加分 この節は、テーブル１／ＭＰＥＧ−２、テーブル１０／
ＭＰＥＧ−２、テーブル２−Ｂ．１／ＭＰＥＧ−１、テ
ーブル２−Ｂ．４／ＭＰＥＧ−１、テーブル１／Ｈ．２
６１、テーブル３／Ｈ．２６１及びテーブル１０／Ｈ．
２６３を取扱う。デコーディング部分で説明したとお
り、このすべてのテーブルに対して、１つのＲＯＭテー
ブルと１つのＦＳＭととを共有することができる。ＲＯ
Ｍテーブルから得られるＶＬＣコードは、完全なＶＬＣ
コードを作るために符号／偶数ビットと結合しなければ
ならない。従って、このエンコーディングＦＳＭで処理
する入力値は、そのＬＳＢがフラクションビット(fract
ion bit)であるモーションコードに対する絶対値と、１
ビットの右側にシフトされたマクロブロックアドレス増
加分である。
【０２１６】エンコーディングは‘ＳＴＵＦＦＩＮＧ’
及び‘ＥＳＣＡＰＥ’を処理する。 １．３．５ マクロブロックパターン この節はテーブル９／ＭＰＥＧ−２、テーブル２−Ｂ．
３／ＭＰＥＧ−１を取扱う。アドレスはオフセットとパ
ターン値を加算した値である。 １．３．６ マクロブロックタイプ この節は、テーブル２、３、４／ＭＰＥＧ−２、テーブ
ル２−Ｂ．２／ＭＰＥＧ−１を取扱う。 １．３．７ テーブル３、４／Ｈ．２６３（ＭＣＢＰ
Ｃ） ピクチャータイプ、マクロブロックタイプ及びスタッフ
ィング(stuffing)フラグに対する情報が、ＲＯＭテーブ
ルアドレスオフセットを発生させるために提供される。
アドレスはオフセットアドレスとＣＢＰＣの和である。 １．３．８ テーブル２／Ｈ．２６１（ＭＴＹＰＥ） アドレス発生器が非常に複雑で、具現に対して考慮する
価値がない。 １．３．９ ＣＢＰＹ デコーディング部分に述べたように、イントラーピクチ
ャーデータのみをエンコーディングする。ピクチャータ
イプがインターピクチャーである場合、データはまず反
転されなけらばならない。アドレスはオフセットとＣＢ
ＰＹ値を加算した値である。 １．３．１０ ＤＣＴ ＤＣサイズ この節は、テーブル１２、１３／ＭＰＥＧ−２、テーブ
ル２−Ｂ．５／ＭＰＥＧ−１を取扱う。輝度及びクロマ
に対する数個のＶＬＣコードが同一であるので、これに
対して数個のＲＯＭテーブルを共有する。オフセットア
ドレスを発生させるために、クロマフラグ及び数個のビ
ット値が使用される。オフセットと実際値を加算するこ
とによってＲＯＭアドレスを得ることができる。
【０２１７】１．３．１１ デュアルプライム(dual pr
ime)及びモード この節は、テーブル１１／ＭＰＥＧ−２及びテーブル７
／Ｈ．２６３を取扱う。この２個のテーブルは非常に簡
単で小さくて、直接エンコーディングされ得る。 ２．０ ハードウェア説明 ＶＬＣエンコーディング／デコーディングに対するハー
ドウェアは、‘ＶＬＣ’ブロックに含まれる。このブロ
ックは３個のサブブロックを含む。このブロックはＲＯ
Ｍテーブルアドレスまたはデコーディング／エンコーデ
ィングデータを発生させるために適用される。‘ＶＬＣ
−ＤＥＣ’はＶＬＣをデコーディングし、ＲＯＭテーブ
ルアドレスを発生させるために使用される。‘ＶＬＣ＿
ＥＮＣ’はＶＬＣをエンコーディングするためのブロッ
クであり、ＲＯＭテーブルアドレスまたはＨ．２６３の
ＴＣＯＥＦテーブルのための特殊エンコーディングを発
生させる。‘ＬＯＯＫＵＰ’はＲＯＭテーブル値または
特殊エンコーディング値に基づいてＶＬＣデータを出力
する。 ２．１ ＶＬＣデコーディングアドレス発生器 ＶＬＣ＿ＤＥＣの核心は、デコーディングＦＳＭであ
る。このＦＳＭは入力情報をデコーディングしアドレス
発生を制御する。ＦＳＭの入力及び定義は下記のとおり
である。 ＊ＺＥＲＯ＿ＯＮＥ Ｃｏｕｎｔ（１５ビット）：０／
１カウント値を提供する。 ＊ＺＥＲＯ＿ＯＮＥ Ｃｏｕｎｔ（４ビット）：０／１
カウント値を提供する。２個の相互に異なるビットカウ
ント信号を使用する目的は、入力データ共有により、ゲ
ート注文者(gate customer)を減少させるためである。
大部の場合、１５ビットが使用される。 ＊ＯＮＥ Ｃｏｕｎｔ ｅｎａｂｌｅ（１ビット）：
‘１’カウント指示者 ＊テーブルタイプ（６ビット）：テーブルタイプ
【０２１８】
【表７０】
【０２１９】 VLC_DEC FSMモードフォーマット ヒ゛ット8 ヒ゛ット7 ヒ゛ット6 ヒ゛ット5 ヒ゛ット4 ヒ゛ット3 ヒ゛ット2 ヒ゛ット1 ヒ゛ット0 H.263 仕様 ヒ゜クチャータイフ゜ クロマ 第１ DC テーフ゛ル15 MB INC 仕様及びピクチャータイプに対する定義は、ピン定義で
説明する。ハードウェアを簡素化し、ＲＯＭアクセス時
間を確保するために、特殊なアルゴリズムがこのデコー
ドＲＯＭテーブルアドレスを発生させるために使用され
る。この過程は下記のとおりである。
【０２２０】段階１：オフセットアドレス(OFFSET)を発
生させる。 段階２：４ビットシフト量(MASK_SHFT)を発生させ、こ
の量と共に右側シフト１６ビットＦＩＦＯ＿ＤＡＴＡを
発生させる。以降、４個の最下位ビット(FOL_DATA)を抽
出する。 段階３：段階２から得られる４個ビットを反転させる。 段階４：段階３から得られるデータをマスク(MASK)する
ために、４ビットマスク信号を発生させる。 段階５：段階４の結果をオフセットアドレスと論理和さ
せる。その結果はＲＯＭテーブルアドレスである。この
段階を結合させると下記のとおりである。 Address＝OFFSET ｜ (BITREVERSE(Bit(3〜0）of(FIFO_DATA>>MASK_SHFT)) ＆ MASK) ＦＳＭの出力は下記のとおりである。 ＊ＭＡＳＫ（４ビット）：マスタデータ ＊ＯＦＦＳＥＴ（９ビット）：ＲＯＭテーブルオフセッ
トアドレス ＊ＭＡＳＫ＿ＳＨＦＴ（４ビット）：シフト量 ＊ＳＩＺＥ（５ビット）：ＶＬＣサイズ ＊ＳＰＥＣＩＡＬ＿ＦＬＡＧ（３ビット）：デコーディ
ングのための余分の情報
【０２２１】
【表７１】
【０２２２】＊ＶＡＬＩＤ＿ＶＬＣ（１ビット）：有効
ＶＬＣコードフラグ ＊ＨＩＧＨ＿ＤＡＴＡ＿ＩＮＤＩＣＡＴＯＲ（１ビッ
ト）：ＲＯＭデータの中の上位６ビットを抽出する。 入力ピン： ＊ＦＯＬ＿ＤＡＴＡ（４ビット）：シフトされたＦＩＦ
Ｏ＿ＤＡＴＡ（上述した段階２参照） ＊ＣＮＴ（４ビット）：０／１カウント ＊ＯＮＥ＿ＣＮＴ＿ＥＮ（１ビット）：‘１’カウント
指示者 ＊ＭＯＤＥ（１４ビット）：テーブルタイプ及び他の情
報 定義は下記のとおりである。
【０２２３】
【表７２】
【０２２４】仕様：００＝ＭＰＥＧ−１；０１＝ＭＰＥ
Ｇ−２；１０＝Ｈ．２６１；１１＝Ｈ．２６３； ピクチャータイプ：００＝予約；０１＝イントラー；１
０＝予測；１１＝両方向； ＊ＦＩＦＯ＿ＤＡＴＡ（１６ビット）：データはＶＬＣ
を含む。 出力ピン： ＊ＲＯＭ＿ＡＤＲ（１０ビット）：ＲＯＭテーブルアド
レス ＊ＭＡＳＫ＿ＳＨＦＴ（４ビット）：ＦＩＦＯ＿ＤＡＴ
Ａに対するシフト量（上述した段階２参照） ＊ＳＩＺＥ（５ビット）：ＶＬＣサイズ ＊ＳＰＥＣＩＡＬ−０（３ビット）：特殊フラグ（ＦＳ
Ｍ出力参照） ＊ＶＡＬＩＤ＿ＶＬＣ（１ビット）：有効ＶＬＣフラグ ＊ＨＩＧＨ＿ＤＡＴＡ（１ビット）：偶数フラグの符号
として、ＶＬＣのＬＳＢの抽出指示者 ＊ＦＵＬＬ＿ＤＡＴＡ（１ビット）：ＤＣＴ係数デコー
ディング時に、ハイの完全な１２ビットデータ構造 ＊ＴＡＢＬＥ（６ビット）：ＦＳＭ入力に定義される。 ＊Ｔ＿ＭＯＤＥ（９ビット）：ＦＳＭ入力にＭＯＤＥに
定義される。 ２．２ ＶＬＣ＿ＥＮＣ ＶＬＣエンコーディングコア部分でのように、ＶＬＣ＿
ＥＮＣは可変長さコードをエンコーディングする。この
部分の出力は、ＲＯＭテーブルアドレスまたはＶＬＣの
特殊エンコーディングである。１．０節の説明のとお
り、エンコーディングデータ構造は、Ｈ．２６３でＴＣ
ＯＥＦのいくつかの特殊な場合を除いては、１２ビット
データフォーマットに従う。たとえ、１０ビット加算器
がＲＯＭテーブルアドレスを発生させるために使用され
るが、ハードウェア観点から見ると、ＶＬＣ＿ＤＥＣ部
分より更に簡単である。ＶＬＣ＿ＤＥＣと同様に、この
部分の核心はＶＬＣ＿ＥＮＣというＦＳＭである。他の
ＦＳＭ、ＥＮＣ＿ＳＰは、特殊エンコーディングのため
に使用される。ＦＳＭ ＶＬＣ＿ＥＮＣの入力信号は、
この部分の入力ピンと同一である。 ＊ＬＡＳＴ（１ビット）：Ｈ．２６３のＴＣＯＥＦに対
するＬＡＳＴ値 ＊ＲＵＮ／ＶＡＬＵＥ（６ビット）：ＤＣＴ係数テーブ
ルがエンコーディングの途中であれば、この入力はＲＵ
Ｎを意味し、そうでない場合一般的な値、すなわちパタ
ーンを意味する。 ＊ＬＥＶＥＬ（６ビット）：ＤＣＴ係数レベル ＊ＳＰＥＣＩＡＬ＿ＦＬＡＧ（２ビット）：ＶＬＣ＿Ｄ
ＥＣ部分で定義された特殊フラグ ＊ＴＡＢＬＥ（６ビット）：ＶＬＣ＿ＤＥＣと同一 ＊ＭＯＤＥ（９ビット）：ＶＬＣ＿ＤＥＣと同一 ＲＯＭアドレス発生は非常に簡単である。ＦＳＭはアド
レスを発生させるために値（ラン）またはレベルまたは
０に加えられるオフセットアドレスを提供する。このＶ
ＬＣが同一サイズと‘０’カウントを有するので、特殊
エンコーディングのためには、出力はコードで復元され
る２個の最下位ビットである。
【０２２５】出力ピンは下記のとおりである。 ＊ＯＮＥ＿ＣＮＴ＿ＦＬＧ（１ビット）：ＶＬＣ構造が
‘１’カウントを使用することを知らせる。 ＊ＳＩＧＮ＿ＥＮ＿ＢＩＴ：ＶＬＣ構造が符号／偶数ビ
ットをＶＬＣ ＬＳＢに置くことを知らせる。 ＊ＳＰＥＣＩＡＬ＿ＥＮＣＯＤＥ（１ビット）：特殊エ
ンコーディングフラグ ＊ＶＬＣ（２ビット）特殊エンコーディングされたＶＬ
ＣコードＬＳＢ ＊ＡＤＲ＿Ａ（１６ビット）：オフセットアドレス。上
位６ビットは０である。 ＊ＡＤＲ＿Ｂ（１６ビット）：アドレスのまた他の部
分。上位１０ビットは常に０である。 ２．３ ルックアップ この節は、ＶＬＣデータのエンコーディング／デコーデ
ィングを提供する。このブロックは下記のような状況を
処理する。 ＊規則的な１２ビットエンコーディング／デコーディン
グＲＯＭテーブル値出力 ＊ビット上位／下位デコーディングデータ出力 ＊特殊エンコーディングデータの復元 要求した通り、出力データ０で満たされる。 入力ピン： ＊Ｄ＿ＡＤＲ（１０ビット）：ＲＯＭアドレスをデコー
ディングする。 ＊Ｅ＿ＡＤＲ（１０ビット）：ＲＯＭアドレスをエンコ
ーディングする。 ＊ＥＮＣＯＤＥ（１ビット）：１：エンコーディング；
０：デコーディング ＊ＨＩＧＨ（１ビット）：上位６ビットフラグを抽出す
る。 ＊ＥＮＡＢＬＥ（１ビット）：完全な１２ビットデータ
フラグ ＊ＶＬＣ（２ビット）：特殊エンコーディングコード ＊ＳＰＥＣＩＡＬ＿ＥＮＣＯＤＥ（１ビット）：特殊エ
ンコーディングコード 出力ピン： ＬＯＯＫＵＰ（１６ビット）：ＶＬＣコード
【０２２６】
【発明の効果】以上述べたように、本発明はビットスト
リーム処理器では、多様なビットストリームが実時間的
に同時にエンコーディングまたはデコーディングされる
ように文脈を貯蔵することができるので、多重データス
トリームを同時に処理することができる。また、ビット
ストリーム処理器が単一算術命令またはブール命令を遂
行するためにプログラムされないようにすることによ
り、ビットストリーム処理器が高速で動作できる。
【図面の簡単な説明】
【図１】 本発明によるメディアカードのブロック図で
ある。
【図２】 本発明によるマルチメディア処理器のブロッ
ク図である。
【図３】 図２に示された処理器の一部のビットストリ
ーム処理器のブロック図である。
【図４】 本発明によるコンピュータシステムのブロッ
ク図である。
【図５】 本発明によるコンピュータシステムのブロッ
ク図である。
【図６】 本発明によるコンピュータシステムのブロッ
ク図である。
【図７】 図２に示された処理器のファームウェア構造
を示す図である。
【図８】 図１のシステムのためのアドレスマップを示
す図である。
【図９】 図１のシステムのためのアドレスマップを示
す図である。
【図１０】 図２に示された処理器のＤＳＰコアを示す
ブロック図である。
【図１１】 図２に示された処理器の一部のベクトル処
理器に適用されたパイプラインを示す図である。
【図１２】 図１１のベクトル処理器の機能的なブロッ
ク図である。
【図１３】 図１１のベクトル処理器において実行デー
タ経路を示す図である。
【図１４】 図１１のベクトル処理器においてロード及
び貯蔵データ経路を示す図である。
【図１５】 図２の処理器のキャッシュシステムのブロ
ック図である。
【図１６】 図１５のキャッシュシステムにおいて命令
データキャッシュを示す図である。
【図１７】 図２の処理器においてキャッシュ制御ユニ
ットのデータ経路パイプラインを示す図である。
【図１８】 図２に図示したシステムにおいてキャッシ
ュ制御ユニットのアドレス処理パイプラインのためのデ
ータ経路を示す図である。
【図１９】 図２の処理器においてステートマシンを示
す図である。
【図２０】 図２の処理器においてステートマシンを示
す図である。
【図２１】 図２の処理器においてステートマシンを示
す図である。
【図２２】 図２の処理器においてステートマシンを示
す図である。
【図２３】 図１５のキャッシュシステムで使用された
アドレスフォーマットを示す図である。
【図２４】 図２の処理器においてバスを示す図であ
る。
【図２５】 図２の処理器において仲裁制御ユニットを
示す図である。
【図２６】 図２の処理器に対するタイミング図であ
る。
【図２７】 図２の処理器に対するタイミング図であ
る。
【図２８】 図２の処理器に対するタイミング図であ
る。
【図２９】 図２の処理器に対するタイミング図であ
る。
【図３０】 図２の処理器においてメモリリクエスト信
号を示す図である。
【図３１】 図２の処理器においてメモリリクエスト信
号を示す図である。
【図３２】 図２の処理器においてメモリリクエスト信
号を示す図である。
【図３３】 図２の処理器においてバス仲裁制御ユニッ
トを示す図である。
【図３４】 図２の処理器に対するタイミング図であ
る。
【図３５】 図２の処理器に対するタイミング図であ
る。
【図３６】 図２の処理器に対するタイミング図であ
る。
【図３７】 図２の処理器においてバスインターフェー
ス回路を示す図である。
【図３８】 図２の処理器においてバスインターフェー
ス回路を示す図である。
【図３９】 図１のシステムに対する仮想フレームバッ
ファ（ＶＦＢ）を示す図である。
【図４０】 図１のシステムに対する仮想フレームバッ
ファ（ＶＦＢ）を示す図である。
【図４１】 図１のシステムに対するバスインターフェ
ースを示す図である。
【図４２】 図２のシステムに対するメモリコントロー
ラーを示す図である。
【図４３】 図２のシステムに対するメモリコントロー
ラーを示す図である。
【図４４】 図２のシステムに対するアドレスコントロ
ーラーを示す図である。
【図４５】 図１のシステムで使用するフォーマットを
示す図である
【図４６】 図１のシステムで使用するフォーマットを
示す図である
【図４７】 図１のシステムにおいてステートマシンを
示す図である
【図４８】 図１のシステムに対するデータコントロー
ラーのブロック図である。
【図４９】 図１のシステムに対するタイミング図であ
る。
【図５０】 図１のシステムに対するタイミング図であ
る。
【図５１】 図１のシステムに対するタイミング図であ
る。
【図５２】 図２の処理器において装置インターフェー
ス回路を示す図である。
【図５３】 図２の処理器において装置インターフェー
ス回路を示す図である。
【図５４】 図１のシステムの各部に対するブロック図
である。
【図５５】 図１のシステムの各部に対するブロック図
である。
【図５６】 図１のシステムの各部に対するブロック図
である。
【図５７】 図１のシステムにおいてレジスタを示す図
である。
【図５８】 図１のシステムにおいてレジスタを示す図
である。
【図５９】 図１のシステムにおいてレジスタを示す図
である。
【図６０】 図１のシステムにおいてフレームバッファ
及びビデオウインドを示す図である。
【図６１】 図１のシステムに対するタイミング図であ
る。
【図６２】 図１のシステムにおいてレジスタを示す図
である。
【図６３】 図１のシステムに対するタイミング図であ
る。
【図６４】 図１のシステムで使用するバッファを示す
図である。
【図６５】 図１のシステムで使用するバッファを示す
図である。
【図６６】 図１のシステムで使用するバッファを示す
図である。
【符号の説明】
１００： メディアカード １０５、１２２： バス １１０： マルチメディア処理器 １１２： Ｄ／Ａ変換器 １１４： ＣＯＤＥＣ １２０： メモリバス ２１０： スカラー処理器 ２２０： ベクトル処理器 ２３０： キャッシュサブシステム ２４０： ＩＯＢＵＳ ２４２： タイマー ２４３： ＵＡＲＴユニット ２４５： ビットストリーム処理器 ２５０： ＦＢＵＳ ２５２、２５５： インターフェース回路 ２５８： コントローラー ２９０： データ移動器 ３１０： インターフェースユニット ３２０： ＳＲＡＭ ３３０： ＶＬＣ ＦＩＦＯユニット ３４０： ＶＬＣ ＬＵＴ ＲＯＭ ３５０： 制御ステートマシン ３６０： ＢＰコアユニット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アムジャド・クレシ アメリカ合衆国・カリフォルニア・ 95134・サン・ホセ・イラン・ヴィレッ ジ・レーン・＃307・350 (72)発明者 ル・ングイェン アメリカ合衆国・カリフォルニア・ 95030・モンテ・セレノ・ダニエル・プレ イス・15095

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 ビデオデータをエンコーディングまたは
    デコーディングするためのシステムにおいて、 ビデオデータに対して線形変換を遂行するベクトル処理
    器、 前記ベクトル処理器の出力を圧縮したり、前記のベクト
    ル処理器に入力するためにビデオデータを復元するビッ
    トストリーム処理器、及び、 前記のベクトル処理器と前記ビットストリーム処理器の
    動作を同期化させる制御回路を含んでおり；前記のビッ
    トストリーム処理器は、１つのビデオデータストリーム
    に対する処理を中止し、他のビデオデータストリームに
    対する処理を開始するように、前記の制御回路によりイ
    ンタラプトされ、前記のシステムが２個のビデオデータ
    ストリームを実時間的にエンコーディングまたはデコー
    ディングできるように、前記のビットストリーム処理器
    が２個のビデオデータストリームをほぼ同時に処理する
    ことができることを特徴とするビデオデータのエンコー
    ディングまたはデコーディングシステム。
  2. 【請求項２】 前記の各ビデオデータストリームは、動
    画像を表わすことを特徴とする請求項１記載のビデオデ
    ータのエンコーディングまたはデコーディングシステ
    ム。
  3. 【請求項３】 ビデオデータをエンコーディングまたは
    デコーディングするためのシステムにおいて、 ビデオデータに対して線形変換を遂行するベクトル処理
    器、及び前記ベクトル処理器の出力を圧縮したり、前記
    のベクトル処理器に入力するためにビデオデータを復元
    するビットストリーム処理器を含んでおり；前記のベク
    トル処理器は、単一算術またはブール命令を実行できる
    ようにプログラムされ得、前記のビットストリーム処理
    器は、単一算術またはブール命令を実行できるようにプ
    ログラムされ得ないことを特徴とするビデオデータのエ
    ンコーディングまたはデコーディングシステム。
  4. 【請求項４】 ビデオデータをエンコーディングまたは
    デコーディングするための方法において、 ビデオデータに対し線形変換を遂行するベクトル処理
    器、及び前記ベクトル処理器の出力を圧縮したり、前記
    のベクトル処理器に入力するためにビデオデータを復元
    するビットストリーム処理器を含んでおり；前記のベク
    トル処理器は、単一算術またはブール命令を実行できる
    ようにプログラムされ得、前記のビットストリーム処理
    器は、単一算術またはブール命令を実行できるようにプ
    ログラムされ得ないことを特徴とするビデオデータのエ
    ンコーディングまたはデコーディング方法。
  5. 【請求項５】 前記の各ビデオデータストリームは、動
    画像を表わすことを特徴とする請求項４記載のビデオデ
    ータのエンコーディングまたはデコーディング方法。
  6. 【請求項６】 ビデオデータをエンコーディングまたは
    デコーディングするための方法において、 ビデオデータに対し線形変換を遂行するベクトル処理
    器、及び前記ベクトル処理器の出力を圧縮したり、前記
    のベクトル処理器に入力するためにビデオデータを復元
    するビットストリーム処理器を含んでおり；前記のベク
    トル処理器は、単一算術またはブール命令を実行できる
    ようにプログラムされ得、前記のビットストリーム処理
    器は、単一算術またはブール命令を実行できるようにプ
    ログラムされ得ないことを特徴とするビデオデータのエ
    ンコーディングまたはデコーディング方法。
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