JPH1093110A - 半導体デバイス及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 高速動作ができ、ゲート・ドレイン間浮遊容
量が極めて小さく、特性の明瞭な再成長ゲート領域を容
易に形成できる半導体デバイス及びその製造方法を提供
する。 【解決手段】 高抵抗ＧａＡｓ基板結晶１上に、ｎ⁺ ソ
ース領域２と，このｎ⁺ソース領域２の側壁に形成され
たｐ⁺ ポテンシャルバリア層４と、このｐ⁺ ポテンシャ
ルバリア層４を介してｎ⁺ ソース領域２の側壁に形成さ
れたｎ⁺ ドレイン領域５とで極めて浅い接合深さの横型
ｎｐｎ構造をほぼ平坦に形成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体デバイスに利
用し、高密度集積化に適して高速動作するための半導体
デバイス及びその製造方法に係り、特にゲート・ドレイ
ン間の浮遊容量を極めて小さくするのに適した半導体デ
バイス及びその製造方法に関する。

【０００２】

【従来の技術】近時、半導体デバイスの高集積化は飛躍
的に進展し、既に従来技術により１６Ｍビットメモリの
量産化が始まっており、６４Ｍビット及び１Ｇビットメ
モリの試作品も続々発表されている。しかし、従来の半
導体デバイス構造の微細化は主にパターンサイズの微細
化によっており、したがってフォトリソグラフィー精度
に制限されざるを得ない。そして半導体デバイスの高速
化は、フォトリソグラフィー精度の向上による素子パタ
ーンサイズの微細化により、浮遊容量を減少させること
によっているのが現状であった。

【０００３】このような点に鑑み、本発明者等は既に静
電誘導トランジスタを発明し、その性能を極限まで高め
得る理想型静電誘導トランジスタを提案している（以
下、この理想型静電誘導トランジスタを「ＩＳＩＴ装
置」と記す。）。

【０００４】このＩＳＩＴ装置は、高濃度不純物領域か
らなるソース領域からのキャリアがポテンシャルバリア
を通じてドレイン領域に到達する際、結晶格子との衝突
なしにキャリア熱速度でドレインまで到達する極限の微
細化が行われているため、極めて高速に動作するトラン
ジスタである。ポテンシャルバリアは外部ゲート電圧と
ソース・ドレインバイアス電圧による静電誘導効果によ
って制御されるから、更に高速動作が期待される構成と
なっている。またソース領域からのキャリア注入がトン
ネル現象による構成のものをも提案し、これをＩＳＩＴ
Ｔと称している。

【０００５】このＩＳＩＴＴは、ポテンシャルバリア或
いはトンネル注入層のトンネル確率が外部ゲート電圧及
びソース・ドレインバイアス電圧によって制御されるか
ら、更に極限の高速性能を発揮するものと期待される。
このようにキャリアが結晶格子と衝突なしに到達する距
離は、例えばＧａＡｓの場合、約１００ｎｍ程度であ
り、Ｓｉの場合では約８ｎｍ程度となる。このようなＩ
ＳＩＴ装置及びＩＳＩＴＴ装置では、極限の微細化が必
然的に行われるから、高速動作はもとより本質的に高集
積化に適した構造である。またＳＩＴ装置は表面伝導で
はなくバルク伝導であるから極めて高速であり、さらに
高純度結晶領域がキャリア伝導層であるから本質的に低
雑音であり、その低消費電力性からも大容量化に適して
いる。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来のようなＩＳＩＴ装置及びＩＳＩＴＴ装置では、ソー
ス・ドレイン間距離がＧａＡｓの場合約１００ｎｍ、Ｓ
ｉの場合約８ｎｍと分子層オーダーの極限の微細化が行
われる。従って、ソース・ドレイン間浮遊容量の増大を
招き、動作速度の低下を招来する恐れがある。

【０００７】またドレイン領域・ポテンシャルバリア層
・ソース領域構造の側壁に再成長ゲートを構成する縦形
トランジスタ構造では、再成長ゲートが、低指数主表面
とは異なる側壁表面と主表面の異なる結晶面方位に形成
されるため、ゲート成長層の特性を把握することが必ず
しも簡単ではないという課題があった。

【０００８】そこで、本発明は高速動作ができ、ゲート
・ドレイン間浮遊容量が極めて小さく、特性の明瞭な再
成長ゲート領域を容易に形成できる半導体デバイス及び
その製造方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体基板上に分子層エピタキシャル成
長層の選択性と極限の成長層膜厚制御性を利用して、横
形に極めて接合深さが浅い側壁ソース・ポテンシャルバ
リア層・ドレインを形成する構成とした。また、再成長
ゲート構造においてはほぼ主表面と同じ低指数面方位上
に選択エピタキシーを行ない、ゲート領域を形成する構
成とした。

【００１０】すなわち、請求項１に記載の半導体デバイ
スは、半導体基板上に、第一導伝型の高濃度不純物添加
層よりなる極薄ソース領域と、極薄ソース領域の側壁に
形成された反対導伝型再成長ポテンシャルバリア層と、
再成長ポテンシャルバリア層を介して選択的に形成され
た第一導伝型の高濃度不純物添加層よりなる再成長極薄
ドレイン領域とを平坦な結晶表面を有するように形成す
るとともに、ポテンシャルバリア層上に形成された再成
長極薄ゲート領域とを有し、再成長極薄ゲート領域に印
加される電圧によってポテンシャルバリア層のポテンシ
ャルバリア高さ及びポテンシャルバリア幅のいずれか或
いは両方を制御し、極薄ソース領域から極薄ドレイン領
域へのキャリア伝導を制御する構成とした。

【００１１】さらに、請求項２に記載の半導体デバイス
では上記構成に加え、極薄ソース領域とポテンシャルバ
リア層間距離が、キャリア平均自由行程以下である構成
とした。また、請求項３に記載の半導体デバイスでは、
極薄ソース領域から前記極薄ドレイン領域へのキャリア
伝導がトンネル現象である構成とした。さらに、請求項
４に記載の半導体デバイスでは、再成長極薄ゲート領域
が極薄ヘテロ接合である構成とした。また、請求項５に
記載の半導体デバイスでは、再成長極薄ゲート領域が極
薄ホモ接合である構成とした。さらに、請求項６に記載
の半導体デバイスでは、再成長極薄ゲート領域が極薄絶
縁層である構成とした。

【００１２】このような構成の半導体デバイスでは、側
壁ソース・ポテンシャルバリア層・ドレイン接合深さを
容易に分子層エピタキシャル成長法の膜厚制御範囲であ
る単分子層オーダーまで浅く出来るので、ソース・ドレ
イン浮遊容量が極めて微小になる。また、ゲート領域は
半導体基板主表面とほぼ同じ低指数面上に再成長される
から、その特性把握が容易になる。さらに、ソース・ド
レインバイアス電圧及び外部ゲート電圧によるポテンシ
ャルバリアの静電誘導効果による制御と、キャリアが結
晶格子と衝突しない伝導機構によって電流が流れる。し
たがって、半導体デバイスの動作が極めて高速になる。
また、キャリア伝導がトンネル機構による構成では更に
高速な動作が行われる。

【００１３】次に、本発明の半導体デバイスの製造方法
は、半導体基板上に、第一導伝型の高濃度不純物添加層
よりなる極薄ソース領域を形成する工程と、極薄ソース
領域に側壁を形成する工程と、形成された側壁表面を清
浄化する工程と、反対導伝型ポテンシャルバリア層と第
一導伝型の高濃度不純物添加層よりなる極薄ドレイン領
域を上記ソース領域の側壁に選択的に形成する工程と、
ポテンシャルバリア層表面を清浄化する工程と、この清
浄化されたポテンシャルバリア層上に再成長極薄ゲート
領域を形成する工程と、ソース領域，ドレイン領域及び
再成長ゲート領域に電極を形成する工程とを備える構成
とした。

【００１４】また、請求項８に記載の半導体デバイスの
製造方法では上記構成に加え、極薄ソース領域を形成す
る工程が分子層エピタキシャル成長法による構成とし
た。さらに、請求項９に記載の半導体デバイスの製造方
法では、極薄ソース領域に側壁を形成する工程がハロゲ
ン系ガスエッチング工程による構成とした。また、請求
項１０に記載の半導体デバイスの製造方法では、側壁表
面を清浄化する工程とポテンシャルバリア層表面を清浄
化する工程が低温表面処理工程による構成とした。さら
に、請求項１１に記載の半導体デバイスの製造方法で
は、半導体基板がＧａＡｓで極薄ソース領域の側壁表面
を清浄化する工程とポテンシャルバリア層表面を清浄化
する工程が、アルシン雰囲気で行なう低温表面処理工程
による構成とした。また、請求項１２に記載の半導体デ
バイスの製造方法では、ポテンシャルバリア層上に再成
長極薄ゲート領域を形成する工程が分子層エピタキシャ
ル成長法による構成とした。さらに、請求項１３に記載
の半導体デバイスの製造方法では、ソース領域，ドレイ
ン領域及び再成長ゲート領域に電極を形成する工程が表
面の自然極薄絶縁層を除去し不純物濃度の極表面濃度を
低下させない低温表面処理を施した金属堆積或いは低抵
抗金属半導体接触による構成とした。また、請求項１４
に記載の半導体デバイスの製造方法では、ソース領域，
ドレイン領域及び再成長ゲート領域に電極を形成する工
程が表面の自然極薄絶縁層を形成せず不純物濃度の極表
面濃度を低下させないその場金属堆積或いは低抵抗金属
半導体接触による構成とした。

【００１５】このような半導体デバイスの製造方法で
は、平坦な横型ｎｐｎ構造或いはｐｎｐ構造を極めて浅
い分子層オーダーでソース領域・ポテンシャルバリア層
・ドレイン領域接合を形成する。さらに、横型ｎｐｎ構
造或いはｐｎｐ構造をほぼ平坦に形成できるので、再成
長ゲート領域が容易に形成される。また極薄ソース領域
及び再成長極薄ゲート領域を形成する工程が分子層エピ
タキシャル成長法であるので、低温で位置制御された分
子層オーダーの極薄ソース領域及び再成長極薄ゲート領
域が形成される。

【００１６】さらに、ソース領域の側壁及びポテンシャ
ルバリア層表面を低温で清浄化処理する工程を備えてい
るため、ソース領域とポテンシャルバリア層接合面及び
ポテンシャルバリア層とゲート領域接合面とが極めて良
好に形成される。また、本発明により電極を形成する工
程において、表面の酸化膜を除去し或いは酸化膜を形成
させない工程を備えているため、極めて低抵抗な金属半
導体接触が形成される。

【００１７】

【発明の実施の形態】以下、図面に示した実施形態に基
づいて本発明を詳細に説明する。図１は本発明の基本構
成断面図である。本実施形態はＩＳＩＴ装置であり、半
導体基板としてＧａＡｓ結晶を用いている。図１におい
て、半導体デバイス１２は、高抵抗ＧａＡｓ基板結晶１
上に、ｎ⁺ソース領域２と，このｎ⁺ ソース領域２の側
壁に形成されたｐ⁺ ポテンシャルバリア層４と、このｐ
⁺ ポテンシャルバリア層４を介してｎ⁺ ソース領域２の
側壁に形成されたｎ⁺ ドレイン領域５とで、極めて浅い
接合深さの横型ｎｐｎ構造がほぼ平坦に形成されてい
る。さらに、ｐ⁺ ポテンシャルバリア層２上に形成され
た再成長ゲート領域６と、ｎ⁺ ソース領域２に積層され
たｎ⁺ コンタクト層１０及びソース金属電極３と、再成
長ゲート領域６上に積層されたｐ⁺ コンタクト層１１及
びゲート金属電極８と、ｎ⁺ ドレイン領域上に積層され
たｎ⁺ コンタクト層１０及びドレイン金属電極７とを備
えている。なお、再成長ゲート領域６はほぼ主表面と同
じ低指数面方位上に選択的にエピタキシー成長により形
成されている。

【００１８】上記ｎ⁺ ソース領域２は、例えばセレン添
加の０．５〜５×１０¹⁹／ｃｃのキャリア密度を有し、
厚さは約３０〜５００ｎｍ程度である。ｐ⁺ ポテンシャ
ルバリア層４は、例えば亜鉛添加の２〜９ｘ１０¹⁹／ｃ
ｃのキャリア密度を有し、厚さは約０．３〜３ｎｍ程度
である。ｎ⁺ ドレイン領域５は、例えばセレン添加の
０．５〜５×１０¹⁹／ｃｃのキャリア密度を有し、厚さ
は約３０〜５０ｎｍ程度である。再成長ゲート領域６
は、ホモ接合ゲート構造の場合は例えばｐｉｎ構造を取
り、ヘテロ接合ゲート構造の場合は例えばｐ型ＡｌＧａ
Ａｓ層を用いたｎｐｎ構造を持つ。

【００１９】ホモ接合ゲート構造の場合、ｐｉｎ構造の
ｎ層は、ポテンシャルバリアが充分低下する濃度の不純
物が添加された層である場合にはノーマリオン特性の本
構成のＩＳＩＴ特性が得られる。またポテンシャルバリ
アが高い場合には、ノーマリオフ特性の本構成のＩＳＩ
Ｔ特性が得られる。なお、本実施形態では、約０．８ｅ
Ｖ程度のポテンシャルバリア高さに設計されている。

【００２０】ヘテロ接合ゲート構造では、ゲート電極に
加えるバイアス電圧によってポテンシャルバリア層４に
よるバリア高さが制御される。

【００２１】ソース金属電極３及びドレイン金属電極７
はｎ型ＧａＡｓ結晶に対して良好な低抵抗金属半導体接
触を形成するあらゆる構造が適用される。低抵抗金属半
導体接触を得るために、金属電極層は例えば従来良く適
用されるＡｕＧｅ／Ｎｉ／ＡｕやＴｉ／Ａｕ等であれ
ば、リフトオフ法によって形成される。本発明の構造は
極めて薄い層が多層積層しているので、高温での熱処理
は行なわない。したがって、ソース電極やゲート電極等
の金属電極は、非合金化処理或いは極薄合金層を持つ金
属半導体接触で形成され、例えば低温生成金属堆積膜で
ある。

【００２２】本実施形態のＩＳＩＴ構造は、ゲート幅１
００ミクロンデバイスであり、例えば実効ソース・ドレ
イン間距離１７ｎｍで、ソース・ドレイン間浮遊容量が
ｆＦ（フェムトファラッド）オーダーが容易に達成され
る。ここで、実効ソース・ドレイン間距離とは金属学的
接合距離ではなく、キャリア通路となるソース・ドレイ
ン側に広がる空乏領域を含めた距離である。

【００２３】図１に示したＩＳＩＴ装置では、ホモ接合
及びヘテロ接合ゲート構造ともに、外部ゲート電極とソ
ース・ドレイン間に加えられるバイアス電圧による静電
誘導効果によって、ポテンシャルバリア層４のポテンシ
ャルバリア高さが制御され、ＳＩＴ動作を行なう。また
ソース・ドレイン間距離１７ｎｍ程度のＧａＡｓを用い
た本実施例の構造では、極めて狭いポテンシャルバリア
層４であるので、キャリアはトンネル効果によってポテ
ンシャルバリア層４を通過する。したがって、外部ゲー
ト電極とソース・ドレイン間に加えられるバイアス電圧
による静電誘導効果によって、ポテンシャルバリア層４
のポテンシャルバリア高さと幅が制御されトンネル注入
型ＳＩＴ動作、即ちＩＳＩＴＴ動作を行なう。

【００２４】次ぎに、この実施形態の製造方法を説明す
る。本実施形態のような素子を形成するためには、ほと
んど結晶の分子層オーダーの膜厚制御性と、位置制御性
を有する結晶成長方法によらなければならない。しかも
結晶の分子層オーダーで不純物分布及び結晶組成を急峻
に制御して形成しなければならないから、いきおい低温
成長及び低温製造プロセスを取らざるを得ない。この要
求を満たす結晶成長方法は、現在のところ本発明者自身
の提案・開発による分子層エピタキシャル成長法（ＭＬ
Ｅ）が適している。分子層エピタキシャル成長法は以下
に述べるＧａＡｓ等の化合物結晶に限らず、シリコンで
も適用される。

【００２５】分子線エピタキシャル成長法（ＭＢＥ）は
いわば蒸着法であって、分子層オーダーの膜厚制御性を
有するといってもその成長過程が原理的に分子層成長を
保証するものではない。しかも良質の結晶を得るために
は、成長温度が分子層エピタキシャル成長法に比べて少
なくとも現在２００℃程度は高い。ＧａＡｓの場合、デ
バイ温度は１４０Ｋ以上の温度範囲では３６０Ｋ程度で
あるので、プロセス温度２００Ｋの差は欠陥発生に及ぼ
す影響が甚大である。また、有機金属ガスを用いたＭＯ
ＣＶＤ法も適用可能であるが、適切な低温プロセス温度
及び分子層オーダーの膜厚・組成制御性が要求される。

【００２６】以下、本実施形態をＭＬＥ法に基づいて結
晶成長させる場合を説明する。図２は本実施形態の製造
工程を示す構造断面図である。図２（Ａ）を参照して、
｛１００｝面高抵抗ＧａＡｓ基板結晶１上にＭＬＥ法に
よって例えば約３００Å（オングストローム）程度のｎ
⁺ ソース領域２を成長させる。ｎ⁺ ソース領域２の添加
不純物としては、例えばＳｅを用いる。ガスソースとし
ては例えばＤＥＳｅを用い、分子層エピタキシャル成長
の際、トリエチルガリウム（以下、ＴＥＧと称する）或
いはアルシン導入後にＤＥＳｅを導入する。典型的には
成長温度は３６０〜４８０℃程度である。ＴＥＧの導入
圧力と導入時間は例えば０．５〜５ｘ１０^-6Ｔｏｒｒで
２秒程度、そしてアルシンの導入圧力と導入時間は０．
１〜１ｘ１０^-3Ｔｏｒｒで１０秒程度である。ＤＥＳｅ
の導入圧力と導入時間は例えば０．５〜５ｘ１０^-6Ｔｏ
ｒｒで２秒程度である。キャリア密度はこの方法で成長
した場合には、０．５〜５×１０¹⁹／ｃｃ程度の高濃度
ｎ型ＧａＡｓ導伝層が得られる。

【００２７】図２（Ｂ）を参照して、次ぎにソース領域
に側壁を形成するため、２００℃程度の低温で低損傷プ
ラズマ堆積法によって主表面全面にシリコン窒化膜（Ｓ
ｉＮ）９を形成する。この際、プラズマ発生領域と堆積
部分、即ち結晶保持部分は分離して置くことによって、
プラズマ堆積中の結晶への損傷を低減する。

【００２８】その後、通常のフォトリソグラフィーの手
法によって、側壁形成のためのＳｉＮ窓部が形成され
る。溝部形成のためのＳｉＮ窓開けエッチングは通常の
プラズマエッチングが適用されるが、ＧａＡｓ結晶への
損傷を低減するためイオン衝撃エネルギーが小さい手法
が用いられる。通常のフォトリソグラフィー工程を経た
表面は極薄有機物層が残存しているから、例えば９０℃
程度の低温で紫外線照射を行ないつつオゾン灰化処理を
行なう。

【００２９】本発明によるＩＳＩＴ装置は、キャリア伝
導層がバルク領域といっても極めて結晶表面に近いか
ら、側壁形成のためのエッチング工程は低損傷であるこ
とが必要である。そのために、側壁形成エッチングは光
励起ガスエッチングによって行なう。

【００３０】光励起ガスエッチングは、例えば塩素ガス
やブロムガスなどのハロゲン系ガスを用いて行なうが、
分子層オーダーのエッチング深さ精度と表面平坦性が必
要であるため、自発エッチングが生じない、例えば１０
℃程度以下の低温で紫外線照射の下で行なう。つまり、
紫外線照射がない場合には実質的にエッチングが進行し
ない低温条件で行なう。光照射ガスエッチングは表面反
応律速であるから、試料表面状態に極めて敏感である。

【００３１】オングストローム程度の酸化膜が存在する
だけでエッチング反応が阻止されるから、光励起ガスエ
ッチング直前の表面清浄化処理が行われる。しかもこの
表面清浄化処理は分子層オーダーの不純物プロファイル
を乱さないように十分低温で行なう必要がある。これ
は、例えば３６０〜４８０℃の低温でアルシン雰囲気の
下で行なうことで達成される。４８０℃で表面処理を行
なう場合には、例えば８ｘ１０^-4Ｔｏｒｒ付近のアルシ
ン圧力の下で行なうのがよい。光励起ガスエッチングに
よって本実施例の場合約３０ｎｍ深さの側壁が形成され
る。

【００３２】光励起ガスエッチングをおこなって側壁が
形成された試料は、そのまま直ちに分子層エピタキシャ
ル成長装置に投入される。光励起ガスエッチングされた
ＧａＡｓ表面はハロゲン系ガス、例えば塩素ガスによっ
て表面保護される。

【００３３】図２（Ｃ）を参照して、次にＧａＡｓ分子
層エピタキシャル成長によってｐ⁺ポテンシャルバリア
層４とｎ⁺ ドレイン層５が連続成長されるが、成長開始
直前には再び表面清浄化処理が行われる。この表面清浄
化処理は分子層オーダーの不純物プロファイルを乱さな
いように十分低温で行なう必要がある。これは、例えば
３６０〜４８０℃の低温でアルシン雰囲気の下で行なう
ことで達成される。４８０℃で表面処理を行なう場合に
は例えば８ｘ１０^-4Ｔｏｒｒ付近のアルシン圧力の下で
行なうのがよい。

【００３４】ｐ⁺ ポテンシャルバリア層４は、例えば添
加不純物としてＺｎ（亜鉛）、Ｂｅ（ベリリウム）或い
はＣ（炭素）等を用いる。原料ガスは、例えばＤＥＺ
ｎ、ＤＥＢｅ等を用いる。Ｃについては、ＴＭＧとＡｓ
Ｈ３を用いた分子層エピタキシャル成長を行ない、ＴＭ
ＧからのＣをそのままアクセプタ不純物として用いる。
成長条件によってＣの混入量は制御される。またはＴＥ
ＧとＡｓＨ３を用いた分子層エピタキシャル成長の際に
ＴＭＧを混入してもよい。

【００３５】本実施形態の場合は、例えばキャリア密度
６×１０¹⁹／ｃｃで３ｎｍのｐ⁺ ポテンシャルバリア層
４を形成する。この時、ポテンシャルバリア高さ約０．
８Ｖが得られる。ｎ⁺ ドレイン層５はソース層領域形成
の場合と同様な成長条件で行われ、約３０ｎｍ形成され
る。このとき分子層エピタキシャル成長層はＳｉＮ９上
には堆積せず、ＧａＡｓ結晶にのみ成長する選択性を有
するので、選択成長後は半導体表面上はほぼ平坦となり
半導体主表面があらわれる。

【００３６】以上はｐ⁺ ポテンシャルバリア層４をＧａ
Ａｓのホモ接合で形成した場合であるが、例えばジメチ
ルアルミハイドライド等のアルミニウムの有機金属ガス
を用いることによって、分子層エピタキシャル成長法に
より、Ａｌ_X Ｇａ_1-X Ａｓ（Ｘ＝１を含む）／ＧａＡｓ
のヘテロバリア層を形成することも出来る。

【００３７】図２（Ｄ）及び（Ｅ）を参照して、このよ
うに側壁ｎｐｎ構造を形成した後、再び試料表面にシリ
コン窒化膜９’を低温形成し、通常のフォトリソグラフ
ィー工程によって窓開けしてゲート領域６を選択再成長
によって形成する。フォトリソグラフィー工程後には、
通常、表面は極薄有機物層が残存しているから、例えば
９０℃程度の低温で紫外線照射を行ないつつオゾン灰化
処理を行なう。そしてゲート領域再成長直前には表面清
浄化処理が行われる。しかもこの表面清浄化処理は分子
層オーダーの不純物プロファイルを乱さないように十分
低温で行なう必要がある。これは、例えば３６０〜４８
０℃の低温でアルシン雰囲気の下で行なうことで達成さ
れる。４８０℃で表面処理を行なう場合には、例えば８
ｘ１０^-4Ｔｏｒｒ付近のアルシン圧力の下で行なうのが
よい。なお、シリコン窒化膜上にはＧａＡｓ結晶が堆積
しない。

【００３８】次ぎに、図２（Ｆ）を参照して、低抵抗金
属半導体接触を得るために、ｎ⁺ コンタクト層１０或い
はｐ⁺ コンタクト層１１を形成する。ｎ⁺ コンタクト層
としては例えばジエチルテルル（ＤＥＴｅ）を不純物ガ
スとして用いたｎ⁺ ＧａＡｓ成長層を用いる。分子層エ
ピタキシャル成長法によってＧａＡｓ結晶上にのみ選択
エピタキシーするが、導入圧力は０．５〜５ｘ１０^-6Ｔ
ｏｒｒでＴＥＧ導入後或いはアルシン導入後に、真空排
気後２〜４０秒間導入する。この方法によって１ｘ１０
²⁰／ｃｃを越える極めて高濃度なｎ⁺ コンタクト層１０
が選択成長される。その後、金属電極領域を形成する。

【００３９】ｐ⁺ コンタクト層１１としては、例えばト
リメチルガリウム（ＴＭＧ）とアルシンを用いた高濃度
炭素添加ｐ⁺ ＧａＡｓ成長層がＧａＡｓ露出表面上にの
み選択的に成長される。ＴＭＧは０．５〜５０ｘ１０^-6
Ｔｏｒｒの圧力で２〜２０秒間導入され、アルシンは
０．１〜１ｘ１０^-4Ｔｏｒｒの圧力で２〜２００秒間導
入される。この選択エピタキシャル成長によって１ｘ１
０²⁰／ｃｃに迫るキャリア密度を有するｐ⁺ コンタクト
層１１が形成される。

【００４０】ところで、金属半導体接触は素子動作速度
を決定する上で極めて重要である。したがって極めて低
抵抗な金属半導体接触が求められ、しかも、本発明に限
らず超高速半導体デバイスは、極薄多層構造を有してい
るから従来の数１００ｎｍ以上も厚い合金層があるアロ
イコンタクトは全く適用できない。

【００４１】金属半導体接触による電子伝導機構は主に
次の３種類が考えられる。第一の伝導機構は熱電子伝導
機構である。これは金属半導体接触によって形成される
ポテンシャルバリアを熱エネルギーによって越えて伝導
する機構である。第二の伝導機構はトンネル伝導機構で
ある。これは金属半導体接触によって形成されるポテン
シャルバリア幅が極めて薄い場合、金属から半導体へ電
子がポテンシャルバリア層をトンネル現象で伝導する機
構である。実デバイスの金属半導体接触では、コンタク
ト層は極めて高濃度不純物添加層であるから、この第二
の伝導機構が支配的であると考えられている。第三の伝
導機構は、欠陥準位を介した伝導機構である。通常、理
想的な金属半導体接触が形成されていることは殆ど無
く、金属半導体接触界面付近には格子不整合や界面介在
物層による欠陥が存在している。金属半導体接触のポテ
ンシャルバリア中に存在するこれら欠陥準位を介して伝
導する機構が考えられている。

【００４２】金属半導体接触の接触抵抗を下げるために
は、第一の機構による場合、ポテンシャルバリア高さを
下げればよいから、理想的な金属半導体接触が形成され
ると考えれば金属と半導体の仕事関数差を小さくすれば
よい。そのためには金属の仕事関数が小さい一般には電
気陰性度が小さな金属を用いればよい。このように金属
と半導体の仕事関数差で決まるポテンシャルバリア高さ
をショットキー限界というが、しかしこれまでこのよう
な理想的な金属半導体接触が形成されたことは殆ど無
く、実際には他の理由でポテンシャルバリアが決まって
いることがほとんどである。第二の機構による場合、仕
事関数が小さな金属を選択してポテンシャルバリアを下
げるとともに、半導体を高濃度不純物添加して金属半導
体接触で形成される空乏層幅を狭くすればよい。第三の
機構による場合には、界面付近に伝導に必要な欠陥を形
成すれば接触抵抗を低く出来る。

【００４３】本実施形態では、ｎ⁺ コンタクト層１０と
してＤＥＴｅを用いた高濃度不純物添加層、ｐ⁺ コンタ
クト層１１としてＴＭＧとアルシンによる高濃度不純物
添加層を用いた。金属電極領域の形成は、例えばタング
ステンヘキサカルボニルを用いた金属堆積法によって行
われる。厚い合金層を持つアロイコンタクトではないの
で、コンタクト層厚さは高々１５ｎｍ程度あれば充分で
ある。不純物濃度は典型的には１ｘ１０²⁰ｃｍ^-3に近
い。

【００４４】金属堆積直前には、低温表面処理が行われ
る。これは例えば３６０〜４８０℃の低温で１ｘ１０^-3
Ｔｏｒｒ付近のアルシン雰囲気の下で行なうことで達成
される。４８０℃で表面処理を行なう場合には例えば８
ｘ１０^-4Ｔｏｒｒ付近のアルシン圧力の下で行なうのが
よい。

【００４５】低抵抗金属半導体接触形成には、低温表面
処理が重要である。このような方法によってｎ型ＧａＡ
ｓ結晶に対して３．５ｘ１０^-7Ωｃｍ² の極めて低い接
触抵抗が得られる。またｐ型ＧａＡｓに対しては１ｘ１
０^-8Ωｃｍ² の極めて低い接触抵抗が得られる。

【００４６】本発明のＩＳＩＴ装置は以上の工程で素子
が形成され、ソース・ドレイン接合深さは分子層エピタ
キシャル成長の膜厚制御性である分子層程度の非常に浅
いものとなる。側壁は良好な選択性を示す異方性エッチ
ングである光励起ガスエッチング法によって形成されて
いる。この方法は低温で且つプラズマ等のイオン衝撃が
ないから低ダメージ工程である。したがって、分子層エ
ピタキシャル成長法とともに、非常に薄いオングストロ
ーム程度の接合深さを有する本発明の素子構造形成には
最適である。

【００４７】ソース・ドレイン・ゲート領域に対する金
属電極形成は、低温表面処理を施した極めて清浄な表面
に対して金属堆積の手法で形成される。この方法で分子
層オーダーの極めて薄い合金層しかもたない極めて低い
接触抵抗を有する金属半導体接触が形成されるから、本
発明の分子層オーダーの極薄多層構造を有するＩＳＩＴ
装置に適用でき、極めて高速な動作が行われる。なお、
本発明は、これらの実施形態に限られるものではなく、
適宜応用可能である。

【００４８】

【発明の効果】以上の説明から理解されるように、本発
明の半導体デバイスは、極めて浅い分子層オーダーのソ
ース・ドレイン接合深さを有するから、ソース・ドレイ
ン浮遊容量を極めて小さくできるという効果を有する。
したがって、本発明の半導体デバイスは極めて高速な動
作が可能になる。また、ソース・ポテンシャルバリア間
距離はキャリア平均自由行程以下になされているから、
結晶格子との衝突無しにキャリア伝導し、極めて高速な
動作ができるという効果を有する。さらに、キャリア伝
導がトンネル現象による場合には更に高速な動作ができ
るという効果を有する。また、ポテンシャルバリア制御
は静電誘導効果によっているから、キャリア蓄積効果も
なく極めて高速な動作ができるという効果を有する。し
かも横型ｎｐｎ構造を形成した後の結晶表面はほぼ平坦
であり、ほとんど低指数主表面と同様であるから、再成
長ゲート領域の特性を容易に把握できるという効果を有
する。さらに、ソース・ドレイン・ゲート金属電極は、
極薄金属堆積層によって形成され極めて低い接触抵抗を
有するから、極めて高速な動作ができるという効果を有
する。

【００４９】次に、本発明の半導体デバイスの製造方法
では、平坦な横型ｎｐｎ構造或いはｐｎｐ構造を極めて
浅い分子層オーダーでソース領域・ポテンシャルバリア
層・ドレイン領域接合を形成できるという効果を有す
る。さらに、横型ｎｐｎ構造或いはｐｎｐ構造をほぼ平
坦に形成できるので、再成長ゲート領域の形成が容易に
なるという効果を有する。また、極薄ソース領域及び再
成長極薄ゲート領域を形成する工程が分子層エピタキシ
ャル成長法であるので、低温で位置制御された分子層オ
ーダーの極薄ソース領域及び再成長極薄ゲート領域を形
成できるという効果を有する。さらに、ソース領域の側
壁及びポテンシャルバリア層表面を低温で清浄化処理す
る工程を備えているため、ソース領域とポテンシャルバ
リア層の接合面及びポテンシャルバリア層とゲート領域
の接合面とが極めて良好に形成できるという効果を有す
る。また、電極を形成する工程にあって、表面の酸化膜
を除去し或いは酸化膜を形成させない工程を備えている
ため、極めて低抵抗な金属半導体接触を形成できるとい
う効果を有する。

【図面の簡単な説明】

【図１】本発明の基本構成断面図である。

【図２】本発明の実施形態の製造工程を示す構造断面図
である。

【符号の説明】

１ 基板結晶 ２ ｎ⁺ ソース領域 ３ ソース金属電極 ４ ｐ⁺ ポテンシャルバリア層 ５ ｎ⁺ ドレイン領域 ６ 再成長ゲート領域 ７ ドレイン金属電極 ８ ゲート金属電極 ９、９’ ＳｉＮ膜 １０ ｎ⁺ コンタクト層 １１ ｐ⁺ コンタクト層

Claims (14)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に、第一導伝型の高濃度不
   純物添加層よりなる極薄ソース領域と、この極薄ソース
   領域の側壁に形成された反対導伝型再成長ポテンシャル
   バリア層と、この再成長ポテンシャルバリア層を介して
   選択的に形成された第一導伝型の高濃度不純物添加層よ
   りなる再成長極薄ドレイン領域とを平坦な結晶表面を有
   するように形成するとともに、上記ポテンシャルバリア
   層上に形成された再成長極薄ゲート領域とを有し、 上記再成長極薄ゲート領域に印加される電圧によって上
   記ポテンシャルバリア層のポテンシャルバリア高さ及び
   ポテンシャルバリア幅のいずれか或いは両方を制御し、
   上記極薄ソース領域から上記極薄ドレイン領域へのキャ
   リア伝導を制御するように構成した半導体デバイス。
2. 【請求項２】 前記極薄ソース領域と前記ポテンシャル
   バリア層間距離が、キャリア平均自由行程以下であるこ
   とを特徴とする請求項１に記載の半導体デバイス。
3. 【請求項３】 前記極薄ソース領域から前記極薄ドレイ
   ン領域へのキャリア伝導がトンネル現象であることを特
   徴とする請求項１又は２に記載の半導体デバイス。
4. 【請求項４】 前記再成長極薄ゲート領域が、極薄ヘテ
   ロ接合であることを特徴とする請求項１乃至３の何れか
   に記載の半導体デバイス。
5. 【請求項５】 前記再成長極薄ゲート領域が、極薄ホモ
   接合であることを特徴とする請求項１乃至３の何れかに
   記載の半導体デバイス。
6. 【請求項６】 前記再成長極薄ゲート領域が、極薄絶縁
   層であることを特徴とする請求項１乃至３の何れかに記
   載の半導体デバイス。
7. 【請求項７】 半導体基板上に、第一導伝型の高濃度不
   純物添加層よりなる極薄ソース領域を形成する工程と、
   この極薄ソース領域に側壁を形成する工程と、この形成
   された側壁表面を清浄化する工程と、反対導伝型ポテン
   シャルバリア層と第一導伝型の高濃度不純物添加層より
   なる極薄ドレイン領域を上記ソース領域の側壁に選択的
   に形成する工程と、上記ポテンシャルバリア層表面を清
   浄化する工程と、この清浄化されたポテンシャルバリア
   層上に再成長極薄ゲート領域を形成する工程と、上記ソ
   ース領域，上記ドレイン領域及び上記再成長ゲート領域
   に電極を形成する工程とからなる半導体デバイスの製造
   方法。
8. 【請求項８】 前記極薄ソース領域を形成する工程を、
   分子層エピタキシャル成長法により形成することを特徴
   とする請求項７に記載の半導体デバイスの製造方法。
9. 【請求項９】 前記極薄ソース領域に側壁を形成する工
   程を、ハロゲン系ガスエッチングにより形成することを
   特徴とする請求項７又は８に記載の半導体デバイスの製
   造方法。
10. 【請求項１０】 前記側壁表面を清浄化する工程と該ポ
    テンシャルバリア層表面を清浄化する工程を、低温表面
    処理することを特徴とする請求項７乃至９の何れかに記
    載の半導体デバイスの製造方法。
11. 【請求項１１】 前記半導体基板がＧａＡｓで該極薄ソ
    ース領域の側壁表面を清浄化する工程と該ポテンシャル
    バリア層表面を清浄化する工程は、アルシン雰囲気によ
    り低温表面処理することを特徴とする請求項７乃至１０
    の何れかに記載の半導体デバイスの製造方法。
12. 【請求項１２】 前記ポテンシャルバリア層上に再成長
    極薄ゲート領域を形成する工程を、分子層エピタキシャ
    ル成長法により行うことを特徴とする請求項７乃至１１
    の何れかに記載の半導体デバイスの製造方法。
13. 【請求項１３】 前記ソース領域，前記ドレイン領域及
    び前記再成長ゲート領域に電極を形成する工程は、表面
    の自然極薄絶縁層を除去し不純物濃度の極表面濃度を低
    下させない低温表面処理を施した金属堆積或いは低抵抗
    金属半導体接触によることを特徴とする請求項７乃至１
    ２の何れかに記載の半導体デバイスの製造方法。
14. 【請求項１４】 前記ソース領域，前記ドレイン領域及
    び前記再成長ゲート領域に電極を形成する工程は、表面
    の自然極薄絶縁層を形成せず不純物濃度の極表面濃度を
    低下させないその場金属堆積或いは低抵抗金属半導体接
    触によることを特徴とする請求項７乃至１３の何れかに
    記載の半導体デバイスの製造方法。