JPH1079665A - クロック供給装置 - Google Patents

クロック供給装置

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JPH1079665A
JPH1079665A JP9146870A JP14687097A JPH1079665A JP H1079665 A JPH1079665 A JP H1079665A JP 9146870 A JP9146870 A JP 9146870A JP 14687097 A JP14687097 A JP 14687097A JP H1079665 A JPH1079665 A JP H1079665A
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Abstract

(57)【要約】 【課題】 クロック信号による高速動作命令を行えるク
ロック供給装置を提供すること。 【解決手段】 第１クロック信号をクロック分配部４４
に入力して第２クロック信号を発生させ、システムクロ
ック信号を発生するクロック発生部３４とクロック分配
部４４との中間位置までシステムクロック信号を所定の
信号遅延特性を有する第１クロック伝送ライン３６で伝
送し、クロック分配部４４とクロック発生部３４との中
間位置まで所定の信号遅延特性有する第２クロック伝送
ライン４６で第２クロック信号を伝送する。ＤＬＬ４０
を第１クロック伝送ライン３６と第２クロック伝送ライ
ン４６との中間位置に配置して、ＤＬＬ４０より第２ク
ロック信号の位相にロックされた第１クロック信号を発
生して、所定の時間遅延特性を有する第３クロック伝送
ライン４２を経てクロック伝送部４４に伝送する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、クロック供給装置
に係り、特にシステムから入力されるクロック信号がメ
モリ内部の複数のチップに分配されるまでクロック信号
の信号遅延特性を最小化するためにＤＬＬ(Delayed Loc
k Loop; 遅延同期ループ）またはＰＬＬ(Phase Lock Lo
op；位相同期ループ）が内蔵された回路においてクロッ
ク信号のスキュ−(skew)を減らすクロック供給装置に関
する。
【０００２】
【従来の技術】従来のクロック供給装置はシステムから
供されるＴＴＬレベルのクロック信号がメモリチップの
内部に収められてバッファを経てからＣＭＯＳレベルに
変換した後に使われるので、システムから入力されるソ
ースクロック信号がメモリ内部の複数の素子に分配さ
れ、スイッチングされるまで所定の信号遅延特性を有す
る。
【０００３】したがって、システムから入力されるクロ
ック信号に同期して動作する同期式メモリ装置におい
て、クロック供給装置はシステムクロック信号をメモリ
の内部素子に正確に供給するためにＤＬＬまたはＰＬＬ
を回路に内蔵して使う。
【０００４】このようなＰＬＬ回路をクロック位相調整
手段として使用する半導体集積回路が特開平８ー３１２
７７３号公報（以下、第１公報という）により開示され
ている。この第１公報では、ＰＬＬ回路の参照入力端子
の前にディレイ幅調整可能の可変遅延回路を設け、最終
段のラッチ回路に入力されるクロック信号を二つの可変
遅延回路を介してＰＬＬ回路に戻すようにして、電源電
圧、温度、プロセス条件の変動時でもクロックスキュー
を低減できるようにしている。しかし、この第１公報の
場合には、ＰＬＬ回路の出力側とクロック分配系との間
に信号遅延特性を有するクロック伝送部がなく、このク
ロック伝送部でのクロック信号の遅延を推定してその遅
延量を補償することができず、ジッタが生じる。しがた
って、電源電圧、温度、プロセス変動時に完全に対処で
きない。
【０００５】また、特開平８ー２１１９６３号公報（以
下、第２公報という）には、クロック分配系と位相補正
回路間に遅延機能をもたせたクロックスキュー低減回路
が開示されている。すなわち、システムクロック信号が
複数の位相補正回路を通して、複数のペア導線に位相補
償して加え、さらに各ペア導線の先端のクロック接続ノ
ードからそれぞれ負荷デバイスにシステムクロックを分
配する。クロック接続ノードから各ペア導線の他方を位
相補正回路にフィードバックさせ、各ぺア導線の経路長
を等しくて伝送遅延を得るようにしている。この第２公
報の場合には、位相補正回路に入力されるシステムクロ
ックと各ペア導線の他方を通してフィードバックされる
クロックの遅延を等しくしていないから、ジッタの完全
抑制が困難である。
【０００６】さらに、特開平０７ー０５８６１１号公報
（以下、第３公報という）には、ＰＬＬ回路を含む内部
クロック信号生成回路に外部クロック信号を入力して、
外部クロック信号に基づいて位相の異なる第１〜第３の
内部クロック信号を生成して第１〜第３の内部回路ブロ
ックに供給し、第２の内部クロック信号を内部クロック
信号生成回路に帰還して、そのＰＬＬ回路により、外部
クロック信号と同期させる。第１〜第３の内部クロック
信号の位相が異なるため、内部クロック信号生成回路と
第１〜第３の内部回路ブロックとの間の信号の遅延が異
なっても、第１〜第３の内部回路ブロックに到着される
第１〜第３の内部クロック信号の位相を一致させること
ができることを開示している。しかし、この第３公報の
場合には、内部クロック信号生成回路に入力される外部
クロック信号の遅延と内部クロック信号との遅延に関し
ては、無関係のものである。
【０００７】加えて、特開平０６ー２６６４６４号公報
（以下、第４公報という）には、クロック信号をＰＬＬ
回路に入力して制御可能な遅延信号をグローバルクロッ
クドライバに送出して、グローバルクロック信号を長さ
等化器に出力し、長さ等化器から複数の長さの異なるク
ロック線と区域バッファを介してマイクロプロセッサの
各機能単位に転送する際に、各機能単位に同時にグロー
バルクロック信号が入力できるように、長さ等化器でク
ロック線の長さの違いによるグローバルクロックの伝達
遅延時間を等化する。また、長さ等化器からからダミー
クロック線を介してダミー区域バッファとダミー入力バ
ッファを介してＰＬＬにグローバルクロックを、クロッ
ク入力の遅延と等しく遅延させてフィードバックさせる
ことにより、プロセス、温度、電源電圧の各変化に影響
しないようにすることが開示されている。この第４公報
では、グローバルクロック信号をＰＬＬにフィードバッ
クしても、フィードバックの系とＰＬＬの入力クロック
との遅延を等しくしていないから、やはりジッタの完全
解消が困難である。
【０００８】一方、上記第２公報に開示された技術思想
の上位概念の範疇に属すものとして、図３に示すような
クロック供給装置を挙げることができる。この図３は従
来の遅延同期ループ（ＤＬＬ）を用いてメモリの内部素
子でクロック信号を分配するためのクロック供給装置を
示した回路図であって、メモリ内部の第１位置に配置さ
れシステムのソースクロック信号を発生するクロック発
生部１０と、メモリ内部の第２位置に配置され、クロッ
ク信号を分配するクロック分配部２０と、前記クロック
発生部１０によるシステムのソースクロック信号にロッ
クされたクロック信号を発生するＤＬＬ１４と、前記Ｄ
ＬＬ１４からクロック分配部２０までクロック信号を伝
送するために所定の信号遅延特性を有するクロック伝送
部１８と、前記クロック伝送部１８を通して伝送された
クロック信号が所定の信号遅延特性を有することを補償
するクロック伝送補償部１６とからなる。
【０００９】このように構成されたクロック供給装置は
メモリ内部の第１位置に配置されたクロック発生部１０
でシステムのソースクロック信号が発生される。前記ソ
ースクロック信号はＤＬＬ１４に印加され、位相検波器
１１を通して遅延したクロック信号を検波して前記位相
検波器１１で検出されたクロック遅延を制御する充電ポ
ンプ１２を通過し、前記充電ポンプ１２で制御されたク
ロック遅延を発振させソースクロック信号にロックさせ
る遅延セル１３を通してクロック信号が出力される。
【００１０】前記ＤＬＬ１４を通してクロック信号がソ
ースクロック信号にロックされても実際にメモリ内部の
第２位置に配置されているクロック分配部２０までバス
ラインを通して所定の信号遅延が発生されるので、前記
クロック伝送部１８から伝播する所定のクロック遅延を
予め推定して前記ＤＬＬ１４から出力されたクロック信
号をフィードバックし、フィードバックされたクロック
信号がクロック伝送補償部１６を通して所定のクロック
遅延が補償されてＤＬＬ１４に印加される。前記ＤＬＬ
１４を通して出力されるクロック信号はソースクロック
信号とロックされてクロック分配部２０に出力される。
【００１１】図４は従来の位相同期ループ（ＰＬＬ）を
用いてメモリの内部素子にクロック信号を分配するため
のクロック供給装置を示した回路図であって、メモリ内
部の第１位置に配置され、システムのソースクロック信
号を発生するクロック発生部２２と、メモリ内部の第２
位置に配置され、クロック信号を分配するクロック分配
部３２と、前記クロック発生部２２によるシステムクロ
ック信号の位相にロックされたクロック信号を発生する
ＰＬＬ２６と、前記ＰＬＬ２６からクロック分配部３２
までクロック信号を伝送するために所定の信号遅延特性
を有するクロック伝送部３０と、前記クロック伝送部３
０を通して伝送されたクロック信号が所定の信号遅延特
性を有することを補償するクロック伝送補償部２８とか
らなる。
【００１２】同図において、未説明符号２５は電圧制御
発振器である。このように構成されたクロック供給装置
は図３のＤＬＬで具現したクロック供給装置において、
前記ＤＬＬをＰＬＬに置き換えただけ、二つの回路の動
作特性は類似しているので、図４の動作の説明は省く。
【００１３】
【発明が解決しようとする課題】前述した従来のクロッ
ク供給装置は図３ないし図４に示したように、クロック
伝送補償部１６、２８が周辺環境と工程変化または温度
などの変化に敏感に変わるとか、あるいは別にクロック
伝送部１８、３０も変わるので、クロック発生部１０、
２２のソースクロック信号にクロック分配部２０、３２
のクロック信号をロックし難い課題があった。したがっ
て、システムから入力されたクロック信号がメモリ内部
の素子に印加されスイッチングされるまで各メモリ素子
のバスラインに沿ってクロック信号のスキュー幅が変わ
りやすいので、メモリ内部のチップに正確にソースクロ
ック信号の位相が同期されず、ジッタ（Jitter: パルス
が位相変化を起こすこと）を発生する問題点があった。
【００１４】本発明は前述した従来の課題を解決するた
めに案出されたもので、その目的はクロック発生部から
クロック分配部までクロック信号を伝送するために発生
する所定のクロック遅延のためメモリ素子間の動作命令
が食い違うことを防止するために、入力信号に出力信号
をロックさせるＤＬＬまたはＰＬＬをクロック発生部と
クロック分配部の中間地点に配置させることによりクロ
ック信号のスキューを減少させうるクロック供給装置を
提供することである。
【００１５】
【課題を解決するための手段】前述した目的を達成する
ために本発明のクロック供給装置は、第１位置にクロッ
ク発生部を配置してシステムクロック信号を発生する。
第２位置にクロック分配部を配置して第１クロック信号
を入力して、第２クロック信号を発生する。所定の信号
遅延特性を有する第１クロック伝送ラインによりクロッ
ク発生部とクロック分配部との間の中間位置までクロッ
ク発生部で発生されたシステムクロック信号を伝送す
る。所定の信号遅延特性を有する第２クロック伝送ライ
ンによりクロック分配部とクロック発生部との間の中間
位置まで第２クロック信号を伝送する。第１クロック伝
送ラインと第２クロック伝送ラインとの間に同期手段を
配置して第１クロック伝送ラインを通して伝送された第
２クロック信号とに応じて第２クロック信号の位相にロ
ックした第１クロック信号を発生する。所定の信号遅延
特性を有する第３クロック伝送ラインにより、同期手段
から出力される第１クロック信号をクロック分配部まで
伝送することを特徴とする。
【００１６】
【発明の実施の形態】以下、添付した図面に基づき本発
明の望ましい一実施の形態をさらに詳しく説明する。図
１は本発明によるＤＬＬ（遅延同期ループ）を用いてメ
モリ内部チップにクロック信号を分配するためのクロッ
ク供給装置の一実施の形態による回路図である。同図に
おいて、第１位置に配置してシステムのソースクロック
信号を発生するクロック発生部３４と、第２位置に配置
され第１クロック信号をメモリ素子に入力して第２クロ
ック信号を発生するクロック分配部４４と、前記クロッ
ク発生部３４とクロック分配部４４との間の中間位置ま
でシステムのソースクロック信号を伝送するための所定
の信号遅延特性を有する第１クロック伝送ライン３６
と、前記クロック発生部３４とクロック分配部４４との
間の中間位置までメモリ素子から発生する第２クロック
信号を伝送するための第１クロック伝送ライン３６と同
一な信号遅延特性を有する第２クロック伝送ライン４６
と、前記クロック発生部３４とクロック分配部４４の中
間位置に配置して前記第１クロック伝送ラインを通して
伝送されたシステムクロック信号と前記第２クロック伝
送ラインを通して伝送された第２クロック信号を入力し
て第２クロック信号の位相にロックされた前記第１クロ
ック信号を発生するＤＬＬ４０と、前記ＤＬＬ４０から
出力される第１クロック信号を前記クロック分配部４４
に伝送するための所定の時間遅延特性を有する第３クロ
ック伝送ライン４２とから構成される。
【００１７】このように構成された本発明によるクロッ
ク供給装置の動作は次の通りである。クロック供給装置
のクロック発生部３４から発生されるシステムのソース
クロック信号が第１クロック伝送ライン３６を通して所
定のクロック遅延を有してＤＬＬ４０に伝送される。前
記所定のクロック遅延を有するクロック信号が位相検波
器３７を通して遅延したクロック信号の位相が検波さ
れ、検出されたクロック信号の位相を充電ポンプ３８で
制御してソースクロック信号にロックさせる遅延セル３
９を通して第１クロック信号が発生する。そして、メモ
リ内部の第２位置に配置されたクロック分配部４４まで
第１クロック信号が第３クロック伝送ライン４２を通し
て所定の時間遅延を有して伝送されるので、クロック分
配部４４を通して各メモリ素子に第１クロック信号が分
配されて供給される。
【００１８】しかし、この際、各メモリ素子の位置は相
異しているので、各メモリ素子に供給され、スイッチン
グされる第１クロック信号のクロック遅延は相異するよ
うになるため、前記クロック分配部４４の出力部をフィ
ードバックして発生された第２クロック信号がＤＬＬ４
０まで伝送されるが、第１クロック伝送ライン３６と同
一な所定のクロック遅延を有して伝送されることによ
り、第２クロック伝送ライン４６を通してメモリ素子間
に発生される所定のクロック遅延を補償する第２クロッ
ク信号が前記ＤＬＬ４０に入力され、第１クロック信号
とロックされ、出力される。
【００１９】図２は本発明によるＰＬＬ（位相同期ルー
プ）を用いてメモリ内部にクロック信号を分配するため
のクロック供給装置の別の実施の形態による回路図であ
る。
【００２０】同図において、第１位置に配置されてシス
テムのソースクロック信号を発生するクロック発生部４
８と、第２位置に配置され第１クロック信号を入力して
第２クロック信号をメモリ素子に発生するクロック分配
部５８と、前記クロック発生部４８とクロック分配部５
８との間の中間位置まで前記システムのソースクロック
信号を伝送するための所定の信号遅延特性を有する第１
クロック伝送ライン５０と、前記クロック分配部４８と
クロック分配部５８との間の中間位置まで前記クロック
分配部４８から出力される第２クロック信号を伝送する
ための前記第１クロック伝送ライン５０と同一な信号遅
延特性を有する第２クロック伝送ライン６０と、前記中
間位置に配置して前記第１クロック伝送ライン５０を通
して伝送されたシステムクロック信号と前記第２クロッ
ク伝送ライン６０を通して伝送された第２クロック信号
を入力して第２クロック信号の周波数にロックされた前
記第１クロック信号を発生するＰＬＬ５４と、前記ＰＬ
Ｌ５４から出力される第１クロック信号を前記クロック
分配部５８まで伝送するための所定の時間遅延特性を有
する第３クロック伝送ライン５６とから構成される。
【００２１】このように構成された回路の動作はクロッ
ク供給装置のクロック発生部４８から発生されるシステ
ムのソースクロック信号が前記第１クロック伝送ライン
５０を通して所定のクロック遅延を有してＰＬＬ５４に
伝送される。前記所定のクロック遅延を有するソースク
ロック信号がＰＬＬ５４に印加されると、遅延したクロ
ック信号の位相を検波する位相検波器５１を通過して検
出されたクロック信号の位相を制御する充電ポンプ５２
を通過し、前記充電ポンプ５２により制御された位相遅
延をソースクロック信号にロックするように可変的に発
振周波数を与える電圧制御発振器５３を通してソースク
ロック信号とロックされた第１クロック信号を発生す
る。そして、前記第１クロック信号がメモリ内部のクロ
ック分配部５８まで伝送するに際して、第３クロック伝
送ライン５６を通した所定の位相遅延が発生することに
より、前記所定の位相遅延を有する第１クロック信号が
クロック分配部５８に入力され、各メモリ素子に分配さ
れる。
【００２２】しかし、この際、メモリ内部の各素子の位
置が相異しているので各メモリ素子に供給され、スイッ
チングされる第１クロック信号のクロック遅延も相異な
るようになるため、クロック分配部４４から出力される
クロック信号をフィードバックし、この際発生される第
２クロック信号が前記ＤＬＬ４０に伝送するに際して、
第１クロック伝送ライン３６と同一な所定の位相遅延を
有することにより、前記ＤＬＬ４０を通して出力される
第１クロック信号は第２クロック信号とロックされる。
【００２３】したがって、本発明によるクロック供給装
置において、クロック発生部３４、４８とクロック分配
部４４、５８の中間位置にＤＬＬ４０とＰＬＬ５４を配
置するので、第１クロック伝送ライン３６、５０と第２
クロック伝送ライン４６、６０から伝播するクロック遅
延は同一な値を有することになって、つまりソースクロ
ック信号とクロック分配部４４、５８から出力されるク
ロック信号間のスキュー幅は減少される。
【００２４】
【発明の効果】以上述べたように、本発明はクロック発
生部とクロック分配部の中間位置に同期手段を配置して
第１クロック伝送ラインと第２クロック伝送ラインを通
して伝播するクロック遅延が同一になるので、クロック
信号のスキューが減少され、正確なクロック信号が供給
できてクロック信号に同期され動作する同期式メモリ装
置の高速命令を行える効果を奏する。
【図面の簡単な説明】
【図１】本発明による遅延同期ループを用いたクロック
供給装置を示した回路図。
【図２】本発明による位相同期ループを用いたクロック
供給装置を示した回路図。
【図３】従来の遅延同期ループを用いたクロック供給装
置を示した回路図。
【図４】従来の位相同期ループを用いたクロック供給装
置を示した回路図。
【符号の説明】
３４、４８ クロック発生部 ４４、５８ クロック分配部 ４０ ＤＬＬ ５４ ＰＬＬ ３６、５０ 第１クロック伝送ライン ４２、５６ 第３クロック伝送ライン ４６、６０ 第２クロック伝送ライン

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 第１位置に配置され、システムクロック
    信号を発生するクロック発生部と、 第２位置に配置され、第１クロック信号を入力して分配
    し、第２クロック信号を発生するクロック分配部と、 前記クロック発生部と前記クロック分配部との間の中間
    位置まで前記クロック発生部から出力されるシステムク
    ロック信号を伝送するための所定の信号遅延特性を有す
    る第１クロック伝送ラインと、 前記クロック分配部と前記クロック発生部との間の中間
    位置まで前記第２クロック信号を伝送するための所定の
    信号遅延特性を有する第２クロック伝送ラインと、 前記中間位置に配置され、前記第１クロック伝送ライン
    を通して伝送されたシステムクロック信号と前記第２ク
    ロック伝送ラインを通して伝送された第２クロック信号
    に応答して第２クロック信号の位相にロックされた前記
    第１クロック信号を発生する同期手段と、 前記同期手段から出力される第１クロック信号を前記ク
    ロック分配部まで伝送するための所定の時間遅延特性を
    有する第３クロック伝送ラインと、を備えることを特徴
    とするクロック供給装置。
  2. 【請求項２】 前記同期手段は遅延同期ル−プまたは位
    相同期ル−プで具現できることを特徴とする請求項１に
    記載のクロック供給装置。
  3. 【請求項３】 前記第１クロック伝送ラインと前記第２
    クロック伝送ラインは同一な信号遅延特性を有すること
    を特徴とする請求項１に記載のクロック供給装置。
JP14687097A 1996-07-22 1997-06-04 クロック供給装置 Expired - Fee Related JP3797749B2 (ja)

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KR1019960029638A KR100212139B1 (ko) 1996-07-22 1996-07-22 클럭공급장치
KR1996P-29638 1996-07-22

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