JPH1074933A - 高電圧構成要素および論理構成要素に関連するモノリシック構成要素 - Google Patents
高電圧構成要素および論理構成要素に関連するモノリシック構成要素Info
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- JPH1074933A JPH1074933A JP9215502A JP21550297A JPH1074933A JP H1074933 A JPH1074933 A JP H1074933A JP 9215502 A JP9215502 A JP 9215502A JP 21550297 A JP21550297 A JP 21550297A JP H1074933 A JPH1074933 A JP H1074933A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7436—Lateral thyristors
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Abstract
(57)【要約】
【課題】 高電圧構成要素および論理回路を組み込み、
論理回路に加えられる絶縁制限を少なくするモノリシッ
ク構造を提供すること。 【解決手段】 Ｎ型の軽くドープされた半導体ウエハの
基板中にＰ型の絶縁壁によって分離された２つの部分を
含むモノリシック構成要素。第１の部分は、その１つの
層が実質上ウエハの厚さに対応する高電圧構成要素を含
んでいる。第２の部分は、論理回路構成要素を含んでい
る。基板の裏面は、メタライゼーションで被覆されたＰ
型層を含んでいる。絶縁壁は、高電圧構成要素の低電圧
端子に電気的に接触する。論理部分は、少なくとも１つ
の垂直構成要素を含んでいる。
論理回路に加えられる絶縁制限を少なくするモノリシッ
ク構造を提供すること。 【解決手段】 Ｎ型の軽くドープされた半導体ウエハの
基板中にＰ型の絶縁壁によって分離された２つの部分を
含むモノリシック構成要素。第１の部分は、その１つの
層が実質上ウエハの厚さに対応する高電圧構成要素を含
んでいる。第２の部分は、論理回路構成要素を含んでい
る。基板の裏面は、メタライゼーションで被覆されたＰ
型層を含んでいる。絶縁壁は、高電圧構成要素の低電圧
端子に電気的に接触する。論理部分は、少なくとも１つ
の垂直構成要素を含んでいる。
Description
【０００１】
【発明の属する技術分野】本発明は、少なくとも１つの
高電圧構成要素および論理回路をモノリシックな形で実
施する方法に関する。
高電圧構成要素および論理回路をモノリシックな形で実
施する方法に関する。
【０００２】
【従来の技術】サイリスタなど、しばしば６００ボルト
以上の電圧を阻止するのに使用される高電圧構成要素
は、一般に、その１つの層が実質上ウエハの厚さに対応
する構成要素を形成する半導体ウエハ中で実施される。
特に重要なのは、構成要素の裏面または下面を半導体に
直接接触するメタライゼーションで均一に被覆する技法
である。
以上の電圧を阻止するのに使用される高電圧構成要素
は、一般に、その１つの層が実質上ウエハの厚さに対応
する構成要素を形成する半導体ウエハ中で実施される。
特に重要なのは、構成要素の裏面または下面を半導体に
直接接触するメタライゼーションで均一に被覆する技法
である。
【０００３】図１に、高電圧構成要素および論理回路に
関連するモノリシック構造の実施形態の一例を示す。
関連するモノリシック構造の実施形態の一例を示す。
【０００４】この構造は、例えば、半導体基板に対応す
るＮ型の半導体層１内で実施される。ウエハの右側部分
３に、垂直なサイリスタが示されている。基板１の裏面
または下面側では、Ｐ型領域２が形成されており、前面
または上面側では、Ｐ型井戸４が形成されており、その
中にまたＮ型領域５が形成されている。アノード・メタ
ライゼーションＭ１は、裏面とともに１つの部片を形成
する。カソード・メタライゼーションＭ２は領域５を覆
う。メタライゼーションＭ３は、Ｐ型領域４の一部を覆
い、サイリスタのカソード・ゲートＧを形成する。この
垂直サイリスタは、一般に製作プロセスの始めにウエハ
の上面および下面から延びるドライブインによって形成
されるＰ型壁６によってモノリシック構造の残部から絶
縁される。参照番号７は、通常チャネル・ストップとし
て使用されるＮ+ 型領域を示すために使用されている。
サイリスタから壁６によって絶縁された基板の左側で、
複数の論理構成要素をＰ型井戸８内に形成することがで
きる。ただし、Ｎ型基板１の裏面はメタライゼーション
Ｍ１によって被覆されているので、この裏面は、このメ
タライゼーションに印加された最も高い電位、例えば、
約１０００ボルトの電位になる可能性がある。このた
め、井戸８中に形成された構成要素に多数の絶縁制限が
加わり、また基板１の上面内に直接構成要素を形成する
ことが非常に困難になる。
るＮ型の半導体層１内で実施される。ウエハの右側部分
３に、垂直なサイリスタが示されている。基板１の裏面
または下面側では、Ｐ型領域２が形成されており、前面
または上面側では、Ｐ型井戸４が形成されており、その
中にまたＮ型領域５が形成されている。アノード・メタ
ライゼーションＭ１は、裏面とともに１つの部片を形成
する。カソード・メタライゼーションＭ２は領域５を覆
う。メタライゼーションＭ３は、Ｐ型領域４の一部を覆
い、サイリスタのカソード・ゲートＧを形成する。この
垂直サイリスタは、一般に製作プロセスの始めにウエハ
の上面および下面から延びるドライブインによって形成
されるＰ型壁６によってモノリシック構造の残部から絶
縁される。参照番号７は、通常チャネル・ストップとし
て使用されるＮ+ 型領域を示すために使用されている。
サイリスタから壁６によって絶縁された基板の左側で、
複数の論理構成要素をＰ型井戸８内に形成することがで
きる。ただし、Ｎ型基板１の裏面はメタライゼーション
Ｍ１によって被覆されているので、この裏面は、このメ
タライゼーションに印加された最も高い電位、例えば、
約１０００ボルトの電位になる可能性がある。このた
め、井戸８中に形成された構成要素に多数の絶縁制限が
加わり、また基板１の上面内に直接構成要素を形成する
ことが非常に困難になる。
【０００５】関連技術のこの裏面技術では、この状況を
改善する様々な解決策、特に高電圧から適切に絶縁され
るように井戸８を十分にバイアス付与する様々な解決策
が試みられてきた。
改善する様々な解決策、特に高電圧から適切に絶縁され
るように井戸８を十分にバイアス付与する様々な解決策
が試みられてきた。
【０００６】論理部分を絶縁するこの問題を解決する１
つの従来の解決策は、論理部分に対向するウエハの底部
を絶縁層で被覆し、次いでその上にメタライゼーション
Ｍ１を付着するステップからなる。この技法は、優れた
結果をもたらすが、実施が複雑であり、またいくつかの
技術ダイに適合できない。
つの従来の解決策は、論理部分に対向するウエハの底部
を絶縁層で被覆し、次いでその上にメタライゼーション
Ｍ１を付着するステップからなる。この技法は、優れた
結果をもたらすが、実施が複雑であり、またいくつかの
技術ダイに適合できない。
【０００７】
【発明が解決しようとする課題】本発明の目的は、高電
圧構成要素および論理回路を組み込み、かつ論理回路に
加えられる絶縁制限を少なくするモノリシック構造を提
供することである。
圧構成要素および論理回路を組み込み、かつ論理回路に
加えられる絶縁制限を少なくするモノリシック構造を提
供することである。
【０００８】本発明の他の目的は、論理回路が、その裏
面端子が集積高電圧構成要素の制御端子に対応する垂直
構成要素を含むようなモノリシック構造を提供すること
である。
面端子が集積高電圧構成要素の制御端子に対応する垂直
構成要素を含むようなモノリシック構造を提供すること
である。
【０００９】本発明の他の目的は、現在の製作技法を使
用して簡単に実施することができるモノリシック構造を
提供することである。
用して簡単に実施することができるモノリシック構造を
提供することである。
【００１０】
【課題を解決するための手段】これらの目的を達成する
ために、本発明は、第２の導電型の絶縁壁によって分離
された少なくとも２つの部分を含み、第１の部分が、そ
の１つの層が実質上ウエハの厚さに対応する少なくとも
１つの高電圧構成要素を含み、第２の部分が論理回路構
成要素を含み、その裏面が、ウエハの半導体領域に直接
接触するメタライゼーションで均一に被覆された、第１
の導電型の軽くドープされた半導体ウエハ中に形成され
たモノリシック構成要素を提供する。高電圧構成要素は
横方向に実施され、絶縁壁は、構成要素の制御領域に電
気的に接触し、絶縁壁と同じ導電型を有する。論理部分
は、裏面メタライゼーションに対応する主端子を有する
少なくとも１つの垂直構成要素を含んでいる。
ために、本発明は、第２の導電型の絶縁壁によって分離
された少なくとも２つの部分を含み、第１の部分が、そ
の１つの層が実質上ウエハの厚さに対応する少なくとも
１つの高電圧構成要素を含み、第２の部分が論理回路構
成要素を含み、その裏面が、ウエハの半導体領域に直接
接触するメタライゼーションで均一に被覆された、第１
の導電型の軽くドープされた半導体ウエハ中に形成され
たモノリシック構成要素を提供する。高電圧構成要素は
横方向に実施され、絶縁壁は、構成要素の制御領域に電
気的に接触し、絶縁壁と同じ導電型を有する。論理部分
は、裏面メタライゼーションに対応する主端子を有する
少なくとも１つの垂直構成要素を含んでいる。
【００１１】本発明の一実施形態によれば、基板の裏面
は、基板の導電型と反対の導電型の層を含んでいる。
は、基板の導電型と反対の導電型の層を含んでいる。
【００１２】本発明の一実施形態によれば、ウエハはＮ
型であり、絶縁壁はＰ型であり、高電圧構成要素は、そ
のカソード・ゲート領域が絶縁壁に接続された横方向サ
イリスタである。
型であり、絶縁壁はＰ型であり、高電圧構成要素は、そ
のカソード・ゲート領域が絶縁壁に接続された横方向サ
イリスタである。
【００１３】本発明の一実施形態によれば、論理部分の
垂直構成要素はサイリスタである。
垂直構成要素はサイリスタである。
【００１４】本発明の一実施形態によれば、高電圧構成
要素は、絶縁壁に接続されたベース領域を有する横方向
トランジスタである。
要素は、絶縁壁に接続されたベース領域を有する横方向
トランジスタである。
【００１５】本発明の一実施形態によれば、高電圧構成
要素は、絶縁壁に接続されたカソード・ゲート領域を有
する横方向絶縁グリッド・ターンオンおよびゲート・タ
ーンオフ・サイリスタである。
要素は、絶縁壁に接続されたカソード・ゲート領域を有
する横方向絶縁グリッド・ターンオンおよびゲート・タ
ーンオフ・サイリスタである。
【００１６】本発明の上記目的、特徴および利点その他
について、添付の図面に関して、本発明の特定の実施形
態の以下の非限定的説明において詳細に論じる。
について、添付の図面に関して、本発明の特定の実施形
態の以下の非限定的説明において詳細に論じる。
【００１７】
【発明の実施の形態】本発明の一態様によれば、横方向
タイプの高電圧構成要素が提供される。その場合、構造
の裏面は、実質上構成要素の制御電極の電位に対応する
低い電位になっており、前に論理回路に必要とされた絶
縁制限がなくなる。この手法は、高電圧構成要素を得る
ことが望まれる場合に垂直構造を使用しなければならな
い従来の知恵と対照的である。実際、本発明者は、高い
電極に耐えることができる少なくとも１つの厚い層、す
なわち、実質上半導体層の厚さを占拠する層を構成要素
構造内に備えれば十分であることに留意した。固体構造
上に形成された横方向構成要素は、この要件を満足す
る。
タイプの高電圧構成要素が提供される。その場合、構造
の裏面は、実質上構成要素の制御電極の電位に対応する
低い電位になっており、前に論理回路に必要とされた絶
縁制限がなくなる。この手法は、高電圧構成要素を得る
ことが望まれる場合に垂直構造を使用しなければならな
い従来の知恵と対照的である。実際、本発明者は、高い
電極に耐えることができる少なくとも１つの厚い層、す
なわち、実質上半導体層の厚さを占拠する層を構成要素
構造内に備えれば十分であることに留意した。固体構造
上に形成された横方向構成要素は、この要件を満足す
る。
【００１８】本発明の一実施形態は、高電圧構成要素の
制御端子に接続された端子を有するスイッチを構成する
垂直構成要素を論理部分内に配置するステップを提供す
る。
制御端子に接続された端子を有するスイッチを構成する
垂直構成要素を論理部分内に配置するステップを提供す
る。
【００１９】図２に、高電圧構成要素がサイリスタであ
る本発明の一実施形態の部分ブロック図を示す。
る本発明の一実施形態の部分ブロック図を示す。
【００２０】図２の右側部分には、Ｐ型絶縁壁６によっ
て図面の左側部分内に形成された論理構成要素から分離
された横方向サイリスタが示されている。横方向サイリ
スタは、絶縁壁６および裏面Ｐ型層２によって画定され
た基板１の壁３内に形成される。第１のＰ型領域１０
は、サイリスタのアノード領域を形成する。第２のＰ型
領域１１は、そのカソードゲート領域を形成し、そのカ
ソード領域を形成するＮ型領域１２を含んでいる。メタ
ライゼーションＭ１０は、領域１０上に形成され、横方
向サイリスタのアノードに対応する。メタライゼーショ
ンＭ１１は、領域１２に接触し、横方向サイリスタのカ
ソードを構成する。カソードゲート領域１１は、絶縁壁
６と接触するか、またはメタライゼーション（図示せ
ず）によって絶縁壁６に接続される。裏面メタライゼー
ションＭ１は、絶縁壁６を介してこのゲート領域に電気
的に接続され、ゲート接続を構成することに留意された
い。
て図面の左側部分内に形成された論理構成要素から分離
された横方向サイリスタが示されている。横方向サイリ
スタは、絶縁壁６および裏面Ｐ型層２によって画定され
た基板１の壁３内に形成される。第１のＰ型領域１０
は、サイリスタのアノード領域を形成する。第２のＰ型
領域１１は、そのカソードゲート領域を形成し、そのカ
ソード領域を形成するＮ型領域１２を含んでいる。メタ
ライゼーションＭ１０は、領域１０上に形成され、横方
向サイリスタのアノードに対応する。メタライゼーショ
ンＭ１１は、領域１２に接触し、横方向サイリスタのカ
ソードを構成する。カソードゲート領域１１は、絶縁壁
６と接触するか、またはメタライゼーション（図示せ
ず）によって絶縁壁６に接続される。裏面メタライゼー
ションＭ１は、絶縁壁６を介してこのゲート領域に電気
的に接続され、ゲート接続を構成することに留意された
い。
【００２１】Ｐ型裏面２には、絶縁の働きだけでなく、
横方向サイリスタの利得を高める働きがある。
横方向サイリスタの利得を高める働きがある。
【００２２】サイリスタ・ゲート領域は、そのカソード
のそれに近い電位になっている。カソード一般に接地さ
れており、メタライゼーションＭ１は、０ボルトと約１
０ボルトの間に含まれる電位、すなわち、（約１０００
ボルトの）最大アノード電圧よりもはるかに低い値にな
っている。
のそれに近い電位になっている。カソード一般に接地さ
れており、メタライゼーションＭ１は、０ボルトと約１
０ボルトの間に含まれる電位、すなわち、（約１０００
ボルトの）最大アノード電圧よりもはるかに低い値にな
っている。
【００２３】したがって、特定の注意を必要とせずに、
絶縁壁６によって高電圧構成要素から分離された構造の
左側部分内に論理構成要素を形成することができる。こ
れらの論理構成要素は、Ｐ型井戸８内に形成するか、ま
たはＭＯＳトランジスタ１５として、基板１の上面中に
直接形成することができる。多数のタイプのバイポーラ
論理構成要素またはＭＯＳ論理構成要素を使用すること
ができる。
絶縁壁６によって高電圧構成要素から分離された構造の
左側部分内に論理構成要素を形成することができる。こ
れらの論理構成要素は、Ｐ型井戸８内に形成するか、ま
たはＭＯＳトランジスタ１５として、基板１の上面中に
直接形成することができる。多数のタイプのバイポーラ
論理構成要素またはＭＯＳ論理構成要素を使用すること
ができる。
【００２４】本発明の他の実施形態は、裏面メタライゼ
ーションＭ１に対応する端子、およびおそらく他の構成
要素を介してメタライゼーションＭ２０に接続される他
の端子、およびおそらく他の構成要素を挿入してメタラ
イゼーションＭ２１に接続される制御端子を有するスイ
ッチ２０を構成する垂直構成要素を論理部分内に配置す
るステップを提供する。
ーションＭ１に対応する端子、およびおそらく他の構成
要素を介してメタライゼーションＭ２０に接続される他
の端子、およびおそらく他の構成要素を挿入してメタラ
イゼーションＭ２１に接続される制御端子を有するスイ
ッチ２０を構成する垂直構成要素を論理部分内に配置す
るステップを提供する。
【００２５】この構造は、高電圧構成要素および論理回
路を組み込んだモノリシック構造内で、論理回路が、高
電圧構成要素の制御端子への接続を含んでいることが多
いので特に魅力的である。本願では、この接続は、層の
厚さ内で直接実施されるので、論理回路の表面を最小に
縮小し、かつ上面上に形成される他のメタライゼーショ
ンの数を最小限に抑えることによって実施される。
路を組み込んだモノリシック構造内で、論理回路が、高
電圧構成要素の制御端子への接続を含んでいることが多
いので特に魅力的である。本願では、この接続は、層の
厚さ内で直接実施されるので、論理回路の表面を最小に
縮小し、かつ上面上に形成される他のメタライゼーショ
ンの数を最小限に抑えることによって実施される。
【００２６】本発明の用途の特定の例を図３に示す。高
電圧構成要素は、図２に示されているものと同じもので
ある。構造の裏面上の論理部分側で、領域２と同じであ
り、かつ通常同じ製作ステップ中に形成されるＰ型層３
０が実施されている。すなわち、構成要素の裏面をマス
キングすることなく拡散を実施することができ、したが
ってその製作が簡単化される。基板の上面内に、Ｐ型井
戸３１があり、その中に主領域３２およびＮ型補助領域
３３が形成されている。重くドープされたＮ型領域３４
は、基板の上面内の、井戸３１の外側に直接形成され
る。領域３２および井戸３１に隣接する領域は、メタラ
イゼーションＭ３０で被覆される。領域３３はメタライ
ゼーションＭ３１で被覆される。領域３４はメタライゼ
ーションＭ３２で被覆される。
電圧構成要素は、図２に示されているものと同じもので
ある。構造の裏面上の論理部分側で、領域２と同じであ
り、かつ通常同じ製作ステップ中に形成されるＰ型層３
０が実施されている。すなわち、構成要素の裏面をマス
キングすることなく拡散を実施することができ、したが
ってその製作が簡単化される。基板の上面内に、Ｐ型井
戸３１があり、その中に主領域３２およびＮ型補助領域
３３が形成されている。重くドープされたＮ型領域３４
は、基板の上面内の、井戸３１の外側に直接形成され
る。領域３２および井戸３１に隣接する領域は、メタラ
イゼーションＭ３０で被覆される。領域３３はメタライ
ゼーションＭ３１で被覆される。領域３４はメタライゼ
ーションＭ３２で被覆される。
【００２７】図面の左側部分内に形成された論理回路
は、図４の回路の点線内の部分に対応する。この回路の
残部については後で説明するので、ここでは、この部分
のみを考える。
は、図４の回路の点線内の部分に対応する。この回路の
残部については後で説明するので、ここでは、この部分
のみを考える。
【００２８】層３０−１−３１−３２はともに垂直サイ
リスタＴ２を形成し、そのアノードは、メタライゼーシ
ョンＭ１に対応し、そのカソードはメタライゼーション
Ｍ３０に対応する。メタライゼーションＭ１は、外部端
子、およびサイリスタＴ２のアノードと、構成要素の右
側部分内に形成された高電圧サイリスタＴ１のカソード
・ゲートとの間のリンクに対応する。このサイリスタＴ
１は本線電圧に耐えることができる。メタライゼーショ
ンＭ３２はサイリスタＴ２のアノード・ゲートに対応す
る。メタライゼーションＭ３０はサイリスタＴ２のカソ
ード３２および抵抗Ｒの一方の端子に対応し、抵抗Ｒの
他方の端子はサイリスタのカソード・ゲートに接続され
る。メタライゼーションＭ３１はツェナー・ダイオード
Ｄ２のカソードに対応し、ツェナー・ダイオードＤ２の
アノードはサイリスタＴ２のゲートに接続される。この
メタライゼーションＭ３１は、カソード・メタライゼー
ションＫに接続されるか、またはそれと共通である。
リスタＴ２を形成し、そのアノードは、メタライゼーシ
ョンＭ１に対応し、そのカソードはメタライゼーション
Ｍ３０に対応する。メタライゼーションＭ１は、外部端
子、およびサイリスタＴ２のアノードと、構成要素の右
側部分内に形成された高電圧サイリスタＴ１のカソード
・ゲートとの間のリンクに対応する。このサイリスタＴ
１は本線電圧に耐えることができる。メタライゼーショ
ンＭ３２はサイリスタＴ２のアノード・ゲートに対応す
る。メタライゼーションＭ３０はサイリスタＴ２のカソ
ード３２および抵抗Ｒの一方の端子に対応し、抵抗Ｒの
他方の端子はサイリスタのカソード・ゲートに接続され
る。メタライゼーションＭ３１はツェナー・ダイオード
Ｄ２のカソードに対応し、ツェナー・ダイオードＤ２の
アノードはサイリスタＴ２のゲートに接続される。この
メタライゼーションＭ３１は、カソード・メタライゼー
ションＫに接続されるか、またはそれと共通である。
【００２９】このようにして、図４に示されるような押
しボタン・ネオン管バンクの制御システムの主要部分が
形成される。
しボタン・ネオン管バンクの制御システムの主要部分が
形成される。
【００３０】図４の回路は、並列に配置され、短絡押し
ボタンＢＰ１、ＢＰ２などに関連する通常ネオン管と呼
ばれる蛍光管４０−１、４０−２などに関連するサイリ
スタ・マイクロフューズ・タイプの回路である。これら
のネオン管の端子は、本線（２２０Ｖac）に接続され、
それらの他の端子は、抵抗Ｒ１、主サイリスタＴ１、お
よび抵抗Ｒ２とコンデンサＣ２の並列アセンブリを介し
て、現在グランドである第２の本線端子に接続される。
保護構成要素（ＧＭＯＶＥ）がサイリスタＴ１のアノー
ドとグランドの間に配置される。回路の他の構成要素
は、図３に関してすでに説明してある。
ボタンＢＰ１、ＢＰ２などに関連する通常ネオン管と呼
ばれる蛍光管４０−１、４０−２などに関連するサイリ
スタ・マイクロフューズ・タイプの回路である。これら
のネオン管の端子は、本線（２２０Ｖac）に接続され、
それらの他の端子は、抵抗Ｒ１、主サイリスタＴ１、お
よび抵抗Ｒ２とコンデンサＣ２の並列アセンブリを介し
て、現在グランドである第２の本線端子に接続される。
保護構成要素（ＧＭＯＶＥ）がサイリスタＴ１のアノー
ドとグランドの間に配置される。回路の他の構成要素
は、図３に関してすでに説明してある。
【００３１】正常の状態では、抵抗Ｒ３を介してサイリ
スタＴ１のゲートおよびサイリスタＴ２のアノードに接
続された端子４１の電圧は、正の電位、例えば５Ｖにな
っている。したがって、サイリスタＴ１は導通し、ネオ
ン管は点灯する。
スタＴ１のゲートおよびサイリスタＴ２のアノードに接
続された端子４１の電圧は、正の電位、例えば５Ｖにな
っている。したがって、サイリスタＴ１は導通し、ネオ
ン管は点灯する。
【００３２】押しボタンを押すと、１つまたは複数のネ
オン管が短絡し、サイリスタＴ１中の電流は増大する。
結果として、コンデンサＣ２の電圧が増大する。この電
圧がツェナー・ダイオード２のなだれ値に達すると、サ
イリスタＴ２が導通状態に入り、サイリスタＴ１のゲー
トは、そのカソードよりも負の電位になる。この差は、
阻止するサイリスタＴ１をオフにするのに十分である。
したがって、ネオン管中の電流は阻止される。この状態
は、端子４１の電位が５Ｖである限り変わらない。
オン管が短絡し、サイリスタＴ１中の電流は増大する。
結果として、コンデンサＣ２の電圧が増大する。この電
圧がツェナー・ダイオード２のなだれ値に達すると、サ
イリスタＴ２が導通状態に入り、サイリスタＴ１のゲー
トは、そのカソードよりも負の電位になる。この差は、
阻止するサイリスタＴ１をオフにするのに十分である。
したがって、ネオン管中の電流は阻止される。この状態
は、端子４１の電位が５Ｖである限り変わらない。
【００３３】システムを復帰させるために、端子４１の
電圧を０ボルト（ＲＥＳＥＴ）に戻して、サイリスタＴ
２をオフにし、次いで５Ｖに戻して、サイリスタＴ１を
復帰させなければならない。回路は、（メタライゼーシ
ョンＭ３２に対応する）すなわちサイリスタＴ２のアノ
ード・ゲートのところにある端子４２をさらに含んでい
ることが好ましい。この端子の電圧は、サイリスタＴ２
の導通状態または非導通状態を示すものである。約５Ｖ
の電圧はサイリスタＴ２が阻止されていることを示し、
約０Ｖの電圧はサイリスタＴ２が導通していることを示
す。このことから、ネオン管の導通状態または非導通状
態が分かる。
電圧を０ボルト（ＲＥＳＥＴ）に戻して、サイリスタＴ
２をオフにし、次いで５Ｖに戻して、サイリスタＴ１を
復帰させなければならない。回路は、（メタライゼーシ
ョンＭ３２に対応する）すなわちサイリスタＴ２のアノ
ード・ゲートのところにある端子４２をさらに含んでい
ることが好ましい。この端子の電圧は、サイリスタＴ２
の導通状態または非導通状態を示すものである。約５Ｖ
の電圧はサイリスタＴ２が阻止されていることを示し、
約０Ｖの電圧はサイリスタＴ２が導通していることを示
す。このことから、ネオン管の導通状態または非導通状
態が分かる。
【００３４】図５および図６に、本発明の別形態を示
し、横方向電力構成要素の性質が異なる本発明による構
造の２つの例を挙げる。図５および図６は、実質上図２
の設計を再現したものであり、また同じ構成要素には同
じ参照番号が付いている。
し、横方向電力構成要素の性質が異なる本発明による構
造の２つの例を挙げる。図５および図６は、実質上図２
の設計を再現したものであり、また同じ構成要素には同
じ参照番号が付いている。
【００３５】図５において、電力サイリスタは修正され
ており、絶縁グリッド５１がそれに追加されている。グ
リッド５１は、カソード領域１２を基板１から分離する
サイリスタのカソード・ゲート領域１１の一部の上に配
置される。したがって、裏面メタライゼーションに対応
して、グリッドへの作用によってオンになるように制御
することができ、かつゲートへの作用によってオフにな
るように制御することができるサイリスタが得られる。
ており、絶縁グリッド５１がそれに追加されている。グ
リッド５１は、カソード領域１２を基板１から分離する
サイリスタのカソード・ゲート領域１１の一部の上に配
置される。したがって、裏面メタライゼーションに対応
して、グリッドへの作用によってオンになるように制御
することができ、かつゲートへの作用によってオフにな
るように制御することができるサイリスタが得られる。
【００３６】図６の場合、サイリスタの代わりに横方向
ＮＰＮトランジスタが使用されている、すなわち、Ｐ型
領域１０の代わりにＮ+ 型領域６１が使用されている。
その場合、メタライゼーションＭ１０はコレクタ端子Ｃ
に対応し、メタライゼーションＭ１１はエミッタ端子Ｅ
に対応する。また、裏面メタライゼーションＭ１はベー
ス端子に対応する。
ＮＰＮトランジスタが使用されている、すなわち、Ｐ型
領域１０の代わりにＮ+ 型領域６１が使用されている。
その場合、メタライゼーションＭ１０はコレクタ端子Ｃ
に対応し、メタライゼーションＭ１１はエミッタ端子Ｅ
に対応する。また、裏面メタライゼーションＭ１はベー
ス端子に対応する。
【００３７】以上、本発明のいくつかの別形態および応
用例について例として説明したが、通常図示のいくつか
の構成要素に加えられるいくつかの改善を本発明の枠内
で加えることができることを当業者なら理解できよう。
用例について例として説明したが、通常図示のいくつか
の構成要素に加えられるいくつかの改善を本発明の枠内
で加えることができることを当業者なら理解できよう。
【００３８】もちろん、当業者なら容易に思いつくであ
ろう様々な変更、修正および改善を本発明に加えること
ができる。そのような変更、修正および改善は、本発明
の精神および範囲内に入るものとする。したがって、上
記の説明は、例示のためのものに過ぎず、限定的なもの
ではない。本発明は、首記の請求の範囲およびその同等
物において定義されている場合にのみ限定される。
ろう様々な変更、修正および改善を本発明に加えること
ができる。そのような変更、修正および改善は、本発明
の精神および範囲内に入るものとする。したがって、上
記の説明は、例示のためのものに過ぎず、限定的なもの
ではない。本発明は、首記の請求の範囲およびその同等
物において定義されている場合にのみ限定される。
【図１】高電圧構成要素および論理回路を組み込んだ従
来のモノリシック構造を示す図である。
来のモノリシック構造を示す図である。
【図２】本発明の一態様による高電圧構成要素および論
理回路を組み込んだモノリシック構造の部分ブロック図
である。
理回路を組み込んだモノリシック構造の部分ブロック図
である。
【図３】本発明の一態様によるモノリシック構成要素の
例示の実施形態を示す図である。
例示の実施形態を示す図である。
【図４】その一部が図３の構成要素によって実施される
回路を示す図である。
回路を示す図である。
【図５】本発明による高電圧構成要素および論理回路を
組み込んだ代替モノリシック構造の部分ブロック図であ
る。
組み込んだ代替モノリシック構造の部分ブロック図であ
る。
【図６】本発明による高電圧構成要素および論理回路を
組み込んだ代替モノリシック構造の部分ブロック図であ
る。
組み込んだ代替モノリシック構造の部分ブロック図であ
る。
１ Ｎ型半導体層 ２ Ｐ型領域 ３ ウエハの右側部分 ４、８ Ｐ型井戸 ５、１２ Ｎ型領域 ６ Ｐ型壁 ７、６１ Ｎ+ 型領域 １０ 領域 １１ 第２のＰ型領域 １５ ＭＯＳトランジスタ ２０ スイッチ ４０−１、４０−２ 蛍光管 ５１ グリッド ＢＰ１、ＢＰ２ 短絡押しボタン Ｃ コレクタ端子 Ｃ２ コンデンサ Ｄ２ ツェナー・ダイオード Ｅ エミッタ端子 Ｇ カソード・ゲート ＧＭＯＶＥ 保護構成要素 Ｋ、Ｍ２ カソード・メタライゼーション Ｍ１ アノード・メタライゼーション Ｍ３、Ｍ１０、Ｍ１１、Ｍ２０、Ｍ２１、Ｍ３０、Ｍ３
１、Ｍ３２ メタライゼーション Ｒ１、Ｒ２、Ｒ３ 抵抗 Ｔ１、Ｔ２ サイリスタ
１、Ｍ３２ メタライゼーション Ｒ１、Ｒ２、Ｒ３ 抵抗 Ｔ１、Ｔ２ サイリスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エリク ベルニエ フランス国， 37390 メトライ， リュ ドゥ ラ ヴァレ， 26番地
Claims (6)
- 【請求項１】 第２の導電型の絶縁壁（６）によって分
離された少なくとも２つの部分を含み、第１の部分が、
その１つの層が実質上ウエハの厚さに対応する少なくと
も１つの高電圧構成要素を含み、第２の部分が論理回路
構成要素を含み、その裏面が、ウエハの半導体領域に接
触するメタライゼーション（Ｍ１）で均一に被覆され
た、第１の導電型の軽くドープされた半導体ウエハ
（１）中に形成されたモノリシック構成要素において、 高電圧構成要素が横方向に実施され、絶縁壁が構成要素
と同じ導電型の制御領域に電気的に接触し、 論理部分が、裏面メタライゼーションに対応する主端子
を有する少なくとも１つの垂直構成要素（２０）を含む
モノリシック構成要素。 - 【請求項２】 基板の裏面が、基板の導電型と反対の導
電型の層（２）を含む請求項１に記載のモノリシック構
成要素。 - 【請求項３】 ウエハ（１）がＮ型であり、絶縁壁
（６）がＰ型であり、高電圧構成要素が、そのカソード
・ゲート領域（１１）が絶縁壁に接続された横方向サイ
リスタである請求項１に記載のモノリシック構成要素。 - 【請求項４】 論理部分の垂直構成要素がサイリスタで
ある請求項１に記載のモノリシック構成要素。 - 【請求項５】 高電圧構成要素が、絶縁壁に接続された
ベース領域を有する横方向トランジスタである請求項１
に記載のモノリシック構成要素。 - 【請求項６】 高電圧構成要素が、絶縁壁に接続された
カソード・ゲート領域（１１）を有する横方向絶縁グリ
ッド・ターンオンおよびゲート・ターンオフ・サイリス
タである請求項１に記載のモノリシック構成要素。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9609682A FR2751789B1 (fr) | 1996-07-26 | 1996-07-26 | Composant monolithique associant un composant haute tension et des composants logiques |
| FR9609682 | 1996-07-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1074933A true JPH1074933A (ja) | 1998-03-17 |
Family
ID=9494703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9215502A Abandoned JPH1074933A (ja) | 1996-07-26 | 1997-07-28 | 高電圧構成要素および論理構成要素に関連するモノリシック構成要素 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5982016A (ja) |
| EP (1) | EP0821410B1 (ja) |
| JP (1) | JPH1074933A (ja) |
| DE (1) | DE69728937T2 (ja) |
| FR (1) | FR2751789B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19735542A1 (de) * | 1997-08-16 | 1999-02-18 | Bosch Gmbh Robert | Hochspannungsbauelement und Verfahren zu seiner Herstellung |
| US6165868A (en) * | 1999-06-04 | 2000-12-26 | Industrial Technology Research Institute | Monolithic device isolation by buried conducting walls |
| US7425877B2 (en) * | 2001-09-21 | 2008-09-16 | Ultrasource, Inc. | Lange coupler system and method |
| US7781797B2 (en) * | 2006-06-29 | 2010-08-24 | International Business Machines Corporation | One-transistor static random access memory with integrated vertical PNPN device |
| US8035126B2 (en) * | 2007-10-29 | 2011-10-11 | International Business Machines Corporation | One-transistor static random access memory with integrated vertical PNPN device |
| FR3003085B1 (fr) * | 2013-03-08 | 2015-03-27 | Commissariat Energie Atomique | Substrat semi-conducteur monolithique a base de silicium, divise en sous-cellules |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2081946B1 (ja) * | 1970-03-14 | 1975-07-04 | Itt | |
| US4546370A (en) * | 1979-02-15 | 1985-10-08 | Texas Instruments Incorporated | Monolithic integration of logic, control and high voltage interface circuitry |
| JPS55154764A (en) * | 1979-05-21 | 1980-12-02 | Mitsubishi Electric Corp | Heat-sensitive switching device |
| US4475280A (en) * | 1980-12-24 | 1984-10-09 | General Electric Company | Method of making an integrated circuit incorporating low voltage and high voltage semiconductor devices |
| US4520277A (en) * | 1982-05-10 | 1985-05-28 | Texas Instruments Incorporated | High gain thyristor switching circuit |
| JP2502696B2 (ja) * | 1988-07-28 | 1996-05-29 | 松下電子工業株式会社 | 半導体集積回路装置 |
| FR2712428B1 (fr) * | 1993-11-10 | 1996-02-09 | Sgs Thomson Microelectronics | Commutateur bidirectionnel à commande en tension. |
-
1996
- 1996-07-26 FR FR9609682A patent/FR2751789B1/fr not_active Expired - Fee Related
-
1997
- 1997-07-17 US US08/896,081 patent/US5982016A/en not_active Expired - Lifetime
- 1997-07-24 DE DE69728937T patent/DE69728937T2/de not_active Expired - Fee Related
- 1997-07-24 EP EP97410079A patent/EP0821410B1/fr not_active Expired - Lifetime
- 1997-07-28 JP JP9215502A patent/JPH1074933A/ja not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| FR2751789A1 (fr) | 1998-01-30 |
| EP0821410B1 (fr) | 2004-05-06 |
| FR2751789B1 (fr) | 1998-10-23 |
| DE69728937D1 (de) | 2004-06-09 |
| EP0821410A1 (fr) | 1998-01-28 |
| DE69728937T2 (de) | 2005-04-28 |
| US5982016A (en) | 1999-11-09 |
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