JPH1069795A - 同期式ｒｏｍ装置 - Google Patents
同期式ｒｏｍ装置Info
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- JPH1069795A JPH1069795A JP22874096A JP22874096A JPH1069795A JP H1069795 A JPH1069795 A JP H1069795A JP 22874096 A JP22874096 A JP 22874096A JP 22874096 A JP22874096 A JP 22874096A JP H1069795 A JPH1069795 A JP H1069795A
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- 238000003199 nucleic acid amplification method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
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- 239000003990 capacitor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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Abstract
(57)【要約】
【課題】プリチャージ期間におけるビット線及びリファ
レンス線のプリチャージレベルを一致させて読出し動作
を速くし、かつチップ面積を小さくする。 【解決手段】リファレンス線Ｒ１０と接地電位点との間
のリファレンス回路Ｒ１を、ソースを接地電位点と接続
しドレインをリファレンス線Ｒ１０リチャージ用のＭＯ
ＳトランジスタＮ２と接続しゲートにプリチャージ制御
信号ＣＰ１のレベル反転信号（Ｋ４の出力信号）を受け
るＭＯＳトランジスタＮ１０の１個で構成し、プリチャ
ージ時にはＭＯＳトランジスタＮ１０をオフとしてＭＯ
ＳトランジスタＮ２により、リファレンス線Ｒ１０をビ
ット線ＳＥ１と同様にプリチャージする。バランサ用の
ＭＯＳトランジスタＮ３のゲートをそのドレインと接続
してダイオード接続とする。
レンス線のプリチャージレベルを一致させて読出し動作
を速くし、かつチップ面積を小さくする。 【解決手段】リファレンス線Ｒ１０と接地電位点との間
のリファレンス回路Ｒ１を、ソースを接地電位点と接続
しドレインをリファレンス線Ｒ１０リチャージ用のＭＯ
ＳトランジスタＮ２と接続しゲートにプリチャージ制御
信号ＣＰ１のレベル反転信号（Ｋ４の出力信号）を受け
るＭＯＳトランジスタＮ１０の１個で構成し、プリチャ
ージ時にはＭＯＳトランジスタＮ１０をオフとしてＭＯ
ＳトランジスタＮ２により、リファレンス線Ｒ１０をビ
ット線ＳＥ１と同様にプリチャージする。バランサ用の
ＭＯＳトランジスタＮ３のゲートをそのドレインと接続
してダイオード接続とする。
Description
【０００１】
【発明の属する技術分野】本発明は同期式ＲＯＭ装置に
関し、特にビット線の読出し電位に対するリファレンス
電位を発生する回路を備えた同期式ＲＯＭ装置に関す
る。
関し、特にビット線の読出し電位に対するリファレンス
電位を発生する回路を備えた同期式ＲＯＭ装置に関す
る。
【０００２】
【従来の技術】従来、同期式ＲＯＭ装置等においては、
メモリセルのデータを伝達するビット線のプリチャージ
時にその低消費電力化、充放電電流の削減および基板電
位の変動をおさえることを目的として、ビット線のプリ
チャージ電圧をＶＤＤ／２レベル（ＶＤＤは電源電位）
としている。このビット線のＶＤＤ／２プリチャージ方
式は、ビット線電位をプリチャージ期間中に、読出し期
間でビット線がＨ（高）レベル（ＶＤＤレベル）及びＬ
（低）レベル（接地レベル）に振幅後、このＨレベルと
Ｌレベルとの中間電位（ＶＤＤ／２レベル）をビット線
のプリチャージレベルとする方式である。同期式ＲＯＭ
装置の場合は、ビット線上にＲＯＭセル（Ｎ形ＭＯＳト
ランジスタ）ｎ個（ｎ＝ワード数）が構成、ＲＯＭコー
ドｍ個（０＜ｍ≦ワード数）によってビット線とＲＯＭ
セルが接続され、読出し期間中、ＲＯＭコード有りのＲ
ＯＭセルをアドレスが選択した時は、ＲＯＭセルが導通
（ＯＮ）し、ビット線はプリチャージレベルからＬレベ
ルにジスチャージされ、ＲＯＭコード無しのＲＯＭセル
をアドレスが選択した時は、ＲＯＭセルが非導通（ＯＦ
Ｆ）し、ビット線はプリチャージレベルを保持するの
で、プリチャージレベルとする方式を使うことが必要と
されている。
メモリセルのデータを伝達するビット線のプリチャージ
時にその低消費電力化、充放電電流の削減および基板電
位の変動をおさえることを目的として、ビット線のプリ
チャージ電圧をＶＤＤ／２レベル（ＶＤＤは電源電位）
としている。このビット線のＶＤＤ／２プリチャージ方
式は、ビット線電位をプリチャージ期間中に、読出し期
間でビット線がＨ（高）レベル（ＶＤＤレベル）及びＬ
（低）レベル（接地レベル）に振幅後、このＨレベルと
Ｌレベルとの中間電位（ＶＤＤ／２レベル）をビット線
のプリチャージレベルとする方式である。同期式ＲＯＭ
装置の場合は、ビット線上にＲＯＭセル（Ｎ形ＭＯＳト
ランジスタ）ｎ個（ｎ＝ワード数）が構成、ＲＯＭコー
ドｍ個（０＜ｍ≦ワード数）によってビット線とＲＯＭ
セルが接続され、読出し期間中、ＲＯＭコード有りのＲ
ＯＭセルをアドレスが選択した時は、ＲＯＭセルが導通
（ＯＮ）し、ビット線はプリチャージレベルからＬレベ
ルにジスチャージされ、ＲＯＭコード無しのＲＯＭセル
をアドレスが選択した時は、ＲＯＭセルが非導通（ＯＦ
Ｆ）し、ビット線はプリチャージレベルを保持するの
で、プリチャージレベルとする方式を使うことが必要と
されている。
【０００３】従来の同期式ＲＯＭ装置は、一例として図
５に示すように、カレントミラー差動増幅形のセンス回
路ＳＡ１，ＳＡ２、リファレンス回路Ｒ１ｘ、出力回路
ＬＡＴ、及びリファレンス回路Ｒ１ｘを含みプリチャー
ジ制御信号ＰＣ１、バランサ制御信号ＣＥ１、センス制
御信号ＣＥ２、出力制御信号ＣＥ３により制御され、ビ
ット線ＳＥ１・リファレンス線Ｒ１０間の電位差を検
出，増幅し出力端子Ｎｏ１から出力する構成となってい
る（ビット線ＳＥ１と接続するメモリセルは省略）。
５に示すように、カレントミラー差動増幅形のセンス回
路ＳＡ１，ＳＡ２、リファレンス回路Ｒ１ｘ、出力回路
ＬＡＴ、及びリファレンス回路Ｒ１ｘを含みプリチャー
ジ制御信号ＰＣ１、バランサ制御信号ＣＥ１、センス制
御信号ＣＥ２、出力制御信号ＣＥ３により制御され、ビ
ット線ＳＥ１・リファレンス線Ｒ１０間の電位差を検
出，増幅し出力端子Ｎｏ１から出力する構成となってい
る（ビット線ＳＥ１と接続するメモリセルは省略）。
【０００４】センス回路ＳＡ１では、Ｐ形のＭＯＳトラ
ンジスタＰ１は、ソースを電源電位ＶＤＤ点に接続、ゲ
ートを出力接続点Ｘ１１に接続し、ドレインを回路接続
点Ｘ０１に接続している。Ｐ形のＭＯＳトランジスタＰ
２は、ソースを電源電位ＶＤＤ点に接続し、ゲートとド
レインを回路接続点Ｘ１１に接続している。Ｐ形のＭＯ
ＳトランジスタＰ３はソースを回路接続点Ｘ０１に接
続、ドレインを回路接続点Ｘ１１に接続し、ゲートを回
路接続点Ｒ１１に接続している。Ｎ形のＭＯＳトランジ
スタＮ４はソースをＮ形のＭＯＳトランジスタＮ６のド
レインに接続、ドレインを回路接続点Ｘ０１に接続しゲ
ートを選択メモリセルの読出しデータ伝達線であるビッ
ト線ＳＥ１に接続している。Ｎ形のＭＯＳトランジスタ
Ｎ５はソースをＮ形のＭＯＳトランジスタＮ６のドレイ
ンに接続、ドレインを回路接続点Ｘ１１に接続し、ゲー
トをリファレンス線Ｒ１０に接続している。Ｎ形のＭＯ
ＳトランジスタＮ６はソースを接地電位点に接続、ドレ
インをＮ形のＭＯＳトランジスタＮ４とＮ形のＭＯＳト
ランジスタＮ５のソースに接続し、ゲートを回路接続点
Ｒ１１に接続している。
ンジスタＰ１は、ソースを電源電位ＶＤＤ点に接続、ゲ
ートを出力接続点Ｘ１１に接続し、ドレインを回路接続
点Ｘ０１に接続している。Ｐ形のＭＯＳトランジスタＰ
２は、ソースを電源電位ＶＤＤ点に接続し、ゲートとド
レインを回路接続点Ｘ１１に接続している。Ｐ形のＭＯ
ＳトランジスタＰ３はソースを回路接続点Ｘ０１に接
続、ドレインを回路接続点Ｘ１１に接続し、ゲートを回
路接続点Ｒ１１に接続している。Ｎ形のＭＯＳトランジ
スタＮ４はソースをＮ形のＭＯＳトランジスタＮ６のド
レインに接続、ドレインを回路接続点Ｘ０１に接続しゲ
ートを選択メモリセルの読出しデータ伝達線であるビッ
ト線ＳＥ１に接続している。Ｎ形のＭＯＳトランジスタ
Ｎ５はソースをＮ形のＭＯＳトランジスタＮ６のドレイ
ンに接続、ドレインを回路接続点Ｘ１１に接続し、ゲー
トをリファレンス線Ｒ１０に接続している。Ｎ形のＭＯ
ＳトランジスタＮ６はソースを接地電位点に接続、ドレ
インをＮ形のＭＯＳトランジスタＮ４とＮ形のＭＯＳト
ランジスタＮ５のソースに接続し、ゲートを回路接続点
Ｒ１１に接続している。
【０００５】センス回路ＳＡ２では、Ｐ形のＭＯＳトラ
ンジスタＰ４はソースを電源電位点ＶＤＤに接続、ゲー
トとドレインをＮ形のＭＯＳトランジスタＮ７のドレイ
ン（ＳＡ２の出力用の回路接続点ＹＯ１）に接続し接続
している。Ｐ形のＭＯＳトランジスタＰ５はソースを電
源電位点ＶＤＤ点に接続、ゲートをＮ形のＭＯＳトラン
ジスタＮ７のドレインに接続し、ドレインを回路接続点
Ｙ０１に接続している。Ｐ形のＭＯＳトランジスタＰ６
はソースをＮ形のＭＯＳトランジスタＮ７のドレインに
接続、ドレインを回路接続点Ｙ０１に接続し、ゲートを
回路接続点１１に接続している。Ｎ形のＭＯＳトランジ
スタＮ７はソースをＮ形のＭＯＳトランジスタＮ９のド
レインに接続、ドレインをＰ形のＭＯＳトランジスタＰ
４のゲートとドレンインとＰ形のＭＯＳトランジスタＰ
５のゲートに接続し、ゲートを回路接続点Ｘ０１に接続
している。Ｎ形のＭＯＳトランジスタＮ８はソースをＮ
形のＭＯＳトランジスタＮ９のドレインに接続、ドレイ
ンを回路接続点Ｙ０１に接続し、ゲートを回路接続点Ｘ
１１に接続している。Ｎ形のＭＯＳトランジスタＮ９は
ソースを接地電位点Ｘ１１に接続している。Ｎ形のＭＯ
ＳトランジスタＮ９はソースを接地電位点に接続、ドレ
インをＮ形のＭＯＳトランジスタＮ７とＮ形のＭＯＳト
ランジスタＮ８のソースに接続し、ゲートを回路接続点
Ｒ１１に接続している。
ンジスタＰ４はソースを電源電位点ＶＤＤに接続、ゲー
トとドレインをＮ形のＭＯＳトランジスタＮ７のドレイ
ン（ＳＡ２の出力用の回路接続点ＹＯ１）に接続し接続
している。Ｐ形のＭＯＳトランジスタＰ５はソースを電
源電位点ＶＤＤ点に接続、ゲートをＮ形のＭＯＳトラン
ジスタＮ７のドレインに接続し、ドレインを回路接続点
Ｙ０１に接続している。Ｐ形のＭＯＳトランジスタＰ６
はソースをＮ形のＭＯＳトランジスタＮ７のドレインに
接続、ドレインを回路接続点Ｙ０１に接続し、ゲートを
回路接続点１１に接続している。Ｎ形のＭＯＳトランジ
スタＮ７はソースをＮ形のＭＯＳトランジスタＮ９のド
レインに接続、ドレインをＰ形のＭＯＳトランジスタＰ
４のゲートとドレンインとＰ形のＭＯＳトランジスタＰ
５のゲートに接続し、ゲートを回路接続点Ｘ０１に接続
している。Ｎ形のＭＯＳトランジスタＮ８はソースをＮ
形のＭＯＳトランジスタＮ９のドレインに接続、ドレイ
ンを回路接続点Ｙ０１に接続し、ゲートを回路接続点Ｘ
１１に接続している。Ｎ形のＭＯＳトランジスタＮ９は
ソースを接地電位点Ｘ１１に接続している。Ｎ形のＭＯ
ＳトランジスタＮ９はソースを接地電位点に接続、ドレ
インをＮ形のＭＯＳトランジスタＮ７とＮ形のＭＯＳト
ランジスタＮ８のソースに接続し、ゲートを回路接続点
Ｒ１１に接続している。
【０００６】リファレンス回路Ｒ１ｘでは、Ｎ形ＭＯＳ
トランジスタＮ１０はソースをＮ形のＭＯＳトランジス
タＮ１１のドレインに接続、ドレインをリファレンス線
Ｒ１０に接続し、ゲートはゲート幅を広くして電源電位
ＶＤＤ点に接続している。
トランジスタＮ１０はソースをＮ形のＭＯＳトランジス
タＮ１１のドレインに接続、ドレインをリファレンス線
Ｒ１０に接続し、ゲートはゲート幅を広くして電源電位
ＶＤＤ点に接続している。
【０００７】出力回路ＬＡＴでは、２入力ＮＯＲ回路Ｊ
２は、第１入力を回路接続点Ｙ０１に接続し、第２入力
を３入力ＮＯＲ回路Ｊ１の出力に接続し、出力を３入力
ＮＯＲ回路Ｊ１の第３入力とインバータ回路Ｋ３の入力
に接続している。３入力ＮＯＲ回路Ｊ１は、第１入力に
出力制御信号ＣＥ３を受け、第２入力を回路接続点Ｒ１
２に接続、第３入力を２入力ＮＯＲ回路Ｊ２の出力とイ
ンバータ回路Ｃ３の入力に接続し、出力は２入力ＮＯＲ
回路Ｊ２の第２入力に接続している。インバータ回路Ｋ
３は、入力を２入力ＮＯＲ回路Ｊ２の出力と３入力ＮＯ
Ｒ回路Ｊ１の第３入力と接続し、出力は出力端子Ｎ０１
に接続している。
２は、第１入力を回路接続点Ｙ０１に接続し、第２入力
を３入力ＮＯＲ回路Ｊ１の出力に接続し、出力を３入力
ＮＯＲ回路Ｊ１の第３入力とインバータ回路Ｋ３の入力
に接続している。３入力ＮＯＲ回路Ｊ１は、第１入力に
出力制御信号ＣＥ３を受け、第２入力を回路接続点Ｒ１
２に接続、第３入力を２入力ＮＯＲ回路Ｊ２の出力とイ
ンバータ回路Ｃ３の入力に接続し、出力は２入力ＮＯＲ
回路Ｊ２の第２入力に接続している。インバータ回路Ｋ
３は、入力を２入力ＮＯＲ回路Ｊ２の出力と３入力ＮＯ
Ｒ回路Ｊ１の第３入力と接続し、出力は出力端子Ｎ０１
に接続している。
【０００８】Ｎ形のＭＯＳトランジスタＮ１はソースを
電源電位ＶＤＤ点に接続、ドレインをビット線ＳＥ１に
接続、ゲートにプリチャージ制御信号ＣＰ１を入力して
いる。Ｎ形のＭＯＳトランジスタＮ２はソースを電源電
位ＶＤＤ点に接続、ドレインをリファレンス線Ｒ１０に
接続、ゲートにプリチャージ制御信号ＣＰ１を入力して
いる。インバータ回路Ｋ１は入力にセンス制御信号ＣＥ
２を受け、出力を回路接続点Ｒ１１に接続している。イ
ンバータ回路Ｋ２は入力を回路接続点Ｒ１１に接続し、
出力を回路接続点Ｒ１２に接続している。Ｎ形のＭＯＳ
トランジスタＮ３はソースをビット線ＳＥ１に接続し、
ドレインをリファレンス線Ｒ１０に接続し、ゲートにバ
ランサ制御信号ＣＥ１を入力している。
電源電位ＶＤＤ点に接続、ドレインをビット線ＳＥ１に
接続、ゲートにプリチャージ制御信号ＣＰ１を入力して
いる。Ｎ形のＭＯＳトランジスタＮ２はソースを電源電
位ＶＤＤ点に接続、ドレインをリファレンス線Ｒ１０に
接続、ゲートにプリチャージ制御信号ＣＰ１を入力して
いる。インバータ回路Ｋ１は入力にセンス制御信号ＣＥ
２を受け、出力を回路接続点Ｒ１１に接続している。イ
ンバータ回路Ｋ２は入力を回路接続点Ｒ１１に接続し、
出力を回路接続点Ｒ１２に接続している。Ｎ形のＭＯＳ
トランジスタＮ３はソースをビット線ＳＥ１に接続し、
ドレインをリファレンス線Ｒ１０に接続し、ゲートにバ
ランサ制御信号ＣＥ１を入力している。
【０００９】この同期式ＲＯＭ装置の動作について、セ
ンス回路ＳＡ１がビット線ＳＥ１とリファレンス線Ｒ１
０との間の電位レベル差を感知して出力するまでを、Ｒ
ＯＭコード有りと無しの場合の説明を行う。
ンス回路ＳＡ１がビット線ＳＥ１とリファレンス線Ｒ１
０との間の電位レベル差を感知して出力するまでを、Ｒ
ＯＭコード有りと無しの場合の説明を行う。
【００１０】プリチャージ期間中は、プリチャージ制御
信号ＣＰ１がＨレベル状態にあり、ＭＯＳトランジスタ
Ｎ１，Ｎ２は導通（ＯＮ）状態となる。また、バランサ
制御信号ＣＥ１がＨレベル状態となることにより、ＭＯ
ＳトランジスタＮ３は導通（ＯＮ）状態となる。そし
て、ＭＯＳトランジスタＮ１によりビットセンＳＥ１は
ＶＤＤ／２レベルとなる。このとき、リファレンス線Ｒ
１０はリファレンス回路Ｒ１ｘによって接地電位点と接
続しているので、ビット線ＳＥ１からＭＯＳトランジス
タＮ３を通過してリファレンス線Ｒ１０に電荷が供給さ
れているが、、リファレンス回路Ｒ１ｘの影響でリファ
レンス線Ｒ１０のレベルはプリチャージレベル（ＶＤＤ
／２レベル）より０．１Ｖ低いレベルになる。また、セ
ンス制御信号ＣＥ２はＨレベルとなり、センス回路ＳＡ
１，ＳＡ２と出力回路ＬＡＴの動作を非活性状態に制御
し、プリチャージ期間中の出力端子Ｎ０１がＨレベルに
なるように設定してる。
信号ＣＰ１がＨレベル状態にあり、ＭＯＳトランジスタ
Ｎ１，Ｎ２は導通（ＯＮ）状態となる。また、バランサ
制御信号ＣＥ１がＨレベル状態となることにより、ＭＯ
ＳトランジスタＮ３は導通（ＯＮ）状態となる。そし
て、ＭＯＳトランジスタＮ１によりビットセンＳＥ１は
ＶＤＤ／２レベルとなる。このとき、リファレンス線Ｒ
１０はリファレンス回路Ｒ１ｘによって接地電位点と接
続しているので、ビット線ＳＥ１からＭＯＳトランジス
タＮ３を通過してリファレンス線Ｒ１０に電荷が供給さ
れているが、、リファレンス回路Ｒ１ｘの影響でリファ
レンス線Ｒ１０のレベルはプリチャージレベル（ＶＤＤ
／２レベル）より０．１Ｖ低いレベルになる。また、セ
ンス制御信号ＣＥ２はＨレベルとなり、センス回路ＳＡ
１，ＳＡ２と出力回路ＬＡＴの動作を非活性状態に制御
し、プリチャージ期間中の出力端子Ｎ０１がＨレベルに
なるように設定してる。
【００１１】読出し期間中のＲＯＭコード有りの場合の
波形図を図６に示す。ビット線ＳＥ１は、ＲＯＭコード
によってＬレベルに引き込まれる。リファレンス線Ｒ１
０は、リファレンス回路Ｒ１ｘによってＬレベルに引き
込まれるが、容量Ｃ１等によりその波形の傾きを鈍くさ
せて、プリチャージレベル（ＶＤＤ／２レベル）とビッ
ト線ＳＥ１のＬレベルとの中間を通過するように設定さ
れている。センス制御信号ＣＥ２により回路接続点Ｒ１
１がＨレベルに振幅すると、センス回路ＳＡ１はビット
線ＳＥ１のＬレベルとリファレンス線Ｒ１０とのレベル
差を感知し、その出力回路接続点Ｘ０１，Ｘ１１に出力
する。また、センス回路ＳＡ２は回路接続点Ｘ０１，Ｘ
１１のレベル差を感知してこれを増幅し、その出力の回
路接続点Ｙ０１にＨレベルを出力する。出力回路ＬＡＴ
は回路接続点Ｙ０１のＨレベルを入力し、出力端子Ｎ０
１にＨレベルを出力する。
波形図を図６に示す。ビット線ＳＥ１は、ＲＯＭコード
によってＬレベルに引き込まれる。リファレンス線Ｒ１
０は、リファレンス回路Ｒ１ｘによってＬレベルに引き
込まれるが、容量Ｃ１等によりその波形の傾きを鈍くさ
せて、プリチャージレベル（ＶＤＤ／２レベル）とビッ
ト線ＳＥ１のＬレベルとの中間を通過するように設定さ
れている。センス制御信号ＣＥ２により回路接続点Ｒ１
１がＨレベルに振幅すると、センス回路ＳＡ１はビット
線ＳＥ１のＬレベルとリファレンス線Ｒ１０とのレベル
差を感知し、その出力回路接続点Ｘ０１，Ｘ１１に出力
する。また、センス回路ＳＡ２は回路接続点Ｘ０１，Ｘ
１１のレベル差を感知してこれを増幅し、その出力の回
路接続点Ｙ０１にＨレベルを出力する。出力回路ＬＡＴ
は回路接続点Ｙ０１のＨレベルを入力し、出力端子Ｎ０
１にＨレベルを出力する。
【００１２】次にＲＯＭコード無しの場合の波形図を図
７に示す。ビット線ＳＥ１は、ＲＯＭコードが無いので
Ｌレベルに引き込まれず、プリチャージレベル（ＶＤＤ
／２レベル）付近を保持する。リファレンス線Ｒ１０
は、リファレンス回路Ｒ１ｘによってＬレベルに引き込
まれるが、波形の傾きが鈍くなっているので、プリチャ
ージレベル（ＶＤＤ／２レベル）と接地電位レベルの中
間を通過するように設定されている。センス制御信号Ｃ
Ｅ２により回路接続点Ｒ１１がＨレベルに振幅すると、
センス回路ＳＡ１は、ビット線ＳＥ１のプリチャージレ
ベル（ＶＤＤ／２レベル）付近とこれより低いリファレ
ンス線Ｒ１０とのレベル差を感知し、センス回路ＳＡ１
の出力の回路接続点Ｘ０１，Ｘ１１に出力する。また、
センス回路ＳＡ２は、回路接続点Ｘ０１，１１のレベル
差を感知してこれを増幅し、その出力の回路接続点Ｙ０
１にＬレベルを出力する。出力回路ＬＡＴは回路接続点
Ｙ０１のＬレベルを入力してラッチし、出力端子Ｎ０１
にＬレベルを出力する。
７に示す。ビット線ＳＥ１は、ＲＯＭコードが無いので
Ｌレベルに引き込まれず、プリチャージレベル（ＶＤＤ
／２レベル）付近を保持する。リファレンス線Ｒ１０
は、リファレンス回路Ｒ１ｘによってＬレベルに引き込
まれるが、波形の傾きが鈍くなっているので、プリチャ
ージレベル（ＶＤＤ／２レベル）と接地電位レベルの中
間を通過するように設定されている。センス制御信号Ｃ
Ｅ２により回路接続点Ｒ１１がＨレベルに振幅すると、
センス回路ＳＡ１は、ビット線ＳＥ１のプリチャージレ
ベル（ＶＤＤ／２レベル）付近とこれより低いリファレ
ンス線Ｒ１０とのレベル差を感知し、センス回路ＳＡ１
の出力の回路接続点Ｘ０１，Ｘ１１に出力する。また、
センス回路ＳＡ２は、回路接続点Ｘ０１，１１のレベル
差を感知してこれを増幅し、その出力の回路接続点Ｙ０
１にＬレベルを出力する。出力回路ＬＡＴは回路接続点
Ｙ０１のＬレベルを入力してラッチし、出力端子Ｎ０１
にＬレベルを出力する。
【００１３】
【発明が解決しようとする課題】この従来の同期式ＲＯ
Ｍ装置では、プリチャージ期間中、ＭＯＳトランジスタ
Ｎ１〜Ｎ３及びリファレンス回路Ｒ１ｘによって、ビッ
ト線ＳＥ１とリファレンス線Ｒ１０とをプリチャージレ
ベル（ＶＤＤ／２）にバランスさせるようになっている
が、リファレンス回路Ｒ１ｘのゲート幅の広いＭＯＳト
ランジスタＮ１０〜Ｎ１２によってリファレンス線Ｒ１
０が接地電位点と接続されているため、これらＭＯＳト
ランジスタＮ１，Ｎ３、Ｎ１０〜Ｎ１２によってビット
線ＳＥ１とリファレンス線Ｒ１０との間に０．１Ｖ程度
のレベル差が生じ、ＲＯＭコード有りの場合、読出し動
作開始後に、ビット線ＳＥ１の電位の変化とリファレン
ス線Ｒ１０の電位とが交差するため、その分、センス回
路の活性化制御タイミングを送らせる必要があり、読出
し動作速度が遅くなるという問題点があった。
Ｍ装置では、プリチャージ期間中、ＭＯＳトランジスタ
Ｎ１〜Ｎ３及びリファレンス回路Ｒ１ｘによって、ビッ
ト線ＳＥ１とリファレンス線Ｒ１０とをプリチャージレ
ベル（ＶＤＤ／２）にバランスさせるようになっている
が、リファレンス回路Ｒ１ｘのゲート幅の広いＭＯＳト
ランジスタＮ１０〜Ｎ１２によってリファレンス線Ｒ１
０が接地電位点と接続されているため、これらＭＯＳト
ランジスタＮ１，Ｎ３、Ｎ１０〜Ｎ１２によってビット
線ＳＥ１とリファレンス線Ｒ１０との間に０．１Ｖ程度
のレベル差が生じ、ＲＯＭコード有りの場合、読出し動
作開始後に、ビット線ＳＥ１の電位の変化とリファレン
ス線Ｒ１０の電位とが交差するため、その分、センス回
路の活性化制御タイミングを送らせる必要があり、読出
し動作速度が遅くなるという問題点があった。
【００１４】また、リファレンス回路Ｒ１ｘにはゲート
幅の広いＭＯＳトランジスタを３個必要とするので、そ
の面積が大きくなり、チップ面積が増大するという問題
点があった。
幅の広いＭＯＳトランジスタを３個必要とするので、そ
の面積が大きくなり、チップ面積が増大するという問題
点があった。
【００１５】本発明の目的は、ビット線及びリファレン
ス線のプリチャージレベルを一致させることができて読
出し動作を速くすることができ、かつチップ面積を小さ
くすることができる同期式ＲＯＭ装置を提供することに
ある。
ス線のプリチャージレベルを一致させることができて読
出し動作を速くすることができ、かつチップ面積を小さ
くすることができる同期式ＲＯＭ装置を提供することに
ある。
【００１６】
【課題を解決するための手段】本発明の同期式ＲＯＭ装
置は、選択されたメモリセルの読出しデータを伝達する
ビット線と、前記メモリセルの読出しデータが前記ビッ
ト線に伝達される前のプリチャージ期間にこのビット線
を所定の電位にプリチャージするビット線プリチャージ
手段と、リファレンス線と、プリチャージ用のトランジ
スタ及び接地電位供給用のトランジスタとを含み前記プ
リチャージ期間には前記接地電位供給用のトランジスタ
を非導通状態として前記リファレンス線を前記所定の電
位にプリチャージし前記プリチャージ期間終了後は前記
リファレンス線を所定の速度で接地電位方向に変化させ
るリファレンス電位発生手段と、前記プリチャージ期間
終了後前記ビット線・リファレンス線間の差電位を増幅
する差動増幅形のセンス回路とを有している。
置は、選択されたメモリセルの読出しデータを伝達する
ビット線と、前記メモリセルの読出しデータが前記ビッ
ト線に伝達される前のプリチャージ期間にこのビット線
を所定の電位にプリチャージするビット線プリチャージ
手段と、リファレンス線と、プリチャージ用のトランジ
スタ及び接地電位供給用のトランジスタとを含み前記プ
リチャージ期間には前記接地電位供給用のトランジスタ
を非導通状態として前記リファレンス線を前記所定の電
位にプリチャージし前記プリチャージ期間終了後は前記
リファレンス線を所定の速度で接地電位方向に変化させ
るリファレンス電位発生手段と、前記プリチャージ期間
終了後前記ビット線・リファレンス線間の差電位を増幅
する差動増幅形のセンス回路とを有している。
【００１７】また、ビット線プリチャージ手段を、ソー
スをビット線と接続しドレインを電源電位点と接続しゲ
ートにプリチャージ制御信号を受けてこのプリチャージ
制御信号が活性レベルのペリチャージ期間に前記ビット
線を電源電位の１／２のレベルにプリチャージする回路
とし、リファレンス電位発生手段を、ソースを接地電位
点と接続しドレインをリファレンス線と接続しゲートに
前記プリチャージ制御信号のレベル反転信号を受ける接
地電位供給用のトランジスタと、ソースを前記リファレ
ンス線と接続しドレインを前記電源電位点と接続しゲー
トに前記プリチャージ制御信号を受けるプリチャージ用
のトランジスタと、ドレイン及びゲートを前記ビット線
と接続しソースを前記リファレンス線と接続するダイオ
ード接続のトランジスタとを備え、前記プリチャージ期
間には前記リファレンス線を前記電源電位の１／２のレ
ベルにプリチャージし前記プリチャージ期間終了後は前
記リファレンス線を所定の速度で接地電位方向に変化さ
せる回路として構成される。
スをビット線と接続しドレインを電源電位点と接続しゲ
ートにプリチャージ制御信号を受けてこのプリチャージ
制御信号が活性レベルのペリチャージ期間に前記ビット
線を電源電位の１／２のレベルにプリチャージする回路
とし、リファレンス電位発生手段を、ソースを接地電位
点と接続しドレインをリファレンス線と接続しゲートに
前記プリチャージ制御信号のレベル反転信号を受ける接
地電位供給用のトランジスタと、ソースを前記リファレ
ンス線と接続しドレインを前記電源電位点と接続しゲー
トに前記プリチャージ制御信号を受けるプリチャージ用
のトランジスタと、ドレイン及びゲートを前記ビット線
と接続しソースを前記リファレンス線と接続するダイオ
ード接続のトランジスタとを備え、前記プリチャージ期
間には前記リファレンス線を前記電源電位の１／２のレ
ベルにプリチャージし前記プリチャージ期間終了後は前
記リファレンス線を所定の速度で接地電位方向に変化さ
せる回路として構成される。
【００１８】また、ビット線プリチャージ手段を、ソー
スをビット線と接続しドレインを電源電位点と接続しゲ
ートにプリチャージ制御信号を受けてこのプリチャージ
制御信号が活性レベルのプリチャージ期間に前記ビット
線を電源電位の１／２のレベルにプリチャージする回路
とし、リファレンス電位発生手段を、ソースを接地電位
点と接続しドレインをリファレンス線と接続しゲートに
前記プリチャージ制御信号のレベル反転信号を受ける接
地電位供給用のトランジスタと、ソースを前記リファレ
ンス線と接続しドレインを前記電源電位点と接続しゲー
トに前記プリチャージ制御信号を受けるプリチャージ用
のトランジスタとを備え、前記プリチャージ期間には前
記リファレンス線を前記電源電位の１／２のレベルにプ
リチャージし前記プリチャージ期間終了後は前記リファ
レンス線を所定の速度で接地電位方向に変化させる回路
として構成される。
スをビット線と接続しドレインを電源電位点と接続しゲ
ートにプリチャージ制御信号を受けてこのプリチャージ
制御信号が活性レベルのプリチャージ期間に前記ビット
線を電源電位の１／２のレベルにプリチャージする回路
とし、リファレンス電位発生手段を、ソースを接地電位
点と接続しドレインをリファレンス線と接続しゲートに
前記プリチャージ制御信号のレベル反転信号を受ける接
地電位供給用のトランジスタと、ソースを前記リファレ
ンス線と接続しドレインを前記電源電位点と接続しゲー
トに前記プリチャージ制御信号を受けるプリチャージ用
のトランジスタとを備え、前記プリチャージ期間には前
記リファレンス線を前記電源電位の１／２のレベルにプ
リチャージし前記プリチャージ期間終了後は前記リファ
レンス線を所定の速度で接地電位方向に変化させる回路
として構成される。
【００１９】また、センス回路が、第１の入力端をビッ
ト線と接続し第２の入力端をリファレンス線と接続して
前記ビット線・リファレンス線間の差電位を増幅して第
１及び第２の出力端から出力するカレントミラー差動増
幅形の第１のセンス回路と、第１及び第２の入力端を前
記第１のセンス回路の第１及び第２の出力端と対応接続
しこの第１及び第２の出力端間の差電位を増幅するカレ
ントミラー差動増幅形の第２のセンス回路とを備えて構
成される。
ト線と接続し第２の入力端をリファレンス線と接続して
前記ビット線・リファレンス線間の差電位を増幅して第
１及び第２の出力端から出力するカレントミラー差動増
幅形の第１のセンス回路と、第１及び第２の入力端を前
記第１のセンス回路の第１及び第２の出力端と対応接続
しこの第１及び第２の出力端間の差電位を増幅するカレ
ントミラー差動増幅形の第２のセンス回路とを備えて構
成される。
【００２０】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００２１】図１は本発明の第１の実施の形態を示す回
路図である。
路図である。
【００２２】この第１の実施の形態が図５に示された従
来の同期式ＲＯＭ装置と相違する点は、従来のバランサ
用のＭＯＳトランジスタＮ３のゲートにバランサ制御信
号ＣＥ１を受けていたのを、このゲートを自身のドレイ
ンと接続してＭＯＳトランジスタＮ３をダイオード接続
とし、リファレンス回路Ｒ１ｘに代えて、ソースを接地
電位点と接続しドレインをリファレンス線Ｒ１０と接続
しゲートにプリチャージ制御信号ＣＰ１のレベル反転信
号（インバータＫ４の出力信号）を受けるゲート幅の広
いＮ形のＭＯＳトランジスタＮ１０を備えたリファレン
ス回路Ｒ１を設けた点にある。
来の同期式ＲＯＭ装置と相違する点は、従来のバランサ
用のＭＯＳトランジスタＮ３のゲートにバランサ制御信
号ＣＥ１を受けていたのを、このゲートを自身のドレイ
ンと接続してＭＯＳトランジスタＮ３をダイオード接続
とし、リファレンス回路Ｒ１ｘに代えて、ソースを接地
電位点と接続しドレインをリファレンス線Ｒ１０と接続
しゲートにプリチャージ制御信号ＣＰ１のレベル反転信
号（インバータＫ４の出力信号）を受けるゲート幅の広
いＮ形のＭＯＳトランジスタＮ１０を備えたリファレン
ス回路Ｒ１を設けた点にある。
【００２３】次に、この実施の形態について、センス回
路ＳＡ１がビット線ＳＥ１とリファレンス線Ｒ１０のレ
ベル差を感知して出力するまでを、ＲＯＭコード有りと
無しの場合の説明を行う。
路ＳＡ１がビット線ＳＥ１とリファレンス線Ｒ１０のレ
ベル差を感知して出力するまでを、ＲＯＭコード有りと
無しの場合の説明を行う。
【００２４】プリチャージ期間中は、プリチャージ制御
信号ＣＰ１がＨレベル状態になることにより、ＭＯＳト
ランジスタＮ１，Ｎ２は導通（ＯＮ）状態となり、ビッ
ト線ＳＥ１はＭＯＳトランジスタＮ１によりＶＤＤ／２
レベルとなる。このとき、リファレンス線Ｒ１０は、リ
ファレンス回路Ｒ１がインバータＫ４によって非導通
（ＯＦＦ）状態となり、ＭＯＳトランジスタＮ２により
ＶＤＤ／２レベルとなる。また、ＭＯＳトランジスタＮ
３はビット線ＳＥ１とリファレンス線Ｒ１０とのレベル
差がないことから非導通（ＯＦＦ）状態となる。また、
センス制御信号ＣＥ２はＨレベルとなり、センス回路Ｓ
Ａ１，ＳＡ２と出力回路ＬＡＴの動作を非活性状態に制
御し、プリチャージ期間中の出力Ｎ０１がＨレベルにな
るように設定している。
信号ＣＰ１がＨレベル状態になることにより、ＭＯＳト
ランジスタＮ１，Ｎ２は導通（ＯＮ）状態となり、ビッ
ト線ＳＥ１はＭＯＳトランジスタＮ１によりＶＤＤ／２
レベルとなる。このとき、リファレンス線Ｒ１０は、リ
ファレンス回路Ｒ１がインバータＫ４によって非導通
（ＯＦＦ）状態となり、ＭＯＳトランジスタＮ２により
ＶＤＤ／２レベルとなる。また、ＭＯＳトランジスタＮ
３はビット線ＳＥ１とリファレンス線Ｒ１０とのレベル
差がないことから非導通（ＯＦＦ）状態となる。また、
センス制御信号ＣＥ２はＨレベルとなり、センス回路Ｓ
Ａ１，ＳＡ２と出力回路ＬＡＴの動作を非活性状態に制
御し、プリチャージ期間中の出力Ｎ０１がＨレベルにな
るように設定している。
【００２５】読出し期間中のＲＯＭコード有りの場合の
波形図を図２に示す。ビット線ＳＥ１は、ＲＯＭコード
によってＬレベルに引き込まれる。リファレンス線Ｒ１
０は、リファレンス回路Ｒ１がインバータＫ４によって
オン状態となり、Ｌレベルに引き込まれるが、波形の傾
きを鈍くさせてあるので、プリチャージレベル（ＶＤＤ
／２レベル）とビット線ＳＥ１のＬレベルへの振幅との
中間を通過するように設定されてる。センス制御信号Ｃ
Ｅ２により回路接続点Ｒ１１がＨレベルに振幅すると、
センス回路ＳＡ１はビット線ＳＥ１のＬレベルと、ビッ
ト線ＳＥ１よりも電位が高いリファレンス線Ｒ１０との
レベル差を感知し、その出力の回路接続点Ｘ０１，Ｘ１
１に出力する。また、センス回路ＳＡ２は回路接続点Ｘ
０１，Ｘ１１のレベル差を感知してこれを増幅し、その
出力の回路接続点Ｙ０１にＨレベルを出力する。出力回
路ＬＡＴは回路接続点Ｙ０１のＨレベルを入力してラッ
チし、出力端子Ｎ０１にＨレベルを出力する。
波形図を図２に示す。ビット線ＳＥ１は、ＲＯＭコード
によってＬレベルに引き込まれる。リファレンス線Ｒ１
０は、リファレンス回路Ｒ１がインバータＫ４によって
オン状態となり、Ｌレベルに引き込まれるが、波形の傾
きを鈍くさせてあるので、プリチャージレベル（ＶＤＤ
／２レベル）とビット線ＳＥ１のＬレベルへの振幅との
中間を通過するように設定されてる。センス制御信号Ｃ
Ｅ２により回路接続点Ｒ１１がＨレベルに振幅すると、
センス回路ＳＡ１はビット線ＳＥ１のＬレベルと、ビッ
ト線ＳＥ１よりも電位が高いリファレンス線Ｒ１０との
レベル差を感知し、その出力の回路接続点Ｘ０１，Ｘ１
１に出力する。また、センス回路ＳＡ２は回路接続点Ｘ
０１，Ｘ１１のレベル差を感知してこれを増幅し、その
出力の回路接続点Ｙ０１にＨレベルを出力する。出力回
路ＬＡＴは回路接続点Ｙ０１のＨレベルを入力してラッ
チし、出力端子Ｎ０１にＨレベルを出力する。
【００２６】次にＲＯＭコード無しの場合の波形図を図
３に示す。ビット線ＳＥ１は、ＲＯＭコードが無いので
Ｌレベルに引き込まれず、プリチャージレベル（ＶＤＤ
／２レベル）付近を保持する。リファレンス線Ｒ１０
は、リファレンス回路Ｒ１がインバータＫ４によってＯ
Ｎ状態となり、Ｌレベルに引き込まれるが、波形の傾き
を鈍くさせてあるので、プリチャージレベル（ＶＤＤ／
２レベル）とビット線ＳＥ１のＬレベルへの振幅との中
間を通過するように設定されている。センス制御信号Ｃ
Ｅ２により回路接続点Ｒ１１がＨレベルに振幅すると、
センス回路ＳＡ１は、ビット線ＳＥ１のプリチャージレ
ベル（ＶＤＤ／２レベル）と、ビット線ＳＥ１より低い
リファレンス線Ｒ１０のレベル差を感知し、その出力の
回路接続点Ｘ０１，Ｘ１１に出力する。また、センス回
路ＳＡ２は、回路接続点Ｘ０１，Ｘ１１のレベル差を感
知してこれを増幅し、その出力の回路接続点Ｙ０１にＬ
レベルを出力する。出力回路ＬＡＴは回路接続点Ｙ０１
のＬレベルを入力してラッチし、出力端子Ｎ０１にＬレ
ベルを出力する。
３に示す。ビット線ＳＥ１は、ＲＯＭコードが無いので
Ｌレベルに引き込まれず、プリチャージレベル（ＶＤＤ
／２レベル）付近を保持する。リファレンス線Ｒ１０
は、リファレンス回路Ｒ１がインバータＫ４によってＯ
Ｎ状態となり、Ｌレベルに引き込まれるが、波形の傾き
を鈍くさせてあるので、プリチャージレベル（ＶＤＤ／
２レベル）とビット線ＳＥ１のＬレベルへの振幅との中
間を通過するように設定されている。センス制御信号Ｃ
Ｅ２により回路接続点Ｒ１１がＨレベルに振幅すると、
センス回路ＳＡ１は、ビット線ＳＥ１のプリチャージレ
ベル（ＶＤＤ／２レベル）と、ビット線ＳＥ１より低い
リファレンス線Ｒ１０のレベル差を感知し、その出力の
回路接続点Ｘ０１，Ｘ１１に出力する。また、センス回
路ＳＡ２は、回路接続点Ｘ０１，Ｘ１１のレベル差を感
知してこれを増幅し、その出力の回路接続点Ｙ０１にＬ
レベルを出力する。出力回路ＬＡＴは回路接続点Ｙ０１
のＬレベルを入力してラッチし、出力端子Ｎ０１にＬレ
ベルを出力する。
【００２７】この実施の形態においては、プリチャージ
期間中のリファレンス回路Ｒ１を、プリチャージ制御信
号ＣＰ１に同期させてオフ状態に制御することで、従来
例のビット線ＳＥ１とリファレンス線Ｒ１との間の０．
１Ｖのレベル差はなくなる。また、ＭＯＳトランジスタ
Ｎ３のゲートをビット線ＳＥ１に接続することで、高速
動作でのリファレンス線Ｒ１０のレベル補償ができ、ま
た、読出し期間はビット線ＳＥ１とリファレンス線Ｒ１
０のプリチャージレベルがＶＤＤ／２レベルであるた
め、ビット線ＳＥ１の電位変化がリファレンス線Ｒ１０
の電位と交差することはなく、従って、従来より信号線
Ｒ１１のタイミングを速めることができ、アクサスタイ
ムを０．６ｎｓｅｃ程度縮めることができた。
期間中のリファレンス回路Ｒ１を、プリチャージ制御信
号ＣＰ１に同期させてオフ状態に制御することで、従来
例のビット線ＳＥ１とリファレンス線Ｒ１との間の０．
１Ｖのレベル差はなくなる。また、ＭＯＳトランジスタ
Ｎ３のゲートをビット線ＳＥ１に接続することで、高速
動作でのリファレンス線Ｒ１０のレベル補償ができ、ま
た、読出し期間はビット線ＳＥ１とリファレンス線Ｒ１
０のプリチャージレベルがＶＤＤ／２レベルであるた
め、ビット線ＳＥ１の電位変化がリファレンス線Ｒ１０
の電位と交差することはなく、従って、従来より信号線
Ｒ１１のタイミングを速めることができ、アクサスタイ
ムを０．６ｎｓｅｃ程度縮めることができた。
【００２８】また、従来の同期式ＲＯＭ装置では、リフ
ァレンス回路Ｒ１ｘにゲート幅の広いＭＯＳトランジス
タを３個（Ｎ１０〜Ｎ１２）使用していたが、本発明で
は、リファレンス回路Ｒ１が、ゲート幅の広いＭＯＳト
ランジスタ１個（Ｎ１０）で済むので、その分チップ面
積を小さくすることができる。
ァレンス回路Ｒ１ｘにゲート幅の広いＭＯＳトランジス
タを３個（Ｎ１０〜Ｎ１２）使用していたが、本発明で
は、リファレンス回路Ｒ１が、ゲート幅の広いＭＯＳト
ランジスタ１個（Ｎ１０）で済むので、その分チップ面
積を小さくすることができる。
【００２９】図４は本発明の第２の実施の形態を示す回
路図である。
路図である。
【００３０】この第２の実施の形態は、第１の実施の形
態におけるダイオード接続のバランサ用のＭＯＳトラン
ジスタＮ３を無くしたものである。
態におけるダイオード接続のバランサ用のＭＯＳトラン
ジスタＮ３を無くしたものである。
【００３１】このＭＯＳトランジスタＮ３を無くすこと
により、その分、チップ面積を更に小さくすることがで
き、またプリチャージ開始時のリファレンス線Ｒ１０の
プリチャージ電位への立上りが第１の実施の形態より多
少遅くなるが、プリチャージ期間中の極めてわずかな時
間であり、プリチャージ動作速度に影響を及ぼす程のも
のではない。その他の動作及び効果は、第１の実施の形
態と同様である。
により、その分、チップ面積を更に小さくすることがで
き、またプリチャージ開始時のリファレンス線Ｒ１０の
プリチャージ電位への立上りが第１の実施の形態より多
少遅くなるが、プリチャージ期間中の極めてわずかな時
間であり、プリチャージ動作速度に影響を及ぼす程のも
のではない。その他の動作及び効果は、第１の実施の形
態と同様である。
【００３２】
【発明の効果】以上説明したように本発明は、リファレ
ンス回路を１個のＭＯＳトランジスタとし、このＭＯＳ
トランジスタをプリチャージ期間中にはオフ状態として
リファレンス線をプリチャージ用のＭＯＳトランジスタ
でビット線と同様にプリチャージする構成としたので、
リファレンス線をビット線と同一レベルにプリチャージ
することができ、プリチャージ期間終了後のデータ読出
し開始時に、ＲＯＭコード有りの場合、ビット線の電位
変化とリファレンス線の電位とが交差することはなく、
従ってセンス回路の活性化タイミングを従来例より速く
することができ、読出し動作速度を速くする効果と、ゲ
ート幅の広いＭＯＳトランジスタの数を３個から１個に
低減することができるので、その分チップ面積を小さく
することができる効果がある。
ンス回路を１個のＭＯＳトランジスタとし、このＭＯＳ
トランジスタをプリチャージ期間中にはオフ状態として
リファレンス線をプリチャージ用のＭＯＳトランジスタ
でビット線と同様にプリチャージする構成としたので、
リファレンス線をビット線と同一レベルにプリチャージ
することができ、プリチャージ期間終了後のデータ読出
し開始時に、ＲＯＭコード有りの場合、ビット線の電位
変化とリファレンス線の電位とが交差することはなく、
従ってセンス回路の活性化タイミングを従来例より速く
することができ、読出し動作速度を速くする効果と、ゲ
ート幅の広いＭＯＳトランジスタの数を３個から１個に
低減することができるので、その分チップ面積を小さく
することができる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す回路図であ
る。
る。
【図２】図１に示された実施の形態のＲＯＭコード有り
の場合の動作を説明するためのタイミング波形図であ
る。
の場合の動作を説明するためのタイミング波形図であ
る。
【図３】図１に示された実施の形態のＲＯＭコード無し
の場合の動作を説明するための回路図である。
の場合の動作を説明するための回路図である。
【図４】本発明の第２の実施の形態を示す回路図であ
る。
る。
【図５】従来の同期式ＲＯＭ装置の一例を示す回路図で
ある。
ある。
【図６】図５に示された同期式ＲＯＭ装置のＲＯＭコー
ド有りの場合の動作を説明するためのタイミング波形図
である。
ド有りの場合の動作を説明するためのタイミング波形図
である。
【図７】図５に示された同期式ＲＯＭ装置のＲＯＭコー
ド無しの場合の動作を説明するためのタイミング波形図
である。
ド無しの場合の動作を説明するためのタイミング波形図
である。
Ｊ１，Ｊ２ ＮＯＲ回路 Ｋ１〜Ｋ４ インバータ ＬＡＴ 出力回路 Ｎ１〜Ｎ１２，Ｐ１〜Ｐ６ ＭＯＳトランジスタ Ｒ１，Ｒ１ｘ リファレンス回路 Ｒ１０ リファレンス線 ＳＡ１，ＳＡ２ センス回路 ＳＥ１ ビット線
Claims (4)
- 【請求項１】 選択されたメモリセルの読出しデータを
伝達するビット線と、前記メモリセルの読出しデータが
前記ビット線に伝達される前のプリチャージ期間にこの
ビット線を所定の電位にプリチャージするビット線プリ
チャージ手段と、リファレンス線と、プリチャージ用の
トランジスタ及び接地電位供給用のトランジスタとを含
み前記プリチャージ期間には前記接地電位供給用のトラ
ンジスタを非導通状態として前記リファレンス線を前記
所定の電位にプリチャージし前記プリチャージ期間終了
後は前記リファレンス線を所定の速度で接地電位方向に
変化させるリファレンス電位発生手段と、前記プリチャ
ージ期間終了後前記ビット線・リファレンス線間の差電
位を増幅する差動増幅形のセンス回路とを有することを
特徴とする同期式ＲＯＭ装置。 - 【請求項２】 ビット線プリチャージ手段を、ソースを
ビット線と接続しドレインを電源電位点と接続しゲート
にプリチャージ制御信号を受けてこのプリチャージ制御
信号が活性レベルのプリチャージ期間に前記ビット線を
電源電位の１／２のレベルにプリチャージする回路と
し、リファレンス電位発生手段を、ソースを接地電位点
と接続しドレインをリファレンス線と接続しゲートに前
記プリチャージ制御信号のレベル反転信号を受ける接地
電位供給用のトランジスタと、ソースを前記リファレン
ス線と接続しドレインを前記電源電位点と接続しゲート
に前記プリチャージ制御信号を受けるプリチャージ用の
トランジスタと、ドレイン及びゲートを前記ビット線と
接続しソースを前記リファレンス線と接続するダイオー
ド接続のトランジスタとを備え、前記プリチャージ期間
には前記リファレンス線を前記電源電位の１／２のレベ
ルにプリチャージし前記プリチャージ期間終了後は前記
リファレンス線を所定の速度で接地電位方向に変化させ
る回路とした請求項１記載の同期式ＲＯＭ装置。 - 【請求項３】 ビット線プリチャージ手段を、ソースを
ビット線と接続しドレインを電源電位点と接続しゲート
にプリチャージ制御信号を受けてこのプリチャージ制御
信号が活性レベルのプリチャージ期間に前記ビット線を
電源電位の１／２のレベルにプリチャージする回路と
し、リファレンス電位発生手段を、ソースを接地電位点
と接続しドレインをリファレンス線と接続しゲートに前
記プリチャージ制御信号のレベル反転信号を受ける接地
電位供給用のトランジスタと、ソースを前記リファレン
ス線と接続しドレインを前記電源電位点と接続しゲート
に前記プリチャージ制御信号を受けるプリチャージ用の
トランジスタとを備え、前記プリチャージ期間には前記
リファレンス線を前記電源電位の１／２のレベルにプリ
チャージし前記プリチャージ期間終了後は前記リファレ
ンス線を所定の速度で接地電位方向に変化させる回路と
した請求項１記載の同期式ＲＯＭ装置。 - 【請求項４】 センス回路が、第１の入力端をビット線
と接続し第２の入力端をリファレンス線と接続して前記
ビット線・リファレンス線間の差電位を増幅して第１及
び第２の出力端から出力するカレントミラー差動増幅形
の第１のセンス回路と、第１及び第２の入力端を前記第
１のセンス回路の第１及び第２の出力端と対応接続しこ
の第１及び第２の出力端間の差電位を増幅するカレント
ミラー差動増幅形の第２のセンス回路とを備えて構成さ
れた請求項１記載の同期式ＲＯＭ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22874096A JP3112842B2 (ja) | 1996-08-29 | 1996-08-29 | 同期式ｒｏｍ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22874096A JP3112842B2 (ja) | 1996-08-29 | 1996-08-29 | 同期式ｒｏｍ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1069795A true JPH1069795A (ja) | 1998-03-10 |
| JP3112842B2 JP3112842B2 (ja) | 2000-11-27 |
Family
ID=16881086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22874096A Expired - Fee Related JP3112842B2 (ja) | 1996-08-29 | 1996-08-29 | 同期式ｒｏｍ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3112842B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6144601A (en) * | 1998-07-16 | 2000-11-07 | Nec Corporation | Semiconductor memory having an improved reading circuit |
-
1996
- 1996-08-29 JP JP22874096A patent/JP3112842B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6144601A (en) * | 1998-07-16 | 2000-11-07 | Nec Corporation | Semiconductor memory having an improved reading circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3112842B2 (ja) | 2000-11-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000905 |
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