JPH1065505A - リセット信号発生回路 - Google Patents
リセット信号発生回路Info
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- JPH1065505A JPH1065505A JP15199197A JP15199197A JPH1065505A JP H1065505 A JPH1065505 A JP H1065505A JP 15199197 A JP15199197 A JP 15199197A JP 15199197 A JP15199197 A JP 15199197A JP H1065505 A JPH1065505 A JP H1065505A
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Abstract
(57)【要約】
【課題】 電源の再起動時の際にもリセット信号が確実
に得られると共に、電源電圧の立上り特性が急峻の場合
でも確実にリセット信号が得られ、かつ、リセット信号
発生回路に定常的な消費電流が発生しないリセット信号
発生回路を提供する。 【解決手段】 第１のトランジスタＱ１および第１のコ
ンデンサＣ１が直列接続されたＣＲ時定数回路１と、前
記第１のトランジスタの動作開始点を設定する制御回路
２と、電源がオフにされたときに前記第１のコンデンサ
に蓄積された電荷をディスチャージする放電回路３とか
らなっている。
に得られると共に、電源電圧の立上り特性が急峻の場合
でも確実にリセット信号が得られ、かつ、リセット信号
発生回路に定常的な消費電流が発生しないリセット信号
発生回路を提供する。 【解決手段】 第１のトランジスタＱ１および第１のコ
ンデンサＣ１が直列接続されたＣＲ時定数回路１と、前
記第１のトランジスタの動作開始点を設定する制御回路
２と、電源がオフにされたときに前記第１のコンデンサ
に蓄積された電荷をディスチャージする放電回路３とか
らなっている。
Description
【０００１】
【発明の属する技術分野】本発明は電源投入時にリセッ
ト信号を発生するリセット信号発生回路に関する。さら
に詳しくは、システムの動作時にリセット回路での消費
電流を低減させ得るリセット信号発生回路で、かつ、電
源電圧の立上り特性に拘らず、しかも再起動時において
必ずリセット信号を発生し得るリセット信号発生回路に
関する。
ト信号を発生するリセット信号発生回路に関する。さら
に詳しくは、システムの動作時にリセット回路での消費
電流を低減させ得るリセット信号発生回路で、かつ、電
源電圧の立上り特性に拘らず、しかも再起動時において
必ずリセット信号を発生し得るリセット信号発生回路に
関する。
【０００２】
【従来の技術】従来の電源の投入時にシステムをリセッ
トするリセット信号発生回路としては図４（ａ）〜
（ｂ）に示されるような回路が用いられている。
トするリセット信号発生回路としては図４（ａ）〜
（ｂ）に示されるような回路が用いられている。
【０００３】図４（ａ）に示される回路は、トランジス
タＱ５のオン抵抗Ｒと、コンデンサＣ５の容量Ｃで定ま
る時間だけ電源電圧Ｖccより低いローレベルの信号を出
力端子ＲOUT に出力する、ＣＲ時定数回路を用いたリセ
ット信号発生回路である。すなわち、たとえばＰＭＯＳ
ＦＥＴからなるトランジスタＱ５とコンデンサＣ５とが
電源電圧Ｖcc端子とアースＧＮＤとの間に直列に接続さ
れ、トランジスタＱ５がオンになった後コンデンサＣ５
に充電する時間の間、印加される電源電圧Ｖccより低い
ローレベルの信号がその接続点に接続された出力端子Ｒ
OUT から取り出される。なお、トランジスタＱ５のゲー
トはアースＧＮＤに接続されている。
タＱ５のオン抵抗Ｒと、コンデンサＣ５の容量Ｃで定ま
る時間だけ電源電圧Ｖccより低いローレベルの信号を出
力端子ＲOUT に出力する、ＣＲ時定数回路を用いたリセ
ット信号発生回路である。すなわち、たとえばＰＭＯＳ
ＦＥＴからなるトランジスタＱ５とコンデンサＣ５とが
電源電圧Ｖcc端子とアースＧＮＤとの間に直列に接続さ
れ、トランジスタＱ５がオンになった後コンデンサＣ５
に充電する時間の間、印加される電源電圧Ｖccより低い
ローレベルの信号がその接続点に接続された出力端子Ｒ
OUT から取り出される。なお、トランジスタＱ５のゲー
トはアースＧＮＤに接続されている。
【０００４】この回路では、抵抗成分として、受動素子
である抵抗ではなく、能動素子のトランジスタＱ５のオ
ン抵抗を使用していることにより、電源電圧が印加され
てもトランジスタＱ５のゲート・ソース間の電圧がその
トランジスタのスレッショルド電圧（トランジスタをオ
ンにするゲート・ソース間の最低限の電圧を意味する。
以下同じ）になるまではトランジスタＱ５はオンになら
ない。その結果、たとえ電源電圧Ｖccの立上りの傾斜が
ＣＲ時定数によるチャージの傾斜より小さくても、電源
電圧Ｖccが前述のトランジスタのスレッショルド電圧に
至るまではコンデンサＣ５への電荷のチャージは行われ
ず、電源電圧Ｖccより低い電圧の時間を確実に確保する
ことができる。
である抵抗ではなく、能動素子のトランジスタＱ５のオ
ン抵抗を使用していることにより、電源電圧が印加され
てもトランジスタＱ５のゲート・ソース間の電圧がその
トランジスタのスレッショルド電圧（トランジスタをオ
ンにするゲート・ソース間の最低限の電圧を意味する。
以下同じ）になるまではトランジスタＱ５はオンになら
ない。その結果、たとえ電源電圧Ｖccの立上りの傾斜が
ＣＲ時定数によるチャージの傾斜より小さくても、電源
電圧Ｖccが前述のトランジスタのスレッショルド電圧に
至るまではコンデンサＣ５への電荷のチャージは行われ
ず、電源電圧Ｖccより低い電圧の時間を確実に確保する
ことができる。
【０００５】図４（ｂ）に示される回路は、電源電圧Ｖ
cc端子とアースＧＮＤ間に直列に接続された分圧抵抗Ｒ
５、Ｒ６の接続点から取り出される分圧ＶR6と一定電圧
ＶCとをコンパレータＣＯＭにより比較し、分圧ＶR6が
一定電圧ＶC よりも高くなるような電源電圧Ｖccのレベ
ルになるまで、出力端子ＲOUT にリセット信号とし得る
ローレベルの信号をコンパレータＣＯＭから出力するも
のである。
cc端子とアースＧＮＤ間に直列に接続された分圧抵抗Ｒ
５、Ｒ６の接続点から取り出される分圧ＶR6と一定電圧
ＶCとをコンパレータＣＯＭにより比較し、分圧ＶR6が
一定電圧ＶC よりも高くなるような電源電圧Ｖccのレベ
ルになるまで、出力端子ＲOUT にリセット信号とし得る
ローレベルの信号をコンパレータＣＯＭから出力するも
のである。
【０００６】
【発明が解決しようとする課題】図４（ａ）に示される
回路では、トランジスタＱ５のゲートはアースＧＮＤに
接続されて固定されているため、電源電圧Ｖccがオフに
されて０になっても、トランジスタＱ５のスレッショル
ド電圧Ｖth分だけの電位が残る。そのため、コンデンサ
Ｃ５が完全には放電されず、出力端子ＲOUT の電位を０
に下げることができない。その結果、電源を一端オフに
して再起動するとき、出力端子ＲOUT にリセット信号を
得られない場合がある。
回路では、トランジスタＱ５のゲートはアースＧＮＤに
接続されて固定されているため、電源電圧Ｖccがオフに
されて０になっても、トランジスタＱ５のスレッショル
ド電圧Ｖth分だけの電位が残る。そのため、コンデンサ
Ｃ５が完全には放電されず、出力端子ＲOUT の電位を０
に下げることができない。その結果、電源を一端オフに
して再起動するとき、出力端子ＲOUT にリセット信号を
得られない場合がある。
【０００７】また、図４（ｂ）に示される回路では、電
源電圧Ｖccが急峻に立上ると、出力端子ＲOUT にリセッ
ト信号を発生させる時間が短く、リセット動作が不充分
になる場合がある。さらにこの回路では、電源電圧Ｖcc
端子とアースＧＮＤ間に接続されている抵抗Ｒ５、Ｒ６
を介して定常的に電流が流れるため、消費電流が多くな
り、携帯機器用のＩＣには使いずらいという問題があ
る。
源電圧Ｖccが急峻に立上ると、出力端子ＲOUT にリセッ
ト信号を発生させる時間が短く、リセット動作が不充分
になる場合がある。さらにこの回路では、電源電圧Ｖcc
端子とアースＧＮＤ間に接続されている抵抗Ｒ５、Ｒ６
を介して定常的に電流が流れるため、消費電流が多くな
り、携帯機器用のＩＣには使いずらいという問題があ
る。
【０００８】本発明はこのような問題を解決するために
なされたもので、電源の再起動時の際にもリセット信号
が確実に得られると共に、電源電圧の立上り特性が急峻
の場合でも確実にリセット信号が得られ、かつ、リセッ
ト信号発生回路に定常的な消費電流が発生しないリセッ
ト信号発生回路を提供することを目的とする。
なされたもので、電源の再起動時の際にもリセット信号
が確実に得られると共に、電源電圧の立上り特性が急峻
の場合でも確実にリセット信号が得られ、かつ、リセッ
ト信号発生回路に定常的な消費電流が発生しないリセッ
ト信号発生回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明によるリセット信
号発生回路は、第１のトランジスタおよび第１のコンデ
ンサが直列接続されたＣＲ時定数回路と、前記第１のト
ランジスタの動作開始点を設定する制御回路と、電源が
オフのときに前記第１のコンデンサに蓄積された電荷を
ディスチャージする放電回路とからなっている。
号発生回路は、第１のトランジスタおよび第１のコンデ
ンサが直列接続されたＣＲ時定数回路と、前記第１のト
ランジスタの動作開始点を設定する制御回路と、電源が
オフのときに前記第１のコンデンサに蓄積された電荷を
ディスチャージする放電回路とからなっている。
【００１０】前記電源がオフにされたときに、前記放電
回路により前記第１のトランジスタに負の過電圧が印加
されるのを防止する保護回路が前記回路にさらに設けら
れていることが好ましい。
回路により前記第１のトランジスタに負の過電圧が印加
されるのを防止する保護回路が前記回路にさらに設けら
れていることが好ましい。
【００１１】前記ＣＲ時定数回路が電源電圧端子とアー
スとの間に接続され、前記制御回路が該電源電圧端子と
アースとの間に直列に接続された第２のトランジスタお
よび所定の電圧を発生する少なくとも１個の半導体素子
からなり、前記第２のトランジスタと前記半導体素子と
の接続点の電圧により前記第１のトランジスタの動作開
始点を制御することが、第１のトランジスタの動作を電
源電圧が投入されてから少なくともトランジスタのスレ
ッショルド電圧の２倍以上になるまで遅らせることがで
きるため、電源電圧の立上りが遅くても確実にリセット
信号が得られるので好ましい。さらに、第２のトランジ
スタのゲートを第１のトランジスタと第１のコンデンサ
との接続点に接続しておくことにより、電源電圧が定常
状態に達したときに第２のトランジスタのゲート・ソー
ス間がスレッショルド電圧となって、第２のトランジス
タをオフさせることができるため、定常時の消費電流を
なくすることができる。
スとの間に接続され、前記制御回路が該電源電圧端子と
アースとの間に直列に接続された第２のトランジスタお
よび所定の電圧を発生する少なくとも１個の半導体素子
からなり、前記第２のトランジスタと前記半導体素子と
の接続点の電圧により前記第１のトランジスタの動作開
始点を制御することが、第１のトランジスタの動作を電
源電圧が投入されてから少なくともトランジスタのスレ
ッショルド電圧の２倍以上になるまで遅らせることがで
きるため、電源電圧の立上りが遅くても確実にリセット
信号が得られるので好ましい。さらに、第２のトランジ
スタのゲートを第１のトランジスタと第１のコンデンサ
との接続点に接続しておくことにより、電源電圧が定常
状態に達したときに第２のトランジスタのゲート・ソー
ス間がスレッショルド電圧となって、第２のトランジス
タをオフさせることができるため、定常時の消費電流を
なくすることができる。
【００１２】ここに所定の電圧を発生する半導体素子と
は、半導体素子により定まる一定の電圧を発生する素子
で、ダイオード、ダイオード接続されたバイポーラトラ
ンジスタ、またはゲートとドレインが短絡されたＭＯＳ
ＦＥＴなどの素子を意味する。
は、半導体素子により定まる一定の電圧を発生する素子
で、ダイオード、ダイオード接続されたバイポーラトラ
ンジスタ、またはゲートとドレインが短絡されたＭＯＳ
ＦＥＴなどの素子を意味する。
【００１３】前記ＣＲ時定数回路の第１のトランジスタ
がＭＯＳＦＥＴからなる場合に、前記放電回路を該第１
のトランジスタのゲートと前記電源電圧端子との間に接
続された放電用の第２のコンデンサにより構成すること
が、簡単な構成で電源が０になるときにＭＯＳＦＥＴの
ゲートを負の電位にして逆方向に電流を流し、第１のコ
ンデンサの電荷を放電しやすいため好ましい。
がＭＯＳＦＥＴからなる場合に、前記放電回路を該第１
のトランジスタのゲートと前記電源電圧端子との間に接
続された放電用の第２のコンデンサにより構成すること
が、簡単な構成で電源が０になるときにＭＯＳＦＥＴの
ゲートを負の電位にして逆方向に電流を流し、第１のコ
ンデンサの電荷を放電しやすいため好ましい。
【００１４】前記第１のトランジスタのゲートとアース
との間にダイオード接続を有する半導体素子が逆方向に
接続され、またはゲートとソースとが短絡されたＭＯＳ
ＦＥＴが接続されることにより前記保護回路が構成され
ることが、第１のトランジスタのゲートに負の大きな電
圧が印加された場合にもダイオード接続を有する半導体
素子またはゲートとソースとが短絡されたＭＯＳＦＥＴ
を介して逃すことができるため、過電圧に対しても第１
のトランジスタを保護することができて好ましい。
との間にダイオード接続を有する半導体素子が逆方向に
接続され、またはゲートとソースとが短絡されたＭＯＳ
ＦＥＴが接続されることにより前記保護回路が構成され
ることが、第１のトランジスタのゲートに負の大きな電
圧が印加された場合にもダイオード接続を有する半導体
素子またはゲートとソースとが短絡されたＭＯＳＦＥＴ
を介して逃すことができるため、過電圧に対しても第１
のトランジスタを保護することができて好ましい。
【００１５】
【発明の実施の形態】つぎに、図面を参照しながら本発
明のリセット信号発生回路について説明をする。
明のリセット信号発生回路について説明をする。
【００１６】本発明によるリセット信号発生回路は、図
１にその一実施形態の回路図が示されるように、第１の
トランジスタＱ１および第１のコンデンサＣ１が直列に
接続されたＣＲ時定数回路１と、第１のトランジスタＱ
１の動作開始点を設定する制御回路２と、電源がオフの
ときに第１のコンデンサＣ１に蓄積された電荷をディス
チャージする放電回路３とからなっている。
１にその一実施形態の回路図が示されるように、第１の
トランジスタＱ１および第１のコンデンサＣ１が直列に
接続されたＣＲ時定数回路１と、第１のトランジスタＱ
１の動作開始点を設定する制御回路２と、電源がオフの
ときに第１のコンデンサＣ１に蓄積された電荷をディス
チャージする放電回路３とからなっている。
【００１７】ＣＲ時定数回路１は、たとえばＰＭＯＳＦ
ＥＴからなる第１のトランジスタＱ１と第１のコンデン
サＣ１とが電源電圧Ｖcc端子とアースＧＮＤとの間に直
列に接続されることにより構成され、能動素子である第
１のトランジスタＱ１のオン抵抗（オン状態での直列抵
抗）を利用している。そして、その接続点にリセット信
号とする出力を取り出す出力端子ＲOUT が接続されてい
る。
ＥＴからなる第１のトランジスタＱ１と第１のコンデン
サＣ１とが電源電圧Ｖcc端子とアースＧＮＤとの間に直
列に接続されることにより構成され、能動素子である第
１のトランジスタＱ１のオン抵抗（オン状態での直列抵
抗）を利用している。そして、その接続点にリセット信
号とする出力を取り出す出力端子ＲOUT が接続されてい
る。
【００１８】制御回路２は、第１のトランジスタＱ１の
動作開始点を設定するもので、たとえば第１のトランジ
スタＱ１と同様のＰＭＯＳＦＥＴからなる第２および第
３のトランジスタＱ２、Ｑ３が、電源電圧Ｖcc端子とア
ースＧＮＤとの間に直列に接続されている。そして、第
２のトランジスタＱ２と第３のトランジスタＱ３との接
続点が前述のＣＲ時定数回路１の第１のトランジスタＱ
１のゲートに接続され、第３のトランジスタＱ３がオン
になるスレッショルド電圧が第１のトランジスタＱ１の
ゲートに印加され、電源電圧Ｖccがこの第３のトランジ
スタＱ３のスレッショルド電圧と第１のトランジスタＱ
１のスレッショルド電圧との和より高くなった時点で第
１のトランジスタＱ１がオンになる。第２のトランジス
タＱ２のゲートは第１のトランジスタＱ１と第１のコン
デンサＣ１との接続点、すなわち、出力端子ＲOUT の接
続点に接続されている。
動作開始点を設定するもので、たとえば第１のトランジ
スタＱ１と同様のＰＭＯＳＦＥＴからなる第２および第
３のトランジスタＱ２、Ｑ３が、電源電圧Ｖcc端子とア
ースＧＮＤとの間に直列に接続されている。そして、第
２のトランジスタＱ２と第３のトランジスタＱ３との接
続点が前述のＣＲ時定数回路１の第１のトランジスタＱ
１のゲートに接続され、第３のトランジスタＱ３がオン
になるスレッショルド電圧が第１のトランジスタＱ１の
ゲートに印加され、電源電圧Ｖccがこの第３のトランジ
スタＱ３のスレッショルド電圧と第１のトランジスタＱ
１のスレッショルド電圧との和より高くなった時点で第
１のトランジスタＱ１がオンになる。第２のトランジス
タＱ２のゲートは第１のトランジスタＱ１と第１のコン
デンサＣ１との接続点、すなわち、出力端子ＲOUT の接
続点に接続されている。
【００１９】また、第３のトランジスタＱ３はゲートと
ドレインとが短絡された接続となっている。なお、第３
のトランジスタＱ３はＭＯＳＦＥＴである必要はなく、
通常のダイオードを順方向に接続したものや、バイポー
ラトランジスタをダイオード接続したものなど、所定の
電圧を発生する素子であればよい。しかし、他の部分の
回路構成にＭＯＳＦＥＴが用いられるため、ＭＯＳＦＥ
Ｔを用いれば同じプロセスで同時に形成することができ
て好ましい。この半導体素子Ｑ３は、その順方向の立上
り電圧、すなわちスレッショルド電圧を第１のトランジ
スタＱ１のゲートに印加することにより、第１のトラン
ジスタＱ１の動作開始点を設定しているもので、この半
導体素子の数を増やすことにより第１のトランジスタＱ
１をオンさせる電圧を高く設定することができ、リセッ
ト信号を出力する電圧区間を広くすることができる。
ドレインとが短絡された接続となっている。なお、第３
のトランジスタＱ３はＭＯＳＦＥＴである必要はなく、
通常のダイオードを順方向に接続したものや、バイポー
ラトランジスタをダイオード接続したものなど、所定の
電圧を発生する素子であればよい。しかし、他の部分の
回路構成にＭＯＳＦＥＴが用いられるため、ＭＯＳＦＥ
Ｔを用いれば同じプロセスで同時に形成することができ
て好ましい。この半導体素子Ｑ３は、その順方向の立上
り電圧、すなわちスレッショルド電圧を第１のトランジ
スタＱ１のゲートに印加することにより、第１のトラン
ジスタＱ１の動作開始点を設定しているもので、この半
導体素子の数を増やすことにより第１のトランジスタＱ
１をオンさせる電圧を高く設定することができ、リセッ
ト信号を出力する電圧区間を広くすることができる。
【００２０】放電回路３は、電源電圧がオフにされた際
に、ＣＲ時定数回路１の第１のコンデンサＣ１にチャー
ジされた電荷をディスチャージするもので、電源電圧Ｖ
cc端子と第１のトランジスタＱ１のゲートとの間に接続
される第２のコンデンサＣ２からなっている。すなわ
ち、第２のコンデンサＣ２の電荷保存法則を利用したも
ので、電源電圧Ｖccが０になると第２のコンデンサＣ２
の電荷を保存しようとしてＡ点（図１参照）の電位を負
側に振る。そのため第１のトランジスタＱ１は逆方向に
オンとなり、第１のコンデンサＣ１にチャージされた電
荷が第１のトランジスタＱ１を介して流れ、ディスチャ
ージされる。
に、ＣＲ時定数回路１の第１のコンデンサＣ１にチャー
ジされた電荷をディスチャージするもので、電源電圧Ｖ
cc端子と第１のトランジスタＱ１のゲートとの間に接続
される第２のコンデンサＣ２からなっている。すなわ
ち、第２のコンデンサＣ２の電荷保存法則を利用したも
ので、電源電圧Ｖccが０になると第２のコンデンサＣ２
の電荷を保存しようとしてＡ点（図１参照）の電位を負
側に振る。そのため第１のトランジスタＱ１は逆方向に
オンとなり、第１のコンデンサＣ１にチャージされた電
荷が第１のトランジスタＱ１を介して流れ、ディスチャ
ージされる。
【００２１】第１のコンデンサＣ１の電荷をディスチャ
ージする際に、第１のトランジスタＱ１のゲートに印加
される負の電圧が大きくなり過ぎると第１のトランジス
タＱ１を破壊する恐れがある。この第１のトランジスタ
Ｑ１のゲートに負の電圧が大きくかかり過ぎないように
して第１のトランジスタＱ１を保護するため、第１のト
ランジスタＱ１のゲートとアースとの間にダイオードＤ
１が逆方向に接続されて第１のトランジスタＱ１の保護
回路４を構成している。すなわち、Ａ点側の電位がダイ
オードＤ１のスレッショルド電圧より低くなるとダイオ
ードＤ１を介してディスチャージされ、Ａ点の電位をダ
イオードＤ１のスレッショルド電圧の負の値に維持す
る。すなわち、定常状態の電源電圧をＶcc、第３のトラ
ンジスタＱ３のスレッショルド電圧をＶthとすると、第
２のコンデンサＣ２にはＶcc−Ｖthの電圧がチャージさ
れており、Ｖccが０になるとその瞬間にＡ点はＶth−Ｖ
ccの電圧になろうとして大きな負の電圧になろうとする
が、保護回路４のダイオードＤ１により−Ｖthd （ダイ
オードＤ１のスレッショルド電圧）程度に維持される。
ージする際に、第１のトランジスタＱ１のゲートに印加
される負の電圧が大きくなり過ぎると第１のトランジス
タＱ１を破壊する恐れがある。この第１のトランジスタ
Ｑ１のゲートに負の電圧が大きくかかり過ぎないように
して第１のトランジスタＱ１を保護するため、第１のト
ランジスタＱ１のゲートとアースとの間にダイオードＤ
１が逆方向に接続されて第１のトランジスタＱ１の保護
回路４を構成している。すなわち、Ａ点側の電位がダイ
オードＤ１のスレッショルド電圧より低くなるとダイオ
ードＤ１を介してディスチャージされ、Ａ点の電位をダ
イオードＤ１のスレッショルド電圧の負の値に維持す
る。すなわち、定常状態の電源電圧をＶcc、第３のトラ
ンジスタＱ３のスレッショルド電圧をＶthとすると、第
２のコンデンサＣ２にはＶcc−Ｖthの電圧がチャージさ
れており、Ｖccが０になるとその瞬間にＡ点はＶth−Ｖ
ccの電圧になろうとして大きな負の電圧になろうとする
が、保護回路４のダイオードＤ１により−Ｖthd （ダイ
オードＤ１のスレッショルド電圧）程度に維持される。
【００２２】この保護回路４はダイオードＤ１以外にも
ダイオード接続されたバイポーラ素子、ゲートとソース
とが接続されたＭＯＳＦＥＴなどの半導体素子を使用す
ることができる。また１個ではなく、複数個を直列接続
することにより、トランジスタＱ１のゲートに印加され
得る電圧を調整することができる。
ダイオード接続されたバイポーラ素子、ゲートとソース
とが接続されたＭＯＳＦＥＴなどの半導体素子を使用す
ることができる。また１個ではなく、複数個を直列接続
することにより、トランジスタＱ１のゲートに印加され
得る電圧を調整することができる。
【００２３】さらに、前述の例では第１および第２のト
ランジスタとして、ＰＭＯＳＦＥＴを用いたが、ＮＭＯ
ＳＦＥＴを用いることもできる。
ランジスタとして、ＰＭＯＳＦＥＴを用いたが、ＮＭＯ
ＳＦＥＴを用いることもできる。
【００２４】つぎに、この回路での動作について、電源
電圧Ｖccの立上りと出力端子ＲOUTとの関係を示した図
２を参照しながら説明をする。
電圧Ｖccの立上りと出力端子ＲOUTとの関係を示した図
２を参照しながら説明をする。
【００２５】まず、最初の電源がオフのとき、出力端子
ＲOUT はローレベル「Ｌ」の状態であり、電源が投入さ
れて電源電圧Ｖccが第２のトランジスタＱ２のスレッシ
ョルド電圧Ｖth（どのトランジスタのスレッショルド電
圧も殆ど同じで、以下、どのトランジスタのスレッショ
ルド電圧もすべてＶthで表す）まで上昇すると、第２の
トランジスタＱ２がオンになり、図１のＡ点の電位をＶ
cc−Ｖthにする。この値が第３のトランジスタＱ３のス
レッショルド電圧Ｖthになる迄電源電圧Ｖccが上昇する
と、第３のトランジスタＱ３がオンになる。その結果、
さらに電源電圧Ｖccが上昇しても第３のトランジスタＱ
３によりＡ点の電位をＶthに維持しようとする。さら
に、電源電圧Ｖccが上昇して、Ａ点の電位より第１のト
ランジスタＱ１のスレッショルド電圧Ｖthだけ高くなる
と、すなわち電源電圧Ｖccがスレッショルド電圧Ｖthの
２倍以上になると、第１のトランジスタＱ１がオンにな
り、第１のコンデンサＣ１をチャージし始める。
ＲOUT はローレベル「Ｌ」の状態であり、電源が投入さ
れて電源電圧Ｖccが第２のトランジスタＱ２のスレッシ
ョルド電圧Ｖth（どのトランジスタのスレッショルド電
圧も殆ど同じで、以下、どのトランジスタのスレッショ
ルド電圧もすべてＶthで表す）まで上昇すると、第２の
トランジスタＱ２がオンになり、図１のＡ点の電位をＶ
cc−Ｖthにする。この値が第３のトランジスタＱ３のス
レッショルド電圧Ｖthになる迄電源電圧Ｖccが上昇する
と、第３のトランジスタＱ３がオンになる。その結果、
さらに電源電圧Ｖccが上昇しても第３のトランジスタＱ
３によりＡ点の電位をＶthに維持しようとする。さら
に、電源電圧Ｖccが上昇して、Ａ点の電位より第１のト
ランジスタＱ１のスレッショルド電圧Ｖthだけ高くなる
と、すなわち電源電圧Ｖccがスレッショルド電圧Ｖthの
２倍以上になると、第１のトランジスタＱ１がオンにな
り、第１のコンデンサＣ１をチャージし始める。
【００２６】この回路を１チップ内に有するＩＣにおい
て、ＰＭＯＳＦＥＴのスレッショルド電圧Ｖthは一様に
作られるため、第１のコンデンサのチャージ開始電圧で
はＩＣは動作可能になっており、このとき出力端子Ｒ
OUT はローレベル「Ｌ」になっているため、この出力信
号をリセット信号として用いることができる。さらに、
電源電圧Ｖccが上昇すると、第１のトランジスタＱ１の
オン抵抗Ｒと第１のコンデンサＣ１の容量Ｃとで定まる
時定数τ（＝１／（Ｒ・Ｃ））の時間後に出力端子Ｒ
OUT はハイレベル「Ｈ」になり、第２のトランジスタＱ
２はゲート・ソース間の電圧がスレッショルド電圧Ｖth
ギリギリでオフとなる。このとき、Ａ点の電位はＶthで
安定し、リセット状態は解除される。また、この過程
で、第２のコンデンサＣ２はＶcc−Ｖthにチャージされ
ている。
て、ＰＭＯＳＦＥＴのスレッショルド電圧Ｖthは一様に
作られるため、第１のコンデンサのチャージ開始電圧で
はＩＣは動作可能になっており、このとき出力端子Ｒ
OUT はローレベル「Ｌ」になっているため、この出力信
号をリセット信号として用いることができる。さらに、
電源電圧Ｖccが上昇すると、第１のトランジスタＱ１の
オン抵抗Ｒと第１のコンデンサＣ１の容量Ｃとで定まる
時定数τ（＝１／（Ｒ・Ｃ））の時間後に出力端子Ｒ
OUT はハイレベル「Ｈ」になり、第２のトランジスタＱ
２はゲート・ソース間の電圧がスレッショルド電圧Ｖth
ギリギリでオフとなる。このとき、Ａ点の電位はＶthで
安定し、リセット状態は解除される。また、この過程
で、第２のコンデンサＣ２はＶcc−Ｖthにチャージされ
ている。
【００２７】このリセットが解除された定常状態におい
ては、第１のトランジスタＱ１はオンになっているが、
第１のコンデンサＣ１により電流は殆ど流れない。一
方、第２および第３のトランジスタＱ２、Ｑ３はオフ状
態にあり、この制御回路２にも電流は流れない。したが
って、無駄な消費電流が発生せず、低電力消費のリセッ
ト信号発生回路となる。
ては、第１のトランジスタＱ１はオンになっているが、
第１のコンデンサＣ１により電流は殆ど流れない。一
方、第２および第３のトランジスタＱ２、Ｑ３はオフ状
態にあり、この制御回路２にも電流は流れない。したが
って、無駄な消費電流が発生せず、低電力消費のリセッ
ト信号発生回路となる。
【００２８】つぎに電源がオフにされたときは、Ａ点の
電位は第２のコンデンサＣ２により、Ｖth−Ｖccまで降
下しようとする（この際も、第２および第３のトランジ
スタＱ２、Ｑ３はオフ状態になっている）。しかし、保
護回路４によりダイオードＤ１が接続されているため、
Ａ点の電位がダイオードＤ１のスレッショルド電圧Ｖ
thd の負の値よりさらに低くなるとダイオードＤ１がオ
ンし、Ａ点の電位は−Ｖ thd でクランプされる。すなわ
ち、ダイオードＤ１は第１のトランジスタＱ１に過電圧
が印加されるのを防止している。その結果、第１のトラ
ンジスタＱ１のゲートは−Ｖthとなり、第１のトランジ
スタＱ１は逆方向にオンとなり、第１のコンデンサＣ１
にチャージされた電荷は第１のトランジスタＱ１を介し
てディスチャージされ、出力端子ＲOUT はアース電位近
くまで下がる。これにより、オフにして直ちに再起動す
るときも、出力端子ＲOUT はローレベルを出力し、確実
にリセット動作を行う。
電位は第２のコンデンサＣ２により、Ｖth−Ｖccまで降
下しようとする（この際も、第２および第３のトランジ
スタＱ２、Ｑ３はオフ状態になっている）。しかし、保
護回路４によりダイオードＤ１が接続されているため、
Ａ点の電位がダイオードＤ１のスレッショルド電圧Ｖ
thd の負の値よりさらに低くなるとダイオードＤ１がオ
ンし、Ａ点の電位は−Ｖ thd でクランプされる。すなわ
ち、ダイオードＤ１は第１のトランジスタＱ１に過電圧
が印加されるのを防止している。その結果、第１のトラ
ンジスタＱ１のゲートは−Ｖthとなり、第１のトランジ
スタＱ１は逆方向にオンとなり、第１のコンデンサＣ１
にチャージされた電荷は第１のトランジスタＱ１を介し
てディスチャージされ、出力端子ＲOUT はアース電位近
くまで下がる。これにより、オフにして直ちに再起動す
るときも、出力端子ＲOUT はローレベルを出力し、確実
にリセット動作を行う。
【００２９】図３（ａ）はその再起動時の出力端子Ｒ
OUT の出力信号を示す図である。再起動時においては、
Ａ点の電位は−Ｖthd となっており、トランジスタＱ２
がオンになるまでトランジスタＱ１はオンになってい
る。そのため、図３（ａ）に示されるように、電源電圧
Ｖccがスレッショルド電圧Ｖthになるまでは電源電圧Ｖ
ccの上昇に沿って上昇する。電源電圧ＶccがＶthになる
とトランジスタＱ２がオンになり、Ａ点がＶthになるた
め、トランジスタＱ１はオフになり、出力端子ＲOU T は
Ｖthの電圧が維持される。その後、電源電圧Ｖccが２Ｖ
th以上になってトランジスタＱ１がオンになると、出力
端子ＲOUT の出力信号も増大し、図３（ａ）に示される
カーブを描く。しかし、出力端子ＲOUT 側にバッファを
つけて整形すると、図３（ｂ）に示されるような出力信
号が得られ、リセット動作を行う。
OUT の出力信号を示す図である。再起動時においては、
Ａ点の電位は−Ｖthd となっており、トランジスタＱ２
がオンになるまでトランジスタＱ１はオンになってい
る。そのため、図３（ａ）に示されるように、電源電圧
Ｖccがスレッショルド電圧Ｖthになるまでは電源電圧Ｖ
ccの上昇に沿って上昇する。電源電圧ＶccがＶthになる
とトランジスタＱ２がオンになり、Ａ点がＶthになるた
め、トランジスタＱ１はオフになり、出力端子ＲOU T は
Ｖthの電圧が維持される。その後、電源電圧Ｖccが２Ｖ
th以上になってトランジスタＱ１がオンになると、出力
端子ＲOUT の出力信号も増大し、図３（ａ）に示される
カーブを描く。しかし、出力端子ＲOUT 側にバッファを
つけて整形すると、図３（ｂ）に示されるような出力信
号が得られ、リセット動作を行う。
【００３０】
【発明の効果】本発明によれば、リセット信号発生の幅
はＣＲ時定数回路で決定され、この時定数回路を動作可
能にするための制御回路は、所定の電圧を発生する半導
体素子のスレッショルド電圧の値で決定される。そのた
め、電源の立上り特性に影響されることなく、急峻な立
上りや緩い立上りでも充分にリセット信号を発生させる
ことができる。
はＣＲ時定数回路で決定され、この時定数回路を動作可
能にするための制御回路は、所定の電圧を発生する半導
体素子のスレッショルド電圧の値で決定される。そのた
め、電源の立上り特性に影響されることなく、急峻な立
上りや緩い立上りでも充分にリセット信号を発生させる
ことができる。
【００３１】さらに、電源電圧の安定時には、制御回路
がオフとなり、他は時定数回路のため消費電流が発生し
ない。その結果、携帯機器などの低消費電力が要求され
る機器に対しても利用することができる。
がオフとなり、他は時定数回路のため消費電流が発生し
ない。その結果、携帯機器などの低消費電力が要求され
る機器に対しても利用することができる。
【００３２】さらに、放電回路が設けられているため、
電源をオフにしたとき、ＣＲ時定数回路の第１のコンデ
ンサにチャージした電荷を直ちにディスチャージするこ
とができ、再起動時の際にも確実にリセット信号を発生
させることができる。
電源をオフにしたとき、ＣＲ時定数回路の第１のコンデ
ンサにチャージした電荷を直ちにディスチャージするこ
とができ、再起動時の際にも確実にリセット信号を発生
させることができる。
【図１】本発明のリセット信号発生回路の一実施形態の
回路図である。
回路図である。
【図２】図１のリセット信号発生回路で、電源電圧の立
上り時のリセット信号の発生との関係を説明する図であ
る。
上り時のリセット信号の発生との関係を説明する図であ
る。
【図３】図１のリセット信号発生回路で、再起動時のリ
セット信号の発生を説明する図である。
セット信号の発生を説明する図である。
【図４】従来のリセット信号発生回路の例を示す図であ
る。
る。
１ ＣＲ時定数回路 ２ 制御回路 ３ 放電回路 ４ 保護回路
Claims (5)
- 【請求項１】 第１のトランジスタおよび第１のコンデ
ンサが直列接続されたＣＲ時定数回路と、前記第１のト
ランジスタの動作開始点を設定する制御回路と、電源が
オフにされたときに前記第１のコンデンサに蓄積された
電荷をディスチャージする放電回路とからなるリセット
信号発生回路。 - 【請求項２】 前記電源がオフにされたときに前記放電
回路により前記第１のトランジスタに負の過電圧が印加
されるのを防止する保護回路が設けられてなる請求項１
記載のリセット信号発生回路。 - 【請求項３】 前記ＣＲ時定数回路が電源電圧端子とア
ースとの間に接続され、前記制御回路が該電源電圧端子
とアースとの間に直列に接続された第２のトランジスタ
および所定の電圧を発生する少なくとも１個の半導体素
子からなり、前記第２のトランジスタと前記半導体素子
との接続点の電圧により前記第１のトランジスタの動作
開始点を設定する請求項１または２記載のリセット信号
発生回路。 - 【請求項４】 前記ＣＲ時定数回路の第１のトランジス
タがＭＯＳＦＥＴからなり、該第１のトランジスタのゲ
ートと前記電源電圧端子との間に放電用の第２のコンデ
ンサが接続され、前記放電回路を構成する請求項３記載
のリセット信号発生回路。 - 【請求項５】 前記第１のトランジスタのゲートとアー
スとの間にダイオード接続を有する半導体素子が逆方向
に接続され、またはゲートとソースとが接続されたＭＯ
ＳＦＥＴが接続されて前記保護回路を構成する請求項４
記載のリセット信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15199197A JP3723322B2 (ja) | 1996-06-11 | 1997-06-10 | リセット信号発生回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-149001 | 1996-06-11 | ||
| JP14900196 | 1996-06-11 | ||
| JP15199197A JP3723322B2 (ja) | 1996-06-11 | 1997-06-10 | リセット信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1065505A true JPH1065505A (ja) | 1998-03-06 |
| JP3723322B2 JP3723322B2 (ja) | 2005-12-07 |
Family
ID=26479025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15199197A Expired - Fee Related JP3723322B2 (ja) | 1996-06-11 | 1997-06-10 | リセット信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3723322B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10848146B2 (en) | 2019-01-08 | 2020-11-24 | Fuji Electric Co., Ltd. | Reset circuit |
-
1997
- 1997-06-10 JP JP15199197A patent/JP3723322B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10848146B2 (en) | 2019-01-08 | 2020-11-24 | Fuji Electric Co., Ltd. | Reset circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3723322B2 (ja) | 2005-12-07 |
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