JP3723322B2 - リセット信号発生回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は電源投入時にリセット信号を発生するリセット信号発生回路に関する。さらに詳しくは、システムの動作時にリセット回路での消費電流を低減させ得るリセット信号発生回路で、かつ、電源電圧の立上り特性に拘らず、しかも再起動時において必ずリセット信号を発生し得るリセット信号発生回路に関する。
【０００２】
【従来の技術】
従来の電源の投入時にシステムをリセットするリセット信号発生回路としては図４（ａ）〜（ｂ）に示されるような回路が用いられている。
【０００３】
図４（ａ）に示される回路は、トランジスタＱ５のオン抵抗Ｒと、コンデンサＣ５の容量Ｃで定まる時間だけ電源電圧Ｖccより低いローレベルの信号を出力端子ＲOUT に出力する、ＣＲ時定数回路を用いたリセット信号発生回路である。すなわち、たとえばＰＭＯＳＦＥＴからなるトランジスタＱ５とコンデンサＣ５とが電源電圧Ｖcc端子とアースＧＮＤとの間に直列に接続され、トランジスタＱ５がオンになった後コンデンサＣ５に充電する時間の間、印加される電源電圧Ｖccより低いローレベルの信号がその接続点に接続された出力端子ＲOUT から取り出される。なお、トランジスタＱ５のゲートはアースＧＮＤに接続されている。
【０００４】
この回路では、抵抗成分として、受動素子である抵抗ではなく、能動素子のトランジスタＱ５のオン抵抗を使用していることにより、電源電圧が印加されてもトランジスタＱ５のゲート・ソース間の電圧がそのトランジスタのスレッショルド電圧（トランジスタをオンにするゲート・ソース間の最低限の電圧を意味する。以下同じ）になるまではトランジスタＱ５はオンにならない。その結果、たとえ電源電圧Ｖccの立上りの傾斜がＣＲ時定数によるチャージの傾斜より小さくても、電源電圧Ｖccが前述のトランジスタのスレッショルド電圧に至るまではコンデンサＣ５への電荷のチャージは行われず、電源電圧Ｖccより低い電圧の時間を確実に確保することができる。
【０００５】
図４（ｂ）に示される回路は、電源電圧Ｖcc端子とアースＧＮＤ間に直列に接続された分圧抵抗Ｒ５、Ｒ６の接続点から取り出される分圧ＶR6と一定電圧ＶC とをコンパレータＣＯＭにより比較し、分圧ＶR6が一定電圧ＶC よりも高くなるような電源電圧Ｖccのレベルになるまで、出力端子ＲOUT にリセット信号とし得るローレベルの信号をコンパレータＣＯＭから出力するものである。
【０００６】
【発明が解決しようとする課題】
図４（ａ）に示される回路では、トランジスタＱ５のゲートはアースＧＮＤに接続されて固定されているため、電源電圧Ｖccがオフにされて０になっても、トランジスタＱ５のスレッショルド電圧Ｖth分だけの電位が残る。そのため、コンデンサＣ５が完全には放電されず、出力端子ＲOUT の電位を０に下げることができない。その結果、電源を一端オフにして再起動するとき、出力端子ＲOUT にリセット信号を得られない場合がある。
【０００７】
また、図４（ｂ）に示される回路では、電源電圧Ｖccが急峻に立上ると、出力端子ＲOUT にリセット信号を発生させる時間が短く、リセット動作が不充分になる場合がある。さらにこの回路では、電源電圧Ｖcc端子とアースＧＮＤ間に接続されている抵抗Ｒ５、Ｒ６を介して定常的に電流が流れるため、消費電流が多くなり、携帯機器用のＩＣには使いずらいという問題がある。
【０００８】
本発明はこのような問題を解決するためになされたもので、電源の再起動時の際にもリセット信号が確実に得られると共に、電源電圧の立上り特性が急峻の場合でも確実にリセット信号が得られ、かつ、リセット信号発生回路に定常的な消費電流が発生しないリセット信号発生回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明によるリセット信号発生回路は、電源電圧端子とアースとの間にＭＯＳＦＥＴからなる第１のトランジスタおよび第１のコンデンサが直列接続されたＣＲ時定数回路と、前記第１のトランジスタの動作開始点を設定する制御回路と、前記第１のトランジスタのゲートと前記電源電圧端子との間に放電用の第２のコンデンサが接続されることにより、電源がオフにされたときに前記第１のコンデンサに蓄積された電荷を前記第１のトランジスタを介してディスチャージさせるための放電回路とからなり、前記制御回路が、前記電源電圧端子とアースとの間に直列に接続されたＭＯＳＦＥＴからなる第２のトランジスタおよび所定の電圧を発生する少なくとも１個の半導体素子からなり、前記第２のトランジスタと前記半導体素子との接続点が前記第１のトランジスタのゲートに接続されることにより該接続点の電圧により前記第１のトランジスタの動作開始点を設定し、前記第２のトランジスタのゲートが前記第１のトランジスタと前記第１のコンデンサとの接続点に接続されることにより電源電圧が所定の電圧に達した後に前記第２のトランジスタをオフにするように構成されている。
【００１０】
前記電源がオフにされたときに、前記放電回路により前記第１のトランジスタに負の過電圧が印加されるのを防止する保護回路が前記回路にさらに設けられていることが好ましい。
【００１１】
前記制御回路が、前述の構成にされることにより、第１のトランジスタの動作を電源電圧が投入されてから少なくともトランジスタのスレッショルド電圧の２倍以上になるまで遅らせることができるため、電源電圧の立上りが遅くても確実にリセット信号が得られるので好ましい。さらに、第２のトランジスタのゲートを第１のトランジスタと第１のコンデンサとの接続点に接続しておくことにより、電源電圧が定常状態に達したときに第２のトランジスタのゲート・ソース間がスレッショルド電圧となって、第２のトランジスタをオフさせることができるため、定常時の消費電流をなくすることができる。
【００１２】
ここに所定の電圧を発生する半導体素子とは、半導体素子により定まる一定の電圧を発生する素子で、ダイオード、ダイオード接続されたバイポーラトランジスタ、またはゲートとドレインが短絡されたＭＯＳＦＥＴなどの素子を意味する。
【００１４】
具体的には、前記保護回路が、前記第１のトランジスタのゲートとアースとの間にダイオード接続を有する半導体素子が逆方向に接続され、またはゲートとソースとが接続されたＭＯＳＦＥＴが接続された回路からなることにより、第１のトランジスタのゲートに負の大きな電圧が印加された場合にもダイオード接続を有する半導体素子またはゲートとソースとが短絡されたＭＯＳＦＥＴを介して逃すことができるため、過電圧に対しても第１のトランジスタを保護することができて好ましい。
【００１５】
【発明の実施の形態】
つぎに、図面を参照しながら本発明のリセット信号発生回路について説明をする。
【００１６】
本発明によるリセット信号発生回路は、図１にその一実施形態の回路図が示されるように、第１のトランジスタＱ１および第１のコンデンサＣ１が直列に接続されたＣＲ時定数回路１と、第１のトランジスタＱ１の動作開始点を設定する制御回路２と、電源がオフのときに第１のコンデンサＣ１に蓄積された電荷をディスチャージする放電回路３とからなっている。
【００１７】
ＣＲ時定数回路１は、たとえばＰＭＯＳＦＥＴからなる第１のトランジスタＱ１と第１のコンデンサＣ１とが電源電圧Ｖcc端子とアースＧＮＤとの間に直列に接続されることにより構成され、能動素子である第１のトランジスタＱ１のオン抵抗（オン状態での直列抵抗）を利用している。そして、その接続点にリセット信号とする出力を取り出す出力端子ＲOUT が接続されている。
【００１８】
制御回路２は、第１のトランジスタＱ１の動作開始点を設定するもので、たとえば第１のトランジスタＱ１と同様のＰＭＯＳＦＥＴからなる第２および第３のトランジスタＱ２、Ｑ３が、電源電圧Ｖcc端子とアースＧＮＤとの間に直列に接続されている。そして、第２のトランジスタＱ２と第３のトランジスタＱ３との接続点が前述のＣＲ時定数回路１の第１のトランジスタＱ１のゲートに接続され、第３のトランジスタＱ３がオンになるスレッショルド電圧が第１のトランジスタＱ１のゲートに印加され、電源電圧Ｖccがこの第３のトランジスタＱ３のスレッショルド電圧と第１のトランジスタＱ１のスレッショルド電圧との和より高くなった時点で第１のトランジスタＱ１がオンになる。第２のトランジスタＱ２のゲートは第１のトランジスタＱ１と第１のコンデンサＣ１との接続点、すなわち、出力端子ＲOUT の接続点に接続されている。
【００１９】
また、第３のトランジスタＱ３はゲートとドレインとが短絡された接続となっている。なお、第３のトランジスタＱ３はＭＯＳＦＥＴである必要はなく、通常のダイオードを順方向に接続したものや、バイポーラトランジスタをダイオード接続したものなど、所定の電圧を発生する素子であればよい。しかし、他の部分の回路構成にＭＯＳＦＥＴが用いられるため、ＭＯＳＦＥＴを用いれば同じプロセスで同時に形成することができて好ましい。この半導体素子Ｑ３は、その順方向の立上り電圧、すなわちスレッショルド電圧を第１のトランジスタＱ１のゲートに印加することにより、第１のトランジスタＱ１の動作開始点を設定しているもので、この半導体素子の数を増やすことにより第１のトランジスタＱ１をオンさせる電圧を高く設定することができ、リセット信号を出力する電圧区間を広くすることができる。
【００２０】
放電回路３は、電源電圧がオフにされた際に、ＣＲ時定数回路１の第１のコンデンサＣ１にチャージされた電荷をディスチャージするもので、電源電圧Ｖcc端子と第１のトランジスタＱ１のゲートとの間に接続される第２のコンデンサＣ２からなっている。すなわち、第２のコンデンサＣ２の電荷保存法則を利用したもので、電源電圧Ｖccが０になると第２のコンデンサＣ２の電荷を保存しようとしてＡ点（図１参照）の電位を負側に振る。そのため第１のトランジスタＱ１は逆方向にオンとなり、第１のコンデンサＣ１にチャージされた電荷が第１のトランジスタＱ１を介して流れ、ディスチャージされる。
【００２１】
第１のコンデンサＣ１の電荷をディスチャージする際に、第１のトランジスタＱ１のゲートに印加される負の電圧が大きくなり過ぎると第１のトランジスタＱ１を破壊する恐れがある。この第１のトランジスタＱ１のゲートに負の電圧が大きくかかり過ぎないようにして第１のトランジスタＱ１を保護するため、第１のトランジスタＱ１のゲートとアースとの間にダイオードＤ１が逆方向に接続されて第１のトランジスタＱ１の保護回路４を構成している。すなわち、Ａ点側の電位がダイオードＤ１のスレッショルド電圧より低くなるとダイオードＤ１を介してディスチャージされ、Ａ点の電位をダイオードＤ１のスレッショルド電圧の負の値に維持する。すなわち、定常状態の電源電圧をＶcc、第３のトランジスタＱ３のスレッショルド電圧をＶthとすると、第２のコンデンサＣ２にはＶcc−Ｖthの電圧がチャージされており、Ｖccが０になるとその瞬間にＡ点はＶth−Ｖccの電圧になろうとして大きな負の電圧になろうとするが、保護回路４のダイオードＤ１により−Ｖthd （ダイオードＤ１のスレッショルド電圧）程度に維持される。
【００２２】
この保護回路４はダイオードＤ１以外にもダイオード接続されたバイポーラ素子、ゲートとソースとが接続されたＭＯＳＦＥＴなどの半導体素子を使用することができる。また１個ではなく、複数個を直列接続することにより、トランジスタＱ１のゲートに印加され得る電圧を調整することができる。
【００２３】
さらに、前述の例では第１および第２のトランジスタとして、ＰＭＯＳＦＥＴを用いたが、ＮＭＯＳＦＥＴを用いることもできる。
【００２４】
つぎに、この回路での動作について、電源電圧Ｖccの立上りと出力端子ＲOUT との関係を示した図２を参照しながら説明をする。
【００２５】
まず、最初の電源がオフのとき、出力端子ＲOUT はローレベル「Ｌ」の状態であり、電源が投入されて電源電圧Ｖccが第２のトランジスタＱ２のスレッショルド電圧Ｖth（どのトランジスタのスレッショルド電圧も殆ど同じで、以下、どのトランジスタのスレッショルド電圧もすべてＶthで表す）まで上昇すると、第２のトランジスタＱ２がオンになり、図１のＡ点の電位をＶcc−Ｖthにする。この値が第３のトランジスタＱ３のスレッショルド電圧Ｖthになる迄電源電圧Ｖccが上昇すると、第３のトランジスタＱ３がオンになる。その結果、さらに電源電圧Ｖccが上昇しても第３のトランジスタＱ３によりＡ点の電位をＶthに維持しようとする。さらに、電源電圧Ｖccが上昇して、Ａ点の電位より第１のトランジスタＱ１のスレッショルド電圧Ｖthだけ高くなると、すなわち電源電圧Ｖccがスレッショルド電圧Ｖthの２倍以上になると、第１のトランジスタＱ１がオンになり、第１のコンデンサＣ１をチャージし始める。
【００２６】
この回路を１チップ内に有するＩＣにおいて、ＰＭＯＳＦＥＴのスレッショルド電圧Ｖthは一様に作られるため、第１のコンデンサのチャージ開始電圧ではＩＣは動作可能になっており、このとき出力端子ＲOUT はローレベル「Ｌ」になっているため、この出力信号をリセット信号として用いることができる。さらに、電源電圧Ｖccが上昇すると、第１のトランジスタＱ１のオン抵抗Ｒと第１のコンデンサＣ１の容量Ｃとで定まる時定数τ（＝１／（Ｒ・Ｃ））の時間後に出力端子ＲOUT はハイレベル「Ｈ」になり、第２のトランジスタＱ２はゲート・ソース間の電圧がスレッショルド電圧Ｖthギリギリでオフとなる。このとき、Ａ点の電位はＶthで安定し、リセット状態は解除される。また、この過程で、第２のコンデンサＣ２はＶcc−Ｖthにチャージされている。
【００２７】
このリセットが解除された定常状態においては、第１のトランジスタＱ１はオンになっているが、第１のコンデンサＣ１により電流は殆ど流れない。一方、第２および第３のトランジスタＱ２、Ｑ３はオフ状態にあり、この制御回路２にも電流は流れない。したがって、無駄な消費電流が発生せず、低電力消費のリセット信号発生回路となる。
【００２８】
つぎに電源がオフにされたときは、Ａ点の電位は第２のコンデンサＣ２により、Ｖth−Ｖccまで降下しようとする（この際も、第２および第３のトランジスタＱ２、Ｑ３はオフ状態になっている）。しかし、保護回路４によりダイオードＤ１が接続されているため、Ａ点の電位がダイオードＤ１のスレッショルド電圧Ｖthd の負の値よりさらに低くなるとダイオードＤ１がオンし、Ａ点の電位は−Ｖthd でクランプされる。すなわち、ダイオードＤ１は第１のトランジスタＱ１に過電圧が印加されるのを防止している。その結果、第１のトランジスタＱ１のゲートは−Ｖthとなり、第１のトランジスタＱ１は逆方向にオンとなり、第１のコンデンサＣ１にチャージされた電荷は第１のトランジスタＱ１を介してディスチャージされ、出力端子ＲOUT はアース電位近くまで下がる。これにより、オフにして直ちに再起動するときも、出力端子ＲOUT はローレベルを出力し、確実にリセット動作を行う。
【００２９】
図３（ａ）はその再起動時の出力端子ＲOUT の出力信号を示す図である。再起動時においては、Ａ点の電位は−Ｖthd となっており、トランジスタＱ２がオンになるまでトランジスタＱ１はオンになっている。そのため、図３（ａ）に示されるように、電源電圧Ｖccがスレッショルド電圧Ｖthになるまでは電源電圧Ｖccの上昇に沿って上昇する。電源電圧ＶccがＶthになるとトランジスタＱ２がオンになり、Ａ点がＶthになるため、トランジスタＱ１はオフになり、出力端子ＲOUT はＶthの電圧が維持される。その後、電源電圧Ｖccが２Ｖth以上になってトランジスタＱ１がオンになると、出力端子ＲOUT の出力信号も増大し、図３（ａ）に示されるカーブを描く。しかし、出力端子ＲOUT 側にバッファをつけて整形すると、図３（ｂ）に示されるような出力信号が得られ、リセット動作を行う。
【００３０】
【発明の効果】
本発明によれば、リセット信号発生の幅はＣＲ時定数回路で決定され、この時定数回路を動作可能にするための制御回路は、所定の電圧を発生する半導体素子のスレッショルド電圧の値で決定される。そのため、電源の立上り特性に影響されることなく、急峻な立上りや緩い立上りでも充分にリセット信号を発生させることができる。
【００３１】
さらに、電源電圧の安定時には、制御回路がオフとなり、他は時定数回路のため消費電流が発生しない。その結果、携帯機器などの低消費電力が要求される機器に対しても利用することができる。
【００３２】
さらに、放電回路が設けられているため、電源をオフにしたとき、ＣＲ時定数回路の第１のコンデンサにチャージした電荷を直ちにディスチャージすることができ、再起動時の際にも確実にリセット信号を発生させることができる。
【図面の簡単な説明】
【図１】本発明のリセット信号発生回路の一実施形態の回路図である。
【図２】図１のリセット信号発生回路で、電源電圧の立上り時のリセット信号の発生との関係を説明する図である。
【図３】図１のリセット信号発生回路で、再起動時のリセット信号の発生を説明する図である。
【図４】従来のリセット信号発生回路の例を示す図である。
【符号の説明】
１ ＣＲ時定数回路
２ 制御回路
３ 放電回路
４ 保護回路
【発明の属する技術分野】
本発明は電源投入時にリセット信号を発生するリセット信号発生回路に関する。さらに詳しくは、システムの動作時にリセット回路での消費電流を低減させ得るリセット信号発生回路で、かつ、電源電圧の立上り特性に拘らず、しかも再起動時において必ずリセット信号を発生し得るリセット信号発生回路に関する。
【０００２】
【従来の技術】
従来の電源の投入時にシステムをリセットするリセット信号発生回路としては図４（ａ）〜（ｂ）に示されるような回路が用いられている。
【０００３】
図４（ａ）に示される回路は、トランジスタＱ５のオン抵抗Ｒと、コンデンサＣ５の容量Ｃで定まる時間だけ電源電圧Ｖccより低いローレベルの信号を出力端子ＲOUT に出力する、ＣＲ時定数回路を用いたリセット信号発生回路である。すなわち、たとえばＰＭＯＳＦＥＴからなるトランジスタＱ５とコンデンサＣ５とが電源電圧Ｖcc端子とアースＧＮＤとの間に直列に接続され、トランジスタＱ５がオンになった後コンデンサＣ５に充電する時間の間、印加される電源電圧Ｖccより低いローレベルの信号がその接続点に接続された出力端子ＲOUT から取り出される。なお、トランジスタＱ５のゲートはアースＧＮＤに接続されている。
【０００４】
この回路では、抵抗成分として、受動素子である抵抗ではなく、能動素子のトランジスタＱ５のオン抵抗を使用していることにより、電源電圧が印加されてもトランジスタＱ５のゲート・ソース間の電圧がそのトランジスタのスレッショルド電圧（トランジスタをオンにするゲート・ソース間の最低限の電圧を意味する。以下同じ）になるまではトランジスタＱ５はオンにならない。その結果、たとえ電源電圧Ｖccの立上りの傾斜がＣＲ時定数によるチャージの傾斜より小さくても、電源電圧Ｖccが前述のトランジスタのスレッショルド電圧に至るまではコンデンサＣ５への電荷のチャージは行われず、電源電圧Ｖccより低い電圧の時間を確実に確保することができる。
【０００５】
図４（ｂ）に示される回路は、電源電圧Ｖcc端子とアースＧＮＤ間に直列に接続された分圧抵抗Ｒ５、Ｒ６の接続点から取り出される分圧ＶR6と一定電圧ＶC とをコンパレータＣＯＭにより比較し、分圧ＶR6が一定電圧ＶC よりも高くなるような電源電圧Ｖccのレベルになるまで、出力端子ＲOUT にリセット信号とし得るローレベルの信号をコンパレータＣＯＭから出力するものである。
【０００６】
【発明が解決しようとする課題】
図４（ａ）に示される回路では、トランジスタＱ５のゲートはアースＧＮＤに接続されて固定されているため、電源電圧Ｖccがオフにされて０になっても、トランジスタＱ５のスレッショルド電圧Ｖth分だけの電位が残る。そのため、コンデンサＣ５が完全には放電されず、出力端子ＲOUT の電位を０に下げることができない。その結果、電源を一端オフにして再起動するとき、出力端子ＲOUT にリセット信号を得られない場合がある。
【０００７】
また、図４（ｂ）に示される回路では、電源電圧Ｖccが急峻に立上ると、出力端子ＲOUT にリセット信号を発生させる時間が短く、リセット動作が不充分になる場合がある。さらにこの回路では、電源電圧Ｖcc端子とアースＧＮＤ間に接続されている抵抗Ｒ５、Ｒ６を介して定常的に電流が流れるため、消費電流が多くなり、携帯機器用のＩＣには使いずらいという問題がある。
【０００８】
本発明はこのような問題を解決するためになされたもので、電源の再起動時の際にもリセット信号が確実に得られると共に、電源電圧の立上り特性が急峻の場合でも確実にリセット信号が得られ、かつ、リセット信号発生回路に定常的な消費電流が発生しないリセット信号発生回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明によるリセット信号発生回路は、電源電圧端子とアースとの間にＭＯＳＦＥＴからなる第１のトランジスタおよび第１のコンデンサが直列接続されたＣＲ時定数回路と、前記第１のトランジスタの動作開始点を設定する制御回路と、前記第１のトランジスタのゲートと前記電源電圧端子との間に放電用の第２のコンデンサが接続されることにより、電源がオフにされたときに前記第１のコンデンサに蓄積された電荷を前記第１のトランジスタを介してディスチャージさせるための放電回路とからなり、前記制御回路が、前記電源電圧端子とアースとの間に直列に接続されたＭＯＳＦＥＴからなる第２のトランジスタおよび所定の電圧を発生する少なくとも１個の半導体素子からなり、前記第２のトランジスタと前記半導体素子との接続点が前記第１のトランジスタのゲートに接続されることにより該接続点の電圧により前記第１のトランジスタの動作開始点を設定し、前記第２のトランジスタのゲートが前記第１のトランジスタと前記第１のコンデンサとの接続点に接続されることにより電源電圧が所定の電圧に達した後に前記第２のトランジスタをオフにするように構成されている。
【００１０】
前記電源がオフにされたときに、前記放電回路により前記第１のトランジスタに負の過電圧が印加されるのを防止する保護回路が前記回路にさらに設けられていることが好ましい。
【００１１】
前記制御回路が、前述の構成にされることにより、第１のトランジスタの動作を電源電圧が投入されてから少なくともトランジスタのスレッショルド電圧の２倍以上になるまで遅らせることができるため、電源電圧の立上りが遅くても確実にリセット信号が得られるので好ましい。さらに、第２のトランジスタのゲートを第１のトランジスタと第１のコンデンサとの接続点に接続しておくことにより、電源電圧が定常状態に達したときに第２のトランジスタのゲート・ソース間がスレッショルド電圧となって、第２のトランジスタをオフさせることができるため、定常時の消費電流をなくすることができる。
【００１２】
ここに所定の電圧を発生する半導体素子とは、半導体素子により定まる一定の電圧を発生する素子で、ダイオード、ダイオード接続されたバイポーラトランジスタ、またはゲートとドレインが短絡されたＭＯＳＦＥＴなどの素子を意味する。
【００１４】
具体的には、前記保護回路が、前記第１のトランジスタのゲートとアースとの間にダイオード接続を有する半導体素子が逆方向に接続され、またはゲートとソースとが接続されたＭＯＳＦＥＴが接続された回路からなることにより、第１のトランジスタのゲートに負の大きな電圧が印加された場合にもダイオード接続を有する半導体素子またはゲートとソースとが短絡されたＭＯＳＦＥＴを介して逃すことができるため、過電圧に対しても第１のトランジスタを保護することができて好ましい。
【００１５】
【発明の実施の形態】
つぎに、図面を参照しながら本発明のリセット信号発生回路について説明をする。
【００１６】
本発明によるリセット信号発生回路は、図１にその一実施形態の回路図が示されるように、第１のトランジスタＱ１および第１のコンデンサＣ１が直列に接続されたＣＲ時定数回路１と、第１のトランジスタＱ１の動作開始点を設定する制御回路２と、電源がオフのときに第１のコンデンサＣ１に蓄積された電荷をディスチャージする放電回路３とからなっている。
【００１７】
ＣＲ時定数回路１は、たとえばＰＭＯＳＦＥＴからなる第１のトランジスタＱ１と第１のコンデンサＣ１とが電源電圧Ｖcc端子とアースＧＮＤとの間に直列に接続されることにより構成され、能動素子である第１のトランジスタＱ１のオン抵抗（オン状態での直列抵抗）を利用している。そして、その接続点にリセット信号とする出力を取り出す出力端子ＲOUT が接続されている。
【００１８】
制御回路２は、第１のトランジスタＱ１の動作開始点を設定するもので、たとえば第１のトランジスタＱ１と同様のＰＭＯＳＦＥＴからなる第２および第３のトランジスタＱ２、Ｑ３が、電源電圧Ｖcc端子とアースＧＮＤとの間に直列に接続されている。そして、第２のトランジスタＱ２と第３のトランジスタＱ３との接続点が前述のＣＲ時定数回路１の第１のトランジスタＱ１のゲートに接続され、第３のトランジスタＱ３がオンになるスレッショルド電圧が第１のトランジスタＱ１のゲートに印加され、電源電圧Ｖccがこの第３のトランジスタＱ３のスレッショルド電圧と第１のトランジスタＱ１のスレッショルド電圧との和より高くなった時点で第１のトランジスタＱ１がオンになる。第２のトランジスタＱ２のゲートは第１のトランジスタＱ１と第１のコンデンサＣ１との接続点、すなわち、出力端子ＲOUT の接続点に接続されている。
【００１９】
また、第３のトランジスタＱ３はゲートとドレインとが短絡された接続となっている。なお、第３のトランジスタＱ３はＭＯＳＦＥＴである必要はなく、通常のダイオードを順方向に接続したものや、バイポーラトランジスタをダイオード接続したものなど、所定の電圧を発生する素子であればよい。しかし、他の部分の回路構成にＭＯＳＦＥＴが用いられるため、ＭＯＳＦＥＴを用いれば同じプロセスで同時に形成することができて好ましい。この半導体素子Ｑ３は、その順方向の立上り電圧、すなわちスレッショルド電圧を第１のトランジスタＱ１のゲートに印加することにより、第１のトランジスタＱ１の動作開始点を設定しているもので、この半導体素子の数を増やすことにより第１のトランジスタＱ１をオンさせる電圧を高く設定することができ、リセット信号を出力する電圧区間を広くすることができる。
【００２０】
放電回路３は、電源電圧がオフにされた際に、ＣＲ時定数回路１の第１のコンデンサＣ１にチャージされた電荷をディスチャージするもので、電源電圧Ｖcc端子と第１のトランジスタＱ１のゲートとの間に接続される第２のコンデンサＣ２からなっている。すなわち、第２のコンデンサＣ２の電荷保存法則を利用したもので、電源電圧Ｖccが０になると第２のコンデンサＣ２の電荷を保存しようとしてＡ点（図１参照）の電位を負側に振る。そのため第１のトランジスタＱ１は逆方向にオンとなり、第１のコンデンサＣ１にチャージされた電荷が第１のトランジスタＱ１を介して流れ、ディスチャージされる。
【００２１】
第１のコンデンサＣ１の電荷をディスチャージする際に、第１のトランジスタＱ１のゲートに印加される負の電圧が大きくなり過ぎると第１のトランジスタＱ１を破壊する恐れがある。この第１のトランジスタＱ１のゲートに負の電圧が大きくかかり過ぎないようにして第１のトランジスタＱ１を保護するため、第１のトランジスタＱ１のゲートとアースとの間にダイオードＤ１が逆方向に接続されて第１のトランジスタＱ１の保護回路４を構成している。すなわち、Ａ点側の電位がダイオードＤ１のスレッショルド電圧より低くなるとダイオードＤ１を介してディスチャージされ、Ａ点の電位をダイオードＤ１のスレッショルド電圧の負の値に維持する。すなわち、定常状態の電源電圧をＶcc、第３のトランジスタＱ３のスレッショルド電圧をＶthとすると、第２のコンデンサＣ２にはＶcc−Ｖthの電圧がチャージされており、Ｖccが０になるとその瞬間にＡ点はＶth−Ｖccの電圧になろうとして大きな負の電圧になろうとするが、保護回路４のダイオードＤ１により−Ｖthd （ダイオードＤ１のスレッショルド電圧）程度に維持される。
【００２２】
この保護回路４はダイオードＤ１以外にもダイオード接続されたバイポーラ素子、ゲートとソースとが接続されたＭＯＳＦＥＴなどの半導体素子を使用することができる。また１個ではなく、複数個を直列接続することにより、トランジスタＱ１のゲートに印加され得る電圧を調整することができる。
【００２３】
さらに、前述の例では第１および第２のトランジスタとして、ＰＭＯＳＦＥＴを用いたが、ＮＭＯＳＦＥＴを用いることもできる。
【００２４】
つぎに、この回路での動作について、電源電圧Ｖccの立上りと出力端子ＲOUT との関係を示した図２を参照しながら説明をする。
【００２５】
まず、最初の電源がオフのとき、出力端子ＲOUT はローレベル「Ｌ」の状態であり、電源が投入されて電源電圧Ｖccが第２のトランジスタＱ２のスレッショルド電圧Ｖth（どのトランジスタのスレッショルド電圧も殆ど同じで、以下、どのトランジスタのスレッショルド電圧もすべてＶthで表す）まで上昇すると、第２のトランジスタＱ２がオンになり、図１のＡ点の電位をＶcc−Ｖthにする。この値が第３のトランジスタＱ３のスレッショルド電圧Ｖthになる迄電源電圧Ｖccが上昇すると、第３のトランジスタＱ３がオンになる。その結果、さらに電源電圧Ｖccが上昇しても第３のトランジスタＱ３によりＡ点の電位をＶthに維持しようとする。さらに、電源電圧Ｖccが上昇して、Ａ点の電位より第１のトランジスタＱ１のスレッショルド電圧Ｖthだけ高くなると、すなわち電源電圧Ｖccがスレッショルド電圧Ｖthの２倍以上になると、第１のトランジスタＱ１がオンになり、第１のコンデンサＣ１をチャージし始める。
【００２６】
この回路を１チップ内に有するＩＣにおいて、ＰＭＯＳＦＥＴのスレッショルド電圧Ｖthは一様に作られるため、第１のコンデンサのチャージ開始電圧ではＩＣは動作可能になっており、このとき出力端子ＲOUT はローレベル「Ｌ」になっているため、この出力信号をリセット信号として用いることができる。さらに、電源電圧Ｖccが上昇すると、第１のトランジスタＱ１のオン抵抗Ｒと第１のコンデンサＣ１の容量Ｃとで定まる時定数τ（＝１／（Ｒ・Ｃ））の時間後に出力端子ＲOUT はハイレベル「Ｈ」になり、第２のトランジスタＱ２はゲート・ソース間の電圧がスレッショルド電圧Ｖthギリギリでオフとなる。このとき、Ａ点の電位はＶthで安定し、リセット状態は解除される。また、この過程で、第２のコンデンサＣ２はＶcc−Ｖthにチャージされている。
【００２７】
このリセットが解除された定常状態においては、第１のトランジスタＱ１はオンになっているが、第１のコンデンサＣ１により電流は殆ど流れない。一方、第２および第３のトランジスタＱ２、Ｑ３はオフ状態にあり、この制御回路２にも電流は流れない。したがって、無駄な消費電流が発生せず、低電力消費のリセット信号発生回路となる。
【００２８】
つぎに電源がオフにされたときは、Ａ点の電位は第２のコンデンサＣ２により、Ｖth−Ｖccまで降下しようとする（この際も、第２および第３のトランジスタＱ２、Ｑ３はオフ状態になっている）。しかし、保護回路４によりダイオードＤ１が接続されているため、Ａ点の電位がダイオードＤ１のスレッショルド電圧Ｖthd の負の値よりさらに低くなるとダイオードＤ１がオンし、Ａ点の電位は−Ｖthd でクランプされる。すなわち、ダイオードＤ１は第１のトランジスタＱ１に過電圧が印加されるのを防止している。その結果、第１のトランジスタＱ１のゲートは−Ｖthとなり、第１のトランジスタＱ１は逆方向にオンとなり、第１のコンデンサＣ１にチャージされた電荷は第１のトランジスタＱ１を介してディスチャージされ、出力端子ＲOUT はアース電位近くまで下がる。これにより、オフにして直ちに再起動するときも、出力端子ＲOUT はローレベルを出力し、確実にリセット動作を行う。
【００２９】
図３（ａ）はその再起動時の出力端子ＲOUT の出力信号を示す図である。再起動時においては、Ａ点の電位は−Ｖthd となっており、トランジスタＱ２がオンになるまでトランジスタＱ１はオンになっている。そのため、図３（ａ）に示されるように、電源電圧Ｖccがスレッショルド電圧Ｖthになるまでは電源電圧Ｖccの上昇に沿って上昇する。電源電圧ＶccがＶthになるとトランジスタＱ２がオンになり、Ａ点がＶthになるため、トランジスタＱ１はオフになり、出力端子ＲOUT はＶthの電圧が維持される。その後、電源電圧Ｖccが２Ｖth以上になってトランジスタＱ１がオンになると、出力端子ＲOUT の出力信号も増大し、図３（ａ）に示されるカーブを描く。しかし、出力端子ＲOUT 側にバッファをつけて整形すると、図３（ｂ）に示されるような出力信号が得られ、リセット動作を行う。
【００３０】
【発明の効果】
本発明によれば、リセット信号発生の幅はＣＲ時定数回路で決定され、この時定数回路を動作可能にするための制御回路は、所定の電圧を発生する半導体素子のスレッショルド電圧の値で決定される。そのため、電源の立上り特性に影響されることなく、急峻な立上りや緩い立上りでも充分にリセット信号を発生させることができる。
【００３１】
さらに、電源電圧の安定時には、制御回路がオフとなり、他は時定数回路のため消費電流が発生しない。その結果、携帯機器などの低消費電力が要求される機器に対しても利用することができる。
【００３２】
さらに、放電回路が設けられているため、電源をオフにしたとき、ＣＲ時定数回路の第１のコンデンサにチャージした電荷を直ちにディスチャージすることができ、再起動時の際にも確実にリセット信号を発生させることができる。
【図面の簡単な説明】
【図１】本発明のリセット信号発生回路の一実施形態の回路図である。
【図２】図１のリセット信号発生回路で、電源電圧の立上り時のリセット信号の発生との関係を説明する図である。
【図３】図１のリセット信号発生回路で、再起動時のリセット信号の発生を説明する図である。
【図４】従来のリセット信号発生回路の例を示す図である。
【符号の説明】
１ ＣＲ時定数回路
２ 制御回路
３ 放電回路
４ 保護回路
Claims (3)
- 電源電圧端子とアースとの間にＭＯＳＦＥＴからなる第１のトランジスタおよび第１のコンデンサが直列接続されたＣＲ時定数回路と、前記第１のトランジスタの動作開始点を設定する制御回路と、前記第１のトランジスタのゲートと前記電源電圧端子との間に放電用の第２のコンデンサが接続されることにより、電源がオフにされたときに前記第１のコンデンサに蓄積された電荷を前記第１のトランジスタを介してディスチャージさせるための放電回路とからなり、前記制御回路が、前記電源電圧端子とアースとの間に直列に接続されたＭＯＳＦＥＴからなる第２のトランジスタおよび所定の電圧を発生する少なくとも１個の半導体素子からなり、前記第２のトランジスタと前記半導体素子との接続点が前記第１のトランジスタのゲートに接続されることにより該接続点の電圧により前記第１のトランジスタの動作開始点を設定し、前記第２のトランジスタのゲートが前記第１のトランジスタと前記第１のコンデンサとの接続点に接続されることにより電源電圧が所定の電圧に達した後に前記第２のトランジスタをオフにするように構成されてなるリセット信号発生回路。
- 前記電源がオフにされたときに前記放電回路により前記第１のトランジスタに負の過電圧が印加されるのを防止する保護回路が設けられてなる請求項１記載のリセット信号発生回路。
- 前記保護回路が、前記第１のトランジスタのゲートとアースとの間にダイオード接続を有する半導体素子が逆方向に接続され、またはゲートとソースとが接続されたＭＯＳＦＥＴが接続された回路からなる請求項２記載のリセット信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15199197A JP3723322B2 (ja) | 1996-06-11 | 1997-06-10 | リセット信号発生回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14900196 | 1996-06-11 | ||
| JP8-149001 | 1996-06-11 | ||
| JP15199197A JP3723322B2 (ja) | 1996-06-11 | 1997-06-10 | リセット信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1065505A JPH1065505A (ja) | 1998-03-06 |
| JP3723322B2 true JP3723322B2 (ja) | 2005-12-07 |
Family
ID=26479025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15199197A Expired - Fee Related JP3723322B2 (ja) | 1996-06-11 | 1997-06-10 | リセット信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3723322B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020113813A (ja) | 2019-01-08 | 2020-07-27 | 富士電機株式会社 | リセット回路 |
-
1997
- 1997-06-10 JP JP15199197A patent/JP3723322B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1065505A (ja) | 1998-03-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040929 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050111 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050311 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050915 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110922 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R250 | Receipt of annual fees |
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|
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