JPH10512968A

JPH10512968A - メモリバンド幅の効率化

Info

Publication number: JPH10512968A
Application number: JP8519850A
Authority: JP
Inventors: ブリル、ブラッド; イグリット、アレキサンダー; カンカレ、サガー、ワマン
Original assignee: サーラスロジックインコーポレイテッド
Priority date: 1994-12-19
Filing date: 1995-12-19
Publication date: 1998-12-08
Also published as: EP0799467A1; WO1996019793A1; US5611041A; KR980700629A

Abstract

(57)【要約】ビデオコントローラは、メモリアクセス期間におけるページミスの影響を低減する。ビデオポートＦＩＦＯは、データをビデオポートからディスプレイメモリにバッファリングするために設置されている。ＣＲＴ用ＦＩＦＯは、データをディスプレイメモリからディスプレイにバッファリングするために設置されている。ビデオポートＦＩＦＯサイクル期間に、ページミスに遭遇した場合、ビデオポートＦＩＦＯサイクルは終了し、処理はＣＲＴ用ＦＩＦＯサイクルに進む。ＣＲＴ用ＦＩＦＯサイクル期間に、ページミスに遭遇した場合、ページミスによって必要とされる付加的なメモリサイクルを補完するために、次のビデオポートＦＩＦＯサイクルが数メモリサイクル分、短くされる。ビデオポートＦＩＦＯ内に蓄積された付加的なデータは、帰線期間にディスプレイメモリに転送される。この場合、メモリバンド幅の利用における最悪のケースとしての非整列なページミスを取り除くことによって、メモリバンド幅は最大限に活用される。

Description

【発明の詳細な説明】発明の名称メモリバンド幅の効率化技術分野この発明は、メモリデータバンド幅の効率化のための装置と方法に関し、特に、モーションビデオ要素と協働するビデオ表示を生成するためのビデオコントローラで使用される装置及び方法に関する。背景技術データは、メモリに対してあるいはメモリから種々の方法によって転送される。メモリ（例えばＤＲＡＭ）には、該メモリを動作させるために予め設定された周波数のメモリクロックが供給される。ランダムアクセスメモリサイクルは、メモリにおけるランダムに選択された位置からデータを保存又は復元する。即ち、用語「ランダム」は、メモリ内のいかなるメモリアドレスも非連続的に選択されることを意味する。代表的には、ランダムアクセスメモリサイクルを実行するためには、６から９のメモリクロックサイクルを必要とし、アクセス対象であるメモリ位置のアドレスがラッチされ、次いで、そのメモリ位置に対してあるいはそのメモリ位置からデータが転送される。ランダムアクセスメモリサイクルのためのメモリクロックサイクルの数は、メモリタイプに依存する。メモリは、また、他のモード、例えば、ページモードでアクセスが行われる。ページモードにおいては、シーケンシャルメモリアドレスのいくつかが順次にアクセスされる。メモリ内の最初の位置からデータをアクセスするために、最初のランダムアクセスメモリサイクルが実行される。そして、次のサイクルは、最初のランダムアクセスメモリサイクルのアドレスをインクリメントすることによって単純に実行される。最初のランダムアクセスメモリサイクルは、実行のために６又はそれ以上のメモリサイクルクロックを必要とする。しかし、次のページモードサイクルでは、より少ないメモリクロックサイクル、例えば、２でよい。従って、ページモードサイクルの使用は、メモリからあるいはメモリに対してデータを転送するのに要する時間を顕著に低減させ、一方、メモリからのあるいはメモリに対する転送データの容量と時間を増加させる。メモリからあるいはメモリに対するデータのレートは、データバンド幅として参照する。データバンド幅が大きくなればなるほど、メモリとそれに付随する入出力系のデータ流れレート容量も多くなる。ページモードを使用してメモリからあるいはメモリに対してデータを転送する際に、１つの問題が発生する。その名前が暗示するように、ページモードは、１つのページに書かれた、あるいはメモリの連続するアドレスに書かれたデータをアクセスする。ページの終わり（即ち、アドレスレンジの終わり）に達すると、ランダムアクセスメモリサイクルは、メモリにおける次のページの最初のアドレスをアクセスすることが要求される。このような動作は、ページミスあるいはページブレークとして参照される。ページモードメモリサイクルの処理中において、ランダムアクセスメモリサイクルが発生すると、データの流れを阻止し、及び／又はメモリとそれに付随する入出力系のデータバンド幅を低減する。入出力系でのページミスの影響を低減するための１つの技術として、メモリの入力と出力に非常に大きなＦＩＦＯを設置することがある。より大きいＦＩＦＯは、所定のデータ量を転送するために必要なメモリクロックサイクルの数を低減し、従って、ページミスが発生する際に必要とされる付加的なメモリクロックサイクルを部分的に補う。データの流れ上でのページミスの影響を低減するために、このような技術は有用であるが、一方、このような大きいＦＩＦＯ群は、コストがかかり、構成も複雑になり、半導体回路において大きな占有面積を必要とする。通常、ＤＲＡＭに接続された多数のＦＩＦＯ群を有するシステムにおいて、所定のＦＩＦＯを満たす最初のサイクルは、ランダムサイクルである。同じＦＩＦＯに対する及び該ＦＩＦＯからの次のサイクルは、ページミスが発生していなければ、ページの更新処理である。大きなＦＩＦＯは、最初のランダムサイクルをより良く行わせるが、非整列のページミスの影響はいつも同じである。過剰な数のメモリクロックサイクルが、同じデータ量の転送のために要求される。例えば、悪いケースとしては、ランダムメモリサイクルは、例えば、Ｒ＝９の場合、合計Ｒのメモリクロックサイクルが実行される。ページモードサイクルは、例えば、Ｐ＝２の場合、Ｐメモリクロックサイクルが実行される。従って、ページミスが発生するとき必要とされる付加的なメモリクロックサイクルの数は、Ｒ−Ｐ又は７サイクルとなる。異なる例として、４段のＦＩＦＯと８段のＦＩＦＯとが比較される。４段のＦＩＦＯに対する８ラインのメモリアクセスを実行するためには、合計２×（Ｒ＋３Ｐ）のメモリクロックサイクルが必要とされる。ここで、Ｐ＝２、Ｒ＝７（代表的な値）に対して、合計２６のメモリクロックサイクルが必要となる。８段のＦＩＦＯに対する同じ８ラインに整列されたメモリアクセスを実行するためには、合計Ｒ＋７Ｐ又は２１のメモリクロックサイクルが必要とされる。これにより、一般に、小さいＦＩＦＯにおけるよりも少ないメモリクロックサイクルを用いる大きなＦＩＦＯに対し、又は該大きなＦＩＦＯからデータは転送される。しかしながら、いずれのサイズのＦＩＦＯにおいても、ページミスによる影響は、同じ数の付加的なメモリクロックサイクルが必要となる。４段のＦＩＦＯに対する８ラインのメモリアクセスを行っている間に１つのページミスが発生すると、合計で（２Ｒ＋２Ｐ）＋（Ｒ＋３Ｐ）のメモリクロックサイクルが必要となる。ここで、Ｐ＝２及びＲ＝７（代表的な値）に対し、合計で３１メモリクロックサイクルが必要となる。８段のＦＩＦＯで１つのページミスを伴う同じ８ラインのメモリアクセスを実行するためには、合計で２Ｒ＋６Ｐサイクル、又は２６メモリクロックサイクルが必要とされる。このように、いずれの場合においても、それぞれ発生するページミスに対して、付加的な５（Ｒ−Ｐ、ここで、Ｒ＝７及びＰ＝２）メモリクロックサイクルが必要となる。ビデオディスプレイへの応用においては、データは、多数の画素（例えば６００、８００、１０２４）からなる画像の走査線毎に、メモリに画像情報として格納される。注意すべきことは、１ページが５１２アクセスを表す（１ページにつき５１２アドレス）場合、メモリアクセスが、１走査線について１つのページミスが連続的に惹起すると、アクセス毎の各ダブルワードは、１６ビットパーピクセル（ｂｐｐ）あるいはそれよりも少ない分解能で２画素を表すことになる。２４や３６ｂｐｐは、１走査線について１つ以上のページミスが発生した場合である。マルチメディアコンピュータ又はパーソナルコンピュータは、グラフィックデータ、テキストデータ、ビデオデータ及び信号を生成するために使われる。４つのタイプの信号のうち、ビデオデータは、メモリバンド幅及びメモリ容量を非常に大きくする必要から、コンピュータにおける処理が最も困難なものである。ビデオコントローラは、コンピュータ用ビデオディスプレイ上にテレビジョン画像を生成するための技術であることが知られている。このようなコントローラは、例えば、ＶＧＡコントローラのようなコントローラの（アナログ）出力部分に接続されたテレビジョンチューナ及び信号生成器を有する。このようなシステムは、コンピュータ用モニタがテレビジョン用ディスプレイとして使用される一方、本来のマルチメディアフォーマットにおいては、他のディスプレイ（グラフィック、テキスト等）とテレビジョン画像とを一体化することは困難である。高品位なライブアクションや全動画（以下、“ビデオ”という）を実現するためには、少なくとも１５又は１６ｂｐｐのカラー解像度（３２ｋ色又は６４ｋ色）が必要である。高品位なコンピュータグラフィックスは、通常、８ｂｐｐのオーダーであるが、一方、テキストモードは４ｂｐｐからなる。８ｂｐｐのグラフィックスを１６ｂｐｐ又は１５ｂｐｐのビデオ（例えば、ＣＤ−ＲＯＭの再生ビデオ）で結合することがコスト的に有利である。３２ビットの大規模ＤＲＡＭにおいて、１６ｂｐｐのグラフィックス及び１６ｂｐｐのビデオを動作させると、機能の低下を引き起こし、少なくとも２Ｍバイトのディスプレイメモリを付加するなど、コスト高となる。しかしながら、１６ｂｐｐのビデオを８ｂｐｐのグラフィックスと結合することは、１Ｍバイトのディスプレイメモリで実現される。従って、コンピュータディスプレイ上にグラフィックスやテキストイメージの範囲内で“ウィンドウ”内にビデオディスプレイを生成することが、従来から必要とされている。前記のようなビデオウィンドウを生成するための１つの技術は、ビデオコントローラ内に入力ポートを設け、入力ビデオ画像を受け取ってデジタイズし（又はデジタイズされたビデオ画像を使用し）、他のグラフィック情報やテキスト情報と共に処理するために、その画像をディスプレイメモリ内に格納することである。ディスプレイメモリが、予め設定された量のビデオデータを格納するために設けられ、これによって入力データ源と出力用ディスプレイのデータレートの差を補償する。例えば、１フレームのビデオデータは、ディスプレイメモリ内に格納され、これに次いで、フレームバッファとして参照される。しかしながら、リアルなライブアクションや全動画ビデオを提供するためには、このような技術は、通常のビデオコントローラのメモリバンド幅の限度を超過することになる。通常のコントローラのメモリバンド幅をできるだけ能率的に利用することを企図して、高速のメモリ、ライン又はフレームバッファ及びこれと同等のものを設置することも可能である。しかしながら、高速のメモリは、比較的高価であり、いくつかの応用機器（例えば、ポータブルコンピュータ）には適さないこともある。しかも、高速のメモリ及び大規模なバッファは、ビデオコントローラを更に複雑化し、コストを増加させることとなる。発明の概要と目的ビデオコントローラの集積回路は、少なくともグラフィックスディスプレイの一部分にビデオ画像を表示するためのビデオデータとグラフィックスデータを選択的に生成する。ビデオポートは、外部のデータ源からのビデオデータを受け取る。ビデオポートに接続されているビデオポートＦＩＦＯは、ビデオデータを受け取って、かつ、格納する。ビデオポートに接続されているディスプレイメモリバスは、少なくともビデオポートＦＩＦＯからのビデオデータを受け取ったり、かつビデオデータをディスプレイメモリに格納する。制御手段は、ビデオポートＦＩＦＯとディスプレイメモリバスに結合され、ビデオポートＦＩＦＯサイクルにおいて、ディスプレイメモリバスに対するアクセスを制御する。制御手段は、ビデオポートＦＩＦＯを制御し、最初に予め設定されたいくつかのメモリサイクル期間においてビデオデータをビデオポートＦＩＦＯサイクル中にビデオポートＦＩＦＯからディスプレイメモリバスに転送する。制御手段は、ビデオポートＦＩＦＯサイクル期間におけるメモリサイクルをモニタして非整列なメモリサイクルを検出し、前記非整列なメモリサイクルが検出された場合に、ビデオポートＦＩＦＯサイクルを中断する。ＣＲＴ用ＦＩＦＯは、ディスプレイメモリバスに接続され、前記制御手段は、ディスプレイメモリからビデオデータを引き出して格納する。ＣＲＴ用ＦＩＦＯに接続された出力ポートは、ＣＲＴ用ＦＩＦＯからビデオデータの部分を受け取って、出力する。制御手段は、ＣＲＴ用ＦＩＦＯを制御し、２番目の予め設定されたいくつかのメモリサイクル期間におけるビデオデータをＣＲＴ用ＦＩＦＯサイクル中にディスプレイメモリバスからＣＲＴ用ＦＩＦＯに転送する。制御手段は、ＣＲＴ用ＦＩＦＯサイクル期間におけるメモリサイクルをモニタして、非整列なメモリサイクル（例えば、ページミス）を検出し、もし、非整列なメモリサイクルが検出された場合に、次のビデオポートＦＩＦＯサイクルを短くする。制御手段は、次のビデオポートＦＩＦＯサイクルにおいて最初に予め設定されたいくつかのメモリサイクルによって次のビデオポートＦＩＦＯサイクルを短くする。これにより、たとえ非整列なページミスが発生したとしても、ＣＲＴ−ＦＩＦＯを満たし、かつ、ＶＰ−ＦＩＦＯを空にするのに必要な時間は、非整列なページミスが発生したときに費やされる時間よりも短いか又は同じとなる。メモリバンド幅の計算に対する最悪のケースは、非整列なページミスのない通常のケースに相当することになる。ＣＰＵの入力ポートは外部のＣＰＵに接続され、外部のＣＰＵからのテキストデータとグラフィックスデータを受け取る。テキスト及びグラフィックスコントローラは、前記ＣＰＵの入力ポートに結合され、その制御手段は、テキスト及びグラフィックスデータを受け取る。制御手段は、ＣＰＵサイクル期間にテキスト及びグラフィックスデータを前記テキスト及びグラフィックスコントローラからディスプレイメモリに転送する。制御手段がビデオポートＦＩＦＯサイクルを中断したときに、ビデオポートＦＩＦＯ内に蓄積されているデータは、ビデオポートからのビデオデータの再トレース時間にディスプレイメモリに転送される。本発明の目的は、ページモードでのＤＲＡＭに対する非整列なランダムメモリアクセスのデータバンド幅を効率的に利用することにある。本発明の他の目的は、ランダムアクセスメモリのデータバンド幅をできるだけ効率的に利用する一方、データバッファのサイズを最も小さくすることにある。本発明の他の目的は、ランダムアクセスメモリのページモードアドレッシング期間において、非整列なページミスに遭遇した際のデータの流れの不連続性を除去することにある。図面の簡単な説明図１は、本発明の好ましい実施例を示すブロック図である。図２は、図１のシーケンサ／コントローラの動作を示すフローチャートである。発明の詳細な説明図１は、本発明のビデオコントローラ４００のブロック図である。ビデオコントローラ４００は、例えば、コンピュータ（例えば、パーソナルコンピュータあるいはこれと同等のもの）のための表示用信号を生成するために用いられる集積回路から構成されている。この種の集積回路は、ビデオコントローラ「カード」（例えば、ＣＧＡ，ＥＧＡ，ＶＧＡ，ＳＶＧＡカード等）の中に組み込まれるか、あるいはコンピュータの基板（ラップトップ型，ノートブック型，パームトップ型あるいはこれと同等のもの）に組み込まれる。ビデオコントローラ４００は、ディスプレイメモリ４０１を有する。この応用の目的上、ディスプレイメモリという用語は、用語「ディスプレイ」と「ビデオ」との混同を避けるために使われる。従来技術とこのビデオコントローラの技術においては、ＣＲＴ、フラットパネル型ディスプレイ、テレビジョン等に表示される画像データを格納するためのメモリは「ビデオメモリ」あるいは「ＶＭＥＭ」として参照されることは一般的に行われている。しかしながら、マルチメディア・コンピュータ・システムの出現に伴って、「ビデオメモリ」の用語は、しばしば誤った記述となったり、混乱を招いている。従って、本特許出願では用語「ディスプレイメモリ」４０１は、ディスプレイ（ＣＲＴ、フラットパネルディスプレイ、テレビジョンあるいはこれと同等のもの）に対してリフレッシュされる表示データを格納するメモリ（例えば、ＤＲＡＭあるいはこれと同等のもの）を示すように用いられる。図１を参照して、ビデオポート４１１は、ビデオデータを入力するために設けられている。本特許出願において用いられているように、用語「ビデオデータ」は、ライブアクションのデータや動画データあるいはこれと同等のもの、例えばデジタル化されたテレビジョンビデオデータ（ＮＴＳＣ，ＰＡＬ，ＳＥＣＡＭあるいはＨＤＴＶ）又は他の方式によるビデオデータもしくはイメージデータ（例えば、ＭＰＥＧやＪＰＥＧの符号化／圧縮化されたビデオデータあるいはこれと同等のもの）を含む。ビデオポート４１１は、ビデオデータを受け取るための、例えば、８ビット又は１６ビットのビデオポートからなる。ビデオデータは、公知の種々のフォーマット（例えば、ＲＧＢ，ＹＵＶあるいはこれと同等のもの）のうちの１つのフォーマットあるいは圧縮されたビデオフォーマット（ＭＰＥＧ、ＪＰＥＧあるいはこれと同等のもの）で入力される。次いで、ビデオポート４１１からのデータは、ＣＲＴ上、フラットパネルデジタル上、テレビジョンモニタ上等でのビデオ表示を生成するために、ディスプレイメモリ４０１内に格納される。ビデオコントローラ４００は、例えば、動画用のウィンドウにおいてビデオデータを表示するためのMotion Video Architectur e（商標）システムから構成されている。Motion Video Architecture（商標）やＭＶＡ（商標）は、サーラスロジック会社のトレードマークであり、動画やライブアクションの映像を生成し、コンピュータ用ビデオディスプレイ上に表示するためのシステムを構成する。Motion Video Architecture（商標）の概要（形態）は、同時出願係属中の米国特許出願（第０８／２３５，７６４号；１９９４年４月２９日出願；発明の名称「ビデオウィンドウに対する可変なピクセル深度及びフォーマット」）に説明されており、これを本出願では参照のために組み込むものとする。同時出願係属中の米国特許出願（第０８／２３５，７６４号）は、動画用ウィンドウとしてのグラフィックスディスプレイ（例えば、Windows（商標）ディスプレイ）内へ如何にビデオデータを組み込むかを説明している。ビデオポート４１１から再生されたビデオデータは、ビデオコントローラ４００によって処理され、公称ビデオグラフィックスのアドレス範囲の外側、即ち、ディスプレイメモリ４０１の画面に映らない部分に格納される。ビデオデータは、４：２：２のＹＵＶフォーマット（４ビットの輝度データと４ビットの色差データ）のような圧縮されたフォーマットでディスプレイメモリ４０１内に格納される。これに代えて、PackJR（商標）やAccuPack（商標）として知られているピクセル・セミコンダクタ・コーポレーション（Pixel Semiconductor Corporatio n）（州や市は不明？）の専用フォーマットのような他の種類のフォーマットも使用することができる。この専用のフォーマットは、米国特許出願（第０８／２２３，８４５号；１９９４年４月６日出願；発明の名称「マルチフォーマットフレームバッファと関連するビデオデータを処理する装置、システム及び方法」）に説明されており、これを本出願では参照のために組み込むものとする。ここでは、８ビットフォーマットで格納されるものとして示したが、本発明の精神を逸脱しない範囲で、１画素当たり他のビット数を用いることができる。ビデオポート４１１に供給されるデータは、様々なデータ源から送出される。例えば、ＮＴＳＣ信号，ＰＡＬ信号，ＳＥＣＡＭ信号等のようなアナログテレビジョン信号は、ケーブルテレビジョン，衛星放送用チューナ／デコーダ，ＴＶチューナ，ＶＣＲ等から受け取られ、デジタル形式（ＲＧＢ，ＹＵＶ等）に変換されて、ビデオポート４１１に供給される。同様に、ＨＤＴＶ等のようなデジタルテレビジョン信号は、ビデオポート４１１に供給される。更に、ＭＰＥＧデコーダがビデオポート４１１に接続されており、復号化されたビデオデータは、ビデオポート４１１を介してディスプレイメモリ４０１のうちの画面に映らない部分に転送される。ディスプレイメモリ４０１は、データバス４０２を介してビデオポート４００に結合されている。ビデオポート４１１からのデータは、最初に、データコンバータ４１３によって８ビット又は１６ビットのデータから３２ビットのデータに変換される。データコンバータ４１３からの各３２ビットのダブルワードは、例えば、８ビットからなる４バイトとして構成することができる。各１バイト（８ビット）は、１画素のデータを表現する。これに代えて、ビデオデータが１画素あたり１６ビットの形式であれば、各ダブルワードは、２つの１６ビットの画素ワードで構成されることになる。そして、データコンバータ４１３からのデータは、ＭＵＸ４１４に転送される。ＭＵＸ４１４は、ビデオポート・オン信号４１２によって選択され、データコンバータ４１２を介してビデオポート４１１からのデータを選択的に転送する。ビデオポート・オン信号４１２は、外部のＣＰＵ（図示せず）あるいは組み合わされた論理回路群（図示せず）から生成され、ユーザーによってビデオポート４１１がイネーブルされたときにのみ、ビデオポート４１１からのデータが転送される。ビデオポート４１１は、図示しない前記外部ＣＰＵによって作動するグラフィカル・ユーザー・インターフェイス（ＧＵＩ）を介してユーザによってイネーブルとされ、次いで、ビデオポート・オン信号４１４が生成される。ビデオポート４１１が、ビデオポート・オン信号４１２によってイネーブルされなければ、ＣＰＵデータ４５１が上述の外部ＣＰＵ（図示せず）からＭＵＸ４１４に転送される。アパーチャ制御信号４５２は、ＣＰＵデータ４５１のデータパスを制御するために外部ＣＰＵから供給される。アパーチャ制御信号４５２は、外部ＣＰＵ又は他のデバイスがディスプレイメモリ４０１にデータを書き込むメモリアドレスの範囲を制御する。このメモリアドレスの範囲は、「アパーチャ」として知られている。これにより、外部ＣＰＵ又は他のデバイスは、ＣＰＵデータ４５１をディスプレイメモリ４０１における異なった位置に書き込む。ＰＣＩバスシステムを使用する外部ＣＰＵにおいては、当該外部ＣＰＵがディスプレイメモリ４０１にデータを書き込むことによって、２つのアパーチャが定義される。例えば、外部ＣＰＵのホストバスは、１番目のアパーチャを通じてディスプレイメモリ４０１の３Ｍバイト目からディスプレイメモリ４０１に対してデータを書き込む。２番目のアパーチャは、外部ＣＰＵのホストバスがディスプレイメモリ４０１の４Ｍバイトからディスプレイメモリ４０１に対してデータを書き込むことを許容する。アパーチャ制御は、Motion Video Architecture（商標）のアプリケーションにおいて使用される。例えば、ＭＰＥＧデコーダが使用される場合においては、ディスプレイメモリ４０１の１番目のアパーチャがＭＰＥＧデコーダに割り当てられ、一方、２番目のアパーチャが外部ＣＰＵに割り当てられる。いずれの装置（ＭＰＥＧデコーダやＣＰＵ）においても、ディスプレイメモリ４０１をアクセスする。２つのアパーチャのアドレスの範囲は、メモリの同じ領域に割り付けられている。例えば、ディスプレイメモリ４０１の３Ｍバイト目の先頭番地は、ディスプレイメモリ４０１の４Ｍバイト目の先頭番地と同じである。ディスプレイメモリ４０１は、１Ｍバイトのみを有する。ビデオコントローラ４００は、アドレスアパーチャ情報を認識し、ディスプレイメモリ４０１の該当領域にデータを直接書き込む。アドレス範囲の認識は、ビデオコントローラ４００のデータ処理技術を変更することによって使用することができる。例えば、外部ＣＰＵは、グラフィックコントローラを専用の書き込みモード（例えば、ＶＧＡの書き込みモード０以外のモード）に設定する。ＭＰＥＧデコーダから２番目のアパーチャを通してデータが送られてきたとき、その専用の書き込みモードでデータは処理されない。即ち、アパーチャ制御信号４５２は、如何にグラフィックコントローラがデータ処理をするかということを制御する。ＭＵＸ４１４からの３２ビットデータは変換器／圧縮器４１６に送られて変換及び／又は圧縮される。変換器／圧縮器４１６は、ビデオデータが既にＹＵＶフォーマットとなっていなければ、該ビデオデータをＲＧＢフォーマットからＹＵＶフォーマットに変換する。ひとたびＹＵＶフォーマットに変換されると、前記ビデオデータ（例えば、１６ビットのビデオデータ）は、４：２：２ＹＵＶ、Pa ckJR（商標）やAccupack（商標）フォーマットあるいはこれと同等のもののように、いくつかの圧縮されたフォーマットのうちの１つに圧縮される。例えば、画素当たり１６ビットのフォーマットによるデータは、変換器／圧縮器４１６において、画素当たり８ビットと同等のフォーマットのデータに圧縮される。そして、変換器／圧縮器４１６から出力されたデータは、ＭＵＸ４１７を通過する。このＭＵＸ４１７では、変換／圧縮されたデータ又はビデオデータ書き込みバッファ４１５から直接送出されるデータのいずれかを選択する。これは、ビデオポート４１１から入力されたビデオデータのフォーマットと選択された変換フォーマット又は圧縮フォーマットに依存する。ＭＵＸ４Ｉ７は、シーケンサ／コントローラ４２２、適当な組合せ論理回路又は前述した外部ＣＰＵ（図示せず）によって駆動されるデータフォーマット選択ライン４１９によって選択される。そして、ＭＵＸ４１７からのデータは計数回路４２０に供給される。計数回路４２０は、得られた動画像データを水平方向及び垂直方向に計数し、画像のサイズを、表示用ディスプレイの走査線の分解能に応じて特殊なサイズ又は標準サイズに拡張又は縮小する。計数回路４１０の出力は、ＭＵＸ４２１に供給される。ＭＵＸ４２１は、シーケンサ／コントローラ４２２によって駆動されるスケール選択ライン４２３によって制御され、スケールされた画像又はスケールされない画像を選択する。ＭＵＸ４２１の出力は、ビデオポートＦＩＦＯ４１８に供給される。ビデオポートＦＩＦＯ４１８は、例えば、３２ビット幅で２４層の深さのＦＩＦＯを有する。用語「得られた動画像データ」は、ビデオポート４１１に入力されて、計数回路４１０において計数されるデータを参照するものとする。得られた動画像データは、ディスプレイメモリ４０１に格納される。そして、得られた動画像データの一部又は全部は、ＣＲＴ、フラットパネルディスプレイあるいはＴＶ上の表示用ウィンドウ内に表示される。計数回路４２０は、入力された動画像データを変換し、ビデオデータを圧縮することで、必要なメモリデータバンド幅を低減する。例えば、いくつかの画素数が捨てられ、あるいは平均化される。更に、フリッカを低減するために、１つのフレームに対する偶数フィールド及び奇数フィールドがこのような方法で結合される。その技術の一例が、例えば、同時出願係属中の米国特許出願（第０８／３１６，１６７号；発明の名称「ビデオコントローラのためのインターレースビデオ出力を用いたフリッカの低減及びサイズ調整」；１９９４年９月３０日出願）に示され、これを本出願では参照のために組み込むものとする。ＣＲＴ用ＦＩＦＯ４６１は、グラフィックスデータ及び動画像データを受け取るためのバス４０２に結合されている。ＣＲＴ用ＦＩＦＯ４６１は、３２ビット幅で１６層の深さを有する。ディスプレイメモリ４０１からのデータは、ＣＲＴ、フラットパネルディスプレイ、テレビジョン等のようなビデオディスプレイのリフレッシュに使用される。そして、ＣＲＴ用ＦＩＦＯからのデータは、実質的に従来技術の属性コントローラとＲＡＭＤＡＣと類似するアトリビュート・コントローラ／ＲＡＭＤＡＣ４６２に供給される。アトリビュート・コントローラは、例えば、テキストモードにおけるビデオデータの属性を管理する。属性は、前景色、背景色、反転映像、ブリンク等を含む。ＲＡＭＤＡＣは、グラフィックスデータをルックアップテーブルのアドレスとして受け取る結合されたルックアップテーブル（ＲＡＭ）を有する。ルックアップテーブルにおける１つのアドレスの内容は、次いで、画素データとして出力される。ＤＡＣ、即ち、ＲＡＭＤＡＣにおけるデジタル／アナログ変換器の部分は、画素データの個々のビットによって付勢される連続した電流源からなり、アナログの出力ビデオ信号を生成する。フラットパネルディスプレイ等のデジタルディスプレイは、ＲＡＭＤＡＣの前記ＤＡＣ部分の使用は必要ないことに留意すべきである。同様に、ＲＡＭＤＡＣにおけるＲＡＭ部分も、所望に応じてバイパスすることができる。グラフィックス又はテキストデータは、上述した外部ＣＰＵ（図示せず）からＤＥＭＵＸ４５５を介して供給され、ビデオポートＦＩＦＯ４１８を介して、あるいはテキスト／グラフィックスコントローラ４５４を介して選択的にディスプレイメモリ４０１に転送される。上述した外部ＣＰＵ（図示せず）からのデータが、ビデオあるいはビデオ形式のデータ（例えば、動画データ、又は動画データで表示させる若しくは動画データを融合させることを意味するデータ）であれば、アパーチャ制御信号４５２は、これらのデータをビデオポートデータの転送路（即ち、ビデオポートＦＩＦＯ４１８）を通じて直接送出させる。上述した外部ＣＰＵ（図示せず）からのデータが、従来のグラフィックス又はテキストデータ（例えば、ＶＧＡ，ＥＧＡ，ＣＧＡ，又はＭＧＡのグラフィックアダプタ等におけるグラフィックスあるいはテキストモードでのデータ）であれば、アパーチャ制御信号４５２は、このようなデータを書込みバッファ４５４（例えばＦＩＦＯ等）を介して及びテキスト／グラフィックスコントローラ４５４を介して直接送出させる。テキスト／グラフィックスコントローラ４５４は、例えば、従来技術として知られているＶＧＡグラフィックスコントローラからなる。テキスト／グラフィックスコントローラ４５４は、従来技術として知られているように、テキスト又はグラフィックスデータを、キャラクタデータ及び属性データ（即ち、テキスト）として、又は画素データ（即ち、グラフィックス）としてディスプレイメモリ４０１に格納する。動画像データがＣＲＴ、フラットパネルディスプレイ、テレビジョン等のディスプレイ装置に表示される際、データは、ビデオポート４１１から入力され、ビデオポートＦＩＦＯ４１８を通じてディスプレイメモリ４０１に格納され、ディスプレイメモリ４０１から読み出されて、ＣＲＴ用ＦＩＦＯ４６１を通じて、連続するシリーズの読出しサイクル及び書込みサイクルでビデオディスプレイに転送される。ディスプレイメモリ４０１をアクセスする各装置は、ディスプレイメモリ４０１に対して同時にアクセスすることを回避するように、それぞれ異なった時間間隔又はサイクル間にディスプレイメモリ４０１をアクセスする。ビデオポートサイクルにおいて、データは、ビデオポートＦＩＦＯ４１８からディスプレイメモリ４０１に転送される。ＣＲＴ用ＦＩＦＯのサイクルにおいて、データは、ディスプレイメモリ４０１からＣＲＴ用ＦＩＦＯ４６１に読み出される。ＣＰＵサイクルにおいて、外部ＣＰＵ（図示せず）からのデータ（例えば、グラフィックス又はテキストデータ等）は、テキスト／グラフィックスコントローラ４５４からディスプレイメモリ４０１に書き込まれる。ビデオポートサイクルは、ビデオポートＦＩＦＯ４１８からディスプレイメモリ４０１にデータを転送するいくつかのメモリサイクル（例えば、８つのメモリサイクル）からなる。各メモリサイクルは、順にランダムアクセスメモリサイクル又はページモードメモリサイクルからなる。ページモードメモリサイクルは、例えば、２メモリクロックサイクルを必要とするが、ランダムアクセスメモリサイクルは、例えば、９メモリクロックサイクルを必要とする。同様に、ＣＲＴ用ＦＩＦＯサイクルは、ディスプレイメモリ４０１からＣＲＴ用ＦＩＦＯ４６１にデータを転送するいくつかのメモリサイクル（例えば、８つのメモリサイクル）からなる。一般に、データは、ページモードアドレッシングを使用する連続した命令に従ってディスプレイメモリ４０１に対し、又はディスプレイメモリから書き込まれる。ページモードアドレッシングは、メモリサイクル当たり１又は２クロックサイクルだけ必要とする。ランダムアクセスメモリサイクルは、６以上のメモリクロックサイクルを必要とする。ページモードアドレッシングは、通常、ランダムアクセスメモリサイクルによって始まり、最初のメモリアドレスをロードする。ビデオポートＦＩＦＯからのデータは、ディスプレイメモリ４０１に書き込まれるが、ランダムサイクルで開始され、予め設定された数のページサイクルを読んだとき、あるいはビデオポートＦＩＦＯが空になるまで行われる。この場合の用語「空になる」とは、ビデオポートＦＩＦＯ内にデータがあったとしても、ＦＩＦＯポインタがエンプティレベルに設定されている状態を指す。ＣＲＴ用ＦＩＦＯ４６１のためのデータはディスプレイメモリ４０１から読み出されるが、ランダムサイクルで開始され、ページサイクルで読みながらＦＩＦＯが満たされるまで行われる。この場合の用語「満たされる」とは、ＦＩＦＯが予め設定されたレベル（例えば、８レベル）に到達した段階のことを指す。各レベルは、１つの３２ビットダブルワードとして定義される。不連続性を伴わないで動画を得るためには、メモリバンド幅の利用は効率的でなければならない。動画像データのために利用されるバッファリングの量（例えば、ディスプレイメモリ内におけるビデオデータのための用いられるメモリの量）に依存して、ディスプレイメモリ４０１のためのメモリバンド幅の解析によって、１フレーム、１水平走査線又はＣＲＴ用ＦＩＦＯを満たすために必要とされるメモリバンド幅の評価が低減されるかも知れない。ビデオデータのあるフレーム全体を格納するために、フレームバッファのような大規模なメモリバッファでは、より少ないメモリバンド幅でよいであろう。十分なフレームバッファが利用できるならば、ディスプレイメモリへのアクセスは、垂直方向及び水平方向の非表示時間に対して広がることができる。しかしながら、このようなフレームバッファは高価であり、大きなメモリ容量を必要とする。このようなことから、ビデオデータのために小型のバッファを使用することが望ましい。図１に示すシステムの１つの制限は、ディスプレイメモリ４０１のデータバンド幅である。ディスプレイに十分に動画像を表示させるように提供するためには、ビデオポート４１１からのデータをディスプレイに対して高い割合で転送する必要がある。しかしながら、ビデオコントローラ４００の限界データバンド幅で、あるいはそれに近いバンド幅でデータを転送する際に問題が発生する。メモリアクセスが行われている際に、ページの境界に遭遇すると、次のメモリ操作がランダムアクセス操作とされ、付加的なメモリクロックサイクルが付与される。総体的なコントローラが、そのデータバンド幅と容量で、あるいはその近傍で操作しているのであれば、このようなページミスが、データの流れを中断させる原因になる。一般に、ディスプレイメモリ４０１の形状のため、ページミスは、１走査線当たり１回より少なく済ませる必要がある。ディスプレイメモリ４０１は、２つの２５６Ｋ×１６ビットＤＲＡＭを有し、そのページは、５１２ワードである。従って、１ページは、１画素当たり１６ビットとしたとき１０２４画素であり、１画素当たり８ビットとしたとき２０４８画素からなる。水平方向に１０００画素の解像度とするには、ページミスは、１走査線当たり１回より少なく発生する。データ転送の中断を回避するためには、ビデオポートＦＩＦＯ４１８及びＣＲＴ用ＦＩＦＯ４６１の制御を修正することができる。ビデオポートＦＩＦＯ４１８には、ＣＲＴ用ＦＩＦＯ４６１に対し、８レベル付加されていることに留意すべきである。ビデオポートＦＩＦＯ４１８のために、所定数のメモリサイクルが各ビデオポートサイクル（例えば、８サイクル）間において行われる。この所定数は、コントローラ４００内の１つのデータレジスタ（図示せず）に格納される。好ましい実施例においては、８メモリサイクルが各ビデオポートサイクル間において行われる。非整列なサイクルがみつからない限り、コントローラレジスタ内に格納された数と同じ固定された数のメモリサイクルが実行される。ビデオポートサイクルにおいて不定期なメモリサイクル（即ち、非ページモード）がみつかった場合、ビデオポートメモリサイクルは、不定期なメモリサイクルが実行する前に停止される。更に、そのビデオポートサイクル期間におけるビデオポートＦＩＦＯ４１８からのデータは、停止時間にて当該ビデオポートＦＩＦＯに残される。ビデオポートＦＩＦＯでの保有サイズは、ビデオコントローラ４００内の他のコントローラレジスタ（図示せず）内にプログラム的に選択される。次いで、処理はＣＲＴ用ＦＩＦＯに進行し、データは、ディスプレイメモリ４０１からＣＲＴ用ＦＩＦＯ４６１に読み込まれる。ディスプレイメモリ４０１は、ビデオデータのあるフレーム全体を包含することができるので、たとえ新しい画像データがビデオポートＦＩＦＯ４１８から読み込まれなかったとしても、画像データはディスプレイメモリ４０１から読み出される。ビデオ画像が、実質的にフレーム間で変化しないとき、先のフレームの画像データを使用しても、人間の目の残像効果により、ユーザに注目されることはない。ビデオポートフレームとディスプレイフレームは、同期している。画素は、１つのレートで生成され、異なるレートで読み出される。常に全ビデオポートフレームが示されるように表示を同期させることは可能である。しかしながら、ビデオポートのデータレートは、一般に、ビデオコントローラの出力ポートのデータレート（データ転送速度）より遅い。走査線の終わりにおいて、ビデオポートＦＩＦＯ４１８は、特定ラインに対する最後の数画素を表す付加的なデータを含む。このデータは、水平帰線期間にディスプレイメモリ４０１に転送され、画像データの転送が完了する。この方法においては、ページの境界に遭遇したとき、データの流れは中断しない。ページの境界はランダムアクセスメモリを必要とするので、ページの境界が生じたときには、コントローラ４００は、ビデオポートＦＩＦＯ４１８からディスプレイメモリ４０１にデータをしようと意図するのであれば、処理の遅延が引き起こされることになる。このような遅延はリップル効果を生じ、次いで、ビデオコントローラ４００全体にわたる実質データの処理遅延を引き起こす。ページの境界に達したときにビデオポートサイクルを終わらせることにより、このような遅延とリップル効果は回避される。それぞれのビデオポートサイクルは、ページモードメモリサイクルで始まり、これにより、ページの境界でのデータ処理は、次のビデオポートサイクル期間に行われる。データはＦＩＦＯ４１８を介して転送されるように連続するものとなるが、ページの境界が検出された際に過剰なデータがビデオポートＦＩＦＯ内に残存することから、ビデオポートＦＩＦＯ４１８のオペレーティングサイズ（即ち、深さ）は効果的に増加する。データは、走査線の末に至るまでビデオポートＦＩＦＯ４１８を介して伝播するように連続し、その際、残存するいくつかのデータは、水平帰線期間にディスプレイメモリ４０１に転送される。同様のことがＣＲＴ用ＦＩＦＯサイクルの間でも起こる。ページの境界がＣＲＴ用ＦＩＦＯサイクルの間に遭遇すると、付加的なクロックサイクルが、ディスプレイメモリ４０１からランダムアクセスメモリサイクルを行うために必要とされる。これらの付加的なクロックサイクルは、その後のデータの流れを阻止し、そのリップル効果としてその後の処理ステップを遅延させる。この問題を解決するための１つの技術は、ディスプレイメモリのために、高速のメモリコントローラと高いメモリクロック周波数を具備したより高速のＤＲＡＭを使用することである。しかしながら、周波数の必要な増加は本質的なものであり、高速のＤＲＡＭとメモリコントローラは、その採用にあたって費用がかかる。ＣＲＴ用ＦＩＦＯサイクル期間に、所定数のメモリサイクルが実行され、ディスプレイメモリ４０１からのデータがＣＲＴ用ＦＩＦＯ４６１（例えば、８）に転送される。ＣＲＴ用ＦＩＦＯサイクル期間に行われた所定数のメモリサイクルは、ビデオコントローラ４００内の別のデータレジスタ（図示せず）にプログラム（登録）される。好ましい実施例においては、所定数のメモリサイクルは８である。ＣＲＴ用ＦＩＦＯサイクル期間において、ページミス（不定期のサイクル）が発生しても、そのサイクルのためのデータがディスプレイメモリ４０１からＣＲＴ用ＦＩＦＯ４６１に転送され、処理は中断されない。総体的なデータの流れを維持するためには、ＣＲＴ用ＦＩＦＯ４６１のローディングが第２のデータレジスタ（図示せず）内にプログラムされている所定数のサイクルを介して続くことである。非整列（例えば、ランダムアクセス）のメモリサイクルは実行のために、例えば、９メモリクロックサイクルかかり、ページモードメモリサイクルが例えば２メモリクロックサイクルかかることから、ＣＲＴ用ＦＩＦＯサイクル期間にページミスが発生した場合は、ランダムモードメモリサイクルを処理するために新たに７メモリクロックサイクルが必要となる。その違いは、次のビデオポートサイクル期間により少ないビデオポートメモリサイクルが行われることによってなされる。次のビデオポートサイクル期間に、いくつかのメモリサイクルが削減される。例えば、ページモードサイクルではその実行に２メモリクロックサイクルかかり、ランダムアクセスメモリサイクルではその実行に９メモリクロックサイクルかかると仮定する。ＣＲＴ用ＦＩＦＯサイクル期間のページミスを補完するためには、次のビデオポートサイクル期間に少なくとも７メモリサイクルが実行されなければならない。４つ程度のビデオポートページモードアクセスサイクルが使用され、これにより、合計８メモリクロックサイクル（ページモードサイクル当たり２メモリクロックサイクルのとき）が救われ、前述のＣＲＴサイクル内に費やされる付加的な７メモリクロックサイクルが補償される。これにより、ＣＲＴとビデオポートＦＩＦＯへのアクセスに必要とされる総体的な時間は、メモリバンド幅の要求を低減する水平方向の表示時間の間、最小に保たれる。一般的に、ビデオポートサイクルは８つのメモリサイクル、即ち、１つのランダムアクセスメモリサイクルと、７つのページモードサイクルからなる（但し、ページミスに遭遇しないものと仮定する）。前述のＣＲＴ用ＦＩＦＯサイクル期間に遭遇したページミスを補うためには、ビデオポートサイクル期間に、より少ないメモリサイクルが実行されることである。例えば、１つのランダムアクセスメモリサイクルが実行され、続いて、３つのページモードサイクルと、４つ程度の一般的なビデオポートサイクルより少ないサイクルが行われる。各ページモードサイクルは２メモリクロックサイクルが必要であることから、ビデオポートサイクル中に合計８つの少ないメモリクロックサイクルであって、更には、前述したＣＲＴ用ＦＩＦＯサイクル期間中に発生したページミスによって生成された過剰な７つのメモリクロックサイクルを補うこと以上のメモリクロックサイクルが行われる。ＣＲＴ用ＦＩＦＯサイクル当たり又はビデオポートサイクル当たりのメモリサイクルの数は、第１及び第２のデータレジスタ（図示せず）内にそれぞれ格納された所定の数によって決定される。ビデオポートサイクルのためのメモリサイクル数は、第２のデータレジスタ（図示せず）の内容を変えることによって、又はシーケンサ／コントローラ４２２を介して第２のデータレジスタ（図示せず）の出力を変えることによって、変更される。もちろん、ページミスが発生する場合、ＣＲＴ用ＦＩＦＯサイクル直後のビデオポートサイクルでもページミスは発生し得る。そのような場合においては、前記と同様に、ビデオポートサイクルでの処理は中断し、かつ、ビデオポートサイクルは終了する。ビデオポートサイクルが早期に終了した場合、ＣＲＴ用ＦＩＦＯサイクルにおいてページミスを補うために必要とされた付加的なメモリサイクルにより補償される。上述のように、付加的なデータは、ビデオポートＦＩＦＯ４１８内に蓄積されている。水平走査線の終わり（又は垂直ブランキング期間）において、付加的な時間は、このデータをビデオポートＦＩＦＯからディスプレイメモリ４０１に転送するのに用いられる。ＮＴＳＣビデオ信号やＭＰＥＧ符号化ビデオ信号のようなビデオ信号においては、水平帰線期間は、グラフィックスモードに依存して４〜６μｓｅｃのオーダーで提供される。例えば、解像度が６４０×４８０画素のディスプレイでは、水平帰線期間は、約６μｓｅｃである。８００×６００画素の解像度では、ほぼ５ μｓｅｃが水平帰線期間として使用される。１０２４×７６８画素の解像度では、ほぼ４μｓｅｃが使用される。通常のメモリクロックでは、ページモードサイクルは、ほぼ３０〜４０ｎｓｅｃが必要であるが、ランダムアクセスメモリサイクルでは、ほぼ１３０〜１５０ｎｓｅｃが必要である。水平帰線期間では、新しいビデオデータはビデオポートＦＩＦＯ４１８には入力されない。これにより、ビデオポートサイクル又はＣＲＴ用ＦＩＦＯサイクルのいずれかにおいてページミスのために蓄積された残余のデータは、ビデオポートＦＩＦＯからディスプレイメモリ４０１に転送される。このような方法で、次のビデオデータの水平走査線が入力されたときに、ビデオポートＦＩＦＯ４１８は、その初期の上限レベルの状態に戻される。実際上、ビデオポートＦＩＦＯは、ページミスのために蓄積された残余のデータを「キャッチアップ」するために水平帰線期間を使用している。ビデオデータ（例えば、ＮＴＳＣビデオ等）が低いデータレートで受け取られるように、ＣＲＴ用ＦＩＦＯに対立するものとしてビデオポートＦＩＦＯの機能をページミスを補うために変更することが好ましい。上述したように、２５／１６〜６．４のＣＲＴフレームは、各フレームの入力ビデオデータのために必要とされる。従って、ＣＲＴ用ＦＩＦＯがページミスを補うために使用されることであれば、ビデオポートＦＩＦＯ４１８は、ＣＲＴ用ＦＩＦＯ４６１ほど増加させることはない。ビデオポートＦＩＦＯ４１８とＣＲＴ用ＦＩＦＯ４６１の制御は、典型的には、ビデオコントローラ４００内のシーケンサ／コントローラ４２２によって制御される。シーケンサ／コントローラ４２２は、ＣＲＴ用ＦＩＦＯのメモリサイクル、ビデオポートのメモリサイクル及びＣＰＵのメモリサイクルを含む一連のメモリサイクルを実行する。シーケンサ／コントローラ４２２は、また、入力された垂直走査線の終わりにおいて、保持されているオーバーデータのビデオポートＦＩＦＯ４１８からディスプレイメモリ４０１へのローディングを制御する。ビデオポート４１１に受け取られた各垂直走査線の終わりにおいて、ビデオポートＦＩＦＯのデータはディスプレイメモリ４０１内に格納され、ビデオポートＦＩＦＯは一瞬に空にされる。シーケンサ／コントローラ４２２は、異なるサイクル（ビデオポートサイクル、ＣＰＵサイクル及びＣＲＴ用ＦＩＦＯサイクル）間を調整する調整器（図示せず）を有する。各ＦＩＦＯは、書込みポインタと読出しポインタを有する。これらのポインタは、ＦＩＦＯが空であるか満杯であるかをどうかを示す。これらのポインタは、ＦＩＦＯ群を制御するために変更される。ＦＩＦＯサイクルを中断するために、たとえ、これらＦＩＦＯが所定の空レベルあるいは満杯レベルとされていなくても、ＦＩＦＯが満杯（例えば、ＣＲＴ用ＦＩＦＯ）、あるいはＦＩＦＯが空（例えば、ビデオポートＦＩＦＯ）であることを示すように、ポインタがセットされる。図２は、シーケンサ／コントローラ４２２における処理を示すフローチャートである。シーケンサ／コントローラ４２２は、ステップ２０１で処理が開始され、ＣＰＵサイクル２０２を開始する。ステップ２０３において、データは、前述した外部ＣＰＵ（図示せず）からテキスト／グラフィックスコントローラ４５４を介してディスプレイメモリ４０１に転送される。所定数のメモリサイクルが生じたとき、あるいはこれ以上のデータがディスプレイメモリ４０１へ転送に利用でき、ＣＰＵサイクルは終了し、処理はステップ２０４に進む。ステップ２０４において、ビデオポートＦＩＦＯサイクルが開始される。ステップ２０５においては、ビデオデータの３２ビットダブルワードがビデオポートＦＩＦＯ４１８からディスプレイメモリ４０１に転送される。判定ステップ２０６において、シーケンサ／コントローラ４２２は、非整列なサイクル（例えば、ページサイクル）が生じたかどうかを判別する。このような非整列なサイクルは、ディスプレイメモリ４０１にラッチされているアドレスに基づいて検知される。ディスプレイメモリ４０１内にラッチされているアドレスがページの境界にある場合、ランダムアクセスメモリサイクルが、メモリの次のページの先頭アドレスにロードすることが要求されるように非整列なサイクルが生じる。ステップ２０６において、ビデオポートＦＩＦＯサイクルの最初のサイクルは、普通、ランダムアクセスメモリサイクルであるので、各ビデオポートＦＩＦＯサイクルの最初のサイクルでは、非整列なサイクルが発生したかどうかを決定するための比較はしないことを銘記すべきである。従って、ステップ２０６での検知は、次のメモリサイクルにおいてのみ実行される。非整列なサイクルが発生すると、処理がステップ２０７に進み、データ転送は未完（aborted）とされる。ビデオポートＦＩＦＯサイクルは終了し、処理はステップ２１３に進む。非整列なサイクルが検出されない場合には、ビデオポートＦＩＦＯサイクルはそのまま続行され、シーケンサ／コントローラ４２２内のビデオポートＦＩＦＯポインタはステップ２０８においてデクリメント（マイナス更新）される。ステップ２１４で検出されるように、ビデオポートＦＩＦＯポインタが空状態を示している場合、ビデオポートサイクルは終了し、処理はステップ２１３に進む。そうでない場合、処理はステップ２０５に進み、次の３２ビットのダブルワードがビデオポートＦＩＦＯ４１８からディスプレイメモリ４０１に転送される。ステップ２１３において、ＣＲＴ用ＦＩＦＯサイクルが開始される。ステップ２１２において、３２ビットダブルワードは、ディスプレイメモリ４０１からＣＲＴ用ＦＩＦＯ４６１に転送される。この３２ビットダブルワードは、ＣＲＴ、フラットパネルディスプレイ、テレビジョンモニタ等に表示するための、ビデオデータ、グラフィックス又はテキストデータからなる。ステップ２０９において、シーケンサ／コントローラ４２２は、非整列サイクル（例えば、ページミス）が検出されたかどうかを検出する。再び、判定ステップ２０９において、ＣＲＴ用ＦＩＦＯの最初のメモリサイクルは、通常、非整列サイクルではないため（即ち、ランダムサイクル）、非整列サイクルはＣＲＴ用ＦＩＦＯサイクルの２番目とその次のサイクルでのみ検出されることになる。非整列サイクルが、ＣＲＴ用ＦＩＦＯサイクルの２番目又はその次のメモリサイクルで検出された場合、処理はステップ２１０に進む。ステップ２１０において、ビデオポートＦＩＦＯ４１８の深度は、ビデオポートの満杯状態よりも低いシーケンサ／コントローラ４２２でのしきい値まで４レベル毎にデクリメントすることによって調整される。ステップ２１１において、シーケンサ／コントローラ４２２内のＣＲＴ用ＦＩＦＯポインタは、満杯状態が発生したかどうかを決定するために検査される。ＣＲＴ用ＦＩＦＯが満杯であれば、ＣＲＴ用ＦＩＦＯサイクルは終了し、処理はステップ２０２に進み、新しいＣＰＵサイクルが開始される。そうでない場合は、処理がステップ２１２に進み、他の３２ビットダブルワードがディスプレイメモリ４０１からＣＲＴ用ＦＩＦＯ４６１に転送される。本発明の望ましい実施の形態とその他の種々の実施の形態は、この明細書中に詳細に述べられており、本発明は、上述の実施の形態に限らず、この発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。例えば、本発明は、他の方式のデータ転送システムにおいて、有用なメモリデータバンド幅を増加させること及び／又はデータの流れが中断されるのを回避するためにＦＩＦＯ群を制御することに適用可能であることが諒解されよう。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＧ０９Ｇ 5/18 Ｇ０９Ｇ 5/18 (72)発明者イグリット、アレキサンダーアメリカ合衆国、カリフォルニア州 94019、ハーフムーンベイ、ハイランドアベニュー 647 (72)発明者カンカレ、サガー、ワマンアメリカ合衆国、カリフォルニア州 94536、フレモント、レキシントンストリート 38660 アパートメント 443

Claims

【特許請求の範囲】１．データを受け取るための入力ポートと、前記入力ポートに接続され、前記データを受け取り及び格納するための入力ＦＩＦＯと、前記入力ＦＩＦＯに接続され、少なくとも前記入力ＦＩＦＯからのデータを受け取り及び格納するためのメモリと、前記入力ＦＩＦＯと前記メモリに接続され、少なくとも入力サイクルにおいて、前記メモリに対するアクセスを制御するための制御手段とを具備し、前記制御手段は、前記入力ＦＩＦＯを制御して、入力サイクル期間に、予め設定された所定のメモリサイクル数におけるデータを前記入力ＦＩＦＯから前記メモリに転送し、前記制御手段は、非整列メモリサイクルを検出するために、前記入力サイクル期間における前記メモリサイクルをモニタし、非整列メモリサイクルが検出された場合に入力サイクルを中断することを特徴とするデータ処理装置。２．請求項１記載のデータ処理装置において、前記メモリと前記制御手段に接続され、少なくとも前記データの一部を再生し及び格納するための出力ＦＩＦＯと、前記出力ＦＩＦＯに接続され、前記出力ＦＩＦＯからの少なくとも前記データの一部を受け取り及び出力するための出力ポートとを有することを特徴とするデータ処理装置。３．請求項２記載のデータ処理装置において、前記制御手段は、前記出力ＦＩＦＯを制御して、出力サイクル期間に、予め設定された第２の所定メモリサイクル数におけるデータを前記メモリから前記出力ＦＩＦＯに転送し、前記制御手段は、非整列メモリサイクルを検出するために、前記出力サイクル期間における前記メモリサイクルをモニタし、非整列サイクルが検出された場合に、次の入力サイクルを短くすることを特徴とするデータ処理装置。４．請求項３記載のデータ処理装置において、制御手段は、次の入力サイクルにおける前記第１のメモリサイクル数を低減することによって、次の入力サイクルを短くすることを特徴とするデータ処理装置。５．グラフィックスディスプレイの少なくとも一部にビデオ画像を表示するためのビデオ及びグラフィックスデータを選択的に生成するビデオコントローラ集積回路であって、ビデオデータを受け取るためのビデオポートと、前記ビデオポートに接続され、前記ビデオデータを受け取り及び格納するためのビデオポートＦＩＦＯと、前記ビデオポートＦＩＦＯに接続され、少なくとも前記ビデオポートＦＩＦＯからのビデオデータを受け取り及び該データをディスプレイメモリに格納するためのディスプレイメモリバスと、前記ビデオポートＦＩＦＯとディスプレイメモリバスに接続され、ビデオポートＦＩＦＯサイクルにおいて、前記ディスプレイメモリバスに対するアクセスを制御するための制御手段とを具備し、前記制御手段は、前記ビデオポートＦＩＦＯを制御して、ビデオポートＦＩＦＯサイクル期間に、第１の予め設定された所定のメモリサイクル数におけるビデオデータを前記ビデオポートＦＩＦＯからディスプレイメモリバスに転送し、前記制御手段は、非整列メモリサイクルを検出するために、前記ビデオポートＦＩＦＯサイクル期間の前記メモリサイクルをモニタし、非整列メモリサイクルが検出された場合に、ビデオポートＦＩＦＯサイクルを中断することを特徴とするビデオコントローラ集積回路。６．請求項５記載のビデオコントローラ集積回路において、前記ディスプレイメモリバスと前記制御手段に接続され、前記ディスプレイメモリからの前記ビデオデータの少なくとも一部を再生し及び格納するためのＣＲＴ用ＦＩＦＯと、前記ＣＲＴ用ＦＩＦＯに接続され、前記ＣＲＴ用ＦＩＦＯからの前記ビデオデータの少なくとも一部を受け取り及び出力するための出力ポートとを有することを特徴とするビデオコントローラ集積回路。７．請求項６記載のビデオコントローラ集積回路において、前記制御手段は、ＣＲＴ用ＦＩＦＯサイクル期間に、第２の予め設定された所定メモリサイクル数におけるビデオデータを前記ディスプレイメモリバスから転送するＣＲＴ用ＦＩＦＯを制御し、前記制御手段は、非整列メモリサイクルを検出するために、前記ＣＲＴ用ＦＩＦＯサイクル期間に前記メモリサイクルをモニタし、前記非整列メモリサイクルが検出された場合に、次のビデオポートＦＩＦＯを短くすることを特徴とするビデオコントローラ集積回路。８．請求項７記載のビデオコントローラ集積回路において、前記制御手段は、次のビデオポートＦＩＦＯサイクルにおける前記第１の所定のメモリサイクル数を低減することによって、前記次のビデオポートＦＩＦＯサイクルを短くすることを特徴とするビデオコントローラ集積回路。９．請求項５記載のビデオコントローラ集積回路において、外部ＣＰＵと接続され、前記外部ＣＰＵからのテキスト及びグラフィックスデータを受け取るためのＣＰＵ入力ポートと、前記ＣＰＵ入力ポート及び前記制御手段に接続され、テキスト及びグラフィックスデータを受け取るためのテキスト／グラフィックスコントローラを具備し、前記制御手段は、ＣＰＵサイクル期間に、前記テキスト及びグラフィックスデータを前記テキスト／グラフィックスコントローラから前記ディスプレイメモリに転送することを特徴とするビデオコントローラ集積回路。１０．請求項５記載のビデオコントローラ集積回路において、前記制御手段は、該制御手段がビデオポートＦＩＦＯサイクルを中断したときの前記ビデオポートＦＩＦＯ内に蓄積されているデータを、前記ビデオポートからのビデオデータの帰線期間にディスプレイメモリに転送することを特徴とするビデオコントローラ集積回路。１１．ディスプレイの少なくとも一部にビデオ画像を表示するためのビデオ及びグラフィックスデータを選択的に生成するマルチメディアコンピュータシステムにおいて、ビデオデータを受け取るためのビデオポートと、前記ビデオポートに接続され、前記ビデオデータを受け取り及び格納するためのビデオポートＦＩＦＯと、前記ビデオポートＦＩＦＯに接続され、少なくとも前記ビデオポートＦＩＦＯからのビデオデータを受け取り及び格納するためのディスプレイメモリと、前記ビデオポートＦＩＦＯとディスプレイメモリに接続され、ビデオポートＦＩＦＯサイクルにおいて、前記ディスプレイメモリに対するアクセスを制御するための制御手段とを具備し、前記制御手段は、前記ビデオポートＦＩＦＯを制御して、ビデオポートＦＩＦＯサイクル期間に、第１の予め設定された所定のメモリサイクル数におけるビデオデータを前記ビデオポートＦＩＦＯからディスプレイメモリに転送し、前記制御手段は、非整列メモリサイクルを検出するために、前記ビデオポートＦＩＦＯサイクル期間の前記メモリサイクルをモニタし、非整列メモリサイクルが検出された場合に、ビデオポートＦＩＦＯサイクルを中断することを特徴とするマルチメディアコンピュータシステム。１２．請求項１１記載のマルチメディアコンピュータシステムにおいて、前記ディスプレイメモリと前記制御手段に接続され、ディスプレイメモリからの前記ビデオデータの少なくとも一部を再生し及び格納するためのＣＲＴ用ＦＩＦＯと、前記ＣＲＴ用ＦＩＦＯに接続され、前記ＣＲＴ用ＦＩＦＯからの前記ビデオデータの前記少なくとも一部を受け取り及び出力する出力ディスプレイポートとを具備することを特徴とするマルチメディアコンピュータシステム。１３．請求項１２記載のマルチメディアコンピュータシステムにおいて、前記出力ディスプレイポートに接続され、前記ビデオデータの少なくとも一部において生成された画像を、表示するための表示手段を有することを特徴とするマルチメディアコンピュータシステム。１４．請求項１３記載のマルチメディアコンピュータシステムにおいて、前記表示手段は、陰極線管型モニタであることを特徴とするマルチメディアコンピュータシステム。１５．請求項１３記載のマルチメディアコンピュータシステムにおいて、前記表示手段は、フラットパネルディスプレイであることを特徴とするマルチメディアコンピュータシステム。１６．請求項１３記載のマルチメディアコンピュータシステムにおいて、前記表示手段は、テレビジョン方式のモニタであることを特徴とするマルチメディアコンピュータシステム。１７．請求項１２記載のマルチメディアコンピュータシステムにおいて、前記制御手段は、ＣＲＴ用ＦＩＦＯサイクル期間に、第２の予め設定された所定メモリサイクル数におけるビデオデータを前記ディスプレイメモリバスから転送する前記ＣＲＴ用ＦＩＦＯを制御し、前記制御手段は、非整列メモリサイクルを検出するために、前記ＣＲＴ用ＦＩＦＯサイクル期間における前記メモリサイクルをモニタし、非整列メモリサイクルが検出された場合、次のビデオポートＦＩＦＯサイクルを短くすることを特徴とするマルチメディアコンピュータシステム。１８．請求項１７記載のマルチメディアコンピュータシステムにおいて、前記制御手段は、次のビデオポートＦＩＦＯサイクルにおける前記第１の所定のメモリサイクル数を低減することによって、前記次のビデオポートＦＩＦＯサイクルを短くすることを特徴とするマルチメディアコンピュータシステム。１９．請求項１１記載のマルチメディアコンピュータシステムにおいて、少なくともテキスト及びグラフィックスデータを受け取り、処理し、及び出力するＣＰＵと、前記ＣＰＵと前記制御手段に接続され、前記テキスト及びグラフィックスデータを受け取るためのテキスト／グラフィックスコントローラとを具備し、前記制御手段は、ＣＰＵサイクル期間に、前記テキスト及びグラフィックスデータを前記テキスト／グラフィックスコントローラから前記ディスプレイメモリに転送することを特徴とするマルチメディアコンピュータシステム。２０．請求項１１記載のマルチメディアコンピュータシステムにおいて、前記制御手段は、該制御手段がビデオポートＦＩＦＯサイクルを中断したときに前記ビデオポートＦＩＦＯ内に蓄積されているデータを、前記ビデオポートからのビデオデータの帰線期間にディスプレイメモリに転送することを特徴とするマルチメディアコンピュータシステム。２１．ビデオ画像のために選択的にビデオ及びグラフィックスデータを生成するデータ処理方法において、ビデオコントローラのビデオポート内にビデオデータを受け取るステップと、ビデオポートからビデオポートＦＩＦＯ内にビデオデータを受け取り及び格納するステップと、少なくともビデオポートＦＩＦＯからディスプレイメモリ内にビデオデータを受け取り及び格納するステップと、ビデオポートＦＩＦＯサイクル期間に、第１の予め設定されたメモリサイクル数におけるビデオデータをビデオポートＦＩＦＯからディスプレイメモリバスに転送するステップと、非整列メモリサイクルを検出するために、ビデオポートＦＩＦＯサイクル期間におけるメモリサイクルをモニタするステップと、非整列メモリサイクルが検出された場合に、ビデオポートＦＩＦＯサイクルを中断するステップとを有することを特徴とするデータ処理方法。２２．請求項２１記載のデータ処理方法において、ディスプレイメモリからのビデオデータの少なくとも一部を再生し、ＣＲＴ用ＦＩＦＯ内に格納するステップと、ＣＲＴ用ＦＩＦＯからのビデオデータの少なくとも一部を受け取って、出力ポートから出力するステップとを有することを特徴とするデータ処理方法。２３．請求項２２記載のデータ処理方法において、ＣＲＴ用ＦＩＦＯサイクル期間に、第２の予め設定されたメモリサイクル数におけるビデオデータをディスプレイメモリバスからＣＲＴ用ＦＩＦＯに転送するステップと、非整列メモリサイクルを検出するために、ＣＲＴ用ＦＩＦＯサイクル期間におけるメモリサイクルをモニタするステップと、非整列メモリサイクルが検出された場合に、次のビデオポートＦＩＦＯサイクルを短くするステップとを有することを特徴とするデータ処理方法。２４．請求項２３記載のデータ処理方法において、次のビデオポートＦＩＦＯサイクルを短くするステップは、次のビデオポートＦＩＦＯサイクルにおける第１の予め設定されたメモリサイクル数を低減するステップを有することを特徴とするデータ処理方法。２５．請求項２１記載のデータ処理方法において、外部ＣＰＵからのテキスト及びグラフィックスデータをテキスト／グラフィックスコントローラ内に受け取るステップと、ＣＰＵサイクル期間に、テキスト及びグラフィックスデータをテキスト／グラフィックスコントローラからディスプレイメモリに転送するステップとを有することを特徴とするデータ処理方法。２６．請求項２１記載のデータ処理方法において、ビデオポートＦＩＦＯサイクルが中断されたときの該ビデオポートＦＩＦＯに蓄積されているデータを、ビデオポートからのビデオデータの帰線期間にディスプレイメモリに転送するステップを有することを特徴とするデータ処理方法。