JPH01295587A - 映像信号変換装置 - Google Patents
映像信号変換装置Info
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- JPH01295587A JPH01295587A JP63125466A JP12546688A JPH01295587A JP H01295587 A JPH01295587 A JP H01295587A JP 63125466 A JP63125466 A JP 63125466A JP 12546688 A JP12546688 A JP 12546688A JP H01295587 A JPH01295587 A JP H01295587A
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- JP
- Japan
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- circuit
- video signal
- component
- coefficient
- memory
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Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 23
- 230000003111 delayed effect Effects 0.000 claims abstract description 10
- 238000001514 detection method Methods 0.000 claims description 7
- 230000001934 delay Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 4
- 230000002238 attenuated effect Effects 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0117—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal
- H04N7/012—Conversion between an interlaced and a progressive signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Graphics (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Color Television Systems (AREA)
- Television Systems (AREA)
- Picture Signal Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は例えばパーソナルコンピュータ、オフィスコン
ピュータ等のコンピュータより出力される映像信号を、
ＮＴＳＣ，ＰＡＬ、ＳＥＣＡＭ等のテレビジョン放送の
フォーマットによる映像信号に変換する映像信号変換装
置に関する。
ピュータ等のコンピュータより出力される映像信号を、
ＮＴＳＣ，ＰＡＬ、ＳＥＣＡＭ等のテレビジョン放送の
フォーマットによる映像信号に変換する映像信号変換装
置に関する。
最近パーソナルコンピュータが普及し、家庭でも使用さ
れるようになってきた。パーソナルコンピュータは通常
種々の入力を行うキーボードと。
れるようになってきた。パーソナルコンピュータは通常
種々の入力を行うキーボードと。
キーボードより入力された指令、命令を演算、実行する
本体と、入力あるいは実行結果を表示するＣＲＴ等の表
示装置とから構成され、必要に応じさらにプリンタが付
加される。
本体と、入力あるいは実行結果を表示するＣＲＴ等の表
示装置とから構成され、必要に応じさらにプリンタが付
加される。
ところで斯かるコンピュータがその表示装置に所定の表
示を行わせるために出力する映像信号は非インターレー
ス方式のフォーマットになっており、またＮＴＳＣ，Ｐ
ＡＬ、ＳＥＣＡＭ等のテレビジョン放送のフォーマット
に較べ走査線の数も多い。従ってこの映像信号をテレビ
ジョン受像機に表示させると、画像がチラツク、所謂フ
リッカ現象が起こり、見難いものとなる。
示を行わせるために出力する映像信号は非インターレー
ス方式のフォーマットになっており、またＮＴＳＣ，Ｐ
ＡＬ、ＳＥＣＡＭ等のテレビジョン放送のフォーマット
に較べ走査線の数も多い。従ってこの映像信号をテレビ
ジョン受像機に表示させると、画像がチラツク、所謂フ
リッカ現象が起こり、見難いものとなる。
その原理を第４図を参照して説明する。同図（ａ）は非
インターレース方式の映像信号を模式的に表わしている
。同図に示すように水平走査線は１．２．３，４・・・
のように上から順番にスキャンされる。この映像信号を
例えばフレームメモリに記憶させた後、第４図（ｂ）に
示すように、１゜３．５・・・のように奇数番目の水平
走査線を呼び出して１つのフィールドを構成するととも
に。
インターレース方式の映像信号を模式的に表わしている
。同図に示すように水平走査線は１．２．３，４・・・
のように上から順番にスキャンされる。この映像信号を
例えばフレームメモリに記憶させた後、第４図（ｂ）に
示すように、１゜３．５・・・のように奇数番目の水平
走査線を呼び出して１つのフィールドを構成するととも
に。
第４図（ｃ）に示すように、２．４．６・・・のように
偶数番目の水平走査線を呼び出して他の１つのフィール
ドを構成することにより、インターレース方式の映像信
号とすることができる。
偶数番目の水平走査線を呼び出して他の１つのフィール
ドを構成することにより、インターレース方式の映像信
号とすることができる。
しかしながら例えば非インターレース方式の画面の１本
の水平走査線（実施例の場合筒３Ｈ）にだけ輝度信号（
図中斜線を施した部分）が存在する場合、この輝度信号
はインターレース方式の画面においては第１フイールド
にのみ出現し、第２フイールドには出現しない。その結
果フレーム周期を１／３０秒（フィールド周期を１／６
０秒）とするとき、この輝度信号は１／３０秒毎に出現
することになり、人の目にチラッキとして感じられるよ
うになる。
の水平走査線（実施例の場合筒３Ｈ）にだけ輝度信号（
図中斜線を施した部分）が存在する場合、この輝度信号
はインターレース方式の画面においては第１フイールド
にのみ出現し、第２フイールドには出現しない。その結
果フレーム周期を１／３０秒（フィールド周期を１／６
０秒）とするとき、この輝度信号は１／３０秒毎に出現
することになり、人の目にチラッキとして感じられるよ
うになる。
そこで本発明はこのようなチラッキが発生しないように
するものである。
するものである。
本発明の映像信号変換装置は、非インターレース方式に
よる映像信号をＡ／Ｄ変換するＡ／Ｄ変換回路と、Ａ／
Ｄ変換された映像信号を処理する処理回路と、処理回路
により処理された映像信号を記憶するメモリと、メモリ
より読み出された映像信号をＤ／Ａ変換するＤ／Ａ変換
回路とを備え。
よる映像信号をＡ／Ｄ変換するＡ／Ｄ変換回路と、Ａ／
Ｄ変換された映像信号を処理する処理回路と、処理回路
により処理された映像信号を記憶するメモリと、メモリ
より読み出された映像信号をＤ／Ａ変換するＤ／Ａ変換
回路とを備え。
前記処理回路は映像信号をＬ Ｈ遅延する第１の遅延回
路と、第１の遅延回路の出力を１ＨＨ遅延る第２の遅延
回路と、第１の遅延回路により遅延されない映像信号に
所定の係数を乗算する第１の係数回路と、第２の遅延回
路より出力される映像信号に所定の係数を乗算する第２
の係数回路と、第１の遅延回路、第１の係数回路及び第
２の係数回路の出力を加算する加算回路とを有する。
路と、第１の遅延回路の出力を１ＨＨ遅延る第２の遅延
回路と、第１の遅延回路により遅延されない映像信号に
所定の係数を乗算する第１の係数回路と、第２の遅延回
路より出力される映像信号に所定の係数を乗算する第２
の係数回路と、第１の遅延回路、第１の係数回路及び第
２の係数回路の出力を加算する加算回路とを有する。
Ａ／Ｄ変換された非インターレースの映像信号は３つの
信号に分けられる。第１の信号は第１の係数回路により
所定のレベルに減衰された信号となる。第２の信号は第
１の遅延回路により１ＨＨ遅延れた信号となる。第３の
信号は第１及び第２の遅延回路により２Ｈ遅延され、か
つ第２の係数回路により所定のレベルに減衰された信号
となる。
信号に分けられる。第１の信号は第１の係数回路により
所定のレベルに減衰された信号となる。第２の信号は第
１の遅延回路により１ＨＨ遅延れた信号となる。第３の
信号は第１及び第２の遅延回路により２Ｈ遅延され、か
つ第２の係数回路により所定のレベルに減衰された信号
となる。
これら３つの信号を加算した信号がメモリに記憶される
。その結果所定のレベルの輝度信号を有するＨの前後の
Ｈに、そのレベルより低い所定のレベルの輝度信号が挿
入される。インターレース方式でこのメモリを読み出す
と、１つのフレームを構成する２つのフィールドに輝度
信号が出現する。
。その結果所定のレベルの輝度信号を有するＨの前後の
Ｈに、そのレベルより低い所定のレベルの輝度信号が挿
入される。インターレース方式でこのメモリを読み出す
と、１つのフレームを構成する２つのフィールドに輝度
信号が出現する。
従ってチラッキを防止することができる。
第２図は本発明の映像信号変換装置のブロック図である
。同図において１はフィルタであり１図示せぬコンピュ
ータより入力される非インターレース方式の映像信号（
Ｒ，Ｇ、Ｂ信号）の高域成分をカットする。フィルタ１
の出力はＡ／Ｄ変換回路２に入力され、アナログ信号か
らディジタル信号に変換される。このとき水平同期信号
及び垂直同期信号に同期したクロックパルスがクロック
回路７よりＡ／Ｄ変換回路２に供給される。
。同図において１はフィルタであり１図示せぬコンピュ
ータより入力される非インターレース方式の映像信号（
Ｒ，Ｇ、Ｂ信号）の高域成分をカットする。フィルタ１
の出力はＡ／Ｄ変換回路２に入力され、アナログ信号か
らディジタル信号に変換される。このとき水平同期信号
及び垂直同期信号に同期したクロックパルスがクロック
回路７よりＡ／Ｄ変換回路２に供給される。
Ａ／Ｄ変換回路２の出力は処理回路３に入力される。検
出回路９はＡ／Ｄ変換回路２が出力する、例えば連続す
る２つの水平走査線の相関を検出する。処理回路３の処
理動作は検出回路９の検出結果に対応して制御される。
出回路９はＡ／Ｄ変換回路２が出力する、例えば連続す
る２つの水平走査線の相関を検出する。処理回路３の処
理動作は検出回路９の検出結果に対応して制御される。
すなわち２つのＨの相関が強い場合、処理回路３はＡ／
Ｄ変換回路２の出力をスルーさせる。また相関が弱い場
合（チラッキ成分が存在する場合）、処理回路３はチラ
ッキ成分を抑制する処理を行う。
Ｄ変換回路２の出力をスルーさせる。また相関が弱い場
合（チラッキ成分が存在する場合）、処理回路３はチラ
ッキ成分を抑制する処理を行う。
処理回路３の出力はフレームメモリ４に入力され、記憶
される。フレームメモリ４にはクロック回路７から必要
な書き込みクロックが供給される。
される。フレームメモリ４にはクロック回路７から必要
な書き込みクロックが供給される。
フレームメモリ４に１フレ一ム分の非インターレース方
式の映像信号のデータが記憶されたとき、例えばＮＴＳ
Ｃ，ＰＡＬ、ＳＥＣＡＭ等の垂直同期信号、水平同期信
号に同期した読み出しクロックが、シンクジェネレータ
８よりフレームメモリ４に供給され、記憶データがイン
ターレース方式で読み出される。フレームメモリ４より
読み出されたデータはＤ／Ａ変換回路５に入力され、デ
ィジタル信号からアナログ信号に変換される。Ｄ／Ａ変
換回路５の出力はフィルタ６により不要な高域成分が除
去された後１図示せぬＮＴＳＣ，ＰＡＬ、ＳＥＣＡＭ等
のＣＲＴ等に出力される。このときシンクジェネレータ
８より垂直同期信号及び水平同期信号が同時に出力され
る。
式の映像信号のデータが記憶されたとき、例えばＮＴＳ
Ｃ，ＰＡＬ、ＳＥＣＡＭ等の垂直同期信号、水平同期信
号に同期した読み出しクロックが、シンクジェネレータ
８よりフレームメモリ４に供給され、記憶データがイン
ターレース方式で読み出される。フレームメモリ４より
読み出されたデータはＤ／Ａ変換回路５に入力され、デ
ィジタル信号からアナログ信号に変換される。Ｄ／Ａ変
換回路５の出力はフィルタ６により不要な高域成分が除
去された後１図示せぬＮＴＳＣ，ＰＡＬ、ＳＥＣＡＭ等
のＣＲＴ等に出力される。このときシンクジェネレータ
８より垂直同期信号及び水平同期信号が同時に出力され
る。
第１図は処理回路３のブロック図を表わしている。入力
されたディジタル映像信号は係数回路１３により所定の
係数に１が乗算され、所定のレベルに減衰された後、加
算回路１５に出力される。
されたディジタル映像信号は係数回路１３により所定の
係数に１が乗算され、所定のレベルに減衰された後、加
算回路１５に出力される。
実施例の場合シフトレジスタにより係数回路１３を構成
し、８ビツトのデータを１ビツトシフトすることにより
、映像信号のレベルを１／２に減衰している。
し、８ビツトのデータを１ビツトシフトすることにより
、映像信号のレベルを１／２に減衰している。
入力映像信号はまた遅延回路としてのＩ Ｈメモリ１１
により１Ｈ遅延されて、加算回路１５に出力される。ま
た１Ｈメモリ１１の出力は１Ｈメモリ１２にも供給され
、さらに１Ｈ遅延される。１Ｈメモリ１２の出力は係数
回路１４に入力され、所定の係数に２が乗算される。実
施例の場合係数回路１４も係数回路１３と同様にシフト
レジスタにより構成され、１Ｈメモリ１２の出力を１／
２のレベルに減衰して加算回路１６に出力する。
により１Ｈ遅延されて、加算回路１５に出力される。ま
た１Ｈメモリ１１の出力は１Ｈメモリ１２にも供給され
、さらに１Ｈ遅延される。１Ｈメモリ１２の出力は係数
回路１４に入力され、所定の係数に２が乗算される。実
施例の場合係数回路１４も係数回路１３と同様にシフト
レジスタにより構成され、１Ｈメモリ１２の出力を１／
２のレベルに減衰して加算回路１６に出力する。
加算回路１５は係数回路１３の出力と１Ｈメモリ１１の
出力とを加算して加算回路１６に出力している。加算回
路１６は加算回路１５の出力と係数回路１４の出力とを
加算してフレームメモリ４に出力する。
出力とを加算して加算回路１６に出力している。加算回
路１６は加算回路１５の出力と係数回路１４の出力とを
加算してフレームメモリ４に出力する。
処理回路３の動作を第３図を参照して説明すると次のよ
うになる。いまコンピュータより第３図（ａ）に示すよ
うに非インターレース方式の映像信号が入力され、例え
ばその第４Ｈにチラッキ成分（孤立した輝度信号）Ａが
あるものとする。この成分Ａが存在するＨにおいて、成
分Ａは係数回路１３により１／２のレベルに減衰され、
加算回路１５．１６を介して出力される（第３図（ｂ）
第４Ｈ）。
うになる。いまコンピュータより第３図（ａ）に示すよ
うに非インターレース方式の映像信号が入力され、例え
ばその第４Ｈにチラッキ成分（孤立した輝度信号）Ａが
あるものとする。この成分Ａが存在するＨにおいて、成
分Ａは係数回路１３により１／２のレベルに減衰され、
加算回路１５．１６を介して出力される（第３図（ｂ）
第４Ｈ）。
この成分Ａは１Ｈメモリ１１により１Ｈ遅延されるので
、次のＨ（第５Ｈ）において加算回路１５．１６を介し
て出力される（第３図（ｂ）第５Ｈ）。
、次のＨ（第５Ｈ）において加算回路１５．１６を介し
て出力される（第３図（ｂ）第５Ｈ）。
１Ｈメモリ１１が出力する成分Ａは１Ｈメモリ１２によ
り１Ｈ遅延されるので、さらに次のＨ（第６Ｈ）におい
て出現する。この２Ｈ遅延した成分Ａは係数回路１４に
より１／２のレベルに減衰された後、加算回路１６を介
して出力される（第３図（ｂ）第６■（）。
り１Ｈ遅延されるので、さらに次のＨ（第６Ｈ）におい
て出現する。この２Ｈ遅延した成分Ａは係数回路１４に
より１／２のレベルに減衰された後、加算回路１６を介
して出力される（第３図（ｂ）第６■（）。
このように第３図（ａ）に示す成分Ａは処理されて、メ
モリ４上に第３図（ｂ）に示すように記憶される。
モリ４上に第３図（ｂ）に示すように記憶される。
この非インターレース方式の映像信号をインターレース
方式で読み出すと、奇数Ｈのフィールドは第３図（Ｑ）
に示すようになり、偶数Ｈのブイ−−ルドは第３図（ｄ
）に示すようになる。これらの図から明かなように、奇
数フィールドにおいて成分Ａが第５Ｈに出現するが、次
の例えば１７６０秒後の偶数フィールドにおいては、第
４Ｈと第６ＩＩに１元の１７２のレベルの成分Ａが出現
する。従ってチラッキが防止される。
方式で読み出すと、奇数Ｈのフィールドは第３図（Ｑ）
に示すようになり、偶数Ｈのブイ−−ルドは第３図（ｄ
）に示すようになる。これらの図から明かなように、奇
数フィールドにおいて成分Ａが第５Ｈに出現するが、次
の例えば１７６０秒後の偶数フィールドにおいては、第
４Ｈと第６ＩＩに１元の１７２のレベルの成分Ａが出現
する。従ってチラッキが防止される。
すべてのＨについて上述した処理を施すと、垂直方向の
解像度が略１／２に低下する。そこでフリッカとして感
じる成分が存在するＨを検出回路９により検出し、その
Ｈについてだけ上述した処理を施すようにすることが好
ましい。
解像度が略１／２に低下する。そこでフリッカとして感
じる成分が存在するＨを検出回路９により検出し、その
Ｈについてだけ上述した処理を施すようにすることが好
ましい。
以上の如く本発明によれば、非インターレース方式の所
定のＨに所定のレベルのチラッキ成分があるとき、その
Ｈの前後のＨに、所定レベルに減衰したその成分を重畳
するようにしたので、インターレース方式に変換した場
合においてもチラッキの発生を防止することができる。
定のＨに所定のレベルのチラッキ成分があるとき、その
Ｈの前後のＨに、所定レベルに減衰したその成分を重畳
するようにしたので、インターレース方式に変換した場
合においてもチラッキの発生を防止することができる。
第１図は本発明の処理回路のブロック図。
第２図は本発明の映倫信号変換装置のブロック図、
第３図は第１図の回路の説明図、
第４図は従来の映像信号変換の説明図である。
１・・・フィルタ
２・・・Ａ／Ｄ変換回路
３・・・処理回路
４・・・フレームメモリ
５・・・Ｄ／Ａ変換回路
６・・・フィルタ
７・・・クロック回路
８・・・シンクジェネレータ
９・・・検出回路
１１．１２・・・１Ｈメモリ
１３．１４・・・係数回路
１５．１６・・・加算回路
以上
特許出願人 株式会社山下電子設計
Claims (2)
- （１）非インターレース方式による映像信号をＡ／Ｄ変
換するＡ／Ｄ変換回路と、 Ａ／Ｄ変換された映像信号を処理する処理回路と、 処理回路により処理された映像信号を記憶するメモリと
、 メモリより読み出された映像信号をＤ／Ａ変換するＤ／
Ａ変換回路とを備え、 前記処理回路は映像信号を１Ｈ遅延する第１の遅延回路
と、 第１の遅延回路の出力を１Ｈ遅延する第２の遅延回路と
、 第１の遅延回路により遅延されない映像信号に所定の係
数を乗算する第１の係数回路と、 第２の遅延回路より出力される映像信号に所定の係数を
乗算する第２の係数回路と、 第１の遅延回路、第１の係数回路及び第２の係数回路の
出力を加算する加算回路とを有する映像信号変換装置。 - （２）２本の水平走査線の相関を検出し、検出結果に対
応して前記処理回路を制御する検出回路をさらに備える
請求項１記載の映像信号変換装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63125466A JPH01295587A (ja) | 1988-05-23 | 1988-05-23 | 映像信号変換装置 |
| US07/316,762 US4924315A (en) | 1988-05-23 | 1989-02-28 | Video signal processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63125466A JPH01295587A (ja) | 1988-05-23 | 1988-05-23 | 映像信号変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01295587A true JPH01295587A (ja) | 1989-11-29 |
Family
ID=14910786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63125466A Pending JPH01295587A (ja) | 1988-05-23 | 1988-05-23 | 映像信号変換装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4924315A (ja) |
| JP (1) | JPH01295587A (ja) |
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-
1988
- 1988-05-23 JP JP63125466A patent/JPH01295587A/ja active Pending
-
1989
- 1989-02-28 US US07/316,762 patent/US4924315A/en not_active Expired - Fee Related
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| US9013633B2 (en) | 1999-04-28 | 2015-04-21 | Intel Corporation | Displaying data on lower resolution displays |
Also Published As
| Publication number | Publication date |
|---|---|
| US4924315A (en) | 1990-05-08 |
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