JPH1050998A - Fabrication of thin film transistor - Google Patents

Fabrication of thin film transistor

Info

Publication number
JPH1050998A
JPH1050998A JP20071096A JP20071096A JPH1050998A JP H1050998 A JPH1050998 A JP H1050998A JP 20071096 A JP20071096 A JP 20071096A JP 20071096 A JP20071096 A JP 20071096A JP H1050998 A JPH1050998 A JP H1050998A
Authority
JP
Japan
Prior art keywords
semiconductor layer
thin film
film transistor
concentration impurity
current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP20071096A
Other languages
Japanese (ja)
Inventor
Hirotaka Yamaguchi
弘高 山口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Electric Kagoshima Ltd
NEC Kagoshima Ltd
Original Assignee
Nippon Electric Kagoshima Ltd
NEC Kagoshima Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Kagoshima Ltd, NEC Kagoshima Ltd filed Critical Nippon Electric Kagoshima Ltd
Priority to JP20071096A priority Critical patent/JPH1050998A/en
Publication of JPH1050998A publication Critical patent/JPH1050998A/en
Pending legal-status Critical Current

Links

Abstract

PROBLEM TO BE SOLVED: To provide a method for fabricating a semiconductor device in which a thin film transistor having a high on-current and a low off-current can be formed easily. SOLUTION: The method for fabricating a thin film transistor on an insulating substrate 1 comprises a step for forming a source electrode 3 and a drain electrode 4 of transparent conductive film on the insulating substrate 1, a step for forming heavily doped layers 6, 7 covering the source electrode 3 and the drain electrode 4 while isolating from each other, a step for exposing the heavily doped layers 6, 7 to hydrogen plasma generated through hydrogen discharge, a step for depositing a semiconductor layer 9 covering the heavily doped layers 6, 7 after exposure to hydrogen discharge, and a step for depositing a gate insulation film 10 on the semiconductor layer 9 and then forming a gate electrode thereon.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明はマトリクス表示素子
や密着型イメージセンサー等に用いられる薄膜トランジ
スタの製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a thin film transistor used for a matrix display device, a contact type image sensor, or the like.

【0002】[0002]

【従来の技術】薄膜トランジスタ(TFT)では、トラ
ンジスタの導通状態の電流すなわちオン電流が高く、ト
ランジスタの非導通状態の電流すなわちオフ電流が低く
なることが重要となる。
2. Description of the Related Art In a thin film transistor (TFT), it is important that a current in a conductive state of a transistor, that is, an on current, is high and a current in a non-conductive state of a transistor, that is, an off current is low.

【0003】従来、薄膜トランジスタのチャネル領域を
構成する半導体層の材料として、非晶質シリコン(a−
Si)、多結晶シリコンあるいは微結晶シリコン等が種
々に検討されている。そして、トランジスタのオン電流
を高くするためには、薄膜トランジスタのチャネル領域
の電子あるいは正孔の易動度を向上させることが必要に
なる。現在、このような方法として、それぞれ異る結晶
性を有する2層あるいは3層等の積層化されたシリコン
層を半導体層にする方法が精力的に検討されている。
Conventionally, as a material of a semiconductor layer forming a channel region of a thin film transistor, amorphous silicon (a-
Si), polycrystalline silicon, microcrystalline silicon, and the like have been variously studied. In order to increase the on-state current of the transistor, it is necessary to improve the mobility of electrons or holes in the channel region of the thin film transistor. At present, as such a method, a method of forming a stacked silicon layer such as two layers or three layers having different crystallinity into a semiconductor layer has been energetically studied.

【0004】あるいは、このようなチャネル領域を構成
する半導体層を水素プラズマ処理しその膜質を向上させ
る方法も種々に検討されている。
Alternatively, various methods have been studied for improving the film quality of a semiconductor layer constituting such a channel region by performing a hydrogen plasma treatment.

【0005】これに対し、オフ電流を低くするために、
チャネル領域とドレイン間に形成されるPN接合の質の
向上あるいはこのチャネルとドレイン間の接合に加わる
電界の低減等の方法が種々に検討されている。
On the other hand, in order to reduce the off current,
Various methods have been studied for improving the quality of a PN junction formed between a channel region and a drain or reducing the electric field applied to the junction between the channel and the drain.

【0006】あるいは、簡便な方法で高いオン電流と低
いオフ電流とを得る手段として、ソース電極およびドレ
イン電極と半導体層とのオーミック接触をよくする方法
が特開平61−232673号公報に示されている。こ
のようなオーミック接触は、例えばNチャネルの薄膜ト
ランジスタの場合でゲート電極に正電圧を印加したオン
時に、ドレイン電流がスムースにチャネル領域を流れる
ようにするとともに、ゲート電極にゼロあるいは負の電
圧を印加したオフ時には、流れるドレイン電流を充分に
低く抑えるために設けられる。
As a means for obtaining a high on-current and a low off-current by a simple method, a method of improving ohmic contact between a source electrode and a drain electrode and a semiconductor layer is disclosed in Japanese Patent Application Laid-Open No. 61-232673. I have. Such an ohmic contact allows a drain current to smoothly flow through the channel region when a positive voltage is applied to the gate electrode in the case of, for example, an N-channel thin film transistor, and applies a zero or negative voltage to the gate electrode. At the time of turning off, the drain current is provided to keep sufficiently low.

【0007】以下、上記公開公報の技術について図5に
基づいて説明する。図5は上記のようなオーミック接触
のよくされた薄膜トランジスタの断面図である。
The technique disclosed in the above publication will be described below with reference to FIG. FIG. 5 is a cross-sectional view of a thin-film transistor having improved ohmic contact as described above.

【0008】図5に示すように、ガラス基板21上にI
TO等の透明導電層からなるソース電極22およびドレ
イン電極23が形成されている。そして、このソース電
極22およびドレイン電極23を覆うように、高濃度不
純物添加層24および25がそれぞれソース電極22と
ドレイン電極23の表面部に形成される。この高濃度不
純物添加層24,25は、リンあるいはヒ素を不純物と
して添加されたa−Si膜である。
[0008] As shown in FIG.
A source electrode 22 and a drain electrode 23 made of a transparent conductive layer such as TO are formed. Then, high-concentration impurity added layers 24 and 25 are formed on the surface portions of the source electrode 22 and the drain electrode 23 so as to cover the source electrode 22 and the drain electrode 23, respectively. The high-concentration impurity-added layers 24 and 25 are a-Si films to which phosphorus or arsenic is added as an impurity.

【0009】そして、a−Si膜である半導体層26が
この高濃度不純物添加層24,25を被覆するように形
成されている。さらに、半導体層26の表面にゲート絶
縁膜27が形成され、ゲート絶縁膜27上にITO等の
透明導電層でゲート電極28が形成されている。
A semiconductor layer 26, which is an a-Si film, is formed so as to cover the high-concentration impurity added layers 24 and 25. Further, a gate insulating film 27 is formed on the surface of the semiconductor layer 26, and a gate electrode 28 is formed on the gate insulating film 27 with a transparent conductive layer such as ITO.

【0010】[0010]

【発明が解決しようとする課題】このような従来の薄膜
トランジスタでは、薄膜トランジスタのオフ状態のドレ
イン電流は大幅に低減する。例えば、薄膜トランジスタ
がNチャネル型の場合には、ゲート電圧が負になるとド
レイン電流はほとんど流れない。これは、ソース電極お
よびドレイン電極上に形成される高濃度不純物添加層の
効果である。
In such a conventional thin film transistor, the drain current in the off state of the thin film transistor is greatly reduced. For example, when the thin film transistor is of an N-channel type, almost no drain current flows when the gate voltage becomes negative. This is an effect of the high-concentration impurity added layers formed on the source electrode and the drain electrode.

【0011】しかし、このような構造では、オン状態の
ドレイン電流が大幅に低下することが生じる。これは、
高濃度不純物添加層の表面には膜厚が3nm程度の自然
酸化膜が生じやすく、半導体層26とのオーミック性の
損なわれることがあるためである。
However, in such a structure, the drain current in the ON state is greatly reduced. this is,
This is because a natural oxide film having a thickness of about 3 nm is easily formed on the surface of the high-concentration impurity-added layer, and the ohmic property with the semiconductor layer 26 may be lost.

【0012】この現象について図6に基づいて説明す
る。図6は薄膜トランジスタのドレイン電流のゲート電
圧依存性を示す。ここで、ソース電極およびドレイン電
極表面に高濃度不純物添加層のある場合とない場合が示
されている。
This phenomenon will be described with reference to FIG. FIG. 6 shows the gate voltage dependence of the drain current of the thin film transistor. Here, the case where a high-concentration impurity added layer is provided on the surface of the source electrode and the drain electrode and the case where it is not provided are shown.

【0013】図6(b)に示すように、高濃度不純物添
加層がない場合には、オフ状態でゲート電圧が負側に増
加するとドレイン電流は増加するようになる。これに対
し、図6(a)に示すように高濃度不純物添加層がある
場合には、ゲート電圧が負側でほぼ一定でありこのよう
なドレイン電流の増加はみられない。
As shown in FIG. 6B, when there is no high-concentration impurity added layer, the drain current increases when the gate voltage increases to the negative side in the off state. On the other hand, when there is a high-concentration impurity added layer as shown in FIG. 6A, the gate voltage is almost constant on the negative side, and such an increase in drain current is not observed.

【0014】しかし、図6(a)に示すようにゲート電
圧が正側になりオン状態になってもドレイン電流の増加
しないことがみられる。図6(b)と比較して判るよう
に、オン状態でドレイン電流が2桁から3桁低下するよ
うになる。そして、このオン状態のドレイン電流のバラ
ツキが大きくなる。
However, as shown in FIG. 6A, it can be seen that the drain current does not increase even when the gate voltage becomes positive and the transistor is turned on. As can be seen from comparison with FIG. 6B, in the ON state, the drain current decreases by two to three digits. Then, the variation of the drain current in the ON state becomes large.

【0015】本発明の目的は、高いオン電流と低いオフ
電流を有する薄膜トランジスタの製造方法を提供するこ
とにある。
An object of the present invention is to provide a method for manufacturing a thin film transistor having a high on-current and a low off-current.

【0016】[0016]

【課題を解決するための手段】このために本発明の薄膜
トランジスタの製造方法は、絶縁性基板上に形成される
薄膜トランジスタにおいて、前記絶縁性基板上に透明導
電膜で構成されるソース電極とドレイン電極とを形成す
る工程と、前記ソース電極とドレイン電極をそれぞれ被
覆し互いに分離する高濃度不純物添加層を形成する工程
と、前記高濃度不純物添加層を水素放電で発生する水素
プラズマに暴露させる工程と、前記水素プラズマの暴露
後、前記高濃度不純物添加層を被覆する半導体層を堆積
させる工程と、前記半導体層上にゲート絶縁膜を形成す
ると共に前記ゲート絶縁膜上にゲート電極を形成する工
程とを含む。
For this purpose, a method of manufacturing a thin film transistor according to the present invention is directed to a thin film transistor formed on an insulating substrate, wherein a source electrode and a drain electrode formed of a transparent conductive film are formed on the insulating substrate. Forming a high-concentration impurity-added layer that covers and separates the source electrode and the drain electrode, respectively, and exposing the high-concentration impurity-added layer to hydrogen plasma generated by hydrogen discharge. Depositing a semiconductor layer covering the high-concentration impurity-added layer after the exposure to the hydrogen plasma, and forming a gate electrode on the gate insulating film while forming a gate insulating film on the semiconductor layer. including.

【0017】なお、前記半導体層は、前記水素放電を行
う同一装置内で形成される。
The semiconductor layer is formed in the same device that performs the hydrogen discharge.

【0018】ここで、前記高濃度不純物添加層がシリコ
ン半導体層であり、前記半導体層が非晶質シリコン半導
体層、多結晶シリコン半導体層あるいは微結晶シリコン
半導体層である。
Here, the high-concentration impurity-added layer is a silicon semiconductor layer, and the semiconductor layer is an amorphous silicon semiconductor layer, a polycrystalline silicon semiconductor layer, or a microcrystalline silicon semiconductor layer.

【0019】[0019]

【発明の実施の形態】次に、本発明の実施の形態を図1
乃至図3に基づいて説明する。図1乃至図3は本発明の
薄膜トランジスタの製造工程順の断面図である。
FIG. 1 shows an embodiment of the present invention.
This will be described with reference to FIG. 1 to 3 are sectional views in the order of the manufacturing process of the thin film transistor of the present invention.

【0020】図1(a)に示すように、ガラス基板1上
に透明導電膜2が形成される。この透明絶縁膜2は膜厚
150nmのITO膜である。
As shown in FIG. 1A, a transparent conductive film 2 is formed on a glass substrate 1. This transparent insulating film 2 is an ITO film having a thickness of 150 nm.

【0021】図1(b)に示すように、この透明絶縁膜
2はフォトリソグラフィ技術とドライエッチング技術と
で加工され、ガラス基板1の所定の領域にソース電極3
およびドレイン電極4が形成される。
As shown in FIG. 1B, the transparent insulating film 2 is processed by a photolithography technique and a dry etching technique, and a source electrode 3 is formed on a predetermined region of the glass substrate 1.
And a drain electrode 4 are formed.

【0022】次に、図1(c)に示すようにn+ 半導体
膜5が形成される。このn+ 半導体膜5はリン不純物を
含有する膜厚30nmの非晶質シリコン膜であり、リン
不純物濃度は1020原子/cm3 程度に設定される。
Next, as shown in FIG. 1C, an n + semiconductor film 5 is formed. The n + semiconductor film 5 is a 30 nm-thick amorphous silicon film containing a phosphorus impurity, and the concentration of the phosphorus impurity is set to about 10 20 atoms / cm 3 .

【0023】この非晶質シリコン膜は、シラン(SiH
4 )ガス、ホスフィン(PH3 )ガスおよび水素ガスの
混合ガスを用いるプラズマCVD装置で堆積される。こ
こで、この非晶質シリコン膜の成膜では、混合ガスの圧
力は100Pa、成膜時の基板温度は250℃、13.
56MHzのRFパワー密度は0.05W/cm2 の条
件になるようにそれぞれ設定される。
This amorphous silicon film is made of silane (SiH
4 ) Deposition is performed by a plasma CVD apparatus using a mixed gas of gas, phosphine (PH 3 ) gas and hydrogen gas. Here, in forming the amorphous silicon film, the pressure of the mixed gas is 100 Pa, the substrate temperature at the time of film formation is 250 ° C., and 13.
The RF power density at 56 MHz is set so as to satisfy the condition of 0.05 W / cm 2 .

【0024】次に、図1(d)に示すように、n+ 半導
体膜5はフォトリソグラフィ技術とドライエッチング技
術とでパターニングされる。そして、ソース電極3上と
ドレイン電極4上に高濃度不純物添加層6および7が形
成される。
Next, as shown in FIG. 1D, the n + semiconductor film 5 is patterned by a photolithography technique and a dry etching technique. Then, high concentration impurity added layers 6 and 7 are formed on source electrode 3 and drain electrode 4.

【0025】次に、図2(a)に示すように、高濃度不
純物添加層6および7に水素プラズマ処理が施される。
そして、水素プラズマ中の水素イオン8が高濃度不純物
添加層6および7の表面に照射される。この水素イオン
照射により、高濃度不純物添加層表面に形成されていた
自然酸化膜が還元され除去される。
Next, as shown in FIG. 2A, the high-concentration impurity added layers 6 and 7 are subjected to a hydrogen plasma treatment.
Then, the surfaces of high concentration impurity added layers 6 and 7 are irradiated with hydrogen ions 8 in the hydrogen plasma. By this hydrogen ion irradiation, the natural oxide film formed on the surface of the high-concentration impurity added layer is reduced and removed.

【0026】この水素プラズマ処理は、上記プラズマC
VD装置のチャンバ内での水素放電でなされる。水素放
電に用いるチャンバー内の電極は平行平板型であり、R
Fの高周波電源の周波数は13.56MHzである。ま
た、水素放電時にシリコン基板の載置される電極基板の
温度は250℃であり、この電極基板が前述の平行平板
の陽極側(アース側)に接続される。すなわち、アノー
ドカップリングの構成がとられている。さらに、高周波
(RF)パワー密度は0.05ワット(W)に、水素ガ
スの圧力は50Paにそれぞれ固定されている。
This hydrogen plasma treatment is performed by the above plasma C
This is achieved by a hydrogen discharge in the chamber of the VD device. The electrode in the chamber used for hydrogen discharge is a parallel plate type.
The frequency of the high-frequency power supply of F is 13.56 MHz. The temperature of the electrode substrate on which the silicon substrate is placed at the time of hydrogen discharge is 250 ° C., and this electrode substrate is connected to the anode side (earth side) of the above-mentioned parallel plate. That is, the configuration of the anode coupling is adopted. Further, the radio frequency (RF) power density is fixed at 0.05 watts (W), and the pressure of the hydrogen gas is fixed at 50 Pa.

【0027】このような水素放電において、水素ガスに
ヘリウムあるいはアルゴンガスを混入させても同様な効
果がある。また、この水素放電は、電極基板が陰極側に
接続されるカソードカップリングの構成で行われてもよ
い。
In such a hydrogen discharge, a similar effect can be obtained by mixing helium or argon gas with hydrogen gas. Further, this hydrogen discharge may be performed in a configuration of a cathode coupling in which the electrode substrate is connected to the cathode side.

【0028】次に、図2(b)に示すように、半導体層
9がソース電極3、ドレイン電極4および高濃度不純物
添加層6,7を被覆するように形成される。ここで、こ
の半導体層9は上記のプラズマCVD装置で堆積される
膜厚100nmの非晶質シリコン膜である。
Next, as shown in FIG. 2B, a semiconductor layer 9 is formed so as to cover the source electrode 3, the drain electrode 4, and the high-concentration impurity added layers 6 and 7. Here, the semiconductor layer 9 is an amorphous silicon film having a thickness of 100 nm deposited by the above-mentioned plasma CVD apparatus.

【0029】この非晶質シリコン膜は、シランと水素の
混合ガスが反応ガスとして用いられ、この反応ガスの圧
力120Pa、成膜時の基板温度250℃、13.56
MHzのRFパワー密度0.04W/cm2 の条件で堆
積される。ここで、シランガスと水素ガスの流量比は
1:3程度に設定される。
This amorphous silicon film uses a mixed gas of silane and hydrogen as a reaction gas, the pressure of the reaction gas is 120 Pa, the substrate temperature during film formation is 250 ° C., and 13.56.
It is deposited under the condition of an RF power density of 0.04 W / cm 2 in MHz. Here, the flow ratio between the silane gas and the hydrogen gas is set to about 1: 3.

【0030】そして、プラズマCVD法で膜厚300n
m程度の非晶質シリコン窒化膜が堆積されゲート絶縁膜
10が形成される。
Then, the film thickness is 300 n by the plasma CVD method.
An amorphous silicon nitride film of about m is deposited, and a gate insulating film 10 is formed.

【0031】ここで、ゲート絶縁膜である非晶質シリコ
ン窒化膜は、シランガス、アンモニア(NH3 )ガス及
び窒素ガスの混合ガスが反応ガスとして用いられ、この
反応ガスの圧力150Pa、成膜時の基板温度300
℃、13.56MHzのRFパワー密度0.08W/c
2 にそれぞれ設定されて堆積される。
Here, a mixed gas of silane gas, ammonia (NH 3 ) gas and nitrogen gas is used as a reaction gas for the amorphous silicon nitride film serving as a gate insulating film. Substrate temperature of 300
RF power density of 0.08 W / c at 13.56 MHz
m 2 and deposited.

【0032】次に、図2(c)に示すようにゲート絶縁
膜10および半導体層9はフォトリソグラフィ技術とド
ライエッチング技術とでパターニングされ、島状になる
ように形成される。
Next, as shown in FIG. 2C, the gate insulating film 10 and the semiconductor layer 9 are patterned by photolithography and dry etching to form islands.

【0033】次に、図3(a)に示すようにクロム膜1
1がスパッタ法で堆積される。ここで、このクロム膜1
1の膜厚は150nm程度に設定される。
Next, as shown in FIG.
1 is deposited by sputtering. Here, this chromium film 1
1 is set to about 150 nm.

【0034】次に、図3(b)に示すようにクロム膜1
1はパターニングされゲート電極12が形成される。そ
して、最後にシリコン窒化膜からなるパッシベーション
膜13が形成される。
Next, as shown in FIG.
1 is patterned to form a gate electrode 12. Finally, a passivation film 13 made of a silicon nitride film is formed.

【0035】このようにして、ガラス基板1上に、高濃
度不純物添加層6および7で一部が覆われたソース電極
3およびドレイン電極4を有し、このソース電極3と高
濃度不純物添加層6およびドレイン電極4と高濃度不純
物添加層7が半導体層9とゲート絶縁膜10に被覆さ
れ、ゲート絶縁膜10上にゲート電極12が形成される
薄膜トランジスタが完成する。
As described above, the source electrode 3 and the drain electrode 4 partially covered with the high-concentration impurity-added layers 6 and 7 are provided on the glass substrate 1. 6, the drain electrode 4 and the high-concentration impurity-added layer 7 are covered with the semiconductor layer 9 and the gate insulating film 10, and a thin film transistor in which the gate electrode 12 is formed on the gate insulating film 10 is completed.

【0036】次に、本発明の効果について図4に基づい
て説明する。図4は本発明の方法で形成した薄膜トラン
ジスタのドレイン電流のゲート電圧依存性を示す。ここ
で、薄膜トランジスタはNチャネル型である。
Next, the effect of the present invention will be described with reference to FIG. FIG. 4 shows the gate voltage dependence of the drain current of the thin film transistor formed by the method of the present invention. Here, the thin film transistor is an N-channel type.

【0037】図4に示すように、この場合には、ゲート
電圧が負側でほぼ一定でありドレイン電流の増加は全く
みられない。
As shown in FIG. 4, in this case, the gate voltage is almost constant on the negative side, and there is no increase in drain current.

【0038】これに対し、図4に示すようにゲート電圧
が正側になると、ドレイン電流は大幅に増加し、従来の
技術の薄膜トランジスタの2桁から3桁高い値になる。
そして、このドレイン電流のバラツキは非常に小さくな
る。
On the other hand, as shown in FIG. 4, when the gate voltage is on the positive side, the drain current is greatly increased, which is two to three orders of magnitude higher than that of the conventional thin film transistor.
Then, the variation of the drain current becomes very small.

【0039】このように、本発明の製造方法で形成され
る薄膜トランジスタは、高いオン電流と低いオフ電流を
有するようになる。
As described above, the thin film transistor formed by the manufacturing method of the present invention has a high on-current and a low off-current.

【0040】以上の本発明の実施の形態では、半導体層
がシリコン半導体の非晶質シリコン膜で形成される場合
について説明されている。本発明はこのような半導体膜
に限定されるものでなく、その他、シリコン、シリコン
・ゲルマニウム等の微結晶半導体膜あるいは多結晶半導
体膜でもよい。この場合には、電荷の易動度が向上しオ
ン電流がさらに大きくなる。
In the above embodiment of the present invention, the case where the semiconductor layer is formed of an amorphous silicon film of a silicon semiconductor has been described. The present invention is not limited to such a semiconductor film, and may be a microcrystalline semiconductor film such as silicon, silicon / germanium, or a polycrystalline semiconductor film. In this case, the mobility of the charge is improved, and the on-current is further increased.

【0041】また、高濃度不純物添加層6,7は、多結
晶シリコン膜、微結晶シリコン膜で構成されてもよい。
さらには、ゲート電極12がITO膜で構成されてもよ
いことに言及しておく。
The high-concentration impurity-added layers 6 and 7 may be composed of a polycrystalline silicon film or a microcrystalline silicon film.
Further, it should be noted that the gate electrode 12 may be made of an ITO film.

【0042】また、以上の実施の形態では、この薄膜ト
ランジスタがガラス基板上に形成される場合について説
明されている。しかし、本発明は、これに限定されるも
のでなく、その他、プラスチック等の絶縁体上、シリコ
ン基板等の半導体基板上に形成される絶縁膜上の薄膜ト
ランジスタにも効果的に適用できることにも言及してお
く。
In the above embodiment, the case where the thin film transistor is formed on a glass substrate has been described. However, the present invention is not limited to this, and also mentions that the present invention can be effectively applied to a thin film transistor on an insulating film formed over an insulator such as a plastic or a semiconductor substrate such as a silicon substrate. Keep it.

【0043】[0043]

【発明の効果】以上に説明したように、本発明では、ガ
ラス基板上に形成されるソース電極とドレイン電極の表
面にオーミック接触する高濃度不純物添加層が形成され
る。そして、この高濃度不純物添加層を被覆する半導体
層が形成される直前に、高濃度不純物添加層の表面は水
素放電により水素プラズマ処理がなされる。
As described above, according to the present invention, a high-concentration impurity-added layer which is in ohmic contact with the surfaces of a source electrode and a drain electrode formed on a glass substrate is formed. Immediately before the semiconductor layer covering the high-concentration impurity-added layer is formed, the surface of the high-concentration impurity-addition layer is subjected to hydrogen plasma treatment by hydrogen discharge.

【0044】このため、薄膜トランジスタのオフ電は大
幅に低減するようになると共に、薄膜トランジスタのオ
ン電流は増加するようになる。しかも、このオン電流値
は安定して大きな値となる。
Therefore, the off current of the thin film transistor is greatly reduced, and the on current of the thin film transistor is increased. In addition, the on-current value stably becomes a large value.

【0045】このようにして、高いオン電流と低いオフ
電流を有する薄膜トランジスタが安定してしかも容易に
形成できるようになる。
Thus, a thin film transistor having a high on-current and a low off-current can be formed stably and easily.

【0046】本発明により、マトリクス表示素子や密着
型イメージセンサー等の高性能化が非常に容易になる。
According to the present invention, it is very easy to improve the performance of a matrix display element, a contact type image sensor, and the like.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施の形態を説明するTFTの製造工
程順の断面図である。
FIG. 1 is a cross-sectional view illustrating a TFT according to an embodiment of the present invention in the order of manufacturing steps.

【図2】本発明の実施の形態を説明するTFTの製造工
程順の断面図である。
FIG. 2 is a cross-sectional view illustrating a TFT according to an embodiment of the present invention in the order of manufacturing steps.

【図3】本発明の実施の形態を説明するTFTの製造工
程順の断面図である。
FIGS. 3A to 3C are cross-sectional views illustrating a TFT according to an embodiment of the present invention in the order of manufacturing steps.

【図4】本発明の効果を説明するドレイン電流のゲート
電圧依存性を示す図である。
FIG. 4 is a diagram showing the gate voltage dependence of the drain current for explaining the effect of the present invention.

【図5】従来の技術を説明するためのTFTの断面図で
ある。
FIG. 5 is a sectional view of a TFT for explaining a conventional technique.

【図6】従来の技術のTFTのドレイン電流のゲート電
圧依存性を示す図である。
FIG. 6 is a diagram showing the gate voltage dependence of the drain current of a conventional TFT.

【符号の説明】[Explanation of symbols]

1,21 ガラス基板 2 透明導電膜 3,22 ソース電極 4,23 ドレイン電極 5 n+半導体層 6,7,24,25 高濃度不純物添加層 8 水素イオン 9,26 半導体層 10,27 ゲート絶縁膜 11 クロム膜 12,28 ゲート電極 13 パッシベーション膜 1,21 glass substrate 2 transparent conductive film 3,22 source electrode 4,23 drain electrode 5 n + semiconductor layer 6,7,24,25 high concentration impurity added layer 8 hydrogen ion 9,26 semiconductor layer 10,27 gate insulating film 11 Chromium film 12, 28 Gate electrode 13 Passivation film

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 絶縁性基板上に形成される薄膜トランジ
スタにおいて、前記絶縁性基板上に透明導電膜で構成さ
れるソース電極とドレイン電極とを形成する工程と、前
記ソース電極とドレイン電極をそれぞれ被覆し互いに分
離する高濃度不純物添加層を形成する工程と、前記高濃
度不純物添加層を水素放電で発生する水素プラズマに暴
露させる工程と、前記水素プラズマの暴露後、前記高濃
度不純物添加層を被覆する半導体層を堆積させる工程
と、前記半導体層上にゲート絶縁膜を形成すると共に前
記ゲート絶縁膜上にゲート電極を形成する工程と、を含
むことを特徴とする薄膜トランジスタの製造方法。
In a thin film transistor formed on an insulating substrate, a step of forming a source electrode and a drain electrode made of a transparent conductive film on the insulating substrate, and covering the source electrode and the drain electrode, respectively. Forming a high-concentration impurity-added layer separated from each other, exposing the high-concentration impurity-added layer to hydrogen plasma generated by hydrogen discharge, and covering the high-concentration impurity-added layer after exposure to the hydrogen plasma. A method of manufacturing a thin film transistor, comprising: depositing a semiconductor layer to be formed; and forming a gate insulating film on the semiconductor layer and forming a gate electrode on the gate insulating film.
【請求項2】 前記半導体層が前記水素放電を行う同一
装置内で形成されることを特徴とする請求項1記載の薄
膜トランジスタの製造方法。
2. The method according to claim 1, wherein the semiconductor layer is formed in the same device that performs the hydrogen discharge.
【請求項3】 前記高濃度不純物添加層がシリコン半導
体層であり、前記半導体層が非晶質シリコン半導体層、
多結晶シリコン半導体層あるいは微結晶シリコン半導体
層であることを特徴とする請求項1または請求項2記載
の薄膜トランジスタの製造方法。
3. The high-concentration impurity-added layer is a silicon semiconductor layer, and the semiconductor layer is an amorphous silicon semiconductor layer;
3. The method according to claim 1, wherein the method is a polycrystalline silicon semiconductor layer or a microcrystalline silicon semiconductor layer.
JP20071096A 1996-07-30 1996-07-30 Fabrication of thin film transistor Pending JPH1050998A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP20071096A JPH1050998A (en) 1996-07-30 1996-07-30 Fabrication of thin film transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP20071096A JPH1050998A (en) 1996-07-30 1996-07-30 Fabrication of thin film transistor

Publications (1)

Publication Number Publication Date
JPH1050998A true JPH1050998A (en) 1998-02-20

Family

ID=16428941

Family Applications (1)

Application Number Title Priority Date Filing Date
JP20071096A Pending JPH1050998A (en) 1996-07-30 1996-07-30 Fabrication of thin film transistor

Country Status (1)

Country Link
JP (1) JPH1050998A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005055325A1 (en) * 2003-12-03 2005-06-16 Sharp Kabushiki Kaisha Transistor and cvd apparatus used for forming gate insulating film thereof

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005055325A1 (en) * 2003-12-03 2005-06-16 Sharp Kabushiki Kaisha Transistor and cvd apparatus used for forming gate insulating film thereof
JP2005167019A (en) * 2003-12-03 2005-06-23 Sharp Corp Transistor and cvd device for forming its gate insulating film
US7557416B2 (en) 2003-12-03 2009-07-07 Sharp Kabushiki Kaisha Transistor and CVD apparatus used to deposit gate insulating film thereof

Similar Documents

Publication Publication Date Title
JP2762968B2 (en) Method for manufacturing field effect thin film transistor
JP3353514B2 (en) Plasma processing apparatus, plasma processing method, and method for manufacturing semiconductor device
JP2809113B2 (en) Method for manufacturing semiconductor device
JPH0555570A (en) Thin film semiconductor device and manufacture thereof
JPS63194326A (en) Manufacture of semiconductor device
US20010000074A1 (en) Thin film transistor and method of manufacturing the same
GB2319660A (en) Gate insulation layers for thin film transistors
JPH1050998A (en) Fabrication of thin film transistor
JP3292240B2 (en) Thin film transistor device and method of manufacturing the same
JPH05243575A (en) Thin film transistor and manufacture thereof
US10032771B2 (en) Integrated circuits with capacitors and methods for producing the same
JP2874062B2 (en) Method for manufacturing thin film transistor
JP2864658B2 (en) Method for manufacturing thin film transistor
JP2777101B2 (en) Transistor and manufacturing method thereof
JP3167445B2 (en) Method for manufacturing thin film transistor
JP5199954B2 (en) Manufacturing method of semiconductor device
JPH05291220A (en) Manufacture of semiconductor device
JPH04365379A (en) Manufacture of thin-film transistor
JPH06224416A (en) Mos field effect transistor and its manufacture, and semiconductor device using mos field effect transistor
JP3644977B2 (en) Method for manufacturing polycrystalline silicon thin film transistor
JPH02189935A (en) Manufacture of thin-film transistor
JP2659000B2 (en) Method for manufacturing transistor
JP4278857B2 (en) Thin film transistor and manufacturing method thereof
JP2561572B2 (en) Method for manufacturing insulated gate field effect transistor
Kim et al. Hydrogen dilution effect on the properties of coplanar amorphous silicon thin-film transistors fabricated by inductively-coupled plasma CVD

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19981104