JPH10509540A - ディジタル信号プロセッサ - Google Patents

Abstract

(57)【要約】 モノリシック・ディジタル信号プロセッサは、ディジタル信号計算を行うコア・プロセッサと、外部ポートを介するディジタル信号プロセッサに対するおよびこれからの外部アクセスを制御するＩ／Ｏプロセッサと、ディジタル信号計算のため命令とデータとを記憶する第１および第２のメモリ・バンクと、コア・プロセッサとＩ／Ｏプロセッサとメモリ・バンクとを相互接続する第１および第２のバスとを含む。コア・プロセッサとＩ／Ｏプロセッサとは、１クロック・サイクルの異なるクロック・フェーズに対する影響を及ぼすことなく、第１のバスにおけるメモリ・バンクをアクセスする。ディジタル信号プロセッサの内部メモリとＩ／Ｏプロセッサとは、グローバル・メモリ空間の領域に割当てられ、これがマルチ処理形態を容易にする。マルチプロセッサ・システムでは、各ディジタル信号プロセッサは、プロセッサＩＤが割当てられる。ディジタル信号プロセッサは、外部ポートを介する外部バスに対するアクセスを制御するバス調停回路を含む。ディジタル信号プロセッサは、外部装置との２地点間通信のための１つ以上の直列ポートと１つ以上のリンク・ポートとを含む。ＤＭＡコントローラは、外部ポートと直列ポートとリンク・ポートとを介するＤＭＡ転送を制御する。

Description

【発明の詳細な説明】 ディジタル信号プロセッサ発明の分野 本発明は、ディジタル信号プロセッサに関し、特に強化された性能を提供する 特徴を有するディジタル信号プロセッサに関する。発明の背景 ディジタル信号コンピュータ、即ちディジタル信号プロセッサ（ＤＳＰ）は、 例えば、高速フーリエ変換、ディジタル・フィルタ、イメージ処理および音声認 識の如きディジタル信号処理用途に対する性能を最適化するように設計される特 殊目的コンピュータである。ディジタル信号プロセッサの用途は、リアルタイム 動作、高い割込み速度、および集約的数値計算により特徴付けられる。更に、デ ィジタル信号プロセッサ用途は、集約的なメモリ内アクセス動作となる傾向があ り、大量データの入出力を要求する。このため、ディジタル信号プロセッサの設 計は、汎用プロセッサの設計とは非常に異なるものである。 ディジタル信号プロセッサのアーキテクチャにおいて用いられてきた１つの試 みはハーバード・アーキテクチャであり、これは、２つのメモリが同時にアクセ スされるように、個々の独立的なプログラム・メモリとデータ・メモリとを使用 する。 ハーバード・アーキテクチャ（Ｈａｒｖａｒｄ ａｒｃｈｉｔｅｃｔｕｒｅ） は満足し得る性能を提供するが、ディジタル信号プロセッサの性能まで更に強化 する必要が存在する。特に、増加された計算速度、改善されたメモリ直接アクセ ス（ＤＭＡ）動作、およびマルチプロセッサ形態に対する必要が存在する。更な る望ましい特徴は、システムの全体的コストおよび複雑さが減じられるように、 周辺回路をディジタル信号処理チップの組み込みの増加を含む。発明の概要 本発明の一特質によれば、ディジタル信号処理システムは、第１のディジタル 信号プロセッサと、この第１のディジタル信号プロセッサに外部バスにより相互 接続された第２のディジタル信号プロセッサとを含む。前記の第１および第２の ディジタル信号プロセッサは、それぞれ、ディジタル信号計算を実施するための 内部メモリとコア・プロセッサとを含む。コア・プロセッサは、内部メモリ空間 とマルチプロセッサ・メモリ空間とを含むグローバル・メモリ空間をアクセスす るための手段を含んでいる。この第１および第２のディジタル信号プロセッサは 、それぞれ、プロセッサＩＤに応答して、マルチプロセッサ・メモリ空間の領域 に内部メモリを割当てるための手段を更に含んでいる。結果として、システム内 の各記憶場所は一義的となり、第１のディジタル信号プロセッサが、第２のディ ジタル信号プロセッサの内部メモリに割当てられたマルチプロセッサ・メモリ空 間の領域をアドレス指定することにより、第２のディジタル信号プロセッサの内 部メモリをアクセスすることができる。 ディジタル信号処理システムは、更に、外部バスに結合された外部メモリを含 む。グローバル・メモリ空間は更に、外部メモリ空間を含み、かつ外部メモリは 外部メモリ空間に割当てられる。第１および第２のディジタル信号プロセッサは 、外部メモリ空間をアドレス指定することにより外部メモリをアクセスすること ができる。第１および第２のディジタル信号プロセッサの各々の内部メモリは、 外部バスにおける通信量を低減するように、少なくとも０．５メガビットの容量 を有し、望ましくは４メガビットの容量を有する。 第１および第２のディジタル信号プロセッサは、それぞれ、ディジタル信号プ ロセッサに関して出入りする外部アクセスを制御するためのＩ／Ｏプロセッサを 更に含み、このＩ／Ｏプロセッサは、１つ以上のメモリ・マップされたＩＯＰレ ジスタと、このＩＯＰレジスタをマルチプロセッサ・メモリ空間の領域へ割当て る手段とを含む。結果として、第１のディジタル信号プロセッサは、第２のディ ジタル信号プロセッサのＩＯＰレジスタに割当てられたマルチプロセッサ・メモ リ空間の領域をアドレス指定することにより、第２のディジタル信号プロセッサ のＩＯＰレジスタをアクセスすることができる。 第１および第２のディジタル信号プロセッサは、１組のバス要求線により相互 に接続されることが望ましい。第１および第２のディジタル信号プロセッサの各 々は、外部バスに対するアクセスを制御するためのバス調停（アービトレーショ ン、ａｒｂｉｔｒａｔｉｏｎ）回路を含むことが望ましい。このバス調停回路は 、外部バスに対するアクセスが要求される時、バス要求線の選択された１つを表 明（宣言、ａｓｓｅｒｔｉｎｇ）するための手段を含む。表明（宣言、ａｓｓｅ ｒｔ）されるバス要求線は、プロセッサＩＤであり得るバス要求ＩＤに応答して 選択される。このバス調停回路は更に、バス応答表明（ａｓｓｅｒｔｉｏｎ）の ための他のバス要求線を監視する手段と、バスのマスター性（ｍａｓｔｅｒｓｈ ｉｐ）が利用可能な時、予め定めた優先権方式に従ってバス要求表明に応答して バスのマスター性を表明する手段とを含む。 本発明の別の特質によれば、ディジタル信号プロセッサは、ディジタル信号回 路あを実施するコア・プロセッサと、このコア・プロセッサに相互に接続された 内部メモリと、外部バスにおける外部装置に相互接続するための外部ポートとを 含んでいる。前記コア・プロセッサは、内部メモリ空間とマルチプロセッサ・メ モリ空間とを含むグローバル・メモリ空間をアクセスするための手段を含む。デ ィジタル信号プロセッサは更に、プロセッサＩＤに応答してマルチプロセッサ・ メモリ空間の領域に、内部メモリを割当てる手段を含む。外部装置は、マルチプ ロセッサ・メモリ空間の割当て領域をアドレス指定することにより、内部メモリ をアクセスすることができる。 本発明の更なる特質によれば、ディジタル信号プロセッサは、ディジタル信号 計算を実施するコア・プロセッサと、ディジタル信号プロセッサに出入りする外 部アクセスを制御するＩ／Ｏプロセッサと、ディジタル信号計算のための命令お よびデータを記憶する第１および第２のメモリ・バンクと、コア・プロセッサと 第１および第２のメモリ・バンクとを相互接続する第１のバスおよび第２のバス とを含んでいる。第１のバスはまた、Ｉ／Ｏプロセッサと第１および第２のメモ リ・バンクとを相互接続する。ディジタル信号プロセッサは更に、クロック信号 に応答して第１のクロック・フェーズと第２のクロック・フェーズとを生成する クロック回路と、第２のクロック・フェーズの間第１のバスにおけるメモリ・バ ンクの１つにコア・プロセッサを接続し、かつ第１のクロック・フェーズの間第 １のバスにおけるメモリ・バンクの１つにＩ／Ｏプロセッサを接続する手段とを 含む。コア・プロセッサとＩ／Ｏプロセッサとは、１つのクロック・サイクルの 異なるクロック・フェーズにおける第１のバス上の第１および第２のメモリ・バ ンクをアクセスすることができる。 前記接続手段は更に、第２のクロック・フェーズの間、第２のバス上のメモリ ・バンクの他の１つにコア・プロセッサを接続する手段を含んでいる。結果とし て、コア・プロセッサは、第２のクロック・フェーズの間、第１および第２のメ モリ・バンクを同時にアクセスすることができる。 ディジタル信号プロセッサは更に、コア・プロセッサとＩ／Ｏプロセッサとを 相互接続する外部ポート・バスと、この外部ポート・バスを外部バスに相互接続 する外部ポート回路とを含む。この外部バスは、１つ以上の外部装置に対して相 互接続を提供する。Ｉ／Ｏプロセッサは、第１のクロック・フェーズの間、外部 ポート・バスと第１のバス上のメモリ・バンクとの間にデータを接続する手段を 含む。結果として、外部装置は、コア・プロセッサの動作と干渉することなくメ モリ・バンクをアクセスすることができる。 Ｉ／Ｏプロセッサは、データ通信ポートと、第１のクロック・フェーズの間、 データ通信ポートと第１のバス上のメモリ・バンクとの間にデータを接続する手 段とを含む。結果として、データ通信ポートは、コア・プロセッサの動作と干渉 することなくメモリ・バンクをアクセスすることができる。 本発明の別の特質によれば、ディジタル信号プロセッサは、コア・プロセッサ と、Ｉ／Ｏプロセッサと、第１および第２のメモリ・バンクと、前記コア・プロ セッサと第１および第２のメモリ・バンクとを相互接続する第１のバスおよび第 ２のバスとを含んでいる。前記第１のバスはまた、Ｉ／Ｏプロセッサと第１およ び第２のメモリ・バンクとを相互接続する。ディジタル信号プロセッサは更に、 コア・プロセッサとＩ／Ｏプロセッサとを相互接続する外部ポート・バスと、外 部ポート・バスを外部バスに相互接続する外部ポート回路とを含む。外部バスは 、外部装置に対して相互接続を提供する。Ｉ／Ｏプロセッサは、第１のバスおよ び第２のバスにおける第１および第２のメモリ・バンクに対するコア・プロセッ サによるアクセスと干渉することなく、外部ポート・バスにおける外部装置と通 信することができる。 本発明の更に別の特質によれば、ディジタル信号プロセッサは、ディジタル信 号計算を実施するコア・プロセッサと、ディジタル信号計算のための命令および データを記憶するメモリと、コア・プロセッサおよびメモリを相互接続するメモ リ・バスと、外部バス上の外部ＤＭＡ装置に接続するための外部ポートとを含ん でいる。このディジタル信号プロセッサは更に、外部ポートを介して外部ＤＭＡ 装置とメモリ間のＤＭＡ転送を制御するためのＤＭＡコントローラを含む。ＤＭ Ａコントローラは、第１の状態と第２の状態間で外部ＤＭＡ装置装置からＤＭＡ 要求信号の遷移に応答してＤＭＡ転送を開始する手段を含む制御手段と、第２の 状態における外部ＤＭＡ装置により保持されるＤＭＡ要求信号に応答して、ＤＭ Ａ転送を待機状態に置く手段と、第２の状態と第１の状態間のＤＭＡ要求信号の 遷移に応答してＤＭＡ転送を完了する手段とを含む制御手段を含む。 ＤＭＡコントローラは更に、外部ＤＭＡ装置とメモリ間のＤＭＡ転送のため１ ６ビットと３２ビットのワードを３２ビットと４８ビットのワードのレジスタへ パックする手段を含む。ＤＭＡコントローラは更に、外部装置への転送のため３ ２ビットおよび４８ビットのワードから１６ビットおよび３２ビットのワードを アンパックする手段を含む。ＦＩＦＯバッファは、外部ポートとメモリとの間に 接続されて、ＤＭＡ転送中の処理能力を改善する。 ＤＭＡコントローラは更に、ＤＭＡ要求信号に応答して、外部ＤＭＡ装置へ供 給されるＤＭＡ許与信号を制御することにより、かつメモリ制御信号を外部メモ リへ供給することにより、外部ＤＭＡ装置と外部メモリ間のＤＭＡ転送を制御す る外部制御手段を含む。 ＤＭＡコントローラは更に、ＤＭＡ要求信号に応答して、外部ＤＭＡ装置のレ ジスタを制御するためのＤＭＡ許与信号を生成する手段を含む。結果として、Ｄ ＭＡ転送は、ディジタル信号プロセッサの１つのクロック・サイクル内で完了す ることができる。 本発明の別の特質によれば、ディジタル信号プロセッサは、コア・プロセッサ と、メモリと、前記コア・プロセッサとメモリとを相互接続するメモリ・バスと 、外部バス上の第１の外部装置に接続するための外部ポートと、第２の外部装置 と通信するためのデータ通信ポートとを含む。ディジタル信号プロセッサは更に 、外部ポートとメモリ間のＤＭＡ転送を制御し、かつデータ通信ポートとメモリ 間 のＤＭＡ転送を制御するためのＤＭＡコントローラを含む。ＤＭＡコントローラ は、複数のＤＭＡアドレス・ジェネレータを含む。１つ以上のＤＭＡアドレス・ ジェネレータが、外部ポートに選択的に割当て可能であり、１つ以上のＤＭＡア ドレス・ジェネレータがデータ通信ポートに選択的に割当て可能である。ＤＭＡ アドレス・ジェネレータは、ＤＭＡ転送の間、メモリ・アドレスを生成する。 本発明の更に別の特質によれば、ディジタル信号プロセッサは、ディジタル信 号計算を実施するコア・プロセッサと、ディジタル信号計算のための命令および データの値を記憶するメモリと、前記コア・プロセッサとメモリを相互接続する メモリ・バスと、外部装置との通信のためのリンク・ポートと、このリンク・ポ ートとメモリとを相互接続する手段を含むＩ／Ｏプロセッサとを含んでいる。前 記リンク・ポートは、ビットのリンク・クロックとデータ・ワードを外部装置へ 伝送する手段を含み、このデータ・ワードは、ｎビットごとに一連のｍ／ｎニブ ルとしてデータ線上に伝送され、１つのニブルは各リンクのクロック・サイクル ごとに伝送され、データ・ワードの伝送中外部装置による確認信号の表明解除に 応答して、データ・ワードの伝送を完了する手段を含む。このため、前記確認こ とができるは、これがデータ・ワードの伝送中の任意の時点に表明解除できてさ え、ワード境界のみにおける伝送を制御する。 リンク・ポートは、データ・ワードの伝送中予め規定されたサンプリング時に 確認信号をサンプリングし、確認信号がサンプリング時に表明された状態にある ならば、次のデータ・ワードの伝送を開始する手段を含む。受信機におけるリン ク・バッファがその時のワードの終りに一杯になるならば、確認信号が表明解除 され、その時のワードの完了後に伝送が停止する。 本発明の別の特徴によれば、リンク・ポートは、リンク・クロックと確認信号 のみを用いて、予め構成されたプロトコルに従って外部装置に信号する手段を含 む。 リンク・ポートはまた、外部装置からリンク・クロックと、ｎビットごとの一 連のｍ／ｎニブルとしてデータ線上で受取られるｍビットのデータ・ワードとを 受取る手段と、バッファが一杯である解き確認信号を表明解除する確認手段とを 含む。受取り手段は、データ・ワードの受取り中に確認信号が表明解除される時 、 外部装置から受取られたニブル数をカウントする手段と、受取られたニブル数が 予め規定された値と等しくない解きエラー信号を生成する手段とを含む。 望ましい実施形態において、ディジタル信号プロセッサは、外部装置との通信 のための複数のリンク・ポートを含む。外部装置は、他のディジタル信号プロセ ッサであり得る。各リンク・ポートは、送信あるいは受信するように構成するこ とができる。図面の簡単な説明 本発明を更によく理解するために、参考のため本文に援用される添付図面を参 照する。 図１は、本発明によるディジタル信号プロセッサのブロック図、 図２は、図１のＩ／Ｏプロセッサのブロック図、 図３は、ディジタル信号プロセッサのメモリ・マップを示し、 図４は、本発明のディジタル信号プロセッサを用いる１つのプロセッサ・シス テムのブロック図、 図５は、本発明のディジタル信号プロセッサを用いるマルチプロセッサ・シス テムのブロック図、 図６は、マルチプロセッサ・システムにおけるバス調停タイミング例を示すタ イミング図、 図７は、図２の内部ＤＭＡアドレス・ジェネレータのブロック図、 図８は、図２の外部ＤＭＡアドレス・ジェネレータのブロック図、 図９は、ディジタル信号プロセッサに関するＤＭＡ転送を実施するためのシス テムのブロック図、 図１０および図１１は、ディジタル信号プロセッサによるＤＭＡ転送のタイミ ングを示すタイミング図、 図１２は、リンク・ポート・バッファとリンク・ポートとを示すブロック図、 および 図１３は、リンク・ポート動作のタイミングを示すタイミング図である。 詳細な説明 本発明によるディジタル信号プロセッサ（ＤＳＰ）１０のブロック図が、図１ い示される。ＤＳＰ１０の主要構成要素は、コア・プロセッサ（ｃｏｒｅ ｐｒ ｏｃｅｓｓｏｒ）１２と、Ｉ／Ｏプロセッサ１４と、メモリ１６と、外部ポート １８とである。ＤＳＰ１０はまた、任意のキャッシュ・メモリ２０をも含む。コ ア・プロセッサ１２は、ＤＳＰ１０の主要な計算およびデータ処理機能を実施す る。Ｉ／Ｏプロセッサ１４は、外部ポート１８、１つ以上の直列ポート、および １つ以上のリンク・ポートを介する外部通信を制御する。 ＤＳＰ１０は、１つのモノリシック集積回路として構成される。望ましい実施 形態においては、メモリ１６は、それぞれ２メガビットの２つのバンクに構成さ れた４メガビットの容量を有する。他のバージョンでは、ＤＳＰ１０は、０．５ 、１．０あるいは２．０メガビットを有し、あるいは４メガビットより多くを有 する。ＤＳＰ１０は、０．５ミクロンのゲート長さ、自己整合されたポリシリコ ン、および２層のメタライゼーションを持つバルクＣＭＯＳプロセスを用いて作 られることが望ましい。 メモリ１６は、修正ハーバード・アーキテクチャ形態（ｍｏｄｉｆｉｅｄ Ｈ ａｒｖａｒｄ ａｒｃｈｉｔｅｃｔｕｒｅ ｃｏｎｆｉｇｕｒａｔｉｏｎ）にお ける２つの８独立的な大容量メモリ・バンク２８、３０を含んでいる。 データ・メモリー（ＤＭ）・バス３２が、コア・プロセッサ１２と、Ｉ／Ｏプロ セッサ１４と、メモリ１６と、キャッシュ・メモリ２０とを相互接続している。 プログラム・メモリ（ＰＭ）・バス３４は、コア・プロセッサ１２と、Ｉ／Ｏプ ロセッサ１４と、メモリ１６と、キャッシュ・メモリ２０とを同様に相互接続し ている。外部ポート（ＥＰ）バス３６は、コア・プロセッサ１２と、Ｉ／Ｏプロ セッサ１４と、キャッシュ・メモリ２０と、外部ポート１８とを相互接続してい る。外部ポート１８は、外部バス３８にＥＰバス３６を接続している。高性能の ディジタル信号処理のためのＤＭバス３２、ＰＭバス３４、およびＥＰバス３６ の動作は、以下に詳細に論述する。図１に示されるように、バス３２、３４およ び３６の各々は、データ・バスとアドレス・バスとを含む。このため、ＤＭバス ３２は、ＤＭＤバス４０（データ）とＤＭＡバス４２（アドレス）とを含み、Ｐ Ｍバス３４は、ＰＭＤバス４４（データ）とＰＭＡバス４６（アドレス）とを含 み、ＥＰバス３６は、ＥＰＤバス４８（データ）とＥＰＡバス５０（アドレス） とを含んでいる。各バスは、２進情報の並列転送のための多重線を含んでいる。 ディジタル信号プロセッサの一例では、ＤＭＤバス４０が４０の線を持ち、ＤＭ Ａバス４２は３２の線を持ち、ＰＤＭバス４４は４８の線を持ち、ＰＭＡバス４ ６は２４の線を持ち、ＥＰＤバス４８は４８の線を持ち、ＥＰＡバス５０は３２ の線を持つ。 コア・プロセッサ１２は、ＤＭＤバス４０と、ＰＭＤバス４４と、ＥＰＤバス ４８とに接続されたデータ・レジスタ・ファイル５６を含む。データ・レジスタ ・ファイル５６は、並列に乗算器５８と、バレル・シフタ（ｂａｒｒｅｌ ｓｈ ｉｆｔｅｒ）６０と、算術論理演算装置（ＡＬＵ）６２とに接続される。乗算器 ５８とバレル・シフタ６０とＡＬＵ６２とは、全て、単一サイクル命令を実施す る。並列構成は、計算の処理能力を最大化する。１つの多重関数命令が、並列の ＡＬＵと乗算器の動作を実行する。計算装置が、ＩＥＥＥの３２ビットの単一精 度の浮動小数点、拡張精度の４０ビット浮動小数点、および３２ビットの固定点 のデータ・フォーマットをサポートする。データ・レジスタ・ファイル５６は、 データを計算装置とデータ・バス間に転送し、中間結果を記憶するために使用さ れる。望ましい実施形態においては、レジスタ・ファイル５６は３２個のレジス タと、１６個の一次側と１６個の二次側を含む。 コア・プロセッサ１２は更に、第１のデータ・アドレス・ジェネレータ（ＤＡ Ｇ１）６６と、第２のデータ・アドレス・ジェネレータ（ＤＡＧ２）６８と、プ ログラム・シーケンサ７０とを含む。バス接続マルチプレクサ７２が、ＤＭＤバ ス４０とＰＭＤバス４４とＥＰＤバス４８とから入力を受取り、バス・データを データ・アドレス・ジェネレータ６６と６８へ、およびプログラム・シーケンサ ７０へ供給する。データ・アドレス・ジェネレータ６６は、３状態（ｔｒｉ−ｓ ａｔｅ）装置７４を介してＤＭＡバス４２へ、あるいは３状態装置７５を介して ＥＰＡバス５０へアドレスを供給する。データ・アドレス・ジェネレータ６８は 、３状態装置７６を介してＰＭＡバス４６へ、あるいは３状態装置７７を介して ＥＰＡバス５０へアドレスを供給する。プログラム・シーケンサ７０は、３状態 （ｔｒｉ−ｓｔａｔｅ）装置７８を介してＰＭＡバス４６へ、あるいは３状態装 置７９を介してＥＰＡバス５０へアドレスを供給する。データ・アドレス・ジェ ネレ ータ６６および６８は、循環データ・バッファをハードウエアで実現する。循環 バッファは、ディジタル信号処理において要求される遅延線および他のデータ構 造の有効な実現を可能にし、ディジタル・フィルタおよびフーリエ変換において 一般に用いられる。データ・アドレス・ジェネレータ６８および６８は、３２ま での循環バッファ（１６の一次側レジスタ・セットと、１６の二次側レジスタ・ セット）の生成を可能にするのに充分なレジスタを含む。データ・アドレス・ジ ェネレータは、アドレス・ポインタを循環状に取扱う。循環バッファは、任意の 記憶場所で開始し終了し得る。 コア・プロセッサ１２は更に、プログラム・シーケンサ７０に接続された命令 キャッシュ８２を含む。ＰＭＤバス４４およびＥＰＤバス４８に接続されたマル チプレクサ８４は、命令を命令キャッシュ８２とプログラム・シーケンサ７０と へ供給する。命令キャッシュ８２は、１つの命令と２つのデータ値とをフェッチ するため３つのバス動作を可能にする。命令キャッシュ８２は、フェッチがＰＭ Ｄバス４４のデータ・アクセスと衝突する命令のみがキャッシュされる点におい て選択的である。このことは、ディジタル・フィルタの乗算の累積およびＦＦＴ のバタフライ処理（ｂｕｔｔｅｒｆｌｙ ｐｒｏｃｅｓｓｉｎｇ）の如きコアの ループ動作の全速実行を可能にする。コア・プロセッサ１２は更に、プログラム ・シーケンサ７０に接続された内部タイマ８０を含む。任意のキャッシュ・メモ リ２０は、命令のフェッチのためプログラム・シーケンサ７０に接続される。 ＤＳＰ１０は、ＤＭバス３２がデータを転送しＰＭバス３４が命令とデータの 両方を転送する強化ハーバード・アーキテクチャを使用する。別個のプログラム およびデータ・メモリ・バスと、オンチップ命令キャッシュ８２を用いて、コア ・プロセッサ１２は、（メモリ・バンク２８と３０から）２つのオペランドと、 （キャッシュ８２から）１つの命令とを同時に、全て１回のサイクルにおいてフ ェッチすることができる。コア・プロセッサ１２のアーキテクチャは、Ａｎａｌ ｏｇ Ｄｅｖｉｃｅｓ，Ｉｎｃ．社製で発売のＡＤＳＰ−２１０２０およびＡＤ ＳＰ−２１０１０ディジタル信号プロセッサにおけるコア・プロセッサのアーキ テクチャに基いている。 メモリ１６は、それぞれが２メガビットを持つメモリ・バンク２８、３０とし て構成されるスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）の４メガ ビットを含むことが望ましい。メモリ・バンク２８および３０は、プログラムと データの記憶の異なる組合わせのため構成することができる。以下に述べるよう に、各バンクは、コア・プロセッサ１２とＩ／Ｏプロセッサ１４とによる１サイ クルの独立的なアクセスのためデュアル・ポートが有効に備えられる。マルチプ レクサ８６は、メモリ・バンク２８をＤＭバス３２またはＰＭバス３４へ選択的 に接続する。マルチプレクサ８８は、メモリ・バンク３０をＤＭバス３２または ＰＭバス３４に選択的に接続する。時間多重化バス動作およびメモリのアクセス を行うため異なるクロック・フェーズに関するマルチプレクサ８６および８８の 制御については、以下に述べる。デュアル・ポート・メモリーおよび別個のオン チップ・バス３２、３４は、コア・プロセッサ１２からの２つのデータ転送とＩ ／Ｏプロセッサ１４からの１つのデータ転送とを、全て１回のサイクルで可能に する。メモリ１６は、３２ビット・データの１２８Ｋワード、１６ビット・デー タの２５６Ｋワード、４８ビット命令（および４０ビット・データ）の８０Ｋワ ードの最大値、あるいは４メガビットまでの異なるワード・サイズの組合わせと して構成することができる。メモリは、１６ビット、３２ビット、あるいは４８ ビットの広いとしてアクセスすることができる。メモリ・アレイにおいて可変長 ワードをアクセスするための手法は、参考のため本文に援用される１９９３年６ 月２８日出願の係属中の米国特許出願第０８／０８３，６１９号に開示されてい る。ＤＳＰの大きなオンチップ・メモリの容量は、外部バスにおける通信量を著 しく低減するという利点を有し、これによりマルチプロセッサ・システムにおけ るＤＳＰの使用を容易化する。代替的な実施の形態において、ＤＳＰ１０は、２ つ以上のメモリ・バンクを持つことができる。 メモリ・バンク２８および３０の各々は命令とデータの組み合わせを記憶する ことができるが、オンチップ・メモリのアクセスは、転送のためＤＭバス３２を 用いて１つのブロックがデータを記憶し、かつ転送のためＰＭバス３４を用いて 他のブロックが命令とデータを記憶する時に、最も有効である。１つのバスを各 メモリ・ブロックに専用化してＤＭバス３２とＰＭバス３４をこのように用いる ことは、２つのデータ転送で１つのサイクル実行を確実にする。この場合、命令 は命令キャッシュ８２で得られなければならない。１サイクルの実行はまた、デ ータ・オペランドの１つが外部ポート１８を介して外部装置に関して出入りさせ られる時にも維持される。外部ポート１８は、オフチップ・メモリおよび周辺装 置に対するＤＳＰ１０のためのインターフェースを提供する。４ギガワードの外 側アドレス空間が、以下に述べるように、ＤＳＰ１０のグローバル・アドレス空 間に含まれる。 外部ポート１８は、ＥＰバス３６と外部バス３８間に接続されたＦＩＦＯバッ ファ９０を含む。ＦＩＦＯバッファ９０は、ＤＳＰ１０に対する入力動作のため に使用され、特にＤＳＰがバス・スレーブ（ｂｕｓ ｓｌａｖｅ）である時書込 み動作中に使用される。ＦＩＦＯバッファ９０は、非同期動作のための４つの階 層形態と、同期動作のための２つの階層形態とを持つ。ＥＰバス３６と外部バス ３８間に接続されたバッファ９２は、ＤＳＰ１０から外部バスに対する出力動作 のために用いられる。望ましい実施形態においては、ＥＰＤバスは４８のデータ 線と３２のアドレス線とを有する。 Ｉ／Ｏプロセッサ１４のブロック図が図２に示される。ＤＭＡコントローラ１ ００が、外部ポート回路１０２と外部ポート１８とを介してメモリ１６と外部メ モリ、外部周辺装置、あるいはホスト・プロセッサ間のＤＭＡ転送を制御する。 １００はまた、直列ポート１０６またはリンク・ポート１０７を介してメモリ１ ６間のＤＭＡ転送を制御する。外部ポート回路１０２は、外部ポート１８を介し てＤＭＡ転送のためのＦＩＦＯバッファ１１０を含む回路を含んでいる。直列ポ ート回路１０４は、１つ以上の同期直列ポート１０５を介して通信するためのＦ ＩＦＯバッファ１１２を含む回路を含んでいる。リンク・ポート回路１０６は、 １つ以上の４ビット・リンク・ポート１０７を介するデータの転送のための、Ｆ ＩＦＯバッファ１１４を含む回路を含んでいる。ＦＩＦＯバッファ１１０、１１ ２、１１４の各々は、ＥＰＤバス４８とＰＤＭバス４４との間に接続される。バ ッファ１１６はまた、ＥＰＤバス４８とＰＤＭバス４４との間に、これらバス間 の転送のため接続されている。Ｉ／Ｏプロセッサは更に、ＥＰＤバス４８とＰＤ Ｍバス４４との間に接続された直接書込みＦＩＦＯ１１８を含んでいる。 Ｉ／Ｏプロセッサ１４は、１組のメモリ・マップされた制御レジスタおよびデ ータ・レジスタであるＩＯＰレジスタ１２４を含んでいる。ＩＯＰレジスタ１２ ４は、ＤＭＡ、直列ポートおよびリンク・ポートを含む、システム・レベルの諸 機能を構成するための情報、内部メモリ・ワード幅およびＩ／Ｏ動作を含む。Ｉ ＯＰレジスタ１２４は、メモリにおける適切なアドレスに書込むことによりプロ グラムされる。メモリ・マップされたＩＯＰレジスタは、別のＤＳＰかあるいは ホスト・プロセッサのいずれかであるバス・マスタである外部装置によってアク セスすることができる。これは、例えば、コア・プロセッサによる介入なしに、 外部装置がＤＳＰ１０の内部メモリへＤＭＡ転送をセットアップすることを可能 にする。 マルチプレクサ１２８は、局所ＣＭＤバス１３０に接続するため、ＤＭＤバス ４０、ＰＤＭバス４４あるいはＥＰＤバス４８を選択する。マルチプレクサ１３ ２は、局所ＣＭＡバス１３４に接続するため、ＤＭＡバス４２、ＰＭＡバス４６ あるいはＥＰＡバス５０を選択する。ＣＭＤバス１３０およびＣＭＡバス１３４ は、コア・プロセッサからかあるいはホストからの全てのレジスタを読出し書込 むためにＩ／Ｏプロセッサ１４の内部で使用される。図２に示されるように、Ｃ ＭＤバス１３０およびＣＭＡバス１３４は、ＤＭＡコントローラ１００、外部ポ ート回路１０２、直列ポート回路１０４、リンク・ポート回路１０６および１０ Ｐレジスタ１２４に接続されている。 図１に示され先に述べたＤＳＰ１０の構成は、高性能のディジタル信号処理を 可能にする。メモリ１６は、異なるクロック・フェーズにおける個々のメモリ・ アクセスを可能にするように、パイプラインド・メモリとして構成される。ＤＳ Ｐ１０は、典型的には４０ＭＨｚの周波数を持つ入力クロック信号ＣＬＫＩＮを 受取り、第１のクロック・フェーズφ₁および第２のクロック・フェーズφ₂を出 力する。これにより、各クロック・サイクルは２つのフェーズに分けられる。あ るいはまた、クロック回路は、例えば、タップされた遅延線を用いて、２つ以上 のクロック・フェーズを生成することができる。マルチプレクサ８６、８８は、 異なるアドレス・バスとデータ・バスが各クロック・フェーズごとに選択できる ように、クロック・フェーズによって制御される。このため、例えば、マルチプ レクサ８６は、第１のクロック・フェーズの間メモリ・バンク２８へ接続するた めＰＭバス３４を選択し、また第２のクロック・フェーズの間はメモリ・バンク ２８へ接続するためＤＭバス３２を選択する。このことは、１つのクロック・サ イクルの間にメモリ・バンク２８に対する２つの別個の独立的なアクセスを可能 にする。マルチプレクサ８８およびメモリ・バンク３０は、同じように動作する 。パイプラインド・メモリの構造および動作については、参考のため本文に援用 される１９９４年３月２２日出願の係属中の米国特許出願第０８／２１５，５０ ８号に記載されている。 更に本発明によれば、ＰＭバス３４は、コア・プロセッサ１２およびＩ／Ｏプ ロセッサ１４によるメモリ１６に対する独立的かつ同時のアクセスを可能にする ように時分割される。特に、コア・プロセッサは、各クロック・サイクルの２番 目のクロック・フェーズの間ＰＭバス３４におけるメモリ１６をアクセスし、Ｉ ／Ｏプロセッサ１４は、各クロック・サイクルの最初のクロック・フェーズの間 にＰＭバス３４におけるメモリ１６をアクセスする。読出しまたは書込みは、１ サイクル早く供給されたアドレスに対応していること、即ち、アクセスがパイプ ライン化されていることに注目されたい。２番目のクロック・フェーズの間、コ ア・プロセッサ１２は、ＤＭバス３２とＰＭバス３４を制御し、Ｉ／Ｏプロセッ サ１４のこれらのバスに対する接続が３状態である。最初のクロック・フェーズ の間、Ｉ／Ｏプロセッサ１４は、ＰＭバス３４を制御し、このバスに対するコア ・プロセッサ１２の接続は３状態である。例えば、データ・アドレス・ジェネレ ータ６６は、ＤＭＡバス４２にアドレスを提供し、データ・アドレス・ジェネレ ータ６８またはプログラム・シーケンサ７０は、同時にＤＭＡバス４６に第２の アドレスを提供する。２番目のクロック・フェーズの間、マルチプレクサ８６は 、データ・アドレス・ジェネレータ６６により指定されるメモリ・バンク２８に おける場所をアクセスするためＤＭＡバス４２を選択する。同じ２番目のクロッ ク・フェーズの間、マルチプレクサ８８は、データ・アドレス・ジェネレータ６ ８またはプログラム・シーケンサ７０により指定されるメモリ・バンク３０にお ける場所をアクセスするためＰＭＡバス４６を選択する。このように、コア・プ ロセッサ１２は、２番目のクロック・フェースの間、メモリ・バンク２８とメモ リ・バンク３０における場所を同時にアクセスする。最初のクロック・フェーズ の間、 Ｉ／Ｏプロセッサ１４は、メモリ・バンク２８またはメモリ・バンク３０のいず れかをアクセスするためＰＭＡバス４６にアドレスを提供する。適切なマルチプ レクサ８６または８８が、Ｉ／Ｏプロセッサ１４が所望の記憶場所をアクセスし て前のサイクルにおいてアクセスされた場所を読出しあるいは書込むように、Ｐ Ｍバス３４を選択する。最初のクロック・フェーズの間、Ｉ／Ｏプロセッサ１４ によるメモリ１６へのアクセスは、外部ポート１８、リンク・ポート１０６ある いは４ビット・リンク・ポート１０７を介するＤＭＡ転送の一部である。従って 、コア・プロセッサ１２は、２番目のクロック・フェーズの間メモリ１６をアク セスし、Ｉ／Ｏプロセッサ１４は、最初のクロック・フェーズの間メモリ１６を アクセスし、共に時間多重化されたＰＭバス３４を介する。このように、コア・ プロセッサ１２およびＩ／Ｏプロセッサ１４は、独立的かつ干渉なしにメモリ１ ６をアクセスすることができる。このことは、例えば、Ｉ／Ｏプロセッサ１４が メモリ１６に関して出入りするＤＭＡ転送を制御する間、コア・プロセッサ１２ が計算を行うことを許容する。ＤＭバス３２およびＰＭバス３４におけるコア・ プロセッサ１２およびＩ／Ｏプロセッサ１４によるメモリ・アクセス動作が、下 表Ｉに要約されている。 ＥＰバス３６は、先に述べた如きメモリ・アクセス動作に用いられるクロック ・フェーズ（ｃｌｏｃｋ ｐｈａｓｅ）に関して位相がずれている最初のＥＰク ロック・フェーズおよび２番目のＥＰクロック・フェーズと呼ばれるクロック・ フェーズで動作する。例えば、タップされた遅延線によって多重クロック・フェ ーズを生成することができる。外部メモリからの読出しにおいては、読出しアド レスは、最初のＥＰクロック・サイクルの間にＥＰＡバス５０に置かれ、読出し デー タは、次のＥＰクロック・サイクルの２番目のＥＰクロック・フェーズの間ＥＰ Ｄバス４８において得られる。外部メモリに対する書込みにおいては、書込みア ドレスは、最初のＥＰクロック・サイクルの間ＥＰＡバス５０に置かれ、データ は、次のＥＰクロック・サイクルの２番目のクロック・フェーズの間ＥＰＤバス ４８へ書込まれる。 ＥＰバス３６は、ＤＳＰ１０の性能における更なる利点を提供する。先に述べ たように、ＥＰバス３６は、コア・プロセッサ１２とＩ／Ｏプロセッサ１４とに 接続されている。外部装置は、ＤＭバス３２またはＰＭバス３４に対して影響を 及ぼすことなく、ＥＰバス３６を介してＩ／Ｏプロセッサ１４と通信することが できる。更にまた、外部装置は、先に述べたように、（最初のクロック・サイク ルの間）コア・プロセッサ１２の動作に干渉することなく、ＥＰバス、Ｉ／Ｏプ ロセッサ１４およびＰＭバス３４を介してＤＭＡをメモリ１６に出入り転送を行 うことができる。更に、コア・プロセッサ１２は、ＥＰバス３６を介して、外部 メモリ、ホスト・プロセッサまたはマルチプロセッサ構成における他のＤＳＰの 如き外部装置をアクセスすることができる。一般に、ＥＰバス３６は、外部装置 との通信を可能にし、外部通信のためこれらのバスが使用される構成と比較して 、ＤＭバス３２およびＰＭバス３４における通信量を低減する。更に、ＤＳＰ１ ０がキャッシュ・メモリ２０を含む時、ＥＰバス３６は、１クロック・サイクル において３回のメモリ・アクセス動作（１つの命令と２つのオペランド）を行う ため、ＤＭバス３２およびＰＭバス３４と関連して使用することができる。最後 に、外部装置が、コア・プロセッサ１２の動作と干渉することなく、外部ポート １８およびＥＰバス３６を介してＩ／Ｏプロセッサ１４の資源をアクセスするこ とができる。代替的な実施の形態においては、ＤＳＰ１０は、１つ以上の外部ポ ートおよび１つ以上のＥＰバスを含むことができる。 独立的なＰＭバスおよびＤＭバスは、コア・プロセッサ１２が両方のメモリ・ ブロック２８および３０から命令およびデータを同時にアクセスすることを許容 する。コア・プロセッサが１つの命令に対して同じメモリ・ブロックから２つの ワードをアクセスしようとするならば、余分なサイクルが必要とされる。ＰＭバ ス３４上あるいは命令キャッシュ８２から命令が取出される。データは、データ ・ アドレス・ジェネレータ６６を用いてＤＭバス３２、およびデータ・アドレス・ ジェネレータ６８を用いてＰＭバス３４の両方においてアクセスすることができ る。メモリ・ブロック２８および３０は、４８ビットの命令ワードと３２ビット のデータ・ワードの異なる組合わせを記憶するように構成することができる。最 大効率、即ち、２つのデータ命令の１サイクル実行は、１つのメモリ・ブロック が命令とデータの混合を含むが他のメモリ・ブロックがデータのみを含む時に行 われる。このことは、２つのデータ・アクセスを要求する命令に対しては、混合 したメモリ・ブロックからデータをアクセスするためにＰＭバス３４が用いられ 、ＤＭバス３２はデータのみのブロックからデータをアクセスするために用いら れ、命令が命令キャッシュ８２から得られることを意味する。１サイクルの２デ ータ命令を実現する別の方法は、外部メモリいデータ・オペランドの１つを記憶 することである。他のオペランドは、どれかのオンチップ・メモリ・ブロックに 記憶することができる。 ディジタル・フィルタおよびＦＦＴの如き典型的なＤＳＰ用途においては、２ つのデータ・オペランドが幾つかの命令に対してアクセスされねばならない。例 えばディジタル・フィルタにおいては、フィルタ係数は、４８ビット命令を含む 同じメモリ・ブロックの３２ビット・ワードに記憶することができるが、３２ビ ットのデータ・サンプルは、他のメモリ・ブロックに記憶される。これは、２デ ータ命令の１サイクル実行を提供し、フィルタ係数はＰＭバス３４におけるデー タ・アドレス・ジェネレータ６８によってアクセスされ、命令は命令キャッシュ ８２から得られる。 ４８ビットのＰＭＤバス４４は、命令（およびデータ）を転送するために使用 され、４０ビットのＤＭＤバス４０は、データの転送に使用される。ＰＭＤバス ４４は、４８ビットの命令を収容するため４８ビット幅であることが望ましい。 このバスが３２ビットの浮動小数点データまたは３２ビットの固定小数点データ を転送するために用いられる時、データはバスの上位３２ビットに割当てられる 。 ４０ビットのＤＭＤバス４０は、他のレジスタまたは他の任意の外部記憶場所 へ１サイクルで送られるべきプロセッサにおける任意のレジスタの内容に対する 経路を提供する。データ・アドレスは、２つのソース、即ち、命令において指定 される絶対値（直接アドレス指定）あるいはデータ・アドレス・ジェネレータの 出力（間接アドレス指定）の１つからのものである。３２ビットの固定小数点デ ータおよび３２ビットの単精度浮動小数点データもまた、ＤＭＤバス４０の上位 の３２ビットに整合される。 通常、コア・プロセッサ１２は、ＰＤＭバス４４において命令をフェッチする 。しかし、プロセッサがＰＭバスで読出されあるいは書込まれるべきデータを要 求する２データ命令を実行する時、ＰＤＭバス４４の使用に衝突が生じる。オン チップ命令キャッシュ８２は、命令が初めて実行されるキャッシュに記憶された 後この命令を提供することによって、この衝突を解消することができる。この命 令を提供することにより、キャッシュ８２がコア・プロセッサ１２にＰＭバス３ ４上のデータをアクセスさせる。コア・プロセッサは、メモリからではなくこの キャッシュ８２から命令をフェッチし、その結果プロセッサはＰＭバスにデータ を同時に転送することができることになる。ＰＭバスのデータ・アクセスとの衝 突を排除する命令のみがキャッシュされる。パイプライン動作のゆえに、衝突を 生じたサイクルの２サイクル前の命令が、キャッシュ８２に記憶される。命令キ ャッシュ８２は、取出されるべき命令が既にキャッシュされる時は常に余分なサ イクルなしに、データがＰＭバス３４でアクセスされることを許容する。命令お よびデータが異なるメモリ・ブロックにあっても、余分なサイクルがキャッシュ ・ミスの場合に生じることになる。 ＤＳＰ１０のメモリ・マップが図３に示される。このメモリ・マップは、３つ の部分、即ち、内部メモリー空間１５０、マルチプロセッサ・メモリー空間１５ ２および外部メモリ空間１５４に分けられる。内部メモリー空間１５０は、ＤＳ Ｐ１０のオンチップ・メモリと資源（ｒｅｓｏｕｒｃｅ）とを含んでいる。マル チプロセッサ・メモリー空間１５２は、マルチプロセッサ・システムにおける他 のＤＳＰのオンチップ・メモリと資源とに対応している。外部メモリ空間（ｅｘ ｔｅｒｎａｌ ｍｅｍｏｒｙ ｓｐａｃｅ）１５４は、オフチップ・メモリとメ モリ・マップされたＩ／Ｏ装置に対応している。 先に述べたように、ＤＭバス・アドレスは３２ビットを持ち、ＰＭバス・アド レスは２４ビットを持つ。各アドレスは、Ｅフィールド（ＤＭバス・アドレスの ビット３１〜３１、およびＰＭバス・アドレスのビット２１〜２３）と、Ｍフィ ールド（ビット１８〜２０）、およびＳフィールド（ビット１６〜１７）を含む 。Ｉ／Ｏプロセッサ１４は、全てのメモリ・アクセスのアドレスを監視し、これ らアドレスを適切なメモリ空間へ送る。Ｅフィールド（外部）、Ｍフィールド（ 多重処理）およびＳフィールドが、下表IIに示されるように、Ｉ／Ｏプロセッサ によって復号される。Ｅフィールドが全てゼロであるならば、Ｍフィールドおよ びＳフィールドはアクティブ状態となり、復号される。 内部メモリ空間１５０は、３つの領域、即ち、Ｉ／Ｏプロセッサ・レジスタ、 正常ワード・アドレス（ｎｏｒｍａｌ ｗｏｒｄ ａｄｄｒｅｓｓ）および短ワ ード・アドレス（ｓｈｏｒｔ ｗｏｒｄ ａｄｄｒｅｓｓ）を有する。Ｉ／Ｏプ ロセッサ（ＩＯＰ）レジスタは、ＤＳＰのシステム構成ならびに種々のＩ／Ｏ動 作を制御する２５６のメモリ・マップされたレジスタを含んでいる。正常ワード ・アドレス指定は、３２ビット・ワードまたは４８ビット・ワードの読出しおよ び書込みのため使用される。全ての命令がフェッチし、３２ビット・データまた は４０ビット・データの読出し／書込みが、正常ワード・アドレスで行われる。 １６ビット・データの読出し／書込みは、短ワード・アドレス（ｓｈｏｒｔ ｗ ｏｒｄ ａｄｄｒｅｓｓ）で行われる。 マルチプロセッサ・メモリ空間１５２は、マルチプロセッサ・システムにおけ る他のＤＳＰの内部メモリにマップする。これは、各ＤＳＰが内部メモリと、他 のＤＳＰのメモリ・マップされたＩＯＰレジスタとをアクセスすることを許容す る。このため、マルチプロセッサ・システムにおける他のＤＳＰにより、各ＤＳ ＰのＩ／Ｏプロセッサの資源をアクセスすることができる。マルチプロセッサ・ メモリ空間１５２は、各プロセッサＩＤに対応する領域１５６、１５７などと、 同報書込み領域（ｂｒｏａｄｃａｓｔ ｗｒｉｔｅ ｒｅｇｉｏｎ）１５９とを 含む。アドレスのＥフィールドはゼロであり、Ｍフィールドは非ゼロである時、 アドレスはマルチプロセッサ・メモリ空間１５２内に該当する。Ｍの値は、アク セスされつつある外部ＤＳＰのプロセッサＩＤを指し、このプロセッサのみが読 出し／書込みサイクルに応答することになる。しかし、Ｍ＝１１１ならば、全て のプロセッサに対して同報書込みが行われる。プロセッサの全てが、あたかもそ の個々のＩＤが使用されていたかのようにこのアドレスに応動し、これにより各 内部メモリへの書込みを可能にする。 外部メモリは、外部ポート１８を介してコア・プロセッサ１２およびＩ／Ｏプ ロセッサ１４によってアクセスすることができる。データ・アドレス・ジェネレ ータ６６およびＩ／Ｏプロセッサ１４は、３２ビット・アドレスを生成して、４ ギガワード・メモリ・マップ全てのアドレス指定を許容する。プログラム・シー ケンサ７０およびデータ・アドレス・ジェネレータ６８は、２４ビット・アドレ スを生成して、外部メモリからの下位の１２メガワードに対するアドレス指定を 制限する。外部メモリは、等しいサイズの４つのバンクに分けることができる。 ＤＳＰが４つのバンクの１つ以内におかれるアドレスを生成する時は常に、対応 するメモリ選択線ＭＳ_{3 〜0}が表明される。このメモリ選択線は、メモリまたは他 の外部装置に対するチップ選択として用いることができ、外部復号ロジックに対 する必要を無くす。メモリ・バンクのサイズは、８Ｋワードないし２５６メガワ ードの範囲におよぶことができる。 ＤＳＰ１０を用いる１つのプロセッサ・システムが図４に示される。クロック １６０はクロック信号、ＣＬＫＩＮＭをＤＳＰ１０へ供給する。外部バス１６２ は、ＤＳＰ１０の外部ポート１８（図１）に接続された外部データ・バス１６６ と外部アドレス・バス１６４とを含む。制御バス１６８は、外部装置を制御しか つこれと通信するための制御線を含む。クロック１６０を除いて、ＤＳＰ１０に 接続される図４に示された装置が所望のシステム構成に応じて任意であることが 理解されよう。メモリおよび周辺装置１７０、ＤＭＡ装置１７２およびホスト・ プロセッサ・インターフェース１７４は、任意に外部バス１６２に接続される。 ＤＳＰ１０は、ブート（ｂｏｏｔ）ＰＲＯＭ１７６、ホスト・プロセッサあるい はリンク・ポートの１つからのシステム・パワーアップでブート（ｂｏｏｔ）す ることができる。望ましい実施形態においては、ＤＳＰ１０は、任意の直列装置 １７８、１８０との同期した直列通信のための２つの直列ポートを含む。更に、 ＤＳＰ１０の望ましい実施形態は、任意の外部リンク装置１８２との高速通信の ための６つのリンク・ポートを含む。 ＤＳＰ１０を用いるマルチプロセッサ・システムが図５に示される。このマル チプロセッサ・システムは、外部データ・バス２０６、外部アドレス・バス２０ ８および外部制御バス２１０により相互接続されたＤＳＰ２００、２０２および ２０４を含む。データ・バス２０６およびアドレス・バス２０８は、各ＤＳＰの 外部ポート１８（図１）に接続されている。制御バスは、メモリ読出しストロー ブＲＤ、メモリ書込みストローブＷＲ、メモリ確認ＡＣＫ、メモリ選択線ＭＳ_{3 〜0} 、ＤＲＡＭページ境界ＰＡＧＥ、中断バス３状態ＳＢＴＳ、同期書込み選択 ＳＷ、アドレス・クロックＡＤＲＣＬＫ、チップ選択ＣＳ、ホスト・バス要求Ｈ Ｂ Ｒ、ホスト・バス許与ＨＢＧ、およびホスト・バス確認ＲＥＤＹを含んでいる。 ＤＳＰ２００、２０２、２０４の各々は、クロック２１２からクロック信号ＣＬ ＫＩＮを受取る。ＤＳＰ２００、２０２、２０４の各々はまた、プロセッサ・リ セット信号ＲＥＳＥＴ、回転優先権バス調停選択信号ＲＰＢＡ、マルチプロセッ サＩＤ、ＩＤ_{2 〜0}、およびマルチプロセッサ・バス要求信号ＢＲ_{6 〜1}を受取る。 図５のマルチプロセッサ・システムにおいては、幾つかのＤＳＰが外部バスを 共有し、ＤＳＰの一方はバス・マスタとして示される。このバス・マスタは、デ ータ・バス２０６、アドレス・バス２０８および関連する制御線の制御を行う。 ＤＳＰの各々は、オンチップ・バス優先権および調停回路２２０（図１）を含む 。このため、多重ＤＳＰは、付加的な調停回路なしで外部バスを共有することが できる。バス優先権および調停回路２２０は、バス要求信号ＢＲ₁〜ＢＲ₆、ホス ト・バス要求信号ＨＢＲおよびホスト・バス許与信号ＨＢＧの使用によってバス の調停を行う。各ＤＳＰは、ＩＤ入力の値により決定される如きそれ自体のバス 要求線を駆動するのみで、他の全てを監視する。バス要求線ＢＲ₁〜ＢＲ₆は、多 重ＤＳＰ間を調停し、ホスト・バス要求線およびホスト・バス許与線は、ＤＳＰ バス・マスタとホスト間の外部バスの制御を通過させる。バス調停のための優先 権方式は、回転優先権バス調停選択線ＲＰＢＡの状態によって決定される。ＲＰ ＢＡ線がハイである時、マルチプロセッサのバス調停のための回転する優先順位 が選択される。ＲＰＢＡ線がローである時は、固定された優先順位が選択される 。ＩＤ_{2 〜0}入力が、マルチプロセッサ・システムにおける各ＤＳＰに対する一義 的な識別を提供する。最初のＤＳＰはＩＤ＝００１が割当てられ、２番目はＩＤ ＝０１０が割当てられる、などである。図５の実施の形態においては、各ＤＳＰ に対するプロセッサＩＤはハードワイヤド入力である。代替的な実施の形態にお いては、プロセッサＩＤはレジスタに記憶され、ソフトウエア制御下にある。 各ＤＳＰは、そのプロセッサＩＤに対応するバス要求ＢＲ_x線（ｘはバス要求 線番号を表わす）を駆動して、他の全ては監視することが望ましい。代替的な実 施の形態においては、ＤＳＰは、ハードワイヤドされあるいはソフトウエア制御 下にある別個のバス要求ＩＤによって識別されるバス要求を駆動する。スレーブ ＤＳＰの１つがバス・マスタになる必要がある時、これは、サイクルの初めにそ のバス要求ＢＲ_x線を表明することによりバス調停プロセスを自動的に開始する 。同じサイクルの後半で、このＤＳＰは他のＢＲ_x線の値をサンプルする。バス のマスタ性（ｍａｓｔｅｒｓｈｉｐ）が１つのＤＳＰから他のＤＳＰへ送られる サイクルは、バス遷移サイクル（ｂｕｓ ｔｒａｎｓｉｔｉｏｎ）と呼ばれる。 その時のバス・マスタのＢＲ_x線が表明解除（宣言解除、ｄｅａｓｓｅｒｔ）さ れスレーブの１つのＢＲ_x線が表明（宣言、ａｓｓｅｒｔ）されると、バス遷移 サイクルが生じる。バス・マスタは、そのＢＲ_x線を表明された状態に保持する ことによりバス・マスタ性を保持することができる。バス・マスタは、ＢＲ_x線 を表明解除する時いつもバス・マスタ性を失わうわけではない。同時に、別のＢ Ｒ_x線がスレーブの１つによって表明されねばならない。この場合、バス・マス タは、どのバス・サイクルも失わうことがない。ＢＲ_x線の全てを観察すること により、各ＤＳＰは、バス遷移サイクルが生じる時を検出し、どのＤＳＰが新た なバス・マスタになったかを検出することができる。バス遷移サイクルは、バス ・マスタ性が移転される時のみである。 バス遷移サイクルが生じることが判定されると、このサイクル内で表明された 各ＢＲ_x線の優先順位が各ＤＳＰにおいて評価される。最も高い優先順位要求を 持つＤＳＰが次のサイクルでバス・マスタとなり、全てのＤＳＰがその時のバス ・マスタのそれらの内部記録を更新する。バス・マスタ性の実際の移転は、バス 遷移サイクルの終りに、データ・バス１６６、アドレス・バス１６８および制御 信号ＡＤＲＣＬＫ、ＲＤ、ＷＲ、ＭＳ_{3 〜0}、ＰＡＧＥ、ＨＢＧおよびＤＭＡＧ（ １：０）を含む、その時のバス・マスタの３状態にある外部バスによって行われ 、新たなバス・マスタが次のサイクルの初めにこれらの線を駆動する。 オフチップ読出し／書込み命令の実行は、バス・マスタ性の移転中は遅延され る。スレーブＤＳＰの１つが例えばオフチップ読出し／書込みを行うことを必要 とする時、このＤＳＰが、そのＢＲ_x線を表明することによりバス調停プロセス を自動的に開始する。この読出し／書込みは、前記ＤＳＰがバス・マスタ性を受 取るまで遅延される。読出しまたは書込みがコア・プロセッサによって生成され たならば、この命令が完了するまでプログラムの実行は停止する。 次のステップは、外部バス上でオフチップ読出し／書込みを行うためスレーブ ＤＳＰがとる動作を要約する。即ち、（１）スレーブＤＳＰが、オフチップ・ア クセスを要求する命令を実行中であることを決定する。このＤＳＰは、そのＢＲ_x 線をこのサイクルの初めに表明する。スレーブＤＳＰがバス・マスタ性を取得 するまで、コア・プロセッサまたはＤＭＡコントローラによって余分なサイクル が生成される。（２）バス・マスタ性を取得するには、スレーブＤＳＰは、その 時のバス・マスタがそれを表明解除するバス遷移サイクルを待機する。スレーブ がバス遷移サイクルにおける最高の優先順位の要求を持つならば、このＤＳＰは 次のサイクルにおいてバス・マスタとなる。もしそうでなければ、このＤＳＰは 待機し続ける。（３）バス遷移サイクルの終りに、その時のバス・マスタがバス を解放し、新たなバス・マスタがバスの駆動を開始する。バス調停タイミングの 事例が図６に示される。 競合するバス要求を解消するため、２つの異なる優先順位方式、即ち、固定方 式と回転方式が可能である。ＲＰＢＡ線が、どの優先順位方式が用いられるかを 選択する。固定優先順位方式においては、競合するバス要求間で最低のＩＤ番号 を持つＤＳＰがバス・マスタとなる。回転優先順位方式は、各ＤＳＰに対して略 々等しい優先順位を与える。回転優先順位が選択されると、バス・マスタ性の各 移転後に各プロセッサの優先順位が再割当てされる。最高の優先順位は、プロセ ッサが円形に配置されていたとすると、プロセッサからプロセッサへ回される。 その時のバス・マスタから１つ下位のＤＳＰが、最高の優先順位を受けるもので ある。いずれのバス調停優先順位方式においても、バス・マスタ性のタイムアウ トが用いられる。これは、指定されたサイクル数後に、バス・マスタに強制的に そのＢＲ_x線を表明解除させて、他のＤＳＰにバス・マスタ性を取得する機会を 与える。 図５のマルチプロセッサ・システムにおいては、各ＤＳＰがそれぞれ別のＤＳ Ｐの内部メモリとＩＯＰレジスタをアクセスすることができる。マスタＤＳＰは 、単にマルチプロセッサのメモリ空間における適切なアドレスに読出しあるいは 書込みを行うだけで、スレーブＤＳＰの内部メモリとＩＯＰレジスタをアクセス することができる。各スレーブＤＳＰは、外部バスで駆動されるアドレスを監視 して、マルチプロセッサのメモリ空間のその領域内に該当する任意のアドレスに 応 答する。 ＤＳＰの内部メモリの外部から生成されるアクセスは、直接読出しおよび直接 書込みと呼ばれる。これらのアクセスは、これらがＤＭバス３２の２番目のクロ ック・フェーズの間Ｉ／Ｏプロセッサ１４を介して外部ポート１８により行われ るので、コア・プロセッサには見えない。このことは、コア・プロセッサがプロ グラム実行を途切れる事なく続けることを可能にするゆえに、重要な特徴である 。 スレーブＤＳＰに対する直接書込みが生じると、アドレスとデータがスレーブ のＩ／Ｏプロセッサによってオンチップでラッチされる。Ｉ／Ｏプロセッサは、 ６レベルの直接書込みＦＩＦＯバッファ１１８（図２）においてアドレスとデー タをバッファする。ＦＩＦＯバッファ１１８が一杯である時に付加的な直接書込 みが試みられるならば、バッファが一杯でなくなるまで、スレーブＤＳＰはその 確認線ＡＣＫを表明解除する。従って、１つの直接書込みが遅延される前に、６ つまでの直接書込みを行うことができる。 スレーブＤＳＰの直接読出しが生じると、Ｉ／Ｏプロセッサによりアドレスが オンチップでラッチされ、確認線ＡＣＫが表明解除される。メモリにおける対応 場所が内部で読出されると、スレーブがデータをオフチップで駆動し、その確認 線ＡＣＫを表明する。直接読出しはパイプライン化されない。 同報書込みは、マルチプロセッサ・システムにおける全てのＤＳＰに対する同 時のデータ伝送を許容する。マスタＤＳＰが、全てのスレーブＤＳＰにおける同 じ記憶場所またはＩＯＰレジスタへの同報書込みを行う。 メモリ直接アクセス（ＤＭＡ）は、メモリと外部データ・ソースまたは他のメ モリとの間にデータを移動する負担からコア・プロセッサ１２を解放する。オン チップＤＭＡコントローラ１００（図２）が、ＤＭＡコントローラ１００がコア ・プロセッサ１２から独立的に動作を実施する間、コア・プロセッサ１２または 外部装置がデータ転送動作および通常の処理への戻りを指定することを許容する 。 図２に示されるように、ＤＭＡコントローラ１００は、１０個の内部ＤＭＡア ドレス・ジェネレータ２５０と４個の外部ＤＭＡアドレス・ジェネレータ２５２ とを含む。アドレス・ジェネレータ２５０および２５２は、局所ＣＭＤバス１３ ０と局所ＣＭＡバス１３４とに接続される。内部ＤＭＡアドレス・ジェネレータ ２５０はＰＭＡバス４６に接続され、外部ＤＭＡアドレス・ジェネレータ２５２ はＥＰＡバス５０に接続される。内部ＤＭＡプライアライザ（優先順位付け装置 、ｐｒｉｏｒｉｔｉｚｅr））２５４は、内部ＤＭＡアドレス・ジェネレータ２ ５０に対する優先順位を制御し、外部ＤＭＡプライアライザ２５６は、外部ＤＭ Ａアドレス・ジェネレータ２５２に対する優先順位を制御する。 ＤＭＡコントローラ１００は、２つのタイプの動作、即ち、ブロック・データ 転送とＩ／Ｏ自動バッファ動作とを実施する。ブロック・データ転送は、内部メ モリと外部メモリ間に生じる。ＤＭＡコントローラは、バッファ・サイズおよび アドレスと、アドレス増分と、転送方向でプログラムされる。プログラミングが 完了した後、ＤＭＡ転送は自動的に開始し、バッファ全体が転送されるまで可能 なかぎり継続する。 Ｉ／Ｏの自動バッファ動作を行う時、同じタイプのバッファが内部メモリにお いてセットアップされるが、外部メモリをアクセスする代わりに、ＤＭＡコント ローラ１００が外部ポート回路１０２におけるバッファ１１０をアクセスする。 データ転送の方向は、外部ポートの方向によって決定される。データが外部ポー ト回路１０２で受取られる時、このデータは内部メモリへ自動的に転送される。 外部ポート回路１０２がワードを伝送する必要がある時、このワードは内部メモ リから自動的にフェッチされる。 ＤＭＡ動作は、コア・プロセッサ１２により、あるいはＤＭＡコントローラに おけるＤＭＡレジスタへ書込むことにより動作ホスト・プロセッサによってプロ グラムすることができる。１０個までの異なるＤＭＡチャンネルをいつでもプロ グラムすることができる。 ＤＭＡシステム・アーキテクチャは、ＰＭバス３４の最初のクロック・フェー ズの間ＤＭＡ伝送に基く。直列ポート、リンク・ポートおよび外部ポートは、最 初のクロック・フェーズの間ＰＤＭバス４４を介して内部メモリ１６に接続され 、ＤＭＡコントローラは、最初のクロック・フェーズの間ＰＭＡバス４６に内部 メモリ・アドレスを生成する。ＤＭＡコントローラ１００は、ＤＳＰに関して出 入りする（ｆｌｏｗ ｔｏ ａｎｄ ｆｒｏｍ）データ・フローの主要コントロ ーラである。 ＤＭＡコントローラ１００は、外部ポート、リンク・ポートおよび直列ポート により使用される１０個の内部アドレス・ジェネレータ２５０に対応する１０個 のＤＭＡチャンネルを含むことが望ましい。各ＤＭＡチャンネルは、内部メモリ におけるバッファを実現する１組のレジスタを含み、ＤＭＡサービスを要求する にはハードウエアが要求される。データを転送するため、ＤＭＡコントローラ１ ００は、要求がサービスされる時内部要求を受入れて内部許与を送り返す。ＤＭ Ａコントローラ１００は、任意のサイクルにおいてどのチャンネルがＤＭバス３ ２を駆動できるかを判定するためプライアライザ２５４、２５６を含む。ＤＭＡ 転送は、アクセスが先に述べたように異なるクロック・フェーズで生じるので、 内部メモリ・アクセスのためコア・プロセッサ１２と衝突することはない。 内部ＤＭＡアドレス・ジェネレータ２５０のアーキテクチャが、図７に示され る。各々の内部ＤＭＡアドレス・ジェネレータは、内部メモリにバッファを実現 する内部指標レジスタ２６０および指標修正レジスタ２６２を含む。指標レジス タ２６０は、その時のＤＭＡサイクルの２番目のクロック・フェーズの間、加算 装置２６４を介してＤＭＡバス４２へ出力される。ＤＭＡサイクルは、ＤＭＡ転 送が生じつつあるクロック・サイクルとして定義される。マルチプレクサ２６５ を介して与えられるレジスタ２６２からの修正値は、加算装置２６４における指 標値に加算され、次のＤＭＡサイクルで使用されるように指標レジスタ２６０へ 書き戻される。修正レジスタ（変更レジスタ、ｍｏｄｉｆｙ ｒｅｇｉｓｔｅｒ ）２６２における修正値は、指標レジスタ２６０の増分または減分を可能にする 符号付き値である。 各内部ＤＭＡアドレス・ジェネレータもまた、カウント・レジスタ２６６を含 んでいる。ＤＭＡチャンネルが初期設定されると、カウント・レジスタ２６６が 当該チャンネルにより行われるＤＭＡサイクル数でロードされる。カウント・レ ジスタ２６６は、当該特定チャンネルに対する各ＤＭＡサイクル後に減分される 。カウントが０に達すると、チャンネルが自動的に不動作状態にされる。レジス タ２６６におけるカウント値が、マルチプレクサ２７１を介して加算装置２７３ へ与えられる。このカウント値は、加算装置２７３において１だけ減分され、次 のサイクルで使用されるようにカウント・レジスタ２６６へ書き戻される。各内 部 ＤＭＡアドレス・ジェネレータ２５０は更に、メッシュ・マルチ処理用途におけ る２次元アレイのアドレス指定のため使用される、ＤＡレジスタ２７０とＤＢレ ジスタ２７２とを含む。更に、各内部ＤＭＡアドレス・ジェネレータは、連鎖ポ インタ・レジスタ２７４と汎用レジスタ２７６とを含む。レジスタ２６０、２６ ２、２７２、２７０、２７４および２７６が、ＣＭＤバス１３０に接続される。 外部ＤＭＡアドレス・ジェネレータ２５２のアーキテクチャが図８に示される 。内部ＤＭＡアドレス・ジェネレータは各々、内部ＤＭＡアドレス・ジェネレー タの１つと関連付けられる。各チャンネルは、ＣＭＤバス１３０に接続される、 外部指標レジスタ２８０と、外部修正レジスタ２８２とを含む。レジスタ２８０ および２８２は、加算装置２８４を介してＥＰＡバス５０へ出力される。各外部 ＤＭＡアドレス・ジェネレータ２５２もまた、外部カウント・レジスタ２８６を 含む。指標レジスタ２６０、修正レジスタ２６２およびカウント・レジスタ２６ ６が内部メモリに対するアドレスを生成すると同じ方法で外部ポートに対するア ドレスを生成するため、外部ＤＭＡアドレス・ジェネレータにおけるレジスタが 用いられる。レジスタ２８０、２８２および２８６は、内部メモリと外部メモリ または外部装置間の転送中に使用される。外部カウント・レジスタ２８６は、生 じるはずの外部バス転送数でロードされる。これは、パッキングが用いられるな らば、ＤＭＡコントローラにより送られるワード数とは異なる。 外部ポート回路１０２は、内部ＤＭＡ要求／許与のハンドシェーク（ｈａｎｄ ｓｈａｋｅ）を介して、ＤＭＡコントローラ１００と通信する。各ポートは、各 チャンネルが１つの要求線と１つの許与線とを持つ１つ以上のＤＭＡチャンネル を有する。特定の外部ポートがデータを内部メモリへ書込むことを欲する時、こ のポートがその要求線を表明する。この要求は、他の全ての妥当なＤＭＡ要求で 優先順位が付される。チャンネルが最優先レジスタとなる時、その許与線がＤＭ Ａコントローラによって表明される。次のクロック・サイクルにおいて、ＤＭＡ 転送が開始される。 １つ以上のチャンネルが特定のサイクルにおいてアクティブな要求を持つので 、サービスするチャンネルを選択するため優先順位付け方式が用いられる。外部 ポートＤＭＡチャンネルを除いて、固定された優先順位付けが用いられる。一般 に、 直列ポートが最優先順位を持ち、連鎖ローディング要求（ｃｈａｉｎ ｌｏａｄ ｉｎｇ ｒｅｑｕｅｓｔ）が２番目の優先順位を持ち、内部メモリに対する外部 の直接アクセスが３番目の優先順位を持ち、リンク・ポートが４番目の優先順位 を持ち、外部ポートが最も低い優先順位を持つ。内部メモリに対する外部直接ア クセスおよび連鎖が、これらアクセスが２番目のクロック・フェーズの間ＤＭバ ス３２で行われるので、ＤＭＡチャンネルの優先順位リストにおける１つの場所 を与えられることが判る。連鎖（ｃｈａｉｎ）ポインタ・レジスタ２７４の各々 が、次のＤＭＡシーケンスに対するチャンネル・パラメータを含む転送制御ブロ ックと呼ばれる内部メモリにおけるバッファを指示する。ＤＭＡシーケンスは、 チャンネル・カウントが０に達するまでチャンネルの初期設定からの１つのチャ ンネルに対するＤＭＡ転送の和として定義される。ＤＭＡチャンネルがシーケン スを終了すると、ＤＭＡコントローラが、内部メモリから転送制御ブロックを受 取り、それをそのＤＭＡチャンネル・レジスタヘロードして、別のＤＭＡシーケ ンスに対する当該チャンネルをセットアップする。このプロセスは、ＤＭＡ連鎖 と呼ばれる。 連鎖ローディングが開始する前に、作業レジスタ２７８が連鎖ポインタ・レジ スタ２７４からロードされ、各レジスタがロードされた後に減分される。作業レ ジスタ２７８は、その時のレジスタ・ローディングと干渉することなく、連鎖ポ インタ（ＣＰ）・レジスタ２７４が新たなＣＰ値で更新されることを許容する。 ローディングが完了すると、作業レジスタ２７８が新たなＣＰ値でロードされる 。このため、ユーザが連続的なループでＤＭＡシーケンスを連鎖させることを可 能にする。 先に述べたように、ＤＭＡコントローラ１００は、１０個のＤＭＡチャンネル を含むことが望ましい。この１０個のＤＭＡチャンネルの内、一部はある関数に 専用化されるが、他は異なる関数に割当てることができる。望ましい実施形態に おいて、ＤＭＡチャンネル０および２は、それぞれ受信および送信のための直列 ポート０に専用化される。ＤＭＡチャンネル１は、直列ポート１の送信とリンク ・バッファ０によって共用される。ＤＭＡチャンネル３は、直列ポート１受信と リンク・バッファ１とにより共用される。ＤＭＡチャンネル４および５は、それ ぞ れリンク・バッファ２および３に専用化される。ＤＭＡチャンネル６は、外部ポ ート・バッファＯとリンク・バッファ４とにより共用される。ＤＭＡチャンネル ７は、外部ポート・バッファ１とリンク・バッファ５とにより共用される。ＤＭ Ａチャンネル８および９は、それぞれ外部ポート・バッファ２および３とに専用 化される。別の送受信ＤＭＡチャンネルは、各直列ポートのため提供される。 リンク・バッファ１１４（図２）は、２つの場所ＦＩＦＯバッファとして機能 する。コア・プロセッサ１２が空のリンク・バッファを読出そうとするならば、 アクセスが留保され、バッファが外部リンク・ポートからデータを受取るまでコ ア・プロセッサが停止（ｓｔａｌｌ）することになる。コア・プロセッサがリン ク・バッファ全体に書込もうと試みるならば、アクセスは留保され、コアは、バ ッファが外部リンク・ポートにおけるデータを伝送するまで停止することになる 。 各外部ポートＤＭＡチャンネルは、外部ポート・バッファ１１０（図２）と関 連付けられる。各バッファは、読出しポートと書込みポートとを持つ６つの場所 のＦＩＦＯバッファとして機能する。各ポートは、ＥＰＤバス４８またはＤＭＤ バス４０に接続することができる。この構成は、データが他のポートから読出さ れつつある間そのデータを１つのポートにおけるバッファへ書込むことを許容し 、これによりチップ・クロック周波数におけるＤＭＡ送信速度を許容する。 各外部ポート・バッファは、１６ビットと３２ビットの外部ワードが３２ビッ トと４８ビットの内部ワードへパック（ｐａｃｋ）されることを許容するパッキ ング・ロジックを含む。このパッキング・ロジックは反転可能であり、その結果 ３２ビットおよび４８ビットの内部ワードが１６ビットおよび３２ビットの外部 ワードへアンパック（ｕｎｐａｃｋ）できる。 内部メモリ１６と外部メモリ間のＤＭＡ転送は、ＤＭＡコントローラ１００が 両方のメモリに対するアドレスを生成することを必要とする。各外部ＤＭＡアド レス・ジェネレータは、外部アドレス生成を行う指標レジスタ２８０と外部修正 レジスタ２８２とを含む。指標レジスタ２８０は、その時の外部メモリＤＭＡサ イクルに対して外部ポート・アドレスを提供し、次の外部メモリ・アドレスに対 する指標レジスタおよび修正レジスタの相で更新される。 各外部ポートＤＭＡチャンネルは、ＤＭＡマスタとして、あるいはＤＭＡスレ ーブとして動作するようにセットアップすることができる。ＤＭＡマスタは外部 メモリ・サイクルを開始し、ＤＭＡスレーブは別の装置により開始される外部メ モリ・サイクルに応答する。ＤＭＡマスタ・モードにおいては、ＤＭＡシーケン スが完了するまで、ＤＭＡコントローラが当該チャンネルに対するＤＭＡ要求を 内部的に生成する。ＤＭＡマスタ・モード動作の事例は、内部メモリと外部メモ リ間の転送を含み、内部メモリから外部装置へ転送する。 ＤＭＡスレーブ・モードでは、特定のＤＭＡチャンネルが、外部メモリ・サイ クルを独立的に開始することはできない。ＤＭＡ転送をスレーブ・モードで開始 するには、外部装置は、対応する動作ポート・バッファ（メモリ・マップされた ＤＭＡと呼ばれる）を読出しあるいは書込むか、あるいはＤＭＡＲｘ線（ハンド シェーク（ｈａｎｄｓｈａｋｅ）ＤＭＡと呼ばれる）を表明しなければならない 。 外部装置は、対応するメモリ・マップされたＤＭＡバッファをアクセスするこ とにより、ＤＳＰ１０の内部メモリ１６へ転送する。外部装置がデータのブロッ クをメモリ１６へ転送することを欲する場合を考えよう。最初に、外部装置がＤ ＭＡチャンネルを初期設定するためＩＯＰレジスタにおけるＤＭＡチャンネル・ セットアップ・レジスタに書込む。次いで、この装置はＤＭＡバッファ１１０に 対して書込みを開始する。バッファ１１０が妥当なデータ・ワードを含む時、外 部ポート・ブロックが内部ＤＭＡサイクルを要求するようにＤＭＡチャンネルに 信号する。許されると、内部ＤＭＡサイクルが生じ、ＤＭＡバッファが空にされ る。内部ＤＭＡサイクルがある理由からオフに保持されるならば、各ＤＭＡチャ ンネルにおける６階層（ｓｉｘ ｄｅｅｐ）のＦＩＦＯバッファのゆえに、外部 装置は依然としてＤＭＡバッファ１１０へ書込むことができる。最後に、当該チ ャンネル・バッファが一杯になると、確認線ＡＣＫが表明され、外部装置のアク セスがオフに保持される。この状態は、内部ＤＭＡサイクルが最後に完了して空 間がＤＭＡバッファにおいて自由にされるまではそのままである。 次に、転送方向が内部メモリから外部ポートへである場合を考えよう。ＤＭＡ チャンネルが可能状態にされた直後に、このチャンネルが、外部ポート・バッフ ァ１１０を充填するため内部ＤＭＡサイクルを要求する。バッファが充填される と、この要求は表明解除される。外部装置が外部ポート・バッファを読出すと、 この バッファは部分的に空になり、内部ＤＭＡ要求が再び表明されることになる。Ｄ ＭＡコントローラが外部ポートが空にすると同じ速度ではＤＭＡバッファを充填 することができなければ、外部ポート確認線ＡＣＫが表明解除されて、データが 外部ポート・バッファ１１０において有効になるまで外部アクセスをオフに保持 する。 外部ポート・バッファ１および２は、それぞれ２つの外部線、ＤＭＡ要求、Ｄ ＭＡＲ（１：２）、およびＤＭＡ許与、ＤＭＡＧ（１：２）が設けられる。これ らの信号は、ＤＳＰ１０とバス・マスタ能力を持たない外部周辺装置との間のＤ ＭＡ転送を容易にするハードウエア・ハンドシェークを実施するために使用され る。ＤＭＡハンドシェークは、ＤＳＰの全クロック速度まで非同期的に動作する 。 ＤＳＰ構成の一例が図９に示される。第１のＤＳＰ３００と第２のＤＳＰ３０ ２とが、図５に示され先に述べたものと類似するマルチプロセッサ形態で外部デ ータ・バス３０４と外部アドレス・バス３０６に接続される。ＤＳＰ３００およ び３０２は、図１に示されたＤＳＰ１０と対応する。このシステムは、外側バス ３０４、３０６および外側制御線に接続された外部メモリ３２６を含む。各ＤＳ ＰのＤＭＡＲｘ線は外側ＤＭＡＲ線３１０に接続され、各ＤＳＰのＤＭＡＧｘ線 はＤＭＡＧ線３１２に接続される（ｘは、ＤＭＡＲまたはＤＭＡＧ線の番号を表 わす）。ＤＭＡ装置３２０は、ＤＳＰ３００、３０２に対するＤＭＡ転送のため のデータ・バス３０４に接続された８進レジスタ３２２と、ＤＳＰ３００、３０ ２からのＤＭＡ転送のためのデータ・バス３０４に接続された８進レジスタ３２ ４とを含む。あるいはまた、レジスタ３２２、３２４は、ＦＩＦＯバッファでよ い。またはＤＭＡＲ線３１０は、８進レジスタ３２２のクロック入力に接続され 、またはＤＭＡＧ線３１２は、８進レジスタ３２２の出力可能入力に接続されて いる。外部ＤＭＡＧ線３１２もまた、８進レジスタ３２４のクロック入力に接続 される。このように、ＤＭＡＲおよびＤＭＡＧ線は、ＤＭＡ転送中、８進レジス タ３２２、３２４を直接制御するために用いられる。レジスタ３２２、３２４が ＤＳＰ３００、３０２からのＤＭＡＲ信号およびＤＭＡＧ信号により制御される ので、各ＤＭＡ転送は、ＤＭＡ装置３２０がＤＳＰより遅く動作しようとも、Ｄ ＳＰの１つのバス・サイクルで完了することができる。結果として、外部バス３ ０ ４、３０６における通信量が低減され、システム性能が改善される。 次に、ＤＭＡタイミングを示す図１０および図１１を参照する。ＤＭＡハンド シェークは、ＤＭＡＲｘ信号の立上がりエッジと立下がりエッジとを使用する。 ＤＳＰは、立下がりエッジを「ＤＭＡアクセス開始」の意味に解釈し、立上がり エッジを「ＤＭＡアクセスの完了」の意味に解釈する。外部ポート・バッファの アクセスを要求するために、外部装置がＤＭＡＲｘをローに引く。立下がりエッ ジは、ＤＳＰにより検出され、システム・クロックに同期させられる。ＤＳＰが この要求を認識すると、外部バスが既にバス・マスタでないか、あるいはバッフ ァがブロックされなければ、ＤＳＰは、外部バスに対する調停を開始する。ＤＳ Ｐがバス・マスタになると、ＤＭＡＧｘをローに駆動する。ＤＳＰは、ＤＭＡＲ ｘが表明解除されるまでＤＭＡＧｘを表明したままに保持する。これは、ＤＳＰ が進行の用意ができるまで外部装置がＤＳＰを待機状態に保持することを可能に する。外部装置が許与サイクルを延長することを欲しなければ、この装置は、最 小幅の要件を満たすことを前提として、このサイクルを表明した直後にＤＭＡＲ ｘを表明解除することができる。この場合、ＤＭＡＧは短いパルスとなり、外部 バスは１サイクルだけ使用されることになる。 外部装置は、許与が得られる時、各書込み要求に対応するデータが直ちに得ら れること、あるいは読出しのための各要求ワードを受入れることができることを 確認しなければならない。外部装置が要求の完了を制御することができるので、 要求を行う前にデータが得られる必要はない。しかし、データが２サイクル以内 に得られず、要求線がその時ローのままであれば、ＤＳＰと外部バスは不動作状 態のままである。許与が表明される前に要求が表明解除されるならば、外部バス は、１サイクルの間だけ接続される。さもなければ、外部バスは、ＤＭＡＲｘが 表明されるかぎり保持される。 ＤＳＰはまた、ＤＭＡハンドシェーク線ＤＭＡＲｘおよびＤＭＡＧｘを用いて 、外部装置と外部メモリ間のデータ転送をサポートする。外部転送は、外部ポー トＤＭＡチャンネルが外部メモリ・サイクルを生じることを要求する。ＤＭＡＧ ｘを出力するだけの代わりに、外部メモリ・アクセスを開始するため、ＤＳＰは アドレス、メモリ選択およびストローブも出力する。この外部メモリ・アクセス は、 ちょうどＤＳＰのコア・プロセッサがそれを要求したかのように挙動する。ＥＩ レジスタ２８０、ＥＭレジスタ２８２およびＥＣレジスタ２８６（図８）は、外 部メモリ空間を指定し、ロードされねばならない。ＤＭＡＲｘ線およびＤＭＡＧ ｘ線は、先に述べたように機能する。ＤＳＰにおけるＤＭＡバッファは、データ をラッチせずに駆動もしない。内部ＤＭＡサイクルは、外部転送によって生成さ れる。 代替的なＤＭＡシェークハンド方式においては、ＤＭＡ要求信号、ＤＭＡＲ、 ＤＭＡ許与信号ＤＭＡＧ、およびＤＭＡ保持信号ＤＭＡＨが用いられる。ＤＭＡ 保持信号は、ＤＭＡ転送を待機状態に置くために使用される。ＤＭＡ要求信号の 立下がりエッジで、要求が表明される。ＤＭＡ許与信号は、ＤＭＡＨが表明され るならば、ローに止まる。ＤＭＡ保持信号の利点は、データが用意があるかどう かは問題にせず、幾つかの要求を行うことができることである。従って、ＤＭＡ 保持信号は、データ・バッファが（ＤＳＰに対する書込みのために）空であるか 、あるいは（ＤＳＰらの読出しのために）一杯であるか如何なる時でも表明する ことができる。短所は、ＤＭＡＨが集積回路上の付加的なＩ／Ｏピンを必要とす ることである。 組合わせにおける各外部ポートＤＭＡチャンネルごとの制御および状態レジス タにおけるマスタ・ビットおよびハンドシェーク・ビットは、次の４つのＤＭＡ 転送モードを提供する。即ち、（１）ハンドシェークを持たないスレーブ・モー ド。受信バッファが空でないかあるいは送信バッファが一杯でない時常に、ＤＭ Ａ要求が生成される。（２）ハンドシェークを持つスレーブ・モード（チャンネ ル１および２のみ）。ＤＭＡ要求は、ＤＭＡＲｘ線が表明される時に生成される 。ＤＭＡＧｘが表明される時は、転送が生じる。（３）ハンドシェークを持たな いマスタ・モード。ＤＭＡチャンネルは、受信バッファが空でないかあるいは送 信バッファが一杯でなく、ＤＭＡカウントがゼロでない時常に、転送を試みるこ とになる。（４）ＤＭＡＲｘが表明される（チャンネル１および２のみ）時、要 求が生成される修正マスタ・モード。メモリ読出しストローブＲＤ、またはメモ リ書込みストローブＷＲが表明される時、バス転送が生じる。アドレスは正常な マスタ・モードとして駆動される。このモードでは、ＤＭＡＧｘはアクティブで は ない。このため、同じ外部バッファがコア・プロセッサ・アクセスとＤＭＡの両 方に対して使用されることを可能にする。ＤＭＡＲｘ要求は、ハンドシェーク・ モードと同じように動作する。 ２次元ＤＭＡモードにおいては、２次元ＤＭＡアレイのアドレス指定が、リン ク・ポートおよび直列ポートに対して行われる。２つのＤＭＡチャンネルがリン ク・ポートに対して使用可能であり、２つのチャンネルが直列ポートに対して使 用可能であり、合計４つの２次元ＤＭＡチャンネルとなる。再び図７において、 指標レジスタ２６０は、データ・アレイにおける最初のアドレスでロードされ、 各転送後にＸ増分を差し引くことによりその時のアドレスを維持する。Ｘ増分レ ジスタ２６２は、Ｘ次元（次の列）における次の要素を指示するためその時のア ドレスに付加されたオフセットを含む。Ｘの初期カウント・レジスタ２７０は、 Ｘ次元におけるデータ要素番号を含む。これは、０に減分する時Ｘカウント・レ ジスタを再ロードするために用いられる。Ｘカウント・レジスタ２６６は、その 時の行に残るデータ要素番号を含む。これは、最初、Ｘの初期カウントと同じ値 を持つ。各転送後に減分される。Ｙ増分レジスタ２７２は、Ｙ次元における次の 要素を指示するためその時のアドレスに付加されたオフセット（次の行における 最初の場所）を含む。Ｘカウント・レジスタが０に達する時、このレジスタは、 次のサイクルにおけるその時のアドレスに付加され、Ｙカウント・レジスタが減 分される。レジスタ２７２の値は、ＸおよびＹの増分が行の変化と同時に行われ るので、行の距離から列の距離を差し引いたものでなければならない。１行の変 化に対して２つのＤＭＡサイクルが要求される。Ｙカウント・レジスタ２７６は 、最初、Ｙ次元におけるデータ要素の番号（行番号）を含む。これは、Ｘカウン ト・レジスタが０に達するごとに減分される。Ｙカウントが０に達すると、ＤＭ Ａブロック転送が行われる。次のポインタ・レジスタ２７４は、次のＤＭＡセッ トアップ・パラメータを含む内部メモリにおけるバッファの状態を指示する。 望ましい実施形態においては、ＤＳＰ１０は、リンク・ポートのプロトコルに 従う他のＤＳＰおよび外部装置に対する高速のポイント・ツー・ポイントポイン ト・データ転送（ｐｏｉｎｔ−ｔｏ−ｐｏｉｎｔｐｏｉｎｔ ｄａｔａ ｔｒａ ｎｓｆｅｒｓ）を行う６つのリンク・ポートを含む。このリンク・ポートは、多 数のＤＳＰと、１次元、２次元および３次元のアレイを含む外部装置との間の種 々の相互接続方式を許容する。各リンク・ポートは、送信または受信を行い、Ｄ ＭＡチャンネルによってサポートされる。このリンク・ポートは、メッシュ・マ ルチ処理動作において使用される時を除いて、相互に独立的に動作する。 各リンク・ポートは、４つの２方向性データ・リンクＬｘＤＡＴ（３：０）と 、２つのハンドシェーク線、即ち、リンク・クロック（ＬｘＣＬＫ）とリンク確 認（ＬｘＡＣＫ）とを含み、ここでｘはリンク・ポート番号を表わす。リンク・ クロックＬｘＣＬＫは、非同期的データ転送を許容し、リンク確認ＬｘＣＬＫは ハンドシェークを許容する。送信機は、データ線およびリンク・クロック線を駆 動し、受信機はリンク確認線を駆動する。 各リンク・ポートは、図１２に示される如く６つのリンク・バッファ３４０の １つから送信あるいは受信を行うように選択される。このバッファは、最初のク ロック・フェーズの間、ＰＤＭバス４４におけるＤＭＡ制御下で内部メモリから 読出しあるいはこれへ書込む。任意のリンク・バッファ３４０が、図１２におい てクロスバー接続３４２として示されるリンク割当てレジスタにおける任意のリ ンク・ポートにマップされる。リンク・バッファ３４０は、ＤＭＡチャンネルに よってサポートされる。各リンク・ポートは、リンク割当てレジスタにおける３ つのビット・フィールドによりリンク・バッファへ割当てられる。リンク割当て レジスタは、論理的（リンク・バッファ）マッピングと物理的（リンク・ポート ）マッピングを行うものと見なすことができる。各リンク・バッファ３４０は、 外部レジスタ３４２と内部レジスタ３４４とを含む。送信時は、内部メモリから ＤＭＡデータを受取るために内部レジスタ３４４が用いられる。外部レジスタ３ ４２は、リンク・ポートに対するアンパックを行う。これら２つのレジスタは、 図２に示されるＦＩＦＯバッファ１１４に対応する２段のＦＩＦＯバッファを形 成する。全条件を信号する前に、２つのワードをレジスタへ書込むことができる 。各ワードがアンパックされて送信される時、ＦＩＦＯバッファにおける次の場 所が利用可能となり、新たなＤＭＡ要求が行われる。レジスタが空になるならば 、リンク・クロックＬｘＣＬＫが表明解除される。受信中、内部メモリへの転送 前に、ポート・データを受取ってこれを内部レジスタ３４４へ送るために外部レ ジ スタ３４２が用いられる。両方の場所が充填される前にＤＭＡ転送が生じなけれ ば、リンク確認ＬｘＡＣＫが表明解除される。 各リンク・ポートのリンク・クロックＬｘＣＬＫおよびリンク確認ＬｘＡＣＫ は、ＤＳＰ間の非同期データ通信のためのハンドシェークを許容する。同じプロ トコルに従う他の装置もまた、リンク・ポートと通信することができる。リンク ・ポートで送られるワードは、３２ビット・ワードに対する８ニブル、あるいは ４８ビット・ワードに対する１２ニブルを含む。図１３に示されるように、送信 機は、新たなデータのニブルごとにリンク・クロックＬｘＣＬＫをハイに表明す る。ニブルにおけるクロックに対する受信機により、リンク・クロックＬｘＣＬ Ｋの立下がりエッジが使用される。受信機は、別のワードがバッファにおいて受 取ることができる時、リンク確認ＬｘＡＣＫを表明する。送信機は、各ワードの 送信の初め、即ち、８ニブルまたは１２ニブル後に、リンク確認ＬｘＡＣＫをサ ンプルする。リンク確認ＬｘＡＣＫがこの時表明解除されるならば、送信機は、 新たなワードを送信することはない。リンク確認ＬｘＡＣＫが表明解除されるな らば、送信機はリンク・クロックＬｘＣＬＫをハイのままにする。リンク確認Ｌ ｘＡＣＫが最後に再び表明されると、リンク・クロックＬｘＣＬＫはローになり 、次のワード伝送に進むことになる。リンク・クロックＬｘＣＬＫの立下がりエ ッジにおいて、データが受信バッファでラッチされる。リンク・クロックの「× ２」ビットがセットされるならば、各クロック・サイクルで、即ち、クロック・ サイクルごとに２回ニブル転送が生じる。図１２に示されるように、リンク・ポ ート転送は、クロック周波数で、あるいはクロック周波数の２倍で生じる。 図１３に示されるように、リンク確認ＬｘＡＣＫは、最初のニブルが受取られ た後に表明解除され、受信機のリンク・バッファが一杯でないと直ちに再び表明 される。データ・ワードの送信中にリンク確認ＬｘＡＣＫが表明解除されても、 受信機は、送信されつつあるデータ・ワードの残りのニブルを受取ることになる 。各データ・ワードの最後のニブルの送信後に、送信機がリンク確認ＬｘＡＣＫ をサンプルし、リンク確認ＬｘＡＣＫが表明されるまでは次のデータ・ワードは 送られない。このように、リンク確認ＬｘＡＣＫがワード境界における送信を制 御し、確認は各ニブルごとに要求されない。結果として、リンク・ポートにおけ る 送信は、ニブル間の休止クロック・サイクルもなく、かつワード間の休止クロッ ク・サイクルもなく、リンク・クロック周波数で進行することができる。 フィルタ動作は、リンク・データ線ＬｘＤＡＴ（３：０）およびリンク・クロ ック線ＬｘＣＬＫにおいて用いられることが望ましい。フィルタ動作は、リンク ・ポートが自己同期されるゆえに、即ち、クロックとデータが一緒に送られるゆ えに可能である。このように、絶対的な遅れではなく、クロックとデータ間の相 対的遅れが性能マージンを決定する。クロック線とデータ線を同じ回路でフィル タ処理することにより、リンク・クロック・ノイズおよび反射に対する応答は低 減されるが、相対的遅延は影響を受けない。フィルタは、約２ナノ秒より狭い全 振幅パルスを無視する効果を有する。全振幅でないパルスは、やや広くなり得る 。 リンク・ポートの更なる特徴として、予め用意されたプロトコルに従ってＤＳ Ｐ間に信号するために、リンク・クロック線およびリンク確認線を使用すること ができる。例えば、クロック線および確認線における信号動作は、マルチプロセ ッサ・システムの外部バスにおける通信なしに、ＤＭＡ転送をセットアップする ために使用することができる。 ＬＣＯＭレジスタは、各リンク・バッファに対する状況ビット、ならびに各リ ンク・ポートに対するエラー・ビットを含む。このエラー・ビットは、各リンク ・バッファに対する受信リンク・ポート・パッカの状態を反映する。パック・カ ウンタは、受信されるニブル数でロードされ、各ニブルが受取られた後に減分さ れる。このエラー・ビットは、パック・カウンタが０ならばローであり、さもな ければ、ハイである。エラー・ビットが送信の終りにハイであるならば、送信中 にエラーが生じている。このエラー・ビットを利用するためには、１つ余計なダ ミー−・ワードをブロック送信の終りに送らなければならない。次いで、受信機 が適切なメッセージを送信機へ返送することを許容するように、送信機がリンク ・ポートを除外する。受信機がデータ・ブロックを受取った時、付加的なワード がリンク・バッファ受信機において受取られたことを確認するため調べ、次いで 、リンク・バッファをクリヤして適切なメッセージを同じリンク・ポートにおけ る送信機へ返送する。 本発明の現在望ましい実施形態と考えられることを示し記述したが、当業者に は、請求の範囲に記載される如き本発明の範囲を逸脱することなく本発明の種々 の変更および修正が可能であることが明らかであろう。

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ０８／３１７，８８６ (32)優先日 1994年10月４日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ０８／３１７，８９１ (32)優先日 1994年10月４日 (33)優先権主張国 米国（ＵＳ） (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)， ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ ，ＧＢ，ＧＥ，ＨＵ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ， ＫＲ，ＫＺ，ＬＫ，ＬＲ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，Ｍ Ｇ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ， ＴＭ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ (72)発明者 イー，ロニン・ジェイ アメリカ合衆国マサチューセッツ州02162, ニュートン，ワシントン・ストリート 2261イー (72)発明者 バリー，マーク・エイ アメリカ合衆国マサチューセッツ州02703, アッテルボロ，ディーンビル・ロード 148 (72)発明者 コックス，スティーブン・エル アメリカ合衆国マサチューセッツ州02067, シャロン，ゴッダード・ロード 11 (72)発明者 ゴリウス，アーロン・エイチ アメリカ合衆国マサチューセッツ州01568, アップトン，ハートフォード・アベニュー 73 【要約の続き】 以上のリンク・ポートとを含む。ＤＭＡコントローラ は、外部ポートと直列ポートとリンク・ポートとを介す るＤＭＡ転送を制御する。

Claims (1)

1. 【特許請求の範囲】 １．ディジタル信号処理システムにおいて、 第１のディジタル信号プロセッサと、 前記第１のディジタル信号プロセッサに外部バスにより相互接続された第２の ディジタル信号プロセッサと を備え、前記第１および第２のディジタル信号プロセッサは、それぞれ、内部メ モリと、内部メモリ空間とマルチプロセッサ・メモリ空間とを含むグローバル・ メモリ空間をアクセスする手段を含むディジタル信号計算を行うためのコア・プ ロセッサとを含み、 その順序付けのために前記第１のディジタル信号プロセッサと前記第２のディ ジタル信号プロセッサとに接続されたクロックと を備え、前記第１と第２のディジタル信号プロセッサは、各々、プロセッサＩＤ に応答して前記内部メモリを前記マルチプロセッサ・メモリ空間の領域に割当て る手段を更に含み、これにより前記システムにおける各記憶場所が一義的であり 、かつ前記第１のディジタル信号プロセッサが、前記第２のディジタル信号プロ セッサの内部メモリに割当てられた前記マルチプロセッサ・メモリ空間の領域を アドレス指定することにより前記第２のディジタル信号プロセッサの内部メモリ をアクセスすることができる、ディジタル信号処理システム。 ２．前記外部バスに接続された外部メモリを更に備え、前記グローバル・メモリ 空間が外部メモリ空間を更に含み、前記外部メモリは前記外部メモリ空間に割当 てられることにより、前記第１と前記第２のディジタル信号プロセッサが前記外 部メモリ空間をアドレス指定することにより前記外部メモリをアクセスすること ができる請求項１記載のディジタル信号処理システム。 ３．前記第１のディジタル信号プロセッサと前記第２のディジタル信号プロセッ サとが各々、該ディジタル信号プロセッサに対しかつこれからの外部アクセスを 制御するＩ／Ｏプロセッサを更に含み、該Ｉ／Ｏプロセッサが、１つ以上のメモ リ・マップされたＩＯＰレジスタと、該ＩＯＰレジスタを前記マルチプロセッサ ・メモリ空間の領域に割当てる手段とを含み、これにより前記第１のディジタル 信 号プロセッサが、前記第２のディジタル信号プロセッサのＩＯＰレジスタに割当 てられた前記マルチプロセッサ・メモリ空間の領域をアドレスシングすることに より前記第２のディジタル信号プロセッサのＩ／Ｏプロセッサをアクセスするこ とができる請求項１記載のディジタル信号処理システム。 ４．前記第１および第２のディジタル信号プロセッサの各々の内部メモリが少な くとも０．５メガビットの容量を有する請求項１記載のディジタル信号処理シス テム。 ５．前記第１および第２のディジタル信号プロセッサが１組のバス要求線により 相互接続され、かつ前記第１および第２のディジタル信号プロセッサの各々は、 前記外部バスに対するアクセスを制御するバス調停回路を更に含み、該バス調停 回路は、前記外部バスに対するアクセスが要求される時、前記バス要求線の選択 された１つを表明する手段を含み、前記バス要求線の前記１つがバス要求ＩＤに 応じて選択される請求項１記載のディジタル信号処理システム。 ６．前記バス要求ＩＤが前記プロセッサＩＤを含む請求項５記載のディジタル信 号処理システム。 ７．前記バス調停回路が、バス要求表明のため前記バス要求線の他のバス要求線 を監視する手段と、バス・マスタ性が得られる時、前記バス要求の表明に応答し て予め定めた優先順位方式に従ってバス・マスタ性を表明する手段とを更に含む 請求項５記載のディジタル信号処理システム。 ８．前記優先順位方式が固定された優先順位を用いる請求項７記載のディジタル 信号処理システム。 ９．前記優先順位方式が、バス・マスタ性の各表明後に変化する優先順位を用い る請求項５記載のディジタル信号処理システム。 １０．ディジタル信号プロセッサにおいて、 内部メモリ空間とマルチプロセッサ・メモリ空間とを含む、グローバル・メモ リ空間をアクセスする手段を含む、ディジタル信号計算を行うコア・プロセッサ と、 ディジタル信号計算のため命令およびデータを記憶する、前記コア・プロセッ サに相互接続された内部メモリと、 外部バスにおける外部装置に相互接続するための外部ポートと、 プロセッサＩＤに応答して、前記マルチプロセッサ・メモリ空間の領域に前記 内部メモリを割当てる手段と を備え、これにより前記外部装置が前記マルチプロセッサ・メモリ空間の前記領 域をアドレス指定することにより前記内部メモリをアクセスすることができるデ ィジタル信号プロセッサ。 １１．前記グローバル・メモリ空間が外部メモリ空間を更に含み、これにより前 記コア・プロセッサが、前記外部ポートに接続され、かつ前記外部メモリ空間を アドレス指定することにより、該外部メモリ空間に割当てられた外部メモリをア クセスすることができる請求項１０記載のディジタル信号プロセッサ。 １２．前記内部メモリが少なくとも０．５メガビットの容量を有する請求項１０ 記載のディジタル信号プロセッサ。 １３．前記外部装置に相互接続するための１組のバス要求線と、前記外部バスに 対するアクセスを制御するバス調停回路とを更に備え、該バス調停回路が、前記 外部バスに対するアクセスが要求される時、前記バス要求線の選択された１つを 表明する手段を含み、該バス要求線の前記１つがバス要求ＩＤに応答して選択さ れる請求項１０記載のディジタル信号プロセッサ。 １４．前記バス要求ＩＤが前記プロセッサＩＤを含む請求項１３記載のディジタ ル信号プロセッサ。 １５．前記バス調停回路が、バス要求表明のため前記バス要求線の他のバス要求 線を監視する手段と、バス・マスタ性が得られる時、前記バス要求表明に応答し て予め定めた優先順位方式に従ってバス・マスタ性を表明する手段とを更に含む 請求項１３記載のディジタル信号プロセッサ。 １６．ディジタル信号プロセッサに対するおよびこれからの外部アクセスを制御 するためのＩ／Ｏプロセッサを更に備え、該Ｉ／Ｏプロセッサが、１つ以上のメ モリ・マップされたＩＯＰレジスタと、該ＩＯＰレジスタを前記マルチプロセッ サ・メモリ空間の領域に割当てる手段とを含み、これにより外部装置が、前記マ ルチプロセッサ・メモリ空間の前記領域をアドレス指定することにより、前記Ｉ ／Ｏプロセッサをアクセスすることができる請求項１０記載のディジタル信号プ ロセッサ。 １７．それぞれが、内部メモリと、ディジタル信号計算を行うためとコア・プロ セッサとを含む第１のディジタル信号プロセッサと第２のディジタル信号プロセ ッサとを含む、ディジタル信号処理システムにおけるマルチ処理の方法において 、 前記第１のディジタル信号プロセッサと前記第２のディジタル信号プロセッサ とを外部バスにより相互接続するステップと、 内部メモリ空間とマルチプロセッサ・メモリ空間とを含むグローバル・メモリ 空間を定義するステップと、 前記第１および第２のディジタル信号プロセッサの各々に対して入力される異 なるプロセッサＩＤに応答して、前記マルチプロセッサ・メモリ空間の異なる領 域に前記第１および第２のディジタル信号プロセッサの内部メモリを割当てるス テップと、 前記マルチプロセッサ・メモリ空間の前記異なる領域をアドレス指定すること により、前記第１および第２のディジタル信号プロセッサの内部メモリをアクセ スすることにより、前記ディジタル信号処理システムにおける各記憶場所が一義 的であり、かつ前記第２のディジタル信号プロセッサの内部メモリに割当てられ た前記マルチプロセッサ・メモリ空間の領域をアドレス指定することにより、前 記第１のディジタル信号プロセッサが、前記第２のディジタル信号プロセッサの 内部メモリをアクセスすることができる方法。 １８．グローバル・メモリ空間を定義する前記ステップが、外部メモリ空間を定 義するステップを更に含み、前記外部バスに接続された外部メモリを前記外部メ モリ空間に割当てるステップを更に含み、これにより前記第１および第２のディ ジタル信号プロセッサが前記外部メモリ空間をアドレス指定することにより前記 外部メモリをアクセスすることができる請求項１７記載の方法。 １９．前記相互接続ステップが、１組のバス要求線により前記第１および第２の ディジタル信号プロセッサを相互接続するステップを含み、前記外部バスに対す るアクセスが要求される時、前記バス要求線の選択された１つを表明することに より前記外部バスに対するアクセスを制御するステップを更に含み、前記バス要 求線の前記１つが前記プロセッサＩＤに応答して選択され、バス要求表明のため 前記バス要求線の他のバス要求線を監視し、バス・マスタ性が得られる時、予め 定めた優先順位方式に従って前記バス要求表明に応答してＢＭＳ表明するステッ プを含む請求項１７記載の方法。 ２０．ディジタル信号プロセッサにおいて、 内部メモリ空間とマルチプロセッサ・メモリ空間とを含むグローバル・メモリ 空間をアクセスする手段を含む、ディジタル信号計算を行うコア・プロセッサと 、 前記コア・プロセッサに相互接続されてディジタル信号計算のため命令および データを記憶する内部メモリと、 １つ以上のメモリ・マップされたＩＯＰレジスタを含む、ディジタル信号プロ セッサに対しておよびこれからの外部アクセスを制御するＩ／Ｏプロセッサと、 外部バスにおける外部装置に相互接続される外部ポートと、 前記マルチプロセッサ・メモリ空間の領域に前記ＩＯＰレジスタを割当てる手 段と を備え、これにより前記外部装置が、前記マルチプロセッサ・メモリ空間の前記 領域をアドレス指定することにより、前記Ｉ／Ｏプロセッサをアクセスすること ができるディジタル信号プロセッサ。 ２１．ディジタル信号プロセッサにおいて、 ディジタル信号計算を行うコア・プロセッサと、 前記ディジタル信号プロセッサに対するおよびこれからの外部アクセスを制御 するＩ／Ｏプロセッサと、 前記ディジタル信号計算のため命令とデータとを記憶する第１および第２のメ モリ・バンクと、 前記コア・プロセッサと前記第１および第２のメモリ・バンクとを相互接続す る第１のバスと第２のバスとを備え、該第１のバスが前記Ｉ／Ｏプロセッサと前 記第１および第２のメモリ・バンクとを相互接続し、 クロック信号に応答して、第１のクロック・フェーズと第２のクロック・フェ ーズとを生成するクロック回路と、 前記第２のクロック・フェーズの間、前記第１のバスにおける前記メモリ・バ ンクの１つに前記コア・プロセッサを接続し、かつ前記第１のクロック・フェー ズの間、前記第１のバスにおける前記メモリ・バンクの１つに前記Ｉ／Ｏプロセ ッサを接続する手段と を備え、これにより前記コア・プロセッサと前記Ｉ／Ｏプロセッサとが、１クロ ック・サイクルの異なるクロック・フェーズの間、前記第１のバスにおける前記 第１および第２のメモリ・バンクをアクセスすることができる ディジタル信号プロセッサ。 ２２．前記接続手段が、前記第２のクロック・フェーズの間、前記第２のバスに おける前記メモリ・バンクの他のメモリ・バンクに前記コア・プロセッサを接続 する手段を更に含み、これにより前記コア・プロセッサが、前記第２のクロック ・フェーズの間、前記第１および第２のメモリ・バンクを同時にアクセスするこ とができる請求項２１記載のディジタル信号プロセッサ。 ２３．前記コア・プロセッサと前記Ｉ／Ｏプロセッサとを相互接続する外部ポー トバスと、該外部ポートを外部バスに相互接続する外部ポート回路とを更に備え 、前記外部バスが外部装置に対する相互接続を提供する請求項２１記載のディジ タル信号プロセッサ。 ２４．前記Ｉ／Ｏプロセッサが、前記第１のクロック・フェーズの間、前記外部 ポート・バスと前記メモリ・バンクとの間にデータを接続する手段を含み、これ により前記外部装置が、前記コア・プロセッサの動作と干渉することなく前記メ モリ・バンクをアクセスすることができる請求項２３記載のディジタル信号プロ セッサ。 ２５．前記Ｉ／Ｏプロセッサが、少なくとも１つのデータ通信ポートと、前記第 １のクロック・フェーズの間、前記データ通信ポートと前記第１のバスにおける 前記メモリ・バンクとの間にデータを接続する手段とを含み、これにより前記デ ータ通信ポートが、前記コア・プロセッサの動作と干渉することなく、前記メモ リ・バンクをアクセスすることができる請求項２１記載のディジタル信号プロセ ッサ。 ２６．ディジタル信号プロセッサにおいて、 ディジタル信号計算を行うコア・プロセッサと、 前記ディジタル信号プロセッサに対するおよびこれからの外部アクセスを制御 するＩ／Ｏプロセッサと、 ディジタル信号計算のため命令とデータとを記憶する第１および第２のメモリ ・バンクと、 前記コア・プロセッサと前記第１および第２のメモリ・バンクとを相互接続す る第１のバスと第２のバスとを備え、該第１のバスが、前記Ｉ／Ｏプロセッサと 前記第１および第２のメモリ・バンクとを相互接続し、 前記コア・プロセッサと前記Ｉ／Ｏプロセッサとを相互接続する外部ポート・ バスと、 前記外部ポート・バスを、外部装置に対する相互接続を提供する外部バスに相 互接続する外部ポート回路とを備え、これにより前記Ｉ／Ｏプロセッサが、前記 第１のバスと前記第２のバスとにおける前記第１および第２のメモリ・バンクに 対する前記コア・プロセッサによるアクセスと干渉することなく、前記外部ポー ト・バスにおける前記外部装置と通信することができる ディジタル信号プロセッサ。 ２７．クロック信号に応答して、第１のクロック・フェーズと第２のクロック・ フェーズとを生成するクロック回路と、 前記第２のクロック・フェーズの間、前記第１のバスにおける前記メモリ・バ ンクの１つに前記コア・プロセッサを接続し、かつ前記第１のクロック・フェー ズの間、前記第１のバスにおける前記メモリ・バンクの１つに前記Ｉ／Ｏプロセ ッサを接続する手段とを備え、これにより前記コア・プロセッサと前記Ｉ／Ｏと が、１クロック・サイクルの異なるクロック・フェーズの間、前記第１のバスに おける前記第１および第２のメモリ・バンクをアクセスすることができる請求項 ２６記載のディジタル信号プロセッサ。 ２８．前記Ｉ／Ｏプロセッサが、前記第１のクロック・フェーズの間、前記外部 ポート・バスと、前記第１のバスにおける前記メモリ・バンクとの間にデータを 接続する手段を含み、これにより前記外部装置が前記コア・プロセッサの動作と 干渉することなく前記メモリ・バンクをアクセスすることができる請求項２７記 載のディジタル信号プロセッサ。 ２９．前記Ｉ／Ｏプロセッサが、少なくとも１つのデータ通信ポートと、前記第 １のクロック・フェーズの間、前記データ通信ポートと、前記第１のバスにおけ る前記メモリ・バンクとの間にデータを接続する手段とを含み、前記データ通信 ポートが前記コア・プロセッサの動作と干渉することなく前記メモリ・バンクへ のアクセスをすることができる請求項２７記載のディジタル信号プロセッサ。 ３０．ディジタル信号計算を行うコア・プロセッサと、ディジタル信号プロセッ サに対するおよびこれからの外部アクセスを制御するＩ／Ｏプロセッサと、ディ ジタル信号計算のため命令とデータとを記憶する第１および第２のメモリ・バン クとを含むディジタル信号プロセッサによるディジタル信号処理の方法において 、 前記コア・プロセッサと、第１のバスと第２のバスとにおける前記第１および 第２のメモリ・バンクとを相互接続し、かつ前記Ｉ／Ｏプロセッサと、前記第１ のバスにおける前記第１および第２のメモリ・バンクとを相互接続するステップ と、 第１のクロック・フェーズと第２のクロック・フェーズとをクロック信号に応 答して生成するステップと、 前記第２のクロック・フェーズの間、前記コア・プロセッサを前記第１のバス における前記メモリ・バンクの１つに接続し、かつ前記第１のクロック・フェー ズの間、前記Ｉ／Ｏプロセッサを前記第１のバスにおける前記メモリ・バンクの １つに接続するステップとを含み、これにより前記コア・プロセッサと前記Ｉ／ Ｏプロセッサとが、１クロック・サイクルの異なるクロック・フェーズの間、前 記第１のバスにおける前記第１および第２のメモリ・バンクをアクセスすること ができる、 方法。 ３１．前記Ｉ／Ｏプロセッサを外部ポート・バスにおける外部装置に相互接続し 、かつ前記第１のクロック・フェーズの間、前記外部ポート・バスと前記第１の バスにおける前記メモリ・バンクとの間にデータを接続するステップを更に含み 、これにより前記外部装置が、前記コア・プロセッサの動作と干渉することなく 、前記メモリ・バンクをアクセスすることができる請求項３０記載の方法。 ３２．前記第１のクロック・フェーズの間、データ通信ポートと、前記第１のバ スにおける前記メモリ・バンクとの間にデータを接続するステップを更に含み、 これにより前記コア・プロセッサの動作と干渉することなく、前記データ通信ポ ートが前記メモリ・バンクをアクセスすることができる請求項３０記載の方法。 ３３．ディジタル信号プロセッサにおいて、 ディジタル信号計算を行うコア・プロセッサと、 ディジタル信号計算のため命令とデータとを記憶するメモリと、 前記コア・プロセッサと前記メモリとを相互接続するメモリ・バスと、 外部バスにおける外部ＤＭＡ装置に接続するための外部ポートと、 前記外部ポートを介する前記外部ＤＭＡ装置と前記メモリ間のＤＭＡ転送を制 御するＤＭＡコントローラと を備え、前記ＤＭＡコントローラは、第１の状態と第２の状態間での前記外部Ｄ ＭＡ装置からのＤＭＡ要求信号の遷移に応答してＤＭＡ転送を開始する手段と、 前記第２の状態における前記外部ＤＭＡ装置により保持される前記ＤＭＡ要求信 号に応答してＤＭＡ転送を待機状態に置く手段と、前記第２の状態と前記第１の 状態間での前記ＤＭＡ要求信号の遷移に応答してＤＭＡ転送を完了する手段とを 含む制御手段を含むディジタル信号プロセッサ。 ３４．前記外部ポートと前記メモリ間に接続されて、ＤＭＡ転送期間全体にわた り改善するＦＩＦＯバッファを更に備える請求項３３記載のディジタル信号プロ セッサ。 ３５．前記ＤＭＡコントローラが、前記外部ＤＭＡ装置と前記メモリ間のＤＭＡ 転送のため、１６ビット・ワードと３２ビット・ワードを３２ビット・ビットと ４８ビット・ワードのレジスタにパックする手段を更に含む請求項３３記載のデ ィジタル信号プロセッサ。 ３６．前記ＤＭＡコントローラが、前記外部ＤＭＡ装置に対する転送のため３２ ビット・ワードと４８ビット・ワードから１６ビット・ワードと３２ビット・ワ ードをアンパックする手段を更に含む請求項３３記載のディジタル信号プロセッ サ。 ３７．前記ＤＭＡコントローラが、前記外部ＤＭＡ装置に与えられるＤＭＡ許与 信号を制御することにより、かつメモリ制御信号を前記外部メモリに与えること によって、前記ＤＭＡ要求信号に応答して前記外部ＤＭＡ装置と外部メモリ間の ＤＭＡ転送を制御する外部制御手段を更に含む請求項３３記載のディジタル信号 プロセッサ。 ３８．前記ＤＭＡコントローラが、前記ＤＭＡ要求信号に応答して前記外部ＤＭ Ａ装置のレジスタを制御するためＤＭＡ許与信号を生成する手段を更に含み、こ れによりＤＭＡ転送がディジタル信号プロセッサの１つのバス・サイクルで完了 できる請求項３３記載のディジタル信号プロセッサ。 ３９．ディジタル信号プロセッサにおいて、 ディジタル信号計算を行うコア・プロセッサと、 ディジタル信号計算のため命令とデータとを記憶するメモリと、 前記コア・プロセッサと前記メモリとを相互接続するメモリ・バスと、 外部バスにおける第１の外部装置に接続するための外部ポートと、 第２の外部装置との通信のためのデータ通信ポートと、 前記外部ポートと前記メモリ間のＤＭＡ転送を制御し、かつ前記データ通信ポ ートと前記メモリ間のＤＭＡ転送を制御するＤＭＡコントローラと を備え、該ＤＭＡコントローラは、複数のＤＭＡアドレス・ジェネレータを含み 、１つ以上の前記ＤＭＡアドレス・ジェネレータが前記外部ポートに選択的に割 当て可能であり、かつ１つ以上のＤＭＡアドレス・ジェネレータが前記データ通 信ポートに選択的に割当て可能であり、該ＤＭＡアドレス・ジェネレータが前記 ＤＭＡ転送の間にメモリ・アドレスを生成するディジタル信号プロセッサ。 ４０．前記ＤＭＡコントローラが、前記第１の外部装置からのＤＭＡ要求信号に 応答してＤＭＡ転送を制御する制御手段を含み、該制御手段が、第１の状態と第 ２の状態間の前記ＤＭＡ要求信号の遷移に応答してＤＭＡ転送を開始する手段と 、前記第２の状態における前記第１の外部装置により保持される前記ＤＭＡ要求 信号に応答してＤＭＡ転送を待機状態に置く手段と、前記第２の状態と前記第１ の状態間の前記ＤＭＡ要求信号の遷移に応答してＤＭＡ転送を完了する手段とを 含む請求項３９記載のディジタル信号プロセッサ。 ４１．前記ＤＭＡコントローラが、前記第１の外部装置に与えられるＤＭＡ許与 信号を制御することにより、かつメモリ制御信号を前記外部メモリに与えること によって前記ＤＭＡ要求信号に応答して前記第１の外部装置と外部メモリ間のＤ ＭＡ転送を制御する制御手段とを更に含む請求項４０記載のディジタル信号プロ セッサ。 ４２．前記ＤＭＡコントローラが、前記ＤＭＡ要求信号に応答して前記第１の外 部装置のレジスタを制御するＤＭＡ許与信号を生成する手段を更に含み、これに よりＤＭＡ転送が前記ディジタル信号プロセッサの１つのバス・サイクルで完了 できる請求項４０記載のディジタル信号プロセッサ。 ４３．ディジタル信号計算を行うコア・プロセッサと、ディジタル信号計算のた め命令とデータとを記憶するメモリと、前記コア・プロセッサと前記メモリとを 相互接続するメモリ・バスとを含むディジタル信号プロセッサにおける、外部Ｄ ＭＡ装置と前記メモリ間のＤＭＡ転送を制御する方法において、 第１の状態と第２の状態間の前記外部ＤＭＡ装置からのＤＭＡ要求信号の遷移 に応答してＤＭＡ転送を開始するステップと、 前記ＤＭＡ要求信号が前記第２の状態において前記外部ＤＭＡ装置により保持 される時、ＤＭＡ転送を待機状態に置くステップと、 前記第２の状態と前記第１の状態間の前記ＤＭＡ要求信号の遷移に応答してＤ ＭＡ転送を完了するステップと を含む方法。 ４４．前記外部装置に与えられるＤＭＡ許与信号を制御することにより、かつメ モリ制御信号を前記外部メモリに与えることによって、前記ＤＭＡ要求信号に応 答して、前記外部ＤＭＡ装置と外部メモリ間のＤＭＡ転送を制御するステップを ステップを更に含む請求項４３記載の方法。 ４５．ディジタル信号プロセッサにおいて、 ディジタル信号計算を行うコア・プロセッサと、 ディジタル信号計算のため命令とデータとを記憶するメモリと、 前記コア・プロセッサと前記メモリとを相互接続するメモリ・バスと、 外部バスにおける外部ＤＭＡ装置に接続するための外部ポートと、 前記外部ポートを介する前記外部ＤＭＡ装置と前記メモリ間のＤＭＡ転送を制 御するＤＭＡコントローラと を備え、該ＤＭＡコントローラが、第１の状態と第２の状態間の前記外部装置か らのＤＭＡ要求信号の遷移に応答して、ＤＭＡ転送を行う手段と、ＤＭＡ保持信 号の表明に応答してＤＭＡ転送を待機状態に置く手段とを含む、制御手段を含む ディジタル信号プロセッサ。 ４６．前記ＤＭＡコントローラが、前記ＤＭＡ要求信号に応答して前記外部装置 のレジスタを制御するためＤＭＡ許与信号を生成する手段を更に含み、これによ りＤＭＡ転送がディジタル信号プロセッサの１つのバス・サイクルで完了できる 請求項４５記載のディジタル信号プロセッサ。 ４７．ディジタル信号プロセッサにおいて、 ディジタル信号計算を行うコア・プロセッサと、 ディジタル信号計算のため命令とデータとを記憶するメモリと、 前記コア・プロセッサと前記メモリとを相互接続するメモリ・バスと、 前記外部装置に対して、リンク・クロックと、それぞれｎビットの一連のｍ／ ｎニブル（１ニブルは各リンク・クロック・サイクルで伝送される）としてｎ個 のデータ線に伝送されるｍビットのデータ・ワードとを伝送する手段と、前記デ ータ・ワードの伝送の間前記外部装置による確認信号の表明解除に応答して前記 データ・ワードの伝送を完了する手段とを含む、外部装置と通信するためのリン ク・ポートと、 前記リンク・ポートと前記メモリとを相互接続する手段を含むＩ／Ｏプロセッ サと、 を備えるディジタル信号プロセッサ。 ４８．前記リンク・ポートが、前記データ・ワードの伝送の間予め規定されたサ ンプリング時間に前記確認信号をサンプルし、確認信号がサンプリング時に表明 された状態にあるならば、次のデータ・ワードの伝送を進める手段を更に含む請 求項４７記載のディジタル信号プロセッサ。 ４９．前記コア・プロセッサが、クロック周波数を持つクロック信号に応答して 動作し、前記リンク・クロックが前記クロック周波数に等しい周波数を有する請 求項４８記載のディジタル信号プロセッサ。 ５０．前記コア・プロセッサが、クロック周波数を持つクロック信号に応答して 動作し、前記リンク・クロックが前記クロック周波数の整数倍である周波数を持 つ請求項４７記載のディジタル信号プロセッサ。 ５１．ｎが４である請求項４７記載のディジタル信号プロセッサ。 ５２．ｍが３２または４８である請求項５１記載のディジタル信号プロセッサ。 ５３．前記リンク・ポートが、前記リンク・ポートと前記確認信号のみを用いて 予め構成されたプロトコルに従って前記外部装置に信号する手段を更に含む請求 項４７記載のディジタル信号プロセッサ。 ５４．ディジタル信号プロセッサにおいて、 ディジタル信号計算を行うコア・プロセッサと、 ディジタル信号計算のため命令とデータとを記憶するメモリと、 前記コア・プロセッサと前記メモリとを相互接続するメモリ・バスと、 リンク・クロックと、ｎビットずつの一連のｍ／ｎニブル（１ニブルは、各リ ンク・クロック・サイクルごとに受取られる）としてｎ個のデータ線で受取られ るｍビットのデータ・ワードとを前記外部装置から受取る手段と、リンク・バッ ファが一杯である時確認信号を表明解除する確認手段とを含む、外部装置と通信 するためのリンク・ポートと を備え、前記受取り手段が、前記データ・ワードの受取り中に前記確認信号が表 明解除される時、前記データ・ワードの受取りを完了する手段を含み、 前記リンク・ポートと前記メモリとを相互接続する手段を含むＩ／Ｏプロセッ サ を備えるディジタル信号プロセッサ。 ５５．前記リンク・ポートが、前記外部装置から受取ったニブル数をカウントす る手段と、受取られた前記ニブル数が予め規定された値に等しくない時、エラー 信号を生成する手段とを更に含む請求項５４記載のディジタル信号プロセッサ。 ５６．前記確認手段が、前記データ・ワードの最初のニブルが受取られた後に前 記確認信号を表明解除し、かつ次のデータ・ワードが伝送されることを表示する ため前記リンク・バッファが一杯でない時前記確認信号を再び表明する手段を含 む請求項５４記載のディジタル信号プロセッサ。 ５７．ｎが４に等しい請求項５６記載のディジタル信号プロセッサ。 ５８．前記外部装置が第２のディジタル信号プロセッサを含む請求項５４記載の ディジタル信号プロセッサ。 ５９．ディジタル信号プロセッサと外部装置間で通信する方法において、 （ａ）前記ディジタル信号プロセッサが、前記外部装置に対して、リンク・ク ロックと、ｎビットのデータ・ワードとを伝送し、ｎビットずつの一連のｍ／ｎ ニブル（１ニブルは、リンク・クロック・サイクルごとに伝送される）としてｎ 個のデータ線に前記データ・ワードを伝送するステップを含み、 （ｂ）前記外部装置が、切迫したバッファ満杯条件を表示するため前記データ ・ワードの伝送中に確認信号を表明解除し、 （ｃ）前記ディジタル信号プロセッサが、前記外部装置による前記確認信号の 表明解除に応答して前記データ・ワードの伝送を完了する ステップを含む方法。 ６０．前記データ・ワードの伝送中に予め規定された時点で前記確認信号をサン プリングして、サンプリング時に確認信号が表明された状態にあるならば、次の データ・ワードの伝送を開始する前記ディジタル信号プロセッサを更に含む請求 項５９記載の方法。