JPH10505184A - 据置きトランザクションを実行するための方法および装置 - Google Patents
据置きトランザクションを実行するための方法および装置Info
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- 238000000034 method Methods 0.000 title claims abstract description 72
- 230000004044 response Effects 0.000 claims abstract description 298
- 238000012546 transfer Methods 0.000 claims description 22
- 238000012545 processing Methods 0.000 claims description 18
- 230000003213 activating effect Effects 0.000 claims description 15
- 230000000977 initiatory effect Effects 0.000 claims description 12
- 230000003139 buffering effect Effects 0.000 claims description 2
- 239000011159 matrix material Substances 0.000 claims 1
- 229910000498 pewter Inorganic materials 0.000 claims 1
- 239000010957 pewter Substances 0.000 claims 1
- 239000003795 chemical substances by application Substances 0.000 description 366
- 238000010586 diagram Methods 0.000 description 11
- 230000006870 function Effects 0.000 description 6
- 230000009471 action Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000009118 appropriate response Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000008093 supporting effect Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000000802 evaporation-induced self-assembly Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000003999 initiator Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000007727 signaling mechanism Effects 0.000 description 1
- 230000004936 stimulating effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
- G06F13/37—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a physical-position-dependent priority, e.g. daisy chain, round robin or token passing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
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- General Physics & Mathematics (AREA)
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Abstract
Description
Claims (1)
- 【特許請求の範囲】 1.複数のバス・トランザクションをパイプライン化方式で実行できるように、 アドレス・バスとデータ・バスとを有するコンピュータ・システム内でバス操作 を実行するための方法において、この方法が、 バス操作の一部としてバス要求を開始するステップであって、バス要求を開始 するステップがアドレス・バス上でアドレスを励起するステップを含み、アドレ スを励起するステップが第1のエージェントによって実行されるステップと、 アドレス後にアドレス・バス上で第1のトークンを励起するステップであって 、第1のトークンを励起するステップが第1のエージェントによって実行される ステップと、 第1のエージェントに第1の応答を出力し、第2のエージェントがアドレスに 応じて据置き応答を出力する予定であることを示すステップと、 アドレス・バスから第1のトークンを受信するステップであって、第1のトー クンが第2のエージェントによって受信されるステップと、 アドレス・バス上で第2のトークンを励起するステップであって、第2のトー クンが第2のエージェントによって励起されるステップと、 第1のエージェントに据置き応答を送信するステップであって、据置き応答が 第2のエージェントによって送信されるステップと、 アドレス・バスから第2のトークンを受信するステップであって、第1のエー ジェントが第2のトークンをアドレスに対応するものとして識別するように、第 2のトークンが第1のエージェントによって受信されるステップと、 第1のエージェントによる据置き応答を受信して、バス操作を完了するステッ プとを含むことを特徴とする方法。 2.第1のトークンと第2のトークンを比較して、第1のトークンと第2のトー クンが同じであるかどうかを判定することにより、第1のエージェントが第2の トークンをアドレスに対応するものとして識別するように、第2のトークンが第 1のトークンと同じであることを特徴とする請求項1に記載の方法。 3.第1のトークンを励起するステップが、アドレスがアドレス・バス上に励起 された後で第1のトークンをアドレス・バス上に励起するステップを含むことを 特徴とする請求項1に記載の方法。 4.アドレスがアドレス・バス上に励起された直後のクロック中に第1のトーク ンがアドレス・バスに励起されることを特徴とする請求項3に記載の方法。 5.第2のトークンを励起するステップが、アドレス・バスがトークン情報を含 むことを示す少なくとも1つの信号をアサートするステップを含むことを特徴と する請求項1に記載の方法。 6.据置き応答を送信するステップが、少なくとも1つの完了信号を第1のエー ジェントに送信するステップを含むことを特徴とする請求項1に記載の方法。 7.据置き応答を送信するステップが、データ・バス上でデータを励起するステ ップを含むことを特徴とする請求項1に記載の方法。 8.据置き応答を受信するステップが、据置き応答をバス要求に関連付けるため に第2のトークンを第1のトークンと突き合わせるステップを含むことを特徴と する請求項1に記載の方法。 9.複数のバス・トランザクションをパイプライン化方式で実行できるように、 アドレス・バスとデータ・バスとを有するコンピュータ・システム内でバス操作 を実行するための方法において、この方法が、 アドレス・バス上でアドレスを励起するステップであって、アドレスを励起す るステップが第1のエージェントによって実行されるステップと、 アドレス後にアドレス・バス上で第1のトークンを励起するステップであって 、第1のトークンを励起するステップが第1のエージェントによって実行される ステップと、 第1のエージェントに応答を出力し、そのアドレスが据置き応答を受信する予 定であることを示すステップと、 アドレス・バスから第1のトークンを受信するステップであって、第1のトー クンが第2のエージェントによって受信されるステップと、 アドレス・バス上で第2のトークンを励起するステップであって、第2のトー クンが第2のエージェントによって励起されるステップと、 アドレスに対応する据置き応答を送信するステップであって、据置き応答が第 2のエージェントによって送信されるステップと、 アドレス・バスから第2のトークンを受信するステップであって、第2のトー クンが第1のエージェントによって受信されるステップと、 第2のトークンを第1のトークンと比較するステップと、 バス操作が完了するように、第2のトークンと第1のトークンが一致する場合 に据置き応答を受信するステップとを含むことを特徴とする方法。 10.第2のトークンを励起するステップが、アドレス・バスがトークン情報を 含むことを示す少なくとも1つの信号をアサートするステップを含むことを特徴 とする請求項9に記載の方法。 11.据置き応答を送信するステップが、少なくとも1つの完了信号を第1のエ ージェントに送信するステップを含むことを特徴とする請求項9に記載の方法。 12.据置き応答を送信するステップが、データ・バス上でデータを励起するス テップを含むことを特徴とする請求項9に記載の方法。 13.据置き応答を受信するステップが、据置き応答をバス要求に関連付けるた めに第2のトークンを第1のトークンと突き合わせるステップを含むことを特徴 とする請求項9に記載の方法。 14.アドレス情報を連絡するためのバス手段と、 バスに結合された少なくとも1つの要求側エージェントであって、前記少なく とも1つの要求側エージェントが、第1のバス・トランザクションを開始するた めのバス要求を生成することができ、各要求とともに第1のバス上で第1のトー クンを出力する要求側エージェントと、 バスに結合された少なくとも1つの応答側エージェントであって、前記少なく とも1つの応答側エージェントが、前記少なくとも1つの要求側エージェントか らの要求に応答することができる応答側エージェントとを含むコンピュータ・シ ステムにおいて、 前記少なくとも1つの応答側エージェントが、第1のバス・トランザクション が完了するように前記少なくとも1つの応答側エージェントが要求を完了する準 備ができていないときに前記要求を満足するために据置き応答が前記少なくとも 1つの応答側エージェントによって行われる予定であることを示す応答を出力し 、 前記少なくとも1つの応答側エージェントがバス手段から第1のトークンを受信 し、 前記少なくとも1つの応答側エージェントが、アドレス・バス上で第2のトー クンを励起し、準備ができているときに第2のバス・トランザクションとして据 置き応答を励起し、前記少なくとも1つの要求側エージェントがアドレス・バス から第2のトークンを受信し、前記少なくとも1つの要求側エージェントが据置 き応答を受信し、第2のトランザクションをバス操作を完了するように、前記少 なくとも1つの要求側エージェントが第2のトークンを要求に対応するものとし て識別することを特徴とする、コンピュータ・システム。 15.バス手段がアドレス・バスを含むことを特徴とする請求項14に記載のコ ンピュータ・システム。 16.複数の要求側ユニットのうちの1つからの要求に対応するデータが使用可 能ではないので、前記少なくとも1つの応答側エージェントが応答する準備がで きていないことを特徴とする請求項14に記載のコンピュータ・システム。 17.複数のバス・トランザクションをパイプライン化方式で実行できるように 、アドレス・バスとデータ・バスとを有するコンピュータ・システム内でバス・ トランザクションを実行するための方法において、この方法が、 第1のバス・トランザクションを開始するための要求の一部としてアドレス・ バス上でアドレスと第1のトークンを励起するステップであって、アドレスを励 起するステップが第1のエージェントによって実行されるステップと、 要求に応じて据置き応答を送信するステップであって、据置き要求を送信する ステップが第2のエージェントによって実行され、据置き応答を送信するステッ プが第1のトークンをラッチすることを含むステップと、 第1のバス・トランザクションを完了するために据置き応答を受信するステッ プであって、据置き応答が第1のエージェントによって受信されるステップと、 第2のバス・トランザクションの一部として据置き応答を送信するステップで あって、据置き応答が第2のエージェントによって送信され、据置き応答を送信 するステップがアドレス・バス上で第2のトークンを送信することを含むステッ プと、 要求に対応する据置き応答を識別するステップであって、識別するステップは 、要求が2つのバス・トランザクション中に完了するように、第1のエージェン トが第2のバス・トランザクションを完了するために据置き応答を受信すること を含むステップとを含むことを特徴とする方法。 18.識別するステップは、第1のトークンと第2のトークンとを比較し、第1 のトークンと第2のトークンが一致する場合に据置き応答を受信するステップを 含むことを特徴とする請求項17に記載の方法。 19.据置き応答を受信する際に参照として使用するためにアドレスと第1のト ークンをバッファするステップをさらに含むことを特徴とする請求項17に記載 の方法。 20.複数のバス・トランザクションをパイプライン化方式で実行できるように 、アドレス・バスとデータ・バスとを有するコンピュータ・システム内でバス・ トランザクションを実行するための方法において、この方法が、 アドレス・バス上でアドレスを励起するステップであって、アドレスを励起す るステップが第1のエージェントによって実行されるステップと、 アドレス後にアドレス・バス上でトークンを励起するステップであって、励起 するステップが第1のエージェントによって実行されるステップと、 アドレス・バスからトークンを受信するステップと、 アドレスに応じて据置き応答を励起するステップであって、据置き応答を励起 するステップが第2のエージェントによって実行されるステップと、 据置き応答を受信するステップであって、第1のバス・トランザクションを完 了するために据置き応答が第1のエージェントによって受信されるステップと、 第2のバス・トランザクションの一部として据置き応答を送信するステップと 、 アドレス・バス上でトークンを再送信するステップであって、据置き応答とト ークンが第2のエージェントによって送信されるステップと、 アドレス・バスからトークンを受信するステップであって、トークンが第1の エージェントによって受信されるステップと、 第2のバス・トランザクションを完了するために据置き応答を受信するステッ プとを含むことを特徴とする方法。 21.第1のトークンがアドレスを含むことを特徴とする請求項14に記載の方 法。 22.アドレス・バスと、 データ・バスと、 制御バスと、 バス操作を実行するためにアドレス・バス、データ・バス、制御バスに結合さ れた第1のバス・エージェントとを含むコンピュータ・システムにおいて、第1 のバス・エージェントが、第1のクロック・サイクル中にアドレス・バス上に要 求の要求アドレスを励起し、第2のクロック・サイクル中に要求識別情報を励起 することにより、第1のバス・トランザクションを開始することによってバス操 作を開始し、要求を満足するための即時応答または要求に対する応答が据え置か れることを示す制御バス上での据置き応答表示を受信したときに第1のバス・ト ランザクションを終了することを特徴とする、コンピュータ・システム。 23.第1のバス・エージェントに即時応答を出力するための第2のバス・エー ジェントをさらに含むことを特徴とする請求項22に記載のコンピュータ・シス テム。 24.第1のバス・エージェントに据置き応答を出力するための第2のバス・エ ージェントをさらに含むことを特徴とする請求項22に記載のコンピュータ・シ ステム。 25.第1のクロック・サイクルと第2のクロック・サイクルが連続するクロッ ク・サイクルであることを特徴とする請求項22に記載のコンピュータ・システ ム。 26.第2のバス・トランザクションを実行するために第2のバス・エージェン トがさらに使用され、第2のバス・エージェントが、アドレス・バス上の要求識 別情報と据置き応答を励起することにより、第2のバス・トランザクションを開 始することを特徴とする請求項24に記載のコンピュータ・システム。 27.第1のバス・エージェントが、要求識別情報据置き応答を受信し、バス操 作を完了するために据置き応答を第1のバス・トランザクションの要求に関連付 けることを特徴とする請求項26に記載のコンピュータ・システム。 28.第1のバス・エージェントが、要求識別情報を使用して、据置き応答を要 求に関連付けることを特徴とする請求項27に記載のコンピュータ・システム。 29.要求識別情報がトークンを含むことを特徴とする請求項22に記載のコン ピュータ・システム。 30.応答バスとアドレス・バスとデータ・バスとを含むバスにそれぞれが結合 された要求側エージェントと応答側エージェントを有するコンピュータ・システ ム内でバス・トランザクションを実行する方法において、各バス・トランザクシ ョンが所定の応答フェーズを有し、そのバス・トランザクションが要求されたの と同じ順序で完了するように、バスが順序付けられ、パイプライン化され、この 方法が、 第1のトランザクションの第1のクロック・サイクル中にアドレス・バス上に アドレスを出し、第1のトランザクションの第2のクロック・サイクル中にアド レス・バス上にトークンを出すことにより、要求側エージェントが第1のバス・ トランザクションを要求するステップと、 応答側エージェントが第1のバス・トランザクションを実行する準備ができて いる場合に、応答側エージェントが、第1のバス・トランザクションの応答フェ ーズ中に応答バス上に順序通り完了応答を励起するステップと、 応答側エージェントが第1のバス・トランザクションを実行する準備ができて いない場合に、 応答側エージェントが第1のバス・トランザクションの応答フェーズ中に応 答バス上に据置き応答を励起するステップであって、応答側エージェントが応答 する準備ができると、応答側エージェントが第2のバス・トランザクションを開 始し、第2のバス・トランザクションの応答フェーズ中にアドレス・バス上に据 置き応答を、アドレス・バス上に第2のトークンを、データ・バス上に要求され たデータを励起するステップとを含むことを特徴とする方法。 31.バスと、 バスに結合され、第1のバス・トランザクション中にバス上に要求を出すため の要求側エージェントとを含むコンピュータ・システムにおいて、前記要求側エ ージェントが、 保留要求データを格納するための保留据置き待ち行列と、 第2のバス・トランザクション中のバス上の後続据置き応答を保留据置き待ち 行列内の応答に対応するものとして認識するための第1の論理回路とを含み、要 求側エージェントが、未据置きの場合とほぼ同様に要求に対する応答として据置 き応答を処理することを特徴とする、コンピュータ・システム。 32.アドレス・バスと、 アドレス・バスに結合された要求側エージェントであって、 アドレス・バスの介在クロック・サイクル中にアドレス・バス上にトークンを 出すための手段を含む要求側エージェントとを含むことを特徴とする、コンピュ ータ・システム。 33.要求側エージェントが、 据え置かれていない場合と同様に、アドレス・バス上の据置き応答に応答する ための手段をさらに含むことを特徴とする請求項32に記載のコンピュータ・シ ステム。 34.アドレス・バスと、 応答バスと、 データ・バスとを含むバスと、 バスに結合された要求側エージェントであって、要求側エージェントが、各ア ドレス要求ごとにアドレス・バス上にトークンを出し、要求に応じて据置き応答 を処理し、据置き応答を受信するまで保留として要求を管理する要求側エージェ ントと、 バスに結合された応答側エージェントであって、応答側エージェントが、第1 のトランザクションの所定の期間中にトランザクションを完了できないときに据 置き応答を生成し、応答側エージェントが実質的にトランザクションを完了でき るときにトークンを含む据置き応答を生成する応答側エージェントとを含むこと を特徴とする、コンピュータ・システム。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/302,600 US5615343A (en) | 1993-06-30 | 1994-09-08 | Method and apparatus for performing deferred transactions |
US08/302,600 | 1994-09-08 | ||
PCT/US1995/011315 WO1996007970A1 (en) | 1994-09-08 | 1995-09-08 | Method and apparatus for performing deferred transactions |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005343925A Division JP4157127B2 (ja) | 1994-09-08 | 2005-11-29 | 据置きトランザクションを実行するための方法および装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10505184A true JPH10505184A (ja) | 1998-05-19 |
JP3771260B2 JP3771260B2 (ja) | 2006-04-26 |
Family
ID=23168453
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP50965696A Expired - Lifetime JP3771260B2 (ja) | 1994-09-08 | 1995-09-08 | 据置きトランザクションを実行するための方法および装置 |
JP2005343925A Expired - Lifetime JP4157127B2 (ja) | 1994-09-08 | 2005-11-29 | 据置きトランザクションを実行するための方法および装置 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005343925A Expired - Lifetime JP4157127B2 (ja) | 1994-09-08 | 2005-11-29 | 据置きトランザクションを実行するための方法および装置 |
Country Status (7)
Country | Link |
---|---|
US (4) | US5615343A (ja) |
JP (2) | JP3771260B2 (ja) |
KR (1) | KR100253753B1 (ja) |
AU (1) | AU3506295A (ja) |
BR (1) | BR9508906C1 (ja) |
DE (1) | DE19580990C2 (ja) |
WO (1) | WO1996007970A1 (ja) |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
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|
A131 | Notification of reasons for refusal |
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|
A601 | Written request for extension of time |
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|
A521 | Request for written amendment filed |
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|
A602 | Written permission of extension of time |
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|
A131 | Notification of reasons for refusal |
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|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050830 |
|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060131 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060209 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100217 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100217 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110217 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120217 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120217 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130217 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130217 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140217 Year of fee payment: 8 |
|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |