JPH10500823A

JPH10500823A - アクティブ画素を有するｃｍｏｓ撮像アレイ

Info

Publication number: JPH10500823A
Application number: JP7530410A
Authority: JP
Inventors: ズ−チャンヒシエ，; アール．ダニエルマックグレイス，
Original assignee: ポラロイドコーポレイション
Priority date: 1994-05-19
Filing date: 1995-05-18
Publication date: 1998-01-20
Also published as: CA2190615A1; KR100264931B1; WO1995032580A1; CN1148454A; KR970703673A; DE69510454D1; ATE181630T1; EP0760191B1; DE69510454T2; EP0760191A1

Abstract

(57)【要約】一つ以上の画素(10)を有するイメージセンサ素子であって、各画素(10)は、フォトダイオード等の光感応素子(20)によって発生された電荷を収集するための電荷蓄積領域(22g)を有する、ＦＥＴチャネル等の可変抵抗(22)を有している、イメージセンサ素子を開示する。可変抵抗(22)の第１端は素子接地(18)に接続されており、固定ソース電圧電位(66)を可変抵抗(22)の第２端(22s)に印加することによって出力信号(28)が画素(10)から得られ、可変抵抗(22)の抵抗値は、収集された電荷によって生成される電場の大きさに対して、比例関係にある。

Description

【発明の詳細な説明】名称：アクティブ画素を有するＣＭＯＳ撮像アレイ発明の分野本発明は、光センサ素子に関し、特に、画素内にトランジスタを用いたアクティブ画素イメージセンサを有する、撮像アレイに関する。発明の背景入射した光学的放射(optical radiation)を検知し、放射を電荷キャリアへ変換し、そして電荷キャリアを光感応性材料中に保持する(storing)ステップを行うことにより動作するイメージセンサ素子(image sensing device)は、当該分野において周知である。イメージセンサ素子あるいは画素の出力信号は、保持された電荷キャリアの伝送(transmittal)によって発生する。電荷は通常、一連のバケツブリゲードレジスタまたは電荷結合素子（CCD）の１シーケンスによって、画素から処理用電子回路または記録媒体(storage medium)に伝送される。信号は電荷キャリアからなるため、伝送の間、出力信号は非常にノイズを拾いやすい。最近の当該分野の研究は、ノイズ感受性の問題に着目し、同時にCCD型撮像素子のコストを低くすることを目指してきた。出力信号に現れるノイズは、様々な拾われかたをする。例えば、過剰電荷の発生、回路中の熱活動、電荷キャリア損失、画素間の変動、およびリセット動作の不規則性などである。この問題を解決するための一つの設計アプローチとして、フォトダイオード、ＦＥＴスイッチ、および画素における電荷ドメイン読み出し (charge-domain readout)を用いるものがある。これはある程度の商業的成功を見たが、これらのノイズ源に関する問題は十分には克服されなかった。 CCD型撮像素子の製造は、行われる特別な製造作業の数のため、比較的コストがかかる。撮像画素の物理的なサイズを小さくすることは、その製造コストも減少させるが、同時にイメージセンサ画素のダイナミックレンジも減少させることとなる。画素サイズが減少するにつれてノイズレベルは減少するが、信号強度はノイズレベルよりも早い割合で減少する。また、ダイナミックレンジの減少により、撮像システム光学系に対してより多くの設計上の要求が生じる。上記設計上の問題はともかくも、現在優勢な画像取得技術は、主にCCDを用いた検知素子に基づいて光学的放射検出を行っている。このような素子は、カムコーダ(camcorder)やスチールビデオカメラ等の様々な商業画像取得用製品に用いられており、どちらも広大な消費者マーケットに向けられたものである。しかし、CCD型電子回路の動作特性と製造とを考慮したとき、さらなる困難性が明らかになる。 CCDを用いる回路の動作は、例えば、規格外電圧をCCDに供給することを必要とする。これは、処理用電子回路において、より複雑な電力供給および分配回路を要求することになる。これらの要求は、他の部分では規格電圧のみを使用する電子回路システム中に、CCDを用いた回路を集積する作業をより困難にする。規格外電圧が必要であるため、製造プロセスもまた複雑になる。 CCD型電子回路がこのように複雑さを増すと、特別な製造作業が必要となり、その結果そのような撮像素子を作製するためのコストが増加することが多い。対照的に、大容積技術を用いて製造される固体素子、例えばメモリ、論理チップおよびアナログプロセス部材は、CCD型素子において必要な特別な製造作業を必要とすることなく、製造される。イメージセンサ素子において、特別な製造作業を必要とすることなしに大容積技術を用いることが出来れば、固体センサのコストを減少させ得ることは明らかであるが、これは今日に至るまで実現せず、高コストのCCD型技術が優勢のままである。必要なのは、標準的な大容積製造技術を用い、かつ当該技術で遭遇するようなノイズ発生プロセスに対して感受性の低い回路設計を用いた、光検知素子である。好ましくはこのような素子は、CCDを使用せず、また低コストで商業上利用可能な製造技術を用いて容易に製造できかつ集積化が容易な部材を有する、回路構成を用いる。信号出力線に現れるノイズレベルを最小におさえた撮像素子を提供することが、本発明の目的である。イメージセンサダイナミックレンジ(image-sensing dynamic range)の増加した撮像素子を提供することが、本発明の更なる目的である。画像検出の電荷収集モードとは異なるモードで信号情報を供給する撮像素子を提供することが、本発明の更なる目的である。単一の基板上に製造する事ができ、その結果必要な処理作業数を最小にできる撮像アレイを提供することが、本発明の更なる目的である。動作に規格電圧のみを必要とするような部材からなる撮像アレイを提供することが、本発明の更なる目的である。発明の要約本発明によれば、画像検出回路が信号検知回路から電気的に隔離されたイメージセンサ素子によって、上記目的が達成される。光感応部材が光学的放射を受けることによって発生された電荷キャリアは、収集されてセンサ素子内に電場を生成する。この電場は、一端が第１の電圧源による固定電圧に保たれた、抵抗部材の電気的抵抗を変調(modify)するために、用いられる。この電圧源は、光感応部材の受け取る放射量に応じた電気信号出力を、生成する。この構成によれば、電荷収集回路は、信号検知回路に対して非結合である。また、電圧源は、信号線を実質的に一定の電位に維持する機能を有する。電気信号出力は、更に電流−電圧変換器を用いて電圧信号に変換されてもよい。また、第２の電圧源を用いて光感応エレメントを欠乏状態にするリセット手段によって、画素が初期化され得る。別の実施態様において、複数のイメージセンサ素子を画素行列からなるアレイ状に並べ、行および列セレクタを用いて、出力電気信号を順に１つ以上の変換器に移送(route)してもよい。セレクタはシーケンシャルでフリップフロップからなっていてもよく、または、マルチプレクス型で信号デコーダと伝送ゲートを有していてもよい。または、出力画素信号を、列セレクタを通過する前に電圧信号に変換してもよい。本発明はまた、単一の電源を用いて電力を１つ以上の電流− 電圧変換器に供給するための方法を特徴とする。ＣＭＯＳ技術を用いて発明の素子の設計特徴を実現し得る。集積プロセスを用いることにより、p-ＭＯＳまたはn-ＭＯＳに関わらず、アクティブ部材の製造を同一基板上で行うことが出来る。この結果、素子製造に必要なプロセス作業の数が最小限になる。図面の簡単な説明本発明を特徴づけると考えられる新規な特徴を、以下に具体的に説明する。本発明の構成及び動作方法、ならびに他の目的および効果は、以下の実施態様の説明を付属の図面とともに読むことによって最もよく理解されるであろう。図１は、本発明によるイメージセンサ素子の該略図である。図２は、図１のイメージセンサ素子中に含まれる画素の別の実施態様を示す該略図である。図３は、信号が電流−電圧変換器から直列に出力される、本発明によるイメージセンサアレイ(image sensing array)のブロック図である。図４は、信号が２つの電流−電圧変換器から並列に出力される、図３のイメージセンサアレイの別態様のブロック図である。図５は、信号が電圧信号に変換された後に列マルチプレクサから出力される、図３のイメージセンサアレイの別の実施態様のブロック図である。図６は、図３のブロック図の行スキャナの一実施態様に用いられる、フリップフロップの該略図である。図７は、図３のブロック図の列マルチプレクサの一実施態様に用いられる、一対の伝送ゲートの該略図である。発明の詳細な説明図１を参照して、本発明の一実施態様の概略図を示す。例えば検知されている像の一部に対応している光学的放射12は、イメージセンサ素子100に入射する。イメージセンサ素子100は、光学的放射12を受け取る画素10を有しており、得られた光学的放射12の量に比例した振幅を有する電流信号28を生成する。電流信号 28は、変換器30によって電圧信号50に変換される。画素10および変換器30の動作のための電力は、バイアス源40によって供給される。イメージセンサ素子の動作画素10によって受け取られた光学的放射12は、入射する放射に応じて電荷キャリア対を生成する、適切にバイアスされたフォトダイオード20その他の光感応素子に入射する。フォトダイオード20によって生成される電子キャリア対の数は、得られた光学的放射12の量に比例する。電荷キャリア対が生成されると、一方の極性を有する電荷キャリアは画素接地18に流れ、他方の極性を有する電子キャリアは、電荷キャリア蓄積部材に流れる。蓄積部材は、これらの電荷キャリアを収集し、蓄積された電荷キャリアの総数に比例する大きさを有する電場を生成する。図示の実施態様において、n-ＭＯＳＦＥＴがＦＥＴ蓄積器22として機能する。フォトダイオード20によって電荷キャリア対が発生される間、正電荷の(positiv ely-charged)キャリア（すなわち「正孔」）は画素接地18に流れ、負電荷の(neg atively-charged)キャリア（すなわち電子）は、ＦＥＴ蓄積器22のゲート端子22 gに集まる。この作用により、ＦＥＴチャネルにおいて電場が生成される。別の構成（不図示）においては、p-ＭＯＳＦＥＴがＦＥＴ蓄積器の機能を果たし、フォトダイオード20が図示とは反対の方向に設けられ、フォトダイオードのバイアス電圧の極性が逆であり、電荷キャリア流も対応して逆になる。ＦＥＴ蓄積器22によって生成される電場は、ＦＥＴチャネル抵抗に変動をもたらす。チャネル抵抗の変動の程度は、フォトダイオード20に入射する光学的放射 12の量に依存する。この、フォトダイオード20から発生された電荷キャリア対の量に比例するチャネル抵抗の変化は、画素10によって受け取られた放射量を比較的大きな照度範囲にわたって定量することが出来る測定パラメータを、提供する。物理的実施態様において、ＦＥＴゲート端子に電荷が全く存在しないときには 20Kオーム以下であるＦＥＴチャネル抵抗は、電荷蓄積最大時において10Mオーム以上に増加し得る。ＦＥＴチャネル抵抗は、基準電圧66（V_REF）をＦＥＴ蓄積器22のソース端子22 Sに印加し、得られた電流信号28を測定することによって測定される。基準電圧6 6は、バイアス源40から得られる。図示の実施態様においては、抵抗を決定したいときにＦＥＴ選択スイッチ16を閉じることによって、基準電圧66がＦＥＴ蓄積器ソース端子22sに印加される。選択スイッチ16は、選択パルス線を介して選択パルス26を選択スイッチゲート端子16gに印加することによって、閉じられる。選択スイッチ16が閉じると、この動作は、バイアス源40とＦＥT蓄積器22のソース端子22sとの間の電気回路を完結させる。基準電圧66は変換器30中のオペアンプ3 2の正入力ポート34に存在し、負入力ポート36にも現れる。選択スイッチ16が閉じられるとともに、基準電圧66がＦＥＴ蓄積器ソース端子22sに印加される。一実施態様において、選択パルスは、約１μ秒間ＦＥＴ選択スイッチ（不図示）のゲート端子に印加される５ボルトパルスからなっていた。ソース端子22sを基準電圧66の電位にすることによって生成される電流信号28 は、信号検知ノード17と画素接地18との間の信号検知線に沿って、流れる。画素 10の動作中、内部電流変動によって生成されるノイズが、光電荷−集積ノード(p hotocharge-integration node)21とＦＥＴ蓄積器ゲート22gとの間の光電荷−集積線(photocharge-integration line)上に、存在する。この光電荷−集積線上のノイズは、ＦＥＴ蓄積器22のチャネルにまたがる容量結合により、信号検知線上の電圧変動として現れる。しかし本発明の素子において信号検知線は、ＦＥＴ蓄積器22のソース端子22sに印加される基準電圧66電位に対応する実質的に一定の電位に保たれているため、これらの電圧変動は抑制される。別の実施態様においては、図２に示すように、画素10aは、フォトダイオード2 0と、リセットスイッチ14と、選択スイッチ16とからなる。蓄積器容量23が、電荷キャリアの収集および電場の生成に用いられる。蓄積器容量23によって生成される電場は、ＦＥＴチャネル22cの抵抗に変動をもたらす。ＦＥＴチャネル22cの抵抗は、上記画素10について説明したのと同じ方法を用いて、基準電圧66をＦＥＴソース端子に印加し得られた電流信号を測定することによって、決定される。図１に示すように、電源60によってバイアス源40に電力が供給される。電源60 は、フローティングバイアス電圧62（V_dd）およびフローティング低電圧64（V_ss ）の両方をバイアス源40に供給する。バイアス源40は、適切な直流−直流変換回路を用いて、バイアス電圧62および低電圧64を、基準電圧66に変換する。変換器は、図示のように、バイアス電圧ＦＥＴ42および低電圧ＦＥＴ44からなっていてもよい。好適な実施態様において、バイアス電圧V_ddは、約＋5.0ボルトであり、低電圧V_ssは、約0.0ボルトであり、基準電圧V_REFは、約2.5ボルトである。n-ＭＯＳ素子のソース端子に2.5ボルトの基準電圧を印加した際、観察される電流信号は、１未満から100μアンペア以上に変動し得、イメージセンサ素子100のダイナミックレンジがそれだけ大きく得られる。基準電圧66はまた、リセットスイッチ14が閉じられた際に、フォトダイオード 20を初期化すなわち欠乏状態にするための、電圧源でもある。また、フォトダイオード20をバイアスする際の基準電圧66の印加は、電荷キャリアをＦＥＴ蓄積器 22から画素接地18に引き抜くことによって画素10を初期化し、ゲート端子22gに存在する電荷キャリア量を設定(set)する作用を有する。ここではＦＥＴスイッチとして示すリセットスイッチ14を閉じるためのリセットパルス24が、リセットパルス線に沿って印加され、変換器30と画素接地18との間に、光電荷集積ノード 21を介した電気的パスを完結させる。リセットパルス24は、ＦＥＴ蓄積器22に保持された電荷キャリアが引き抜かれて、フォトダイオード２０が欠乏状態に達することを確実にするのに十分な大きさの時間−電圧特性を有している。典型的な n-ＭＯＳ蓄積器は、例えば、電子にして10⁴〜10⁶個の電荷を保持することが出来る。この量の電荷は、１〜10μsecの期間を有する低電圧リセットパルスによって、画素接地18に引き抜かれ得る。変換器30は、出力ポート38および負入力ポート36の間に設けられて閉ループ回路を形成する、オペアンプ32およびフィードバックＦＥＴ52等の抵抗フィードバックエレメントからなる。バイアス電圧62が、バイアス電圧端子46においてパワーオペアンプ32に印加され、低電圧64が低電圧端子48に印加される。オペアンプ 32の負入力ポート36に現れる電流信号28は、出力ポート38の電圧信号50に変換される。電圧信号50の値は、画素10に流れる電流信号28の振幅に比例しており、従って画素10が得る光学的放射12の量に対応している。所望であれば、外部シャッタ（不図示）を用いて、光学的放射12が画素10に照射される時間を決定することにより画像取得インターバルを確立してもよい。画素10がリセットパルス24によって初期化された後、外部シャッタが開かれて、取得インターバルが開始する。所望の画像信号が取得されると、外部シャッタは閉じられる。光発生された電荷のＦＥＴ蓄積器22への流れが中断され(terminated) 、取得インターバルが終了する。または、画素の取得インターバルは、以下のように外部シャッタを必要とせずに確立することが可能である。リセットパルス24 を印加するとともに、画素10が初期化され、取得インターバルが開始される。その後の選択パルス26の印加は、フォトダイオード20が受け取った放射を検出する機能を果たし、電流信号28を変換器30に供給し、効果的に取得インターバルを終了させる。イメージセンサアレイの動作図３は、(i)入射した放射を受け取り、画素位置に対応して検知されている放射を表す電流信号を出力するための、画素アレイ80と、(ii)画素アレイ電流信号を電圧信号に変換するための変換器30と、(iii)画素アレイ80の全ての列の電流信号出力を受け取って、任意の指定されたアレイ列からの電流を変換器30に伝送する列マルチプレクサ70と、(iv)選択パルス26を画素アレイ80の行画素に、一回につき１行ずつシーケンシャルに印加するための行スキャナ90とを有する、イメージセンサアレイ120を示している。説明のため、画素アレイ80を画素10の16×16のアレイとして示しているが、51 2×512画素のアレイ等、他の任意のアレイ構成も本発明の特徴とともに用いることが可能である。上述のように、光学的放射が任意の画素10に入射するとき、電流信号28が生成される。一般に、この信号は画素ごとに異なり、特定の画素によって受け取られた、光学的放射12によって表される、検知された像の当該部分に比例している。当業者に理解されるように、各上記画素の電気的信号は、検知された像を回収して、画素撮像アレイの信号ストリームから再構築(reconstruct) する場合、個別に読み出される必要がある。イメージセンサアレイ120は、画素アレイ80中の各画素の電気的信号に個別にアクセスして読み出すための方法を提供する。画素アレイ80中の画素10'によって生成される電流信号28'は以下の方法で得られる。行スキャナ90は、スキャナ入力線99と、行スキャナ90および画素アレイ80の間の任意の行出力線27との間に、電気的パスを提供する機能を果たす。図示例においては、画素10'が位置する行に伸びている行出力線27'が指定されている。次に、スキャナ入力線99および行スキャナ90を介して、選択パルス26を行出力線27'に印加する。この動作により、指定された行における各画素10（画素10'を含み）の選択スイッチが閉じられ、列マルチプレクサ70と、スキャナ90によって選択された行中の各画素ＦＥＴ蓄積器のソース端子との間の電気的パスが、完結される。列マルチプレクサ70の機能は、変換器30と、指定された画素、例えば画素10' が位置する列との間の、電気的パスを完結することである。列マルチプレクサ70 によるこの動作および、画素10'における選択スイッチが閉じることにより、図１のイメージセンサ素子100において上述したのと同様に、基準電圧66が画素10' の蓄積器のソース端子に印加される。基準電圧66がこのように画素10'に印加されると、列マルチプレクサ70と変換器30との間のマルチプレクサ出力線76上に、電流信号28'が現れる。電流信号28'から電圧信号50への変換は、変換器30が次の画素からの電流信号を受け取るよりも前に行われる。選択された行の各画素の電流信号がアクセスされ読み出されるまで、このプロセスが続けられる。その後、次の(successive)選択パルス26が、スキャナ入力線99に沿って、行スキャナ90を通り、もう一つの出力、例えば行出力線27"に伝送される。新しく選択された行中の各画素がアクセスされ、前の行の場合と同様に電流信号が読み出される。画素アレイ80中の全ての画素が読み出されるまで、各画素行は任意の都合のよいシーケンスでこのようにアクセスされる。例えば、第１の行91を第２の行92より前に読み出すことが出来る。好適な実施態様において、行スキャナ90は、画素アレイ80に含まれる各行に対してＤフリップフロップを有している。Ｄフリップフロップは、伝送ゲートおよびインバータを用いた標準的なデジタル手法に基づいて実現される。例えば、各行フリップフロップは、別の行（例えば前の行）中のＤフリップフロップの出力から伸びる第一の入力線を有していてもよい。第２の入力線がクロック入力として機能し、選択パルス26がクロックパルスとして機能することが出来る。この構成により、画素アレイ80の各行に順にアドレスする方法が得られ、単一のスキャナ入力線99と選択パルス26のみを動作に必要とする。図６に行スキャナ90の一実施態様を示す。Ｄフリップフロップ95、95'、95"等の複数のＤフリップフロップの「Clk」ポートに対し、スキャナ入力線99によってパルス26が供給される。各フリップフロップの「Ｄ」ポートは、先行(preceding)行に対応するフリップフロップの出力「Ｑ」ポートに接続されている。このように、フリップフロップ95 "が行出力線27"に沿って信号パルスを送るとき、フリップフロップ95'もまたセットされる。次のパルス26がスキャナ入力線99に入力されると、フリップフロップ95'が次に行出力線27'に沿って信号パルスを送り、シーケンス中の次の行に対応するフリップフロップをセットする。当該分野で周知の方法を用い、列マルチプレクサ70を一連の伝送ゲートから構成し、列マルチプレクサが接続される各アレイ列につき１対の伝送ゲートを有するようにしてもよい。伝送ゲート自体の動作は、列デジタル信号デコーダ78によって制御されてもよい。列信号デコーダ78は、デコーダ入力線97上の列選択パルス72を受け取って、列選択制御線74上に列制御信号を送り出してもよい。この動作を図７により詳細に示す。図７において、列制御信号71が伝送ゲートn-ＭＯＳＦＥＴ75のゲート75gに印加され、列制御相補(complement)信号73が伝送ゲートp -ＭＯＳＦＥＴ79のゲート79gに印加される。入力される電流信号28'は、ＭＯＳＦＥＴ75および79の共通接続端の一方に印加される。列制御信号71が論理「１」を有する場合、n-ＭＯＳＦＥＴ75およびp-ＭＯＳＦＥＴ79は両方とも「オン」状態に切り替わり、電流信号28'をマルチプレクサ出力線76に伝送する。列制御信号71が論理「０」に状態変化すると、n-ＭＯＳＦＥＴ75およびp-ＭＯＳＦＥＴ79 は両方とも「オフ」状態に切り替わり、入力された電流信号28'を伝送しない。図３の画素アレイ80の各列は、このように別々にアドレス可能であり、また任意のシーケンスでアドレス可能である。典型的な撮像動作において、撮像が静止像(still image)またはビデオ記録のいずれとして行われるかに関わらず、画素アレイ80の全体が照射される。動作は、リセットパルスを画素アレイ80中の各画素に印加することによって開始する。図示の実施態様においては、第１の画素列82a中の各画素のリセットパルス線は、第１のリセット線84aに接続されている。第１の画素列82a中の画素のリセットは、第１の列のリセットスイッチ86aを一時的に閉じ、その結果第１の画素列82a 中の各画素のリセットスイッチが閉じられることによって達成される。この動作により、第１の画素列82a中の各画素のフォトダイオード端子に基準電圧66が印加され、図１を用いて上述したのと同様に対応する画素を初期化する。第２の画素列82bは、第２の列リセットスイッチ86bを閉じ、基準電圧66を第２のリセット線84bを介して第２の画素列82b中の各画素に印加することにより、リセットされる。画素アレイ80中の残りの画素列も同様にリセットされる。または、一列ずつではなく一群の列に対してリセットを行ってもよい。好適な実施態様においては、各列リセットスイッチを、他の列のリセットスイッチとグループ化(ganged)することにより、グローバルリセットパルス124の印加によって全アレイ列がセットされるような、グローバルなリセット能力を実現する。別の実施態様では、図４に示すように、並列処理能力を提供する。イメージセンサアレイ220は、２つの変換器230aおよび230bを有しており、各々、列マルチプレクサ270aからのマルチプレクサ出力線276a上の電流信号および、列マルチプレクサ270bからのマルチプレクサ出力線276b上の電流信号を変換するために用いられる。この構成による信号出力レートは、図１に示すような単一の変換器30 のみを用いた構成における信号出力レートの、約２倍になる。両変換器230aおよび230bに電力を供給するのに、単一のバイアス源240のみを必要とする点に注意されたい。この実施態様はまた、図３におけるスキャナ90のようなスキャナの代わりに、行選択のための行マルチプレクサ290および行デジタル信号デコーダ298を有している。この特徴により、画素行をシーケンシャルまたは他の所望の順序でアクセスすることが可能になる。画素行および画素列の両方にマルチプレクサを有する構成は、画素アレイ80中の選択された画素または一群の画素に対するアクセスが必要な画像処理等のアプリケーションにおいて、有用である。イメージセンサアレイ220はまた、グローバルリセットパルスを入力するためのグローバルリセット線284を有している。また、列マルチプレクサ270aおよび270bを、図３の行スキャナ90による行アクセスと同様な方法で画素アレイ列にアクセスすることを可能にするような、一つ以上の列スキャナで置き換えてもよい。図５にそのような構成を示す。一連の変換器330a〜330bを、イメージセンサアレイ320中の各列の出力につき一つずつ有している。図では変換器330a〜330bは２つのバイアス源340aおよび340bによって電力供給されるように示しているが、設計上の要請に応じ、使用するバイアス源の数を増やしてもよい。この実施態様において、電流信号は、シーケンサまたはマルチプレクサ等の出力素子中を通過する以前に、電圧信号50に変換される。電流信号28は、列出力線 376に沿って流れ、変換器出力線377上の電圧信号に変換される。電圧信号50は、列スキャナ370への多くの電圧信号入力の一つとして得られる。列スキャナ370は、一度に一つの入力電圧信号を選択して電圧信号50'として出力する機能を果たす。リセットパルス324を受け取るリセット線384を設けている。リセットパルス32 4は、シーケンサまたはマルチプレクサであり得るリセットパルス分配器386に、入力される。リセットパルス分配器386は、入力されたリセットパルス324を、一つ以上の列入力線382を介して、一つ以上の画素アレイ列に伝送する。当業者であれば、本発明の教示に基づき、説明した実施態様にその他の変更を加え得るであろう。従って、説明した実施態様は、限定的な意味に解釈されるべきではない。

Claims

【特許請求の範囲】１．入射する光学的放射(12)を、得られた放射の量に応じた電気的信号出力に変換するためのイメージセンサ素子(100)であって、該光学的放射(12)を受け取り、得られた放射の量に比例した電荷キャリアを発生するための光感応素子(20)と、該光感応素子(20)によって発生された該電荷キャリアを収集することによって、電場を生成し、生成された該電場の大きさは収集された該電荷キャリアの量に比例する、電荷蓄積手段(22g)と、素子接地(18)に接続される第１端を有する可変抵抗手段(22)であって、該可変抵抗手段(22)は該電荷蓄積手段(22g)に反応し、該可変抵抗手段(22)の抵抗は該電荷蓄積手段(22g)によって生成される該電場の大きさに対して相関関係を有する、可変抵抗手段(22)とを有しており、該イメージセンサ素子(100)は、更に、該可変抵抗手段(22)の第２端(22s)に接続され、該第２端(22s)を実質的に固定電位に維持する固定電位基準電圧源(66) を有し、その結果電流信号出力(28)が生成されることを特徴とする、素子。２．前記電流信号出力(28)を受け取り、該電流信号出力(28)の振幅に応じた値を有する電圧信号出力(50)を生成する電流−電圧変換手段(30)を更に有する、請求項１に記載のイメージセンサ素子(100)。３．前記光感応素子(20)を欠乏状態にすることによって、収集された電荷を前記電荷蓄積手段(22g)から除去するためのリセット手段(14)を更に有する、請求項１に記載のイメージセンサ素子。４．前記光感応素子(20)はフォトダイオードを包含する、請求項１に記載のイメージセンサ素子。５．前記可変抵抗手段(22)は、電界効果トランジスタのチャネルを包含する、請求項１に記載のイメージセンサ素子。６．前記電荷蓄積手段(22g)は、電界効果トランジスタを包含する、請求項５に記載のイメージセンサ素子。７．前記電荷蓄積手段は、誘電容量(23)を包含する、請求項５に記載のイメージセンサ素子。８．前記電荷蓄積手段は、拡散容量(diffusion capacitance)(23)を包含する、請求項５に記載のイメージセンサ素子。９．前記電流−電圧変換手段(30)は、オペアンプ(32)および抵抗フィードバックエレメント(resistive feedback element)(52)を包含する、請求項２に記載のイメージセンサ素子。１０．前記リセット手段(14)は、前記光感応素子(20)と前記基準電圧源(66)との間に位置する電気的リセットスイッチを包含し、該電気的リセットスイッチを閉じることにより、該基準電圧源(66)と該光感応素子(20)との間の電気的回路が完結する、請求項３に記載のイメージセンサ素子。１１．像(image)から光学的放射(12)を受け取り、電気的信号出力を生成するためのイメージセンサアレイ(120)であって、行および列に並べられた、該光学的放射(12)を受け取る複数の画素(10)であって、各画素(10)は、ａ）該光学的放射(12)を受け取り、得られた放射の量に比例した電荷キャリアを発生するための光感応素子(20)と、ｂ）該光感応素子(20)によって発生された該電荷キャリアを収集することによって、電場が生成し、生成された該電場の大きさは収集された該電荷キャリアの量に比例する電荷蓄積手段 (22g)と、ｃ）素子接地(18)に接続される第１端を有する可変抵抗手段(22)であって、該可変抵抗手段(22)は該電荷蓄積手段(22g)に反応し、該可変抵抗手段(2 2)の抵抗は、該電荷蓄積手段(22g)によって生成される該電場の大きさに対して相関関係を有する可変抵抗手段(22)と、ｄ）該電荷蓄積手段(22g)に接続された画素選択スイッチ(16)とを有している、画素(10)と、該画素のうち少なくとも一つの選択された行(91)の両素選択スイッチ(16)を閉じるための行選択手段(90)と、該画素(10)によって生成された電気的信号(28)を受け取り、該画素のうち少なくとも一つの選択された列(82a)において生成された電気的信号(28)を出力するための列選択手段(70)と、を有しており、該イメージセンサアレイ(120)は、更に、少なくとも一つの固定電位基準電圧源(66)を有しており、該画素選択スイッチ(16)を閉じることは、該固定電位基準電圧源(66)を該可変抵抗手段(22)のうち対応する一つの第２端(22s)に接続して該電気的信号(28)を生成するように作用し、該電気的信号(28)の振幅は、該可変抵抗手段(22)のうち対応する一つの電気的抵抗に比例することを特徴とする、イメージセンサアレイ(120)。１２．対応する前記画素選択スイッチ(16)を閉じたとき、前記画素(10)のうち少なくとも一つにおいて生成された前記電気的信号(28)を受け取り、該電気的信号 (28)の振幅に応じた値を有する電圧信号(50)を生成する少なくとも一つの電流− 電圧変換手段(30)を更に有する、請求項１１に記載のイメージセンサアレイ。１３．前記光感応素子(20)を欠乏状態にするためのリセット手段(14)を更に有する、請求項１１に記載のイメージセンサアレイ。１４．前記光感応素子(20)はフォトダイオードを包含する、請求項１１に記載のイメージセンサアレイ。１５．前記可変抵抗手段(22)は、電界効果トランジスタのチャネルを包含する、請求項１１に記載のイメージセンサアレイ。１６．前記電荷蓄積手段(22g)は、電界効果トランジスタを包含する、請求項１５に記載のイメージセンサアレイ。１７．前記電荷蓄積手段は、誘電容量(23)を包含する、請求項１５に記載のイメージセンサアレイ。１８．前記電荷蓄積手段は、拡散容量(23)を包含する、請求項１５に記載のイメージセンサアレイ。１９．前記電流−電圧変換手段(30)は、オペアンプ(32)および抵抗フィードバックエレメント(52)を包含する、請求項１２に記載のイメージセンサアレイ。２０．前記リセット手段(16)は、前記光感応素子(20)のうち一つと前記基準電圧源(66)のうち一つとの間に位置する少なくとも一つの電気的リセットスイッチを包含し、該電気的リセットスイッチを閉じることにより、該基準電圧源(66)と該光感応素子(20)との間の電気的回路が完結する、請求項１３に記載のイメージセンサアレイ。２１．前記行選択手段(90)は、前記イメージセンサアレイ(120)の前記画素(10) の各行(91)に対して、フリップフロップ(95)を有している、請求項１１に記載のイメージセンサアレイ。２２．前記列選択手段(70)は、前記イメージセンサアレイ(120)の前記画素(10) の各列(82)に対して、一対の伝送ゲート(75,79)を有している、請求項１１に記載のイメージセンサアレイ。２３．光学的放射を、得られた放射(12)の量に応じた電気的信号に変換するための方法であって、該方法は、受け取った光学的放射の量に比例した電荷キャリアを発生するステップと、発生された該電荷キャリアを収集するステップと、電場を生成するステップであって、生成された該電場の大きさは、収集された電荷キャリアの量に比例しているステップと、生成された該電場の大きさに比例した電気的抵抗(22)を提供するステップと、該電気的抵抗の第１端を素子接地電位(18)に接続するステップとを包含し、更に、該電気的抵抗(22)の第２端(22s)を、固定電位基準電圧源(66)に接続することによって、大きさが該電気的抵抗(22)の値に比例する電気的信号出力(28) が生成されるステップを包含することを特徴とする、方法。２４．前記電気的信号(28)を、該電気的信号(28)の大きさに比例した電圧レベルを有する電圧信号(50)に変換するステップを更に包含する、請求項２３に記載の方法。２５．前記電気的信号(28)を生成する前記ステップの後に、収集された電荷キャリアをクリアするステップを更に包含する、請求項２３に記載の方法。