JPH1042554A - スイッチング電源のスナバ回路 - Google Patents
スイッチング電源のスナバ回路Info
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- JPH1042554A JPH1042554A JP19371796A JP19371796A JPH1042554A JP H1042554 A JPH1042554 A JP H1042554A JP 19371796 A JP19371796 A JP 19371796A JP 19371796 A JP19371796 A JP 19371796A JP H1042554 A JPH1042554 A JP H1042554A
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Abstract
(57)【要約】
【課題】 サージ電圧抑制機能を損なうことなく電力損
失を低減できるスイッチング電源のスナバ回路を提供す
る。 【解決手段】 直流入力ＤＣinが印加される入力ライン
の高圧側にインダクタンスＬが接続され、このインダク
タンスに直列接続されたスイッチング素子Ｑにスナバ回
路１０ａ，１０ｂ，１０ｃが接続されてなるスイッチン
グ電源であって、スナバ回路１０ａ，１０ｂ，１０ｃが
ダイオードＤとサージコンデンサＣとこのサージコンデ
ンサに一端側が接続された放電用抵抗Ｒとを含むものに
おいて、放電用抵抗Ｒの他端側がスイッチング電源の高
圧側出力端子Ｖccに接続されてなる。
失を低減できるスイッチング電源のスナバ回路を提供す
る。 【解決手段】 直流入力ＤＣinが印加される入力ライン
の高圧側にインダクタンスＬが接続され、このインダク
タンスに直列接続されたスイッチング素子Ｑにスナバ回
路１０ａ，１０ｂ，１０ｃが接続されてなるスイッチン
グ電源であって、スナバ回路１０ａ，１０ｂ，１０ｃが
ダイオードＤとサージコンデンサＣとこのサージコンデ
ンサに一端側が接続された放電用抵抗Ｒとを含むものに
おいて、放電用抵抗Ｒの他端側がスイッチング電源の高
圧側出力端子Ｖccに接続されてなる。
Description
【０００１】
【発明の属する技術分野】本発明はスイッチング電源の
スナバ回路に関するものである。
スナバ回路に関するものである。
【０００２】
【従来の技術】スナバ回路を含む代表的なスイッチング
電源として昇圧型チョッパ回路を図５に示す。このチョ
ッパ回路はよく知られたＤＣ−ＤＣコンバータであっ
て、直流入力ＤＣinが印加される入力ラインの高圧側に
はインダクタンスＬが接続され、このインダクタンスＬ
の出力側において直流入力ＤＣinの入力ライン間にはＦ
ＥＴからなるスイッチング素子Ｑが接続されている。こ
のスイッチング素子Ｑには、オンオフ駆動用パルス幅変
調回路ＰＷＭが配設されると共に、スナバ回路２０ａが
並列接続されている。このスナバ回路は、スイッチング
素子Ｑの端子間に接続されたダイオードＤ及びコンデン
サＣの直列回路を有し、ダイオードＤのアノード端子が
スイッチング素子Ｑに接続されるとともにカソード端子
がサージコンデンサＣに接続され、これらダイオードＤ
及びコンデンサＣの接続点と低圧側出力ライン、即ち接
地ラインとの間には放電用抵抗Ｒが接続されている。そ
して、このスナバ回路の後段には整流ダイオードＤ０及
び平滑コンデンサＣ０からなる整流平滑回路が配設され
ている。
電源として昇圧型チョッパ回路を図５に示す。このチョ
ッパ回路はよく知られたＤＣ−ＤＣコンバータであっ
て、直流入力ＤＣinが印加される入力ラインの高圧側に
はインダクタンスＬが接続され、このインダクタンスＬ
の出力側において直流入力ＤＣinの入力ライン間にはＦ
ＥＴからなるスイッチング素子Ｑが接続されている。こ
のスイッチング素子Ｑには、オンオフ駆動用パルス幅変
調回路ＰＷＭが配設されると共に、スナバ回路２０ａが
並列接続されている。このスナバ回路は、スイッチング
素子Ｑの端子間に接続されたダイオードＤ及びコンデン
サＣの直列回路を有し、ダイオードＤのアノード端子が
スイッチング素子Ｑに接続されるとともにカソード端子
がサージコンデンサＣに接続され、これらダイオードＤ
及びコンデンサＣの接続点と低圧側出力ライン、即ち接
地ラインとの間には放電用抵抗Ｒが接続されている。そ
して、このスナバ回路の後段には整流ダイオードＤ０及
び平滑コンデンサＣ０からなる整流平滑回路が配設され
ている。
【０００３】以上説明した構成のチョッパ回路に直流入
力電圧ＤＣinが印加されると、スイッチング素子Ｑのオ
ン期間中にインダクタンスＬにエネルギーが蓄積され、
オフ期間中にこのエネルギーを入力電圧ＤＣinに重畳さ
せたパルス電圧としてスイッチング素子Ｑの端子間から
取り出すようにしている。このとき、スナバ回路２０ａ
を経たパルス電圧は前述した整流平滑回路によって整流
平滑され、平滑コンデンサＣ０の端子間から直流出力電
圧ＤＣout を得るようにしている。
力電圧ＤＣinが印加されると、スイッチング素子Ｑのオ
ン期間中にインダクタンスＬにエネルギーが蓄積され、
オフ期間中にこのエネルギーを入力電圧ＤＣinに重畳さ
せたパルス電圧としてスイッチング素子Ｑの端子間から
取り出すようにしている。このとき、スナバ回路２０ａ
を経たパルス電圧は前述した整流平滑回路によって整流
平滑され、平滑コンデンサＣ０の端子間から直流出力電
圧ＤＣout を得るようにしている。
【０００４】スナバ回路２０ａは、よく知られているよ
うに、スイッチング素子Ｑのドレイン−ソース間に加わ
るサージ電圧を抑制する回路であって、このサージ電圧
は、スイッチング素子Ｑがオンからオフに切り換わると
きにインダクタンスＬに蓄積されたエネルギーの急激な
放出によって生じる。
うに、スイッチング素子Ｑのドレイン−ソース間に加わ
るサージ電圧を抑制する回路であって、このサージ電圧
は、スイッチング素子Ｑがオンからオフに切り換わると
きにインダクタンスＬに蓄積されたエネルギーの急激な
放出によって生じる。
【０００５】スイッチング素子Ｑのオフ期間中において
スイッチング素子Ｑのドレイン−ソース間に加わるパル
ス電圧波形を図６に示す。同図ではサージ電圧を説明す
るため便宜上スナバ回路２０ａがない場合を示してお
り、このパルス電圧波形においては、スイッチング素子
Ｑがオフした瞬間に図中Ａで示された、出力電圧ＤＣou
t を超えたピーク波形ａが生じており、このピーク波形
ａがスナバ回路２０ａによって抑制すべきサージ電圧Ａ
である。
スイッチング素子Ｑのドレイン−ソース間に加わるパル
ス電圧波形を図６に示す。同図ではサージ電圧を説明す
るため便宜上スナバ回路２０ａがない場合を示してお
り、このパルス電圧波形においては、スイッチング素子
Ｑがオフした瞬間に図中Ａで示された、出力電圧ＤＣou
t を超えたピーク波形ａが生じており、このピーク波形
ａがスナバ回路２０ａによって抑制すべきサージ電圧Ａ
である。
【０００６】このサージ電圧Ａを抑制するため、図５に
示すように、スイッチング素子Ｑがオフした瞬間におけ
るサージ電圧をスナバ回路２０ａのサージコンデンサＣ
にダイオードＤを介して吸収させるようにしている。そ
して、スイッチング素子Ｑがオンした瞬間にサージコン
デンサＣに蓄積されたエネルギーを放電用抵抗Ｒによっ
て放熱させるのである。
示すように、スイッチング素子Ｑがオフした瞬間におけ
るサージ電圧をスナバ回路２０ａのサージコンデンサＣ
にダイオードＤを介して吸収させるようにしている。そ
して、スイッチング素子Ｑがオンした瞬間にサージコン
デンサＣに蓄積されたエネルギーを放電用抵抗Ｒによっ
て放熱させるのである。
【０００７】
【発明が解決しようとする課題】しかしながら、前述し
たような構成のスナバ回路にあっては、図５及び図６に
示すように、サージコンデンサＣに蓄積されたエネルギ
ーを放電用抵抗Ｒで放熱させる際に、放電用抵抗Ｒに加
わる電圧はサージ電圧Ａだけではなくスイッチング素子
Ｑのドレイン−ソース間に加わるパルス電圧全体Ｂとな
る。
たような構成のスナバ回路にあっては、図５及び図６に
示すように、サージコンデンサＣに蓄積されたエネルギ
ーを放電用抵抗Ｒで放熱させる際に、放電用抵抗Ｒに加
わる電圧はサージ電圧Ａだけではなくスイッチング素子
Ｑのドレイン−ソース間に加わるパルス電圧全体Ｂとな
る。
【０００８】これは、ダイオードＤ及びコンデンサＣの
接続点に一端が接続された放電用抵抗Ｒの他端側が低圧
側出力ラインに接続された構成となっているからであ
る。このため、放電用抵抗Ｒにパルス電圧全体Ｂが印加
されることによる放熱時の電力損失が大きなものとなっ
てしまう。
接続点に一端が接続された放電用抵抗Ｒの他端側が低圧
側出力ラインに接続された構成となっているからであ
る。このため、放電用抵抗Ｒにパルス電圧全体Ｂが印加
されることによる放熱時の電力損失が大きなものとなっ
てしまう。
【０００９】そこで、放電用抵抗Ｒの抵抗値を大きくす
ることにより、電力損失を低減することが考えられる
が、この抵抗値を大きくすればサージコンデンサＣの放
電が遅くなり、結果としてスナバ回路本来のサージ電圧
を抑制する機能が損なわれてしまう。
ることにより、電力損失を低減することが考えられる
が、この抵抗値を大きくすればサージコンデンサＣの放
電が遅くなり、結果としてスナバ回路本来のサージ電圧
を抑制する機能が損なわれてしまう。
【００１０】また、図５のように放電用抵抗Ｒの他端側
が低圧側出力ラインに接続されていない構成のスナバ回
路として図７に示すものがよく知られている。この図７
のスナバ回路２０ｂが前述した図５のスナバ回路２０ａ
と異なる点は、サージコンデンサＣ及び放電用抵抗Ｒの
一端側が共にインダクタンスＬの直流入力ＤＣin側端子
に接続され、スナバ回路２０ｂがスイッチング素子Ｑに
対して直列接続されている点だけであり、他の構成は図
５のものと同じである。
が低圧側出力ラインに接続されていない構成のスナバ回
路として図７に示すものがよく知られている。この図７
のスナバ回路２０ｂが前述した図５のスナバ回路２０ａ
と異なる点は、サージコンデンサＣ及び放電用抵抗Ｒの
一端側が共にインダクタンスＬの直流入力ＤＣin側端子
に接続され、スナバ回路２０ｂがスイッチング素子Ｑに
対して直列接続されている点だけであり、他の構成は図
５のものと同じである。
【００１１】この構成では、放電用抵抗Ｒの両端子が共
に低圧側出力ラインに接続されてはいないが、スイッチ
ング素子Ｑがオンになった瞬間には、放電用抵抗Ｒは低
圧側出力ラインにダイオードＤを介して接続、即ち接地
されることになる。このため、サージコンデンサＣに蓄
積されたエネルギーを放電用抵抗Ｒで放熱させる際に
は、放電用抵抗Ｒに加わる電圧は図６に示すパルス電圧
全体Ｂとなり、やはり図５のスナバ回路２０ａと同様に
放熱時の電力損失が大きなものとなる。
に低圧側出力ラインに接続されてはいないが、スイッチ
ング素子Ｑがオンになった瞬間には、放電用抵抗Ｒは低
圧側出力ラインにダイオードＤを介して接続、即ち接地
されることになる。このため、サージコンデンサＣに蓄
積されたエネルギーを放電用抵抗Ｒで放熱させる際に
は、放電用抵抗Ｒに加わる電圧は図６に示すパルス電圧
全体Ｂとなり、やはり図５のスナバ回路２０ａと同様に
放熱時の電力損失が大きなものとなる。
【００１２】本発明は、前述したような問題を解決する
ためになされたものであり、サージ電圧抑制機能を損な
うことなく電力損失を極めて低減できるスイッチング電
源のスナバ回路を提供することにある。
ためになされたものであり、サージ電圧抑制機能を損な
うことなく電力損失を極めて低減できるスイッチング電
源のスナバ回路を提供することにある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明の請求項１によるスイッチング電源のスナバ
回路にあっては、直流入力が印加される入力ラインの高
圧側にインダクタンスが接続され、該インダクタンスに
直列接続されたスイッチング素子にスナバ回路が接続さ
れてなるスイッチング電源であって、前記スナバ回路が
ダイオードとサージコンデンサと前記サージコンデンサ
に一端側が接続された放電用抵抗とを含むものにおい
て、前記放電用抵抗の他端側が前記スイッチング電源の
高圧側出力端子に接続されてなる。
め、本発明の請求項１によるスイッチング電源のスナバ
回路にあっては、直流入力が印加される入力ラインの高
圧側にインダクタンスが接続され、該インダクタンスに
直列接続されたスイッチング素子にスナバ回路が接続さ
れてなるスイッチング電源であって、前記スナバ回路が
ダイオードとサージコンデンサと前記サージコンデンサ
に一端側が接続された放電用抵抗とを含むものにおい
て、前記放電用抵抗の他端側が前記スイッチング電源の
高圧側出力端子に接続されてなる。
【００１４】請求項２によるスイッチング電源のスナバ
回路にあっては、前記インダクタンスの出力側において
前記スイッチング素子が前記直流入力の前記入力ライン
間に接続され、前記スナバ回路は前記スイッチング素子
に並列接続され、前記ダイオードはアノード端子が前記
スイッチング素子に接続されるとともにカソード端子が
サージコンデンサに接続され、且つ前記ダイオードの前
記カソード端子と前記コンデンサとの接続点に前記放電
用抵抗の前記一端側が接続されてなる。
回路にあっては、前記インダクタンスの出力側において
前記スイッチング素子が前記直流入力の前記入力ライン
間に接続され、前記スナバ回路は前記スイッチング素子
に並列接続され、前記ダイオードはアノード端子が前記
スイッチング素子に接続されるとともにカソード端子が
サージコンデンサに接続され、且つ前記ダイオードの前
記カソード端子と前記コンデンサとの接続点に前記放電
用抵抗の前記一端側が接続されてなる。
【００１５】請求項３によるスイッチング電源のスナバ
回路にあっては、前記インダクタンスの出力側において
前記スイッチング素子が前記直流入力の前記入力ライン
間に接続され、前記スナバ回路は前記スイッチング素子
に直列接続され、前記ダイオードはアノード端子が前記
スイッチング素子に接続されるとともにカソード端子が
サージコンデンサに接続され、且つ前記ダイオードの前
記カソード端子と前記コンデンサとの接続点に前記放電
用抵抗の前記一端側が接続されてなる。
回路にあっては、前記インダクタンスの出力側において
前記スイッチング素子が前記直流入力の前記入力ライン
間に接続され、前記スナバ回路は前記スイッチング素子
に直列接続され、前記ダイオードはアノード端子が前記
スイッチング素子に接続されるとともにカソード端子が
サージコンデンサに接続され、且つ前記ダイオードの前
記カソード端子と前記コンデンサとの接続点に前記放電
用抵抗の前記一端側が接続されてなる。
【００１６】請求項４によるスイッチング電源のスナバ
回路にあっては、前記インダクタンスの入力側において
前記スイッチング素子が前記直流入力の前記入力ライン
の高圧側に介挿され、前記スナバ回路は前記スイッチン
グ素子に直列接続され、前記ダイオードはアノード端子
が前記スイッチング素子に接続されるとともにカソード
端子がサージコンデンサに接続され、且つ前記ダイオー
ドの前記カソード端子と前記コンデンサとの接続点に前
記放電用抵抗の前記一端側が接続されてなる。
回路にあっては、前記インダクタンスの入力側において
前記スイッチング素子が前記直流入力の前記入力ライン
の高圧側に介挿され、前記スナバ回路は前記スイッチン
グ素子に直列接続され、前記ダイオードはアノード端子
が前記スイッチング素子に接続されるとともにカソード
端子がサージコンデンサに接続され、且つ前記ダイオー
ドの前記カソード端子と前記コンデンサとの接続点に前
記放電用抵抗の前記一端側が接続されてなる。
【００１７】前述した構成の請求項１〜４に係る本発明
にあっては次のような作用を奏する。
にあっては次のような作用を奏する。
【００１８】スナバ回路を構成する放電用抵抗の他端側
をスイッチング電源の高圧側出力端子に接続したので、
放電用抵抗に印加される電圧は、サージコンデンサの放
電電圧をスイッチング電源の出力電圧分だけ差し引いて
切り出した、即ちクリップしたものとなる。したがっ
て、放電用抵抗に加わる電圧はサージコンデンサの放電
電圧のうちサージ電圧のみとなる。
をスイッチング電源の高圧側出力端子に接続したので、
放電用抵抗に印加される電圧は、サージコンデンサの放
電電圧をスイッチング電源の出力電圧分だけ差し引いて
切り出した、即ちクリップしたものとなる。したがっ
て、放電用抵抗に加わる電圧はサージコンデンサの放電
電圧のうちサージ電圧のみとなる。
【００１９】このサージ電圧はサージコンデンサの放電
電圧の全体に対して極めて小さいため、放電用抵抗によ
る電力損失が極めて低減される。しかも、スイッチング
素子の端子間に印加されるサージ電圧はサージコンデン
サで吸収されるため、スナバ回路本来の機能を損なうこ
とがない。
電圧の全体に対して極めて小さいため、放電用抵抗によ
る電力損失が極めて低減される。しかも、スイッチング
素子の端子間に印加されるサージ電圧はサージコンデン
サで吸収されるため、スナバ回路本来の機能を損なうこ
とがない。
【００２０】
【発明の実施の形態】先ず、本発明の実施の第１形態に
ついて説明すると、図１に示すように、本形態のスイッ
チング電源のスナバ回路１０ａにあっては、前述した図
５に示す従来のスナバ回路２０ａに対して、一端側がダ
イオードＤとコンデンサＣとの間に接続されている放電
用抵抗Ｒの他端側が高圧側出力端子Ｖccに接続されてい
る点だけが構成上相違する。この相違点以外は基本的に
図５の従来例と共通しており、この共通部分についての
詳しい説明は省略し、相違点を中心に詳述する。
ついて説明すると、図１に示すように、本形態のスイッ
チング電源のスナバ回路１０ａにあっては、前述した図
５に示す従来のスナバ回路２０ａに対して、一端側がダ
イオードＤとコンデンサＣとの間に接続されている放電
用抵抗Ｒの他端側が高圧側出力端子Ｖccに接続されてい
る点だけが構成上相違する。この相違点以外は基本的に
図５の従来例と共通しており、この共通部分についての
詳しい説明は省略し、相違点を中心に詳述する。
【００２１】本形態のスナバ回路１０ａの動作について
説明すると、スイッチング素子Ｑがオフした瞬間に発生
するサージ電圧をサージコンデンサＣに吸収させるとい
った、スナバ回路本来のサージ電圧抑制効果は、図５の
従来例と同様である。
説明すると、スイッチング素子Ｑがオフした瞬間に発生
するサージ電圧をサージコンデンサＣに吸収させるとい
った、スナバ回路本来のサージ電圧抑制効果は、図５の
従来例と同様である。
【００２２】しかしながら、スイッチング素子Ｑがオン
した瞬間においてサージコンデンサＣに蓄積されたエネ
ルギーを放電用抵抗Ｒによって放熱させる際の動作が異
なる。即ち、スナバ回路１０ａを構成する放電用抵抗Ｒ
の他端側をスイッチング電源の高圧側出力端子Ｖccに接
続したので、放電用抵抗Ｒに印加される電圧は、サージ
コンデンサの放電電圧をスイッチング電源の出力電圧分
だけ差し引いて切り出したもの、即ちクリップしたもの
となる。したがって、放電用抵抗Ｒに加わる電圧は、前
述した図６のパルス電圧波形のうちサージ電圧Ａのみと
なる。このサージ電圧ＡはサージコンデンサＣの放電電
圧Ｂの全体に対して極めて小さいため、放電用抵抗Ｒに
よる電力損失が極めて低減されることになる。
した瞬間においてサージコンデンサＣに蓄積されたエネ
ルギーを放電用抵抗Ｒによって放熱させる際の動作が異
なる。即ち、スナバ回路１０ａを構成する放電用抵抗Ｒ
の他端側をスイッチング電源の高圧側出力端子Ｖccに接
続したので、放電用抵抗Ｒに印加される電圧は、サージ
コンデンサの放電電圧をスイッチング電源の出力電圧分
だけ差し引いて切り出したもの、即ちクリップしたもの
となる。したがって、放電用抵抗Ｒに加わる電圧は、前
述した図６のパルス電圧波形のうちサージ電圧Ａのみと
なる。このサージ電圧ＡはサージコンデンサＣの放電電
圧Ｂの全体に対して極めて小さいため、放電用抵抗Ｒに
よる電力損失が極めて低減されることになる。
【００２３】次に、本発明の実施の第２形態について説
明すると、図２に示すように、本形態のスイッチング電
源のスナバ回路１０ｂにあっては、前述した図７に示す
従来のスナバ回路２０ｂに対して、一端側がダイオード
ＤとコンデンサＣとの間に接続されている放電用抵抗Ｒ
の他端側が高圧側出力端子Ｖccに接続されている点だけ
が構成上相違する。この相違点以外は基本的に図７の従
来例と共通しており、この共通部分についての詳しい説
明は省略し、相違点を中心に詳述する。
明すると、図２に示すように、本形態のスイッチング電
源のスナバ回路１０ｂにあっては、前述した図７に示す
従来のスナバ回路２０ｂに対して、一端側がダイオード
ＤとコンデンサＣとの間に接続されている放電用抵抗Ｒ
の他端側が高圧側出力端子Ｖccに接続されている点だけ
が構成上相違する。この相違点以外は基本的に図７の従
来例と共通しており、この共通部分についての詳しい説
明は省略し、相違点を中心に詳述する。
【００２４】本形態のスナバ回路１０ｂの動作について
説明すると、スイッチング素子Ｑがオフした瞬間に発生
するサージ電圧をサージコンデンサＣに吸収させるとい
った、スナバ回路本来のサージ電圧抑制効果は、図７の
従来例と同様である。
説明すると、スイッチング素子Ｑがオフした瞬間に発生
するサージ電圧をサージコンデンサＣに吸収させるとい
った、スナバ回路本来のサージ電圧抑制効果は、図７の
従来例と同様である。
【００２５】しかしながら、スイッチング素子Ｑがオン
した瞬間においてサージコンデンサＣに蓄積されたエネ
ルギーを放電用抵抗Ｒによって放熱させる際の動作が異
なる。即ち、前記実施の第１形態と同様に、スナバ回路
１０ｂを構成する放電用抵抗Ｒの他端側をスイッチング
電源の高圧側出力端子Ｖccに接続したので、スイッチン
グ素子Ｑのオンオフ状態に関わらず、放電用抵抗Ｒに印
加される電圧は、サージコンデンサの放電電圧をスイッ
チング電源の出力電圧分だけクリップしたものとなる。
したがって、放電用抵抗Ｒに加わる電圧は、前述した図
６のパルス電圧波形のうちサージ電圧Ａのみとなり、前
記実施の第１形態と同様に、放電用抵抗Ｒによる電力損
失が極めて低減されることになる。
した瞬間においてサージコンデンサＣに蓄積されたエネ
ルギーを放電用抵抗Ｒによって放熱させる際の動作が異
なる。即ち、前記実施の第１形態と同様に、スナバ回路
１０ｂを構成する放電用抵抗Ｒの他端側をスイッチング
電源の高圧側出力端子Ｖccに接続したので、スイッチン
グ素子Ｑのオンオフ状態に関わらず、放電用抵抗Ｒに印
加される電圧は、サージコンデンサの放電電圧をスイッ
チング電源の出力電圧分だけクリップしたものとなる。
したがって、放電用抵抗Ｒに加わる電圧は、前述した図
６のパルス電圧波形のうちサージ電圧Ａのみとなり、前
記実施の第１形態と同様に、放電用抵抗Ｒによる電力損
失が極めて低減されることになる。
【００２６】次に本発明の実施の第３形態について説明
すると、図３に示すように、前記第１，２形態の昇圧型
とは異なる、よく知られた降圧型チョッパ回路にスナバ
回路１０ｃが配設されている。この降圧型チョッパ回路
は、直流入力ＤＣinが印加される入力ラインの高圧側に
ＦＥＴからなるスイッチング素子Ｑが接続され、このス
イッチング素子Ｑに対して、オンオフ駆動用パルス幅変
調回路ＰＷＭが配設されるとともに、転流ダイオードＤ
０及びスナバ回路１０ｃからなる並列回路が直列接続さ
れている。このスナバ回路１０ｃの後段にはチョークコ
イルとしてのインダクタンスＬ及び平滑コンデンサＣ０
からなる平滑回路が配設されている。即ち、インダクタ
ンスＬの入力側においてスイッチング素子Ｑが直流入力
ＤＣinの入力ラインの高圧側に介挿された構成となって
いる。
すると、図３に示すように、前記第１，２形態の昇圧型
とは異なる、よく知られた降圧型チョッパ回路にスナバ
回路１０ｃが配設されている。この降圧型チョッパ回路
は、直流入力ＤＣinが印加される入力ラインの高圧側に
ＦＥＴからなるスイッチング素子Ｑが接続され、このス
イッチング素子Ｑに対して、オンオフ駆動用パルス幅変
調回路ＰＷＭが配設されるとともに、転流ダイオードＤ
０及びスナバ回路１０ｃからなる並列回路が直列接続さ
れている。このスナバ回路１０ｃの後段にはチョークコ
イルとしてのインダクタンスＬ及び平滑コンデンサＣ０
からなる平滑回路が配設されている。即ち、インダクタ
ンスＬの入力側においてスイッチング素子Ｑが直流入力
ＤＣinの入力ラインの高圧側に介挿された構成となって
いる。
【００２７】スナバ回路１０ｃは、スイッチング素子Ｑ
に直列接続されたダイオードＤ及びサージコンデンサＣ
の直列回路を有し、ダイオードＤのアノード端子がスイ
ッチング素子Ｑに接続されるとともにカソード端子がサ
ージコンデンサＣに接続されている。ダイオードＤのカ
ソード端子とコンデンサＣとの接続点には放電用抵抗Ｒ
の一端側が接続されるとともにその他端側が高圧側出力
端子Ｖccに接続されている。
に直列接続されたダイオードＤ及びサージコンデンサＣ
の直列回路を有し、ダイオードＤのアノード端子がスイ
ッチング素子Ｑに接続されるとともにカソード端子がサ
ージコンデンサＣに接続されている。ダイオードＤのカ
ソード端子とコンデンサＣとの接続点には放電用抵抗Ｒ
の一端側が接続されるとともにその他端側が高圧側出力
端子Ｖccに接続されている。
【００２８】以上説明した構成の降圧型チョッパ回路に
直流入力電圧ＤＣinが印加されると、スイッチング素子
Ｑのオン期間中に出力電圧ＤＣout が出力されるととも
に入出力電圧差に相当するエネルギーがインダクタンス
Ｌに蓄積され、オフ期間中にこのエネルギーをパルス電
圧として出力し、平滑コンデンサＣ０の端子間から直流
出力電圧ＤＣout を得るようにしている。
直流入力電圧ＤＣinが印加されると、スイッチング素子
Ｑのオン期間中に出力電圧ＤＣout が出力されるととも
に入出力電圧差に相当するエネルギーがインダクタンス
Ｌに蓄積され、オフ期間中にこのエネルギーをパルス電
圧として出力し、平滑コンデンサＣ０の端子間から直流
出力電圧ＤＣout を得るようにしている。
【００２９】本形態のスナバ回路１０ｃの動作について
説明すると、スイッチング素子Ｑがオフした瞬間に発生
するサージ電圧をサージコンデンサＣにダイオードＤを
介して吸収させる点は従来と同様である。
説明すると、スイッチング素子Ｑがオフした瞬間に発生
するサージ電圧をサージコンデンサＣにダイオードＤを
介して吸収させる点は従来と同様である。
【００３０】しかしながら、スイッチング素子Ｑがオン
した瞬間においてサージコンデンサＣに蓄積されたエネ
ルギーを放電用抵抗Ｒによって放熱させる際の動作が異
なる。
した瞬間においてサージコンデンサＣに蓄積されたエネ
ルギーを放電用抵抗Ｒによって放熱させる際の動作が異
なる。
【００３１】即ち、前記実施の第１形態と同様に、スナ
バ回路１０ｃを構成する放電用抵抗Ｒの他端側をスイッ
チング電源の高圧側出力端子Ｖccに接続したので、放電
用抵抗Ｒに印加される電圧は、サージコンデンサの放電
電圧をスイッチング電源の出力電圧分だけクリップした
ものとなる。したがって、放電用抵抗Ｒに加わる電圧
は、前述した図６のパルス電圧波形のうちサージ電圧Ａ
のみとなり、前記実施の第１形態と同様に、放電用抵抗
Ｒによる電力損失が極めて低減されることになる。
バ回路１０ｃを構成する放電用抵抗Ｒの他端側をスイッ
チング電源の高圧側出力端子Ｖccに接続したので、放電
用抵抗Ｒに印加される電圧は、サージコンデンサの放電
電圧をスイッチング電源の出力電圧分だけクリップした
ものとなる。したがって、放電用抵抗Ｒに加わる電圧
は、前述した図６のパルス電圧波形のうちサージ電圧Ａ
のみとなり、前記実施の第１形態と同様に、放電用抵抗
Ｒによる電力損失が極めて低減されることになる。
【００３２】以上説明した本発明によるスナバ回路の電
力損失低減効果を確認した。この確認を行うにあたり、
先ずスイッチング素子Ｑのオフ期間中においてそのドレ
イン−ソース間に印加されるパルス電圧波形を測定し
た。図１の昇圧型チョッパ回路においてスナバ回路を省
略した場合を比較例として図４（ａ）に示すとともに、
従来例として挙げた図５の昇圧型チョッパ回路の場合を
図４（ｂ）に示し、本発明の実施の第１形態で説明した
図１の昇圧型チョッパ回路の場合を図４（ｃ）に示す。
これら図４（ａ）〜（ｃ）に共通した測定条件としては
出力電圧ＤＣoutを３８０Ｖとするとともにサージコン
デンサの容量を０．０１５μＦとした。また、図４
（ｂ）の従来例と図４（ｃ）の本発明のものとではサー
ジ電圧Ａの抑制レベルを同じ程度とした。即ち図４
（ａ）〜（ｃ）において、スナバ回路を省略した同図
（ａ）の場合に比し、同図（ｂ）の従来例及び同図
（ｃ）の本発明にあってはスナバ回路によってサージ電
圧Ａがかなり抑制されている。
力損失低減効果を確認した。この確認を行うにあたり、
先ずスイッチング素子Ｑのオフ期間中においてそのドレ
イン−ソース間に印加されるパルス電圧波形を測定し
た。図１の昇圧型チョッパ回路においてスナバ回路を省
略した場合を比較例として図４（ａ）に示すとともに、
従来例として挙げた図５の昇圧型チョッパ回路の場合を
図４（ｂ）に示し、本発明の実施の第１形態で説明した
図１の昇圧型チョッパ回路の場合を図４（ｃ）に示す。
これら図４（ａ）〜（ｃ）に共通した測定条件としては
出力電圧ＤＣoutを３８０Ｖとするとともにサージコン
デンサの容量を０．０１５μＦとした。また、図４
（ｂ）の従来例と図４（ｃ）の本発明のものとではサー
ジ電圧Ａの抑制レベルを同じ程度とした。即ち図４
（ａ）〜（ｃ）において、スナバ回路を省略した同図
（ａ）の場合に比し、同図（ｂ）の従来例及び同図
（ｃ）の本発明にあってはスナバ回路によってサージ電
圧Ａがかなり抑制されている。
【００３３】これらサージ電圧Ａの抑制レベルが同じ条
件の図４（ｂ）と同図（ｃ）とを比較すると、図４
（ｂ）の従来例では放電用抵抗Ｒが２２オームであって
その電力損失が３．２Ｗであるのに対し、図４（ｃ）の
本発明では放電用抵抗Ｒを２２０オームまで大きくで
き、その損失を０．１４Ｗ、即ち従来の４．４％にまで
低減させることができた。このとき、図４（ｂ）の従来
例では、放電用抵抗Ｒを図４（ｃ）の本発明と同様に２
２０オームまで大きくすると、サージコンデンサの放電
が遅くなるためサージ電圧Ａを抑制することができな
い。
件の図４（ｂ）と同図（ｃ）とを比較すると、図４
（ｂ）の従来例では放電用抵抗Ｒが２２オームであって
その電力損失が３．２Ｗであるのに対し、図４（ｃ）の
本発明では放電用抵抗Ｒを２２０オームまで大きくで
き、その損失を０．１４Ｗ、即ち従来の４．４％にまで
低減させることができた。このとき、図４（ｂ）の従来
例では、放電用抵抗Ｒを図４（ｃ）の本発明と同様に２
２０オームまで大きくすると、サージコンデンサの放電
が遅くなるためサージ電圧Ａを抑制することができな
い。
【００３４】したがって、本発明のスイッチング電源の
スナバ回路にあっては、サージ電圧を抑制するといった
スナバ回路本来の機能を損なうことなく、放電用抵抗に
よる電力損失を極めて低減できることが確認できた。
スナバ回路にあっては、サージ電圧を抑制するといった
スナバ回路本来の機能を損なうことなく、放電用抵抗に
よる電力損失を極めて低減できることが確認できた。
【００３５】なお、本発明のスイッチング電源として
は、前述した各種の昇圧型や降圧型チョッパ回路以外に
様々な態様のものを採用でき、極性反転型のチョッパ回
路やＲＣＣ型等、本発明のスナバ回路を適用できる全て
のスイッチング電源を対象とできる。
は、前述した各種の昇圧型や降圧型チョッパ回路以外に
様々な態様のものを採用でき、極性反転型のチョッパ回
路やＲＣＣ型等、本発明のスナバ回路を適用できる全て
のスイッチング電源を対象とできる。
【００３６】また、本発明におけるスイッチング素子と
しては、ＦＥＴやバイポーラ型トランジスタなどのトラ
ンジスタの他に、サイリスタなどスイッチング電源で使
用できる全てのものが対象となる。
しては、ＦＥＴやバイポーラ型トランジスタなどのトラ
ンジスタの他に、サイリスタなどスイッチング電源で使
用できる全てのものが対象となる。
【００３７】
【発明の効果】以上説明したように本発明にあっては、
スイッチング素子の端子間に印加されるサージ電圧はサ
ージコンデンサで吸収し、且つこのサージコンデンサの
放電によって放電用抵抗に印加される電圧はコンデンサ
の放電電圧のうちサージ電圧のみとできる。
スイッチング素子の端子間に印加されるサージ電圧はサ
ージコンデンサで吸収し、且つこのサージコンデンサの
放電によって放電用抵抗に印加される電圧はコンデンサ
の放電電圧のうちサージ電圧のみとできる。
【００３８】したがって、スイッチング素子の端子間に
印加されるサージ電圧を抑制するといったスナバ回路本
来の機能を損なうことなく、放電用抵抗による電力損失
を極めて低減できる。
印加されるサージ電圧を抑制するといったスナバ回路本
来の機能を損なうことなく、放電用抵抗による電力損失
を極めて低減できる。
【図１】本発明の実施の第１形態によるスナバ回路を含
むスイッチング電源全体の回路図である。
むスイッチング電源全体の回路図である。
【図２】本発明の実施の第２形態によるスナバ回路を含
むスイッチング電源全体の回路図である。
むスイッチング電源全体の回路図である。
【図３】本発明の実施の第３形態によるスナバ回路を含
むスイッチング電源全体の回路図である。
むスイッチング電源全体の回路図である。
【図４】スイッチング素子Ｑの端子間に印加されるパル
ス電圧波形を示し、（ａ）はスナバ回路がない場合の波
形図であり、（ｂ）は従来のスナバ回路による波形図で
あり、（ｃ）は本発明に係るスナバ回路による波形図で
ある。
ス電圧波形を示し、（ａ）はスナバ回路がない場合の波
形図であり、（ｂ）は従来のスナバ回路による波形図で
あり、（ｃ）は本発明に係るスナバ回路による波形図で
ある。
【図５】従来のスナバ回路を含むスイッチング電源全体
の回路図である。
の回路図である。
【図６】スイッチング素子Ｑの端子間に印加されるサー
ジ電圧を含むパルス電圧波形図である。
ジ電圧を含むパルス電圧波形図である。
【図７】従来の別構成のスナバ回路を含むスイッチング
電源全体の回路図である。
電源全体の回路図である。
１０ａ〜１０ｃ，２０ａ、２０ｂ スナバ回路 ＤＣout 直流出力 Ｌ インダクタンス Ｄ ダイオード Ｃ コンデンサ Ｒ 放電用抵抗 Ｑ スイッチング素子 Ｃ０ 平滑コンデンサ Ｄ０ 転流ダイオード、整流ダイオード Ｖcc 高圧側出力端子 ＤＣin 直流入力 ＰＷＭ オンオフ駆動用パルス幅変調回路
Claims (4)
- 【請求項１】 直流入力（ＤＣin）が印加される入力ラ
インの高圧側にインダクタンス（Ｌ）が接続され、該イ
ンダクタンスに直列接続されたスイッチング素子（Ｑ）
にスナバ回路（１０ａ，１０ｂ，１０ｃ）が接続されて
なるスイッチング電源であって、該スナバ回路がダイオ
ード（Ｄ）とサージコンデンサ（Ｃ）と該サージコンデ
ンサに一端側が接続された放電用抵抗（Ｒ）とを含むも
のにおいて、該放電用抵抗（Ｒ）の他端側が該スイッチ
ング電源の高圧側出力端子（Ｖcc）に接続されてなるこ
とを特徴とするスイッチング電源のスナバ回路。 - 【請求項２】 前記インダクタンス（Ｌ）の出力側にお
いて前記スイッチング素子（Ｑ）が前記直流入力（ＤＣ
in）の前記入力ライン間に接続され、前記スナバ回路
（１０ａ）は前記スイッチング素子（Ｑ）に並列接続さ
れ、前記ダイオード（Ｄ）はアノード端子が該スイッチ
ング素子（Ｑ）に接続されるとともにカソード端子がサ
ージコンデンサ（Ｃ）に接続され、且つ該ダイオード
（Ｄ）の該カソード端子と該コンデンサ（Ｃ）との接続
点に前記放電用抵抗（Ｒ）の前記一端側が接続されてな
ることを特徴とする請求項１記載のスイッチング電源の
スナバ回路。 - 【請求項３】 前記インダクタンス（Ｌ）の出力側にお
いて前記スイッチング素子（Ｑ）が前記直流入力（ＤＣ
in）の前記入力ライン間に接続され、前記スナバ回路
（１０ｂ）は前記スイッチング素子（Ｑ）に直列接続さ
れ、前記ダイオード（Ｄ）はアノード端子が該スイッチ
ング素子（Ｑ）に接続されるとともにカソード端子がサ
ージコンデンサ（Ｃ）に接続され、且つ該ダイオード
（Ｄ）の該カソード端子と該コンデンサ（Ｃ）との接続
点に前記放電用抵抗（Ｒ）の前記一端側が接続されてな
ることを特徴とする請求項１記載のスイッチング電源の
スナバ回路。 - 【請求項４】 前記インダクタンス（Ｌ）の入力側にお
いて前記スイッチング素子（Ｑ）が前記直流入力（ＤＣ
in）の前記入力ラインの高圧側に介挿され、前記スナバ
回路（１０ｃ）は前記スイッチング素子（Ｑ）に直列接
続され、前記ダイオード（Ｄ）はアノード端子が該スイ
ッチング素子（Ｑ）に接続されるとともにカソード端子
がサージコンデンサ（Ｃ）に接続され、且つ該ダイオー
ド（Ｄ）の該カソード端子と該コンデンサ（Ｃ）との接
続点に前記放電用抵抗（Ｒ）の前記一端側が接続されて
なることを特徴とする請求項１記載のスイッチング電源
のスナバ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19371796A JPH1042554A (ja) | 1996-07-23 | 1996-07-23 | スイッチング電源のスナバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19371796A JPH1042554A (ja) | 1996-07-23 | 1996-07-23 | スイッチング電源のスナバ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1042554A true JPH1042554A (ja) | 1998-02-13 |
Family
ID=16312628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19371796A Pending JPH1042554A (ja) | 1996-07-23 | 1996-07-23 | スイッチング電源のスナバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1042554A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016171608A (ja) * | 2015-03-11 | 2016-09-23 | オムロンオートモーティブエレクトロニクス株式会社 | 絶縁型Ｃｕｋコンバータ、電力伝送制御装置 |
| JP2021022970A (ja) * | 2019-07-25 | 2021-02-18 | 日新電機株式会社 | スナバ回路 |
-
1996
- 1996-07-23 JP JP19371796A patent/JPH1042554A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016171608A (ja) * | 2015-03-11 | 2016-09-23 | オムロンオートモーティブエレクトロニクス株式会社 | 絶縁型Ｃｕｋコンバータ、電力伝送制御装置 |
| JP2021022970A (ja) * | 2019-07-25 | 2021-02-18 | 日新電機株式会社 | スナバ回路 |
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