JPH1041826A

JPH1041826A - コンプレッサ回路

Info

Publication number: JPH1041826A
Application number: JP8190731A
Authority: JP
Inventors: Hiroaki Harada; 裕章原田; Tatsumasa Yoshida; 達正吉田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1996-07-19
Filing date: 1996-07-19
Publication date: 1998-02-13

Abstract

(57)【要約】【課題】除算器でのオーバーフローを回避する。【解決手段】全波整流回路１１は、Ａ／Ｄ変換された
ディジタル信号の絶対値を取る。シフタ１２は、遅延回
路４の出力信号をシフトする。加算器１３は、全波整流
回路１１の出力信号からシフタ１２の出力信号を引き算
する。判定回路１４は、加算器１３の出力信号が正又は
遅延回路４の出力信号が０であれば、切替スイッチ１５
の出力端子をシフタ１６、切替スイッチ１７の入力端子
をシフタ１６の出力端子に接続し、加算器１３の出力信
号が負であれば、切替スイッチ１５の出力端子を除算器
１の一方の入力端子、切替スイッチ１７の入力端子を除
算器１の出力端子に接続する。除算器１は、除算する。
シフタ１６は、入力信号をシフトする。全波整流回路２
は、絶対値を求める。ディジタルフィルタ３は、絶対値
の平均値を求める。遅延回路４は、一定時間遅延して、
除算器１に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル信号処
理のコンプレッサ回路に関するものであり、特に、その
コンプレッサ回路に使用される除算器のオーバーフロー
の回避に関するものである。

【０００２】

【従来の技術】移動通信ではフェージングにより受信レ
ベルが変動するため、受信ＳＮＲがフェージングのない
場合に比較して大きく劣化し、受信レベルが相当高いと
きでも通話中に種々の雑音が入り、耳障りな妨害音とな
る。コンパンダ回路は通話時には無線区間における音声
レベルを高めＳＮＲを改善し、また、無通話時には無線
系で発生する雑音を大きく抑圧する効果を持ち、移動通
信における通話品質の向上技術として非常に有力な手段
となる。コンパンダ回路は、コンプレッサ回路（圧縮
器）とエキスパンダ回路（伸張器）から構成される。コ
ンパンダ回路は、コンプレッサ回路により音声のレベル
が一定のレベルに近付くように圧縮し、エキスパンダ回
路（伸長器）により伸張を行う一連の動作より成るもの
である。

【０００３】図２は、従来のコンプレッサ回路の構成図
である。このコンプレッサ回路は、除算器１、全波整流
回路２、ディジタルフィルタ３、及び遅延回路４で構成
されている。除算器１の被除数を入力する一方の入力端
子には、マイクロフォンから入力された音声がアナログ
／ディジタル変換器（以下、Ａ／Ｄ変換器と呼ぶ）でデ
ィジタルデータに変換されて、バンドパスフィルタによ
り帯域制限されたディジタルデータの時系列データが入
力される。除算器１は、バンドパスフィルタにより帯域
制限されたディジタル信号を遅延回路４の出力信号で除
算して、全波整流回路２及び図示しないプリエンファシ
ス回路などに出力する。全波整流回路２は、除算器１の
出力信号を絶対値に変換して、ディジタルフィルタ３に
出力する。ディジタルフィルタ３は、全波整流回路２か
ら出力される絶対値を平均化して、遅延回路４に出力す
る。遅延回路４は、ディジタルフィルタ３で平均化され
たレベルを一定の時間Ｔだけ遅延して、除算器１に出力
する。

【０００４】除算器１は、バンドパスフィルタから出力
されるディジタルデータを遅延回路５の出力信号で割り
算して、音声を基準レベルに近付けて、音声の振幅を小
さくして、プリエンフェファシス回路及び全波整流回路
２に出力する。全波整流回路２で絶対値を取って、ディ
ジタルフィルタ３で絶対値を平均化する。以上を繰り返
すことにより、ディジタルフィルタ３が一定の時定数
（例えば、２０ｍｓｅｃ）以内で一定の値に収束し、除
算器１の被除数であるディジタルデータが一定の値で割
り算されて、音声を基準レベルに近付ける。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
コンプレッサ回路においては、以下のような課題があっ
た。コンプレッサ回路は、移動機などに用いられてお
り、回路構成を簡単にして消費電力を低減するために、
除算器１は固定小数点演算のものを用いている。そのた
めに、除算器１では、被除数が除数よりも大きくなると
（例えば、無音から音声が急に立ち上がる際）、オーバ
ーフローを起こすことがある。除算器１がオーバーフロ
ーすると、誤った値がディジタルフィルタ３に入力さ
れ、ディジタルフィルタ３で平均化され、除算器１の除
数として、フィードバックされる。そのため、除算器１
の除算結果が変動して、ディジタルフィルタ３の収束に
時間がかかることになり、また除算結果によっては、デ
ィジタルフィルタ３が不安定動作を起こし、音声が受信
側で再生できないことが有った。

【０００６】

【課題を解決するための手段】本発明は、前記課題を解
決するために、符号部がｍ₁₁ビット、整数部がｍ₁₂ビッ
ト、小数部がｍ₁₃ビットの固定小数点表現された時系列
で入力される第１のディジタルデータを被除数、符号部
がｎ₁₁ビット、整数部がｎ₁₂ビット、小数部がｎ₁₃ビッ
トの固定小数点表現された第２のディジタルデータを除
数として除算して、符号部がｏ₁₁ビット、整数部がｏ₁₂
ビット、小数部がｏ₁₃ビットの除算結果を出力する除算
器と、前記除算器の出力信号の絶対値を取る第１の絶対
値回路と、前記絶対値の平均化をするディジタルフィル
タと、前記ディジタルフィルタの出力信号を一定時間遅
延させて、前記第２のディジルタルデータを出力する遅
延回路とを、備えたコンプレッサ回路において、以下の
回路を設けている。すなわち、前記第１のディジタルデ
ータの絶対値を取る第２の絶対値回路と、前記遅延回路
の出力信号を２のｏ₁₂乗倍するシフタと、前記第２の絶
対値回路の出力信号の値と前記シフタの出力信号の値と
の差を求める加算器と、前記加算器の出力信号が、前記
第２の絶対値回路の出力信号の値の方が前記シフタの出
力信号の値以上であることを示す時、又は前記遅延回路
の出力信号の値が“０”であれば、前記第１のディジタ
ルデータの前記固定小数点表現の小数点の位置を前記除
算器の固定小数点表現の小数点位置に合わせて前記第１
の絶対値回路に出力し、前記加算器の出力信号が、前記
第２の絶対値回路の出力信号の値の方が前記シフタの出
力信号の値よりも小さいことを示す時、前記除算器の出
力信号を前記第１の絶対値回路に出力するよう制御する
制御回路とを設けている。

【０００７】以上のようにコンプレッサ回路を構成した
ので、除算器の整数部がｏ₁₂なので、被除数が除数の２
のｏ₁₂乗倍を越えると、除算器がオーバーフローを起こ
す。シフタは、除数をシフトして２のｏ₁₂乗倍するの
で、シフトした結果よりも被除数の絶対値が大きけれ
ば、除算器がオーバーフローする。制御回路は、加算器
の出力信号が０以上ならば、除算器がオーバーフローを
起こすと判定して、第１の絶対値回路に第１のディジタ
ルデータの固定小数点表現の小数点の位置を除算器の固
定小数点表現に合わせて出力する。これにより、オーバ
ーフローが回避され、ディジタルフィルタの収束が遅れ
ることが避けられる。

【０００８】

【発明の実施の形態】図１は、本発明の実施形態を示す
コンプレッサ回路の構成図であり、従来の図２中の要素
と共通する要素には共通の符号を付してある。図１に示
すように、本実施形態のコンプレッサ回路は、除算器
１、全波整流回路２、ディジタルフィルタ３、遅延回路
４、全波整流回路１１、シフタ１２、加算器１３、判定
回路１４、切替スイッチ１５、シフタ１６、及び切替ス
イッチ１７を備えている。全波整流回路１１及び切替ス
イッチ１５の入力端子には、図示しないＡ／Ｄ変換器に
より変換されたディジタルデータの時系列データが入力
されている。全波整流回路１１の出力端子は、加算器１
３の一方の入力端子に接続されている。加算器１３の他
方の入力端子は、シフタ１２の出力端子に接続されてい
る。加算器１３の出力端子は、判定回路１４の一方の入
力端子に接続されている。判定回路１４の他方の入力端
子は、遅延回路４の出力端子に接続されている。判定回
路１４の出力端子は、切替スイッチ１５，１７の制御端
子に接続されている。切替スイッチ１５の一方の出力端
子は、シフタ１６の入力端子に接続され、他方の出力端
子は、除算器１２の一方の入力端子に接続されている。
除算器２の他方の入力端子は、遅延回路５の出力端子に
接続されている。

【０００９】シフタ１６の出力端子は、切替スイッチ１
７の一方の入力端子に接続されている。除算器１の出力
端子は、切替スイッチ１７の他方の入力端子に接続され
ている。切替スイッチ１７の出力端子は、全波整流回路
２の入力端子及び図示しないプリエンファシス回路の入
力端子に接続されている。全波整流回路２の出力端子
は、ディジタルフィルタ３の入力端子に接続されてい
る。ディジタルフィルタ３の出力端子は、遅延回路４の
入力端子に接続されている。遅延回路４の出力端子は、
判定回路１４及び除算器１の一方の入力端子に接続され
ている。除算器１は、音声などのアナログ信号がＡ／Ｄ
変換器により変換されて、符号部がｍ₁₁ビット、整数部
がｍ₁₂ビット、小数部がｍ₁₃ビットの２の補数形式の固
定小数点表現（以下、ｍ₁₁Ｓｍ₁₂Ｉ．ｍ₁₃と呼ぶ）され
たディジタルデータを被除数、ｎ₁₁Ｓｎ₁₂Ｉ．ｎ₁₃形式
の遅延回路４の出力信号を除数として、除算してｏ₁₁Ｓ
ｏ₁₂Ｉ．ｏ₁₃の形式の除算結果を出力する回路である。
例えば、被除数をｍ₁₁＝２、ｍ₁₂＝５、ｍ₁₃＝２５の３
２ビット、除数をｎ₁₁＝１、ｎ₁₂＝３、ｎ₁₃＝１２の１
６ビット、除算結果をｏ₁₁＝１、ｏ₁₂＝２、ｏ₁₃＝１３
の１６ビットとする。

【００１０】全波整流回路２は、切替スイッチ１７の出
力信号の絶対値を取る第１の絶対値回路であり、例え
ば、Ｓ２Ｉ．１３のデータで２の補数形式であれば、そ
の絶対値を取って、符号ビットとデータビットを正の表
現に変換する。ディジタルフィルタ３は、全波整流回路
２の出力信号のレベルを平均化して、ｎ₁₁Ｓｎ₁₂Ｉ．ｎ
₁₃の固定小数点データを出力するフィルタ回路であり、
例えば、時定数２０ｍｓｅｃの１次のＩＩＲ型ディジタ
ルフィルタで構成されている。遅延回路４は、ディジタ
ルフィルタ３の出力信号を一定の時間（Ａ／Ｄ変換器の
１サンプリング周期（８ＫＨｚ））だけ遅延させて、デ
ィレイ・フリー・ループを回避するための回路である。
全波整流回路１１は、ｍ₁₁Ｓｍ₁₂Ｉ．ｍ₁₃の形式の入力
ディジタルデータの絶対値を取る第２の絶対値回路であ
る。シフタ１２は、ｎ₁₁Ｓｎ₁₂Ｉ．ｎ₁₃の遅延回路５の
出力信号を全波整流回路１１のｍ₁₁Ｓｍ₁₂Ｉ．ｍ₁₃の形
式にｎ₁₁Ｓｎ₁₂．Ｉｎ₁₃の小数点の位置がｎ₁₁Ｓｍ
₁₂Ｉ．ｍ₁₃の形式の小数点の位置よりも左にｏ₁₂ビット
となるようにシフト動作して、遅延回路４の出力信号の
２のｏ₁₂乗倍する回路である。

【００１１】例えば、全波整流回路１１の出力信号がＳ
Ｓ５Ｉ．２５、遅延回路５の出力信号がＳ３Ｉ．１２で
ＳＩＩＩＸＸＸＸＸＸＸＸＸＸＸＸの時には、シフタ１
２の出力信号は、上位ビットから、ＳＳＩＩＩＸＸＸＸ
ＸＸＸＸＸＸＸＸ０００００００００００００００とな
る。加算器１３は、全波整流回路１１の出力信号からシ
フタ１２の出力信号を減算器する回路である。判定回路
１４は、加算器１３の出力信号の値が０以上、又は遅延
回路４の出力信号の値が“０”の時には、切替スイッチ
１５の出力端子をシフタ１６の入力端子に接続し、切替
スイッチ１７の出力端子をシフタ１６の出力端子に接続
し、加算器１３の出力信号が負の時は、切替スイッチ１
５の出力端子を除算器２の一方の入力端子に接続し、切
替スイッチ１７の出力端子を除算器２の出力端子に出力
端子に接続するための制御信号を生成する回路である。
切替スイッチ１５，１７は、判定回路１４の制御信号に
よりスイッチの切り替えを行う回路である。シフタ１６
は、ｍ₁₁Ｓｍ₁₂Ｉ．ｍ₁₃の形式のディジタルデータを除
算器１の出力信号と同じｏ₁₁Ｓｏ₁₂Ｉ．ｏ₁₃に固定小数
点の位置を合わせるためにシフトする回路である。

【００１２】判定回路１４、切替スイッチ１５，１７、
及びシフタ１６は、除算器１がオーバーフローを起こす
か否かを判別して、全波整流回路２への入力を切り替え
る制御回路である。以下、図１のコンプレッサ回路の動
作の説明をする。本実施形態では、一例として、ＡＭＰ
Ｓなどの移動機に用いられるコンプレッサ回路の場合に
ついて説明する。図示しないマイクロフォンから入力さ
れた音声のアナログ信号がＡ／Ｄ変換器で一定のサンプ
リング周期（例えば、８ＫＨｚ）でサンプリングされ
て、例えば、２の補数形式のＳ．９のディジタル信号に
変換され、図示しないバンドパスフィルタにより、音声
帯域（例えば、０．３〜３ＫＨｚ）に帯域制限された
後、ｍ₁₁Ｓｍ₁₂Ｉ．ｍ₁₃（例えば、ＳＳ５Ｉ．２５）の
形式に変換されて、全波整流回路１１及び切替スイッチ
１５に入力される。

【００１３】全波整流回路１１は、ｍ₁₁Ｓｍ₁₂Ｉ．ｍ₁₃
の形式のディジタルデータの絶対値を取って、加算器１
３の一方の入力端子に出力する。シフタ１２は、遅延回
路５のｎ₁₁Ｓｎ₁₂Ｉ．ｎ₁₃の出力信号の小数点の位置を
ｍ₁₁Ｓｍ₁₂Ｉ．ｍ₁₃の小数点の位置から左にｏ₁₂ビット
ずらし、上位ビットには符号を詰め、下位には、“０”
を詰めて、ｍ₁₁Ｓｍ₁₂Ｉ．ｍ₁₃の形式で出力する。例え
ば、全波整流回路１１の出力信号がＳＳ５Ｉ．２５、遅
延回路５の出力信号がＳ３Ｉ．１２であれば、シフタ１
２は、遅延回路５の出力信号ＳＩＩＩＸＸＸＸＸＸＸＸ
ＸＸＸＸをシフトして、ＳＳＩＩＩＸＸＸＸＸＸＸＸＸ
ＸＸ０００００００００００００００を加算器１３の他
方の端子に出力する。これは、遅延回路４の出力信号の
値を４倍したことである。加算器１３は、全波整流回路
１１の出力信号からシフタ１２の出力信号の差を求め
て、判定回路１４に出力する。除算器１の除算結果がｏ
₁₁Ｓｏ₁₂Ｉ．ｏ₁₃なので、被除数が除数の２のｏ₁₂乗倍
以上であれば、除算器１の除算結果は、ｏ₁₁Ｓｏ₁₂Ｉ．
ｏ₁₃を越えてオーバーフローする。シフタ１２は、除数
を２のｏ₁₂乗倍してあるので、加算器１３の出力信号の
値が０以上であれば、除算器１がオーバーフローを起こ
す。

【００１４】判定回路１４は、加算器１３の出力信号の
値が“０”以上又は遅延回路４の出力信号の値が“０”
であれば、除算器１がオーバーフローを起こすので、切
替スイッチ１５の出力端子をシフタ１６の入力端子に接
続し、切替スイッチ１７の入力端子をシフタ１６の出力
端子に接続するように制御信号を生成し、加算器１３の
出力信号の値が負であれば、切替スイッチ１５の出力端
子を除算器１の一方の入力端子に接続し、切替スイッチ
１７の入力端子を除算器１の出力端子に接続するように
制御信号を生成する。除算器１は、切替スイッチ１５か
らのｍ₁₁Ｓｍ₁₂Ｉ．ｍ₁₃の形式のディジタルデータを被
除数とし、遅延回路４からのｎ₁₁Ｓｎ₁₂Ｉ．ｎ₁₃の形式
のディジタルデータを除数として除算し、ｏ₁₁Ｓｏ
₁₂Ｉ．ｏ₁₃の形式のディジタルデータを切替スイッチ１
７の一方の入力端子に出力する。

【００１５】シフタ１６は、切替スイッチ１５からのｍ
₁₁Ｓｍ₁₂Ｉ．ｍ₁₃の形式のディジタルデータをｏ₁₁Ｓｏ
₁₂Ｉ．ｏ₁₃の形式に小数点の位置合わせをして、切替ス
イッチ１７の他方の入力端子に出力する。切替スイッチ
１７は、制御信号に従って、シフタ１６の出力信号又は
除算器１の出力信号を全波整流回路２及びプリエンファ
シス回路などに出力する。判定回路１４の制御により切
替スイッチ１７の出力信号は、除算器１でオーバーフロ
ーが回避された正しい除算結果もしくは入力のディジタ
ルデータである。全波整流回路２は、ｏ₁₁Ｓｏ₁₂Ｉ．ｏ
₁₃の形式のデータの絶対値を取り、ディジタルフィルタ
３に出力する。ディジタルフィルタ３は、例えば、１次
ＩＩＲ型の時定数２０ｍｓｅｃのディジタルフィルタ
（ディジタルフィルタ３のタップ係数は、時定数と基準
レベルに合わせて設定）を用いて、全波整流回路２から
の出力レベルを平均化して、ｎ₁₁Ｓｎ₁₂Ｉ．ｎ₁₃のデー
タ形式で遅延回路４に出力する。

【００１６】ディジタルフィルタ３に入力される信号
は、正しい除算結果もしくは入力のディジタルデータな
ので、収束が遅れるようなことがなくなる。例えば、無
音から音声が立ち上がると、無音ではディジタルフィル
タ３の平均レベルが小さいので（０レベルの場合もあ
る）、除算器１がオーバーフローを起こすことがある
が、このような場合に、ディジタルフィルタ３には、入
力ディジタルデータの絶対値が入力される。そのため、
無音の時の小さな平均レベルにより立上がりの入力のデ
ィジタルデータのレベルが平均化されて、平均レベルが
下がった後、ディジタルフィルタ３が収束する（これ
は、オーバーフローを起こさない浮動小数点演算による
ものとほぼ同じ波形となる）。遅延回路４は、ディジタ
ルフィルタ３の出力信号を遅延時間Ｔ（Ａ／Ｄ変換器の
サンプリング周期８ＫＨｚ）だけ遅延して、除算器１及
び判定回路１４に出力して、次の入力データの除数とす
る。

【００１７】以上の処理がディジタルデータを入力する
毎に行われ、ディジタルフィルタ３には、正しい除算結
果もしくは入力ディジタルデータの絶対値が入力される
ために、このディジタルフィルタ３が正しく動作し、一
定の時間内に収束する。切替スイッチ１７の出力結果
は、プリエンファシス回路にて、＋６ｄＢオタクーブ高
域強調され、偏移リミッタ回路で周波数偏移が１２ＫＨ
ｚデビエーションを越えない範囲に抑えられ、ローパス
フィルタでフィルタ処理され、周波数変調（ディジタル
／アナログ変換）され、無線機より出力される。受信側
では、受信機で受信して、周波数復調回路（Ａ／Ｄ変
換）、バンドパスフィルタ、ディエンファシス回路、エ
キスパンダ回路、及びＤ／Ａ変換器を経て、スピーカに
出力される。

【００１８】以上説明したように、本実施形態によれ
ば、コンプレッサ回路に、全波整流回路１１、シフタ１
１，１６、加算器１３、判定回路１４、及び切替スイッ
チ１５，１７を設けたので、入力信号の値が遅延回路４
の出力値よりも大きい時や遅延回路４の出力値が０とな
り、除算器１がオーバーフローや過大出力を回避するこ
とができるため、ディジタルフィルタ３の収束が安定す
る。なお、本発明は、上記実施形態に限定されず種々の
変形が可能である。その変形例としては、例えば次のよ
うなものがある。上記実施形態では移動機の場合を例に
説明したが、移動機に限らず、全ての固定小数点演算を
するコンプレッサ回路に適用することができる。

【００１９】

【発明の効果】以上詳細に説明したように、本発明によ
れば、コンプレッサ回路に、第２の絶対値回路、シフ
タ、加算器、及び制御手段を設けたので、入力信号の値
が遅延回路の出力値よりも大きい時や遅延回路の出力値
が０となり、除算器がオーバーフローや過大出力を回避
することができるため、ディジタルフィルタの収束が安
定する。

【図面の簡単な説明】

【図１】本発明の実施形態のコンプレッサ回路の構成図
である。

【図２】従来のコンプレッサ回路の構成図である。

【符号の説明】

１除算器２全波整流回路３ディジタルフィ
ルタ４遅延回路１１全波整流回路１２，１６シフタ１３加算器１４判定回路１５，１７切替スイッチ

Claims

【特許請求の範囲】

【請求項１】符号部がｍ₁₁ビット、整数部がｍ₁₂ビッ
ト、小数部がｍ₁₃ビットの固定小数点表現された時系列
で入力される第１のディジタルデータを被除数、符号部
がｎ₁₁ビット、整数部がｎ₁₂ビット、小数部がｎ₁₃ビッ
トの固定小数点表現された第２のディジタルデータを除
数として除算して、符号部がｏ₁₁ビット、整数部がｏ₁₂
ビット、小数部がｏ₁₃ビットの除算結果を出力する除算
器と、前記除算器の出力信号の絶対値を取る第１の絶対値回路
と、前記絶対値の平均化をするディジタルフィルタと、前記ディジタルフィルタの出力信号を一定時間遅延させ
て、前記第２のディジルタルデータを出力する遅延回路
とを、備えたコンプレッサ回路において、前記第１のディジタルデータの絶対値を取る第２の絶対
値回路と、前記遅延回路の出力信号を２のｏ₁₂乗倍するシフタと、前記第２の絶対値回路の出力信号の値と前記シフタの出
力信号の値との差を求める加算器と、前記加算器の出力信号が、前記第２の絶対値回路の出力
信号の値の方が前記シフタの出力信号の値以上であるこ
とを示す時、又は前記遅延回路の出力信号の値が“０”
であれば、前記第１のディジタルデータの前記固定小数
点表現の小数点の位置を前記除算器の固定小数点表現の
小数点位置に合わせて前記第１の絶対値回路に出力し、
前記加算器の出力信号が、前記第２の絶対値回路の出力
信号の値の方が前記シフタの出力信号の値よりも小さい
ことを示す時、前記除算器の出力信号を前記第１の絶対
値回路に出力するよう制御する制御回路とを、設けたことを特徴とするコンプレッサ回路。